KR100433994B1 - 비대칭전하트래핑을사용하는비활성반도체메모리셀 - Google Patents
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Abstract
본 발명은 2개의 실리콘 이산화물 층(18, 20) 층 사이에 배치된 트래핑 절연층(20)을 가지는 EPROM을 프로그래밍하고 판독하는 새로운 장치 및 방법에 관한 것으로, 종래의 PROM 장치에 비해 프로그래밍 시간을 상당히 감소시킨다. 트래핑 절연 물질의 일례는 실리콘 산화물-실리콘 질화물-실리콘 산화물(ONO) 및 실리콘 이산화물이다. 비도전성 절연층은 전기적 전하 트래핑 매체로서 기능한다. 전기적 절연체로서의 전하 트래핑 층은 실리콘 이산화물 층 사이에 배치된다. 도체 게이트 층(24)은 상부 실리콘 이산화물 층(22) 상에 배치된다. 메모리 장치(10)는 종래 방식으로 프로그래밍된다. 그러나 장치는 게이트(24) 및 소스(14)에 전압을 인가하고, 드레인을 접지시켜 기록 방향과 반대 방향으로 판독된다. 동일하게 인가된 게이트 전압에 대하여, 반대 방향의 판독은 트래핑된 전하 영역 양단 전위를 상당히 감소시킨다.
Description
오늘날, 정보를 비활성 저장하기 위한 메모리 장치가 광범위하게 사용되고 있으며 적용 범위 또한 다양하다. 비활성 반도체 메모리 장치에는 ROM(read only memory), PROM(programmable read only memory), EPROM(erasable programmable read only memory), EEPROM(electrically erasable programmable read only memory 및 플래시(flash) EEPROM이 있다.
그러나 반도체 ROM 장치는 전기적(electrically)으로 프로그래밍할 수 있는 메모리 장치가 아니라는 문제점이 있다. 제조 단계 중의 하나의 단계에서 저장될 데이터를 포함하는 특수 마스크를 사용하여 ROM을 프로그래밍한다. 따라서 ROM을 제조하기 전에 ROM의 내용 전체를 결정해야 한다. 또한 제조 과정이 진행되는 동안에 ROM 장치가 프로그래밍되기 때문에, ROM 장치가 완성되어 상업적으로 판매되기까지 6주 이상의 시간이 지연된다. 그러나 ROM을 사용하여 데이터를 저장하는 경우 각 장치의 가격이 저렴하다는 장점이 있다. 반면에 ROM의 단점은 마스크가 일단 사용(committed)되고 나면 데이터를 더 이상 변경할 수 없다는 점이다. 때문에 데이터 프로그래밍에 문제가 발생하는 경우, 많은 경비를 들여 이러한 문제를 정정해야 한다. 부정확한 데이터 프로그래밍을 가지는 모든 재고품은 즉시 사용이 중단되며 거의 사용될 수 없다. 또한 마스크가 긁히게 되면 새로운 마스크를 생산해야 하며 따라서 전체 제조 과정이 반복되기 때문에, 상당한 시간이 지연된다. 또한 ROM을 대량으로 생산하는 경우에만 ROM 메모리를 사용하는데 필요한 경비를 절감시킬 수 있다.
EPROM 반도체 장치에 대하여 설명하면, EPROM의 경우 데이터를 프로그래밍하기 위해 마스크를 필요로 하지 않지만 제조 과정이 훨씬 더 복잡하다. 또한 프로그래밍 회로가 첨가되기 때문에, 다이(die) 규모가 증대하며, 이들 형태의 메모리 장치를 제조하기 위해서는 더 많은 공정 및 테스트 단계를 추가로 필요로 한다. EPROM은 전기적으로 프로그래밍할 수 있다는 장점을 가지고 있지만, 데이터를 소거하기 위해서는 EPROM을 자외선(ultraviolet: UV) 광에 노광시켜야 한다. 이들 장치는 UV 광을 투과시키는 창을 구비하여 구성되며, 장치가 프로그래밍되기 전에 다이를 UV 광에 노광시켜 데이터를 소거해야 한다. 이들 장치의 중요한 문제점은 전기적으로 소거할 수 있는 기능이 부족하다는 것이다. 여러 가지 경우의 회로 설계에 있어서, 데이터를 소거하고 재프로그래밍 하기 위해 장치를 분리할 필요 없이 회로 내에서 소거되고 재프로그래밍될 수 있는 비활성 메모리 장치를 가지는 것이 바람직하다.
반도체 PROM 장치는 ROM 장치에 비해 더 복잡한 공정 및 테스트 절차를 거쳐야 하지만, 전기적으로 프로그래밍하고 소거할 수 있다는 장점을 가지고 있다. PROM 장치를 회로 내에서 사용함으로써 장치의 회로내(in-circuit) 소거 및 재프로그래밍이 가능하며, 이것은 종래 기술의 EPROM 메모리에서는 불가능했던 기능이다. 플래시 EEPROM은 전기적으로 프로그래밍(즉, 기록)하고 소거할 수 있다는 점에서 EEPROM과 유사하지만, 한번에 모든 메모리 셀을 소거할 수 있는 기능을 추가로 가지고 있기 때문에 플래시 EEPROM이라 불린다. 플래시 EEPROM의 단점은 제조 및 생산 과정이 어려우며 경비가 많이 소비된다는 것이다.
EEPROM 반도체 메모리의 광범위한 사용은 현재의 과학기술을 개선하는데 중점을 둔 연구를 촉진시켰다. 활발한 연구 영역은 프로그래밍 시간을 단축시키고, 프로그래밍 및 판독에 필요한 전압을 감소시키고, 데이터 보존 시간을 연장하고, 소거 시간을 단축시키고, 물리적 크기를 감소시키는 것과 같은 개선된 성능 특성을 가지는 EEPROM 메모리 셀을 개발하는데 집중되었다. 이 분야와 관련된 종래 기술 자료는 다음과 같다.
Mitchell 등에게 허여된 미합중국 특허번호 제 5,168,334호는 단일 트랜지스터 EEPROM 메모리 셀에 대하여 개시하고 있다. 채널 영역 상 및 비트 라인(bit lines)들 사이에 산화물-질화물-산화물(oxide-nitride-oxide: ONO) 층을 형성하여, 상부의(overlying) 폴리실리콘 워드 라인들(word lines) 사이에 절연체를 제공한다.
T.Y. Chan, K.K. Young 및 Chenming Hu의 단일 트랜지스터 ONO EEPROM 장치는 "A True Single-Transistor Oxide-Nitride-Oxide EEPROM Device" 제목의 과학논문, IEEE Electron Device Letters (1987년 3월)에 개시되어 있다. 메모리 셀은 핫 전자 주입에 의해 프로그래밍되며, 주입된 전하는 본 장치의 산화물-질화물-산화물(ONO) 층에 저장된다.
본 발명은 일반적으로 반도체 메모리 장치에 관한 것으로, 구체적으로는 게이트 내에 전하 트래핑 절연 물질(charge trapping dielectric material)을 가지는 PROM에 관한 것이다.
도 1은 게이트 절연체로서 산화물-질화물-산화물(ONO)을 사용하는 종래 기술에 의한 PROM 셀을 도시하는 개략적인 도면이다.
도 2는 게이트 절연체로서 ONO을 사용하는 본 발명의 바람직한 실시예에 따라 구성된 PROM 셀을 도시하는 개략적인 도면이다.
도 3은 프로그래밍 시간을 함수로 하며, 본 발명에 의한 PROM 셀의 순방향 및 역방향 판독 시의 임계 전압을 도시하는 도표이다.
도 4는 게이트 절연체로서 매립형 폴리실리콘 섬을 가지는 실리콘이 풍부한 실리콘 이산화물을 사용하는 본 발명의 바람직한 실시예에 따라 구성된 PROM 셀을 도시하는 개략적인 도면이다.
도 5a는 게이트 아래의 전하 트래핑 영역을 도시하는 종래 기술에 따른 PROM 셀을 도시하는 개략적인 도면이다.
도 5b는 게이트 아래의 전하 트래핑 영역을 도시하는 본 발명의 바람직한 실시예에 따라 구성된 PROM 셀을 도시하는 개략적인 도면이다.
도 6은 전하 트래핑 영역 양단의 전압을 함수로 하는, 역방향 판독이 진행되는 동안 트래핑된 전하 영역을 통과하여 흐르는 누설 전류를 도시하는 도표이다.
도 7은 역방향 판독이 진행되는 동안 트래핑된 전하 영역에 접한 채널 Vx에서 소정의 전압을 유지하기 위해 필요한 게이트 전압을 도시하는 도표이다.
도 8a는 소정의 시간동안 프로그래밍된 후의 게이트 아래의 전하 트래핑 영역을 도시하는 종래 기술에 의한 PROM 셀을 도시하는 개략적인 도면이다.
도 8b는 도 8a에 도시된 셀과 동일한 임계 전압을 구현하기 위해 충분한 시간동안 프로그래밍된 후의 게이트 아래의 트래핑 영역을 도시하는 본 발명의 바람직한 실시예에 따라 구성된 PROM 셀을 도시하는 개략적인 도면이다.
따라서 본 발명의 목적은 종래 기술에 의한 장치가 가지는 문제점을 해결하는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 트래핑 절연체 내의 트래핑된 전하의 영향을 증폭시켜, 종래 기술에 의한 반도체 메모리 장치와 비교하여 상당히 짧은 시간 동안에 프로그래밍할 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 프로그래밍된 후의 판독 사이클 동안 종래 기술에 의한 반도체 메모리 장치보다 적은 누설 전류를 발생시키는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 플로팅 게이트(floating gate)를 사용하지 않고 게이트 절연체의 트래핑 전하에 핫 전자 채널 주입(hot electron channel injection) 방법을 이용하여 프로그래밍되는 반도체 메모리 장치를 제공하는 것이다.
본 발명은 PROM을 프로그래밍하고 판독하는 장치 및 방법에 관한 것이며, 본 발명에 의한 PROM은 종래 기술에 의한 PROM 장치에 비해 프로그래밍 시간을 상당히 단축시키며, 2개의 실리콘 이산화물(silicon dioxide) 층 사이에 배치된 트래핑 절연체를 가진다. 트래핑 절연체의 일례가 매립형(buried) 폴리실리콘 섬(islands)을 가지는 실리콘 산화물-실리콘 질화물-실리콘 산화물(silicon oxide-siliconnitride- silicon oxide; ONO) 및 실리콘 이산화물이다. 비도전성 절연층은 전하 트래핑 매체(electrical charge trapping medium)로서 작용한다. 전기적 절연체로서 작용하는 이러한 전하 트래핑 층은 2개의 실리콘 이산화물 층 사이에 배치된다. 도체(conductive) 게이트 층은 상부 실리콘 이산화물 층 상에 형성된다. 메모리 장치는 종래 방식에 의해 핫 전자 프로그래밍 방법을 사용하여 프로그래밍 전압을 게이트 및 드레인에 인가하고 소스를 접지함으로써 프로그래밍된다. 핫 전자는 충분히 가속화되어 드레인 근처의 트래핑 절연층 영역으로 주입된다. 그러나 본 발명에 의한 장치에서는 기록 방향과 반대 방향으로 판독되며, 이것은 게이트 및 소스에 전압을 인가하고 드레인을 접지하는 것을 의미한다. 반대 방향으로 판독되는 경우, 게이트에 인가된 동일한 전압에 대하여, 트래핑된 전하 영역의 양단 전위가 상당히 감소된다. 국소화된 트래핑 영역 내의 트래핑 전하의 영향을 증폭시킴으로써 프로그래밍 시간을 상당히 단축시킬 수 있다.
따라서 본 발명의 바람직한 실시예에 따라 PROM 장치가 제공되며, 상기 PROM 장치는 반도체 기판; 도전성을 갖도록 도핑된 반도체 기판의 일부 영역을 포함하는 소스; 도전성을 갖도록 도핑된 반도체 기판의 일부 영역을 포함하는 드레인; 채널 영역으로 구성되어 있으며, 상기 소스 및 드레인 사이에 배치된 상기 반도체 기판의 일부 상에 형성되며 상기 반도체 기판을 덮는 제1 절연층; 상기 제1 절연층 상에 형성되며 상기 제1 절연층을 덮는 비도전성 전하 트래핑 층; 상기 비도전성 전하 트래핑층 상에 형성되며, 상기 비도전성 전하 트래핑 층을 덮는 제2 절연층; 및 상기 제2 절연층 상에 형성되며 상기 제2 절연층을 덮는 도전층을 포함하는 게이트를 포함하며, 여기서 메모리 장치는 프로그래밍된 것과는 반대 방향으로 판독된다.
또한 판독이 진행되는 동안 게이트에 인가되는 전압의 최소값은 프로그래밍되지 않은 상태를 감지하기에 충분한 반전(inversion)을 발생시킬 수 있는 전압값이며, 판독이 진행되는 동안 게이트에 인가되는 전압의 최대값은 프로그래밍이 진행되는 동안 형성된 트래핑된 전하 영역 양단의 채널━여기서 채널은 반도체 기판 내의 소스와 드레인 사이에 형성됨━전압이 판독이 진행되는 동안 소스에 인가된 전압의 바로 아래의 값이다.
또한 프로그래밍은 드레인 및 게이트에 프로그래밍 전압을 인가하는 단계; 소스를 접지하는 단계; 및 그 결과 발생된 채널 전류를 측정하는 단계를 포함하며, 판독은 소스 및 게이트에 판독 전압을 인가하는 단계; 드레인을 접지하는 단계; 및 그 결과 발생된 채널 전류를 측정하는 단계를 포함한다.
제1 및 제2 절연층은 실리콘 이산화물을 포함하고, 전하 트래핑 층은 실리콘 질화물을 포함한다.
또한 전하 트래핑 층은 매립형 폴리실리콘 층 섬을 가지는 실리콘 이산화물을 포함할 수 있다. 반도체 기판은 P형 반도체 물질을 포함하고, 소스 및 드레인은 N+ 반도체 물질을 포함한다.
또한 본 발명의 바람직한 실시예에 따라 PROM 장치가 제공되며, 상기 PROM 장치는 반도체 기판; 도전성을 갖도록 도핑된 반도체 기판의 일부 영역을 포함하는 소스; 도전성을 갖도록 도핑된 반도체 기판의 일부 영역을 포함하는 드레인; 반도체 기판 내의 소스 및 드레인 사이의 공간에 형성된 채널; 채널 영역으로 구성되어있으며, 상기 소스 및 드레인 사이에 배치된 반도체 기판의 일부 상에 형성되며 상기 반도체 기판을 덮는 제1 절연층; 상기 제1 절연층 상에 형성되며 상기 제1 절연층을 덮는 비도전성 전하 트래핑 층; 상기 비도전성 전하 트래핑층 상에 형성되며, 상기 비도전성 전하 트래핑 층을 덮는 제2 절연층; 및 상기 제2 절연층 상에 형성되며 상기 제2 절연층을 덮는 도전층을 포함하는 게이트를 포함하며, 여기서 메모리 장치는 프로그래밍 방향과 반대 방향으로 판독되며, 판독이 진행되는 동안 게이트에 인가되는 전압의 최소값은 프로그래밍되지 않은 상태를 감지하기에 충분한 반전을 발생시킬 수 있는 전압값이며, 판독이 진행되는 동안 게이트에 인가되는 전압의 최대값은 프로그래밍이 진행되는 동안 형성된 트래핑 전하 영역 양단의 채널 전압이 판독이 진행되는 동안 소스에 인가되는 전압의 바로 아래인 값인 전압값이다.
또한 프로그래밍은 드레인 및 게이트에 프로그래밍 전압을 인가하는 단계; 소스를 접지하는 단계; 및 그 결과 발생된 채널 전류를 측정하는 단계를 포함하며, 판독은 소스 및 게이트에 판독 전압을 인가하는 단계; 드레인을 접지하는 단계; 및 그 결과 발생된 채널 전류를 측정하는 단계를 포함한다.
또한 본 발명의 바람직한 실시예에 따라 PROM 셀━여기서 PROM 셀은 소스, 드레인 및 게이트를 가지며, 게이트 내의 제1 및 제2 실리콘 이산화물 층 사이에 배치된 전하 트래핑 물질을 사용함━의 프로그래밍 및 판독 방법이 제공된다. 본 발명의 프로그래밍 및 판독 방법은 순방향 프로그래밍 단계 및 역방향 판독 단계를 포함하되, 상기 순방향 프로그래밍 단계는 전하 트래핑 물질에서 전하를 비대칭 트래핑하기 위해 충분한 시간동안 핫 전자 주입 방법을 사용하여 게이트 내의 전하트래핑 물질에 전하를 주입━여기서 전하는 PROM 셀이 프로그래밍된 방향과 반대 방향으로 판독되는 경우 게이트의 임계 전압이 소정의 레벨에 도달할 때까지 전하 트래핑 물질 내로 주입되고, 적당한 프로그래밍 전압을 드레인 및 게이트에 인가하고 소스를 접지시킴으로써 비대칭 전하 주입이 발생됨━하는 단계를 포함하며, 상기 역방향 판독 단계는 적당한 판독 전압을 소스 및 게이트에 인가하고 드레인을 접지시키는 단계; 및 PROM 셀을 통해 소스로부터 드레인으로 흐르는 전류를 감지하는 단계를 포함한다.
역방향 판독이 진행되는 동안 게이트에 인가되는 전압의 최소값은 프로그래밍되지 않은 상태를 감지하기에 충분한 반전을 발생시킬 수 있는 전압값이며, 역방향 판독이 진행되는 동안 게이트에 인가되는 전압의 최대값은 프로그래밍이 진행되는 동안 형성된 트래핑된 전하 영역 양단의 채널━여기서 채널은 반도체 기판 내의 소스와 드레인 사이에 형성됨━전압이 역방향 판독이 진행되는 동안 소스에 인가된 전압의 바로 아래 값인 전압값이다.
또한 본 발명의 바람직한 실시예에 따라 PROM 셀━여기서 PROM 셀은 반도체 기판, 임계 전압, 제1 접합(junction), 제2 접합 및 게이트를 포함하며, 게이트 내에서 제1 및 제2 실리콘 이산화물 층 사이에 배치된 전하 트래핑 물질을 사용함━의 프로그래밍 및 판독 방법이 제공된다. 본 발명의 프로그래밍 및 판독 방법은 순방향 프로그래밍 단계 및 역방향 판독 단계를 포함하되, 상기 순방향 프로그래밍 단계는 제1 프로그래밍 전압을 게이트에 인가하는 단계; 제2 프로그래밍 전압을 제2 접합에 인가하는 단계; 제1 접합을 접지시키는 단계; 및 제2 접합 부근의 전하트래핑 물질 내의 전하를 비대칭 트래핑시키기 위해 충분한 시간 동안 핫 전자 주입 기술을 사용하여 게이트 내의 전하 트래핑 물질에 전하를 주입━여기서 전하는 PROM 셀이 프로그래밍된 방향과 반대 방향으로 판독되는 경우 게이트의 임계 전압이 소정의 레벨에 도달할 때까지 전하 트래핑 물질 내로 주입됨━하는 단계를 포함하며, 상기 역방향 판독 단계는 제1 판독 전압을 게이트에 인가하는 단계; 제2 판독 전압을 제1 접합에 인가하는 단계; 제2 접합을 접지시키는 단계; 및 PROM 셀을 통해 소스로부터 드레인으로 흐르는 전류를 감지하는 단계를 포함하며, 여기서 제1 판독 전압의 최소값은 프로그래밍되지 않은 상태를 감지하기에 충분한 반전을 발생시킬 수 있는 전압이며, 제1 판독 전압의 최대값은 프로그래밍이 진행되는 동안 형성된 트래핑된 전하 영역 양단의 채널━여기서 채널은 반도체 기판 내의 소스와 드레인 사이에 형성됨━전압이 제2 판독 전압의 바로 아래 값이다.
또한 본 발명의 바람직한 실시예에 따라 PROM 셀━여기서 PROM 셀은 반도체 기판, 소스, 드레인 및 게이트를 가지며, 게이트 내에서 제1 및 제2 실리콘 이산화물 층 사이에 배치된 전하 트래핑 물질을 사용함━의 프로그래밍 및 판독 방법이 제공되며, 여기서 상기 프로그래밍 및 판독 방법은 제1 방향으로 프로그래밍하는 단계; 및 상기 제1 방향과 반대 방향인 제2 방향으로 판독하는 단계를 포함한다.
현재 전하 트래핑 절연체 PROM 메모리 셀이 구성되고, 프로그래밍되고 판독되는 방법을 이해한다면 본 발명을 더 잘 이해할 수 있다. 따라서 종래 기술의 ONO EEPROM 메모리 셀, 트래핑 절연체 PROM 셀의 형태, 및 이들을 프로그래밍하고 판독하는데 사용되는 종래 방법에 대하여 짧게 설명한다. T.Y. Chan, K.K. Young 및 Chenming Hu의 기술 논문 "A True Single-Transistor Oxide-Nitride-Oxide EEPROM Device"(IEEE Electron Device Letters, March 1987)에 개시된 종래 기술의 ONO EEPROM 메모리 셀의 단면도가 도 1에 도시되어 있다. 메모리 셀(41)은 P형 실리콘 기판(30), 2개의 N+ 접합(32, 34), 2개의 산화물 층(36, 40) 사이에 배치된 비도전성 질화물 층(38) 및 다결정(polycrystalline) 도체층(42)을 포함한다.
종래 기술에 의한 메모리 장치의 프로그래밍
종래 기술에 의한 메모리 셀(41)의 동작에 대하여 서술한다. 셀을 프로그래밍하거나 기록하기 위해, 드레인(34) 및 게이트(42)에 전압을 인가하고 소스(32)를 접지한다. 예를 들어, 10 V를 게이트에 인가하고 9 V를 드레인에 인가한다. 이들 전압은 소스로부터 드레인으로 연결된 채널 길이를 따라 수직 및 측방향 전계(lateral electric field)를 발생시킨다. 이들 전계에 의해 소스로부터 전자가 방출되어 드레인을 향하여 가속화되기 시작한다. 이들 전자는 채널 길이를 따라 이동함에 따라 에너지를 획득한다. 충분한 에너지를 획득한 전자는 산화물 층(36)의 전위 장벽을 뛰어 넘어 실리콘 질화물 층(38)으로 진입하여 트래핑된다. 이러한 현상이 발생할 수 있는 가능성은 드레인(34)과 인접한 게이트 영역에서 최대가 되며, 이는 드레인 부근에서 전자가 가장 많은 에너지를 획득하기 때문이다. 이들 가속화된 전자는 핫 전자로 불리며, 질화물 층으로 주입된 전자는 그 곳에서 트래핑되어 저장된 상태로 유지된다. 트래핑된 전자는 질화물 층을 통과하여 확산될 수 없으며, 이는 질화물 층의 낮은 도전성과 측방향 전계 때문이다. 그리하여 트래핑된 전하는 통상적으로 드레인과 인접하여 위치한 국소화(localized)된 트래핑 영역에 남아있다.
도체 플로팅 게이트를 사용하여 구성된 메모리 셀에서, 게이트에 주입된 전하는 전체 게이트를 걸쳐 균일하게 분배된다. 게이트에 전하가 주입됨에 따라 전체 게이트의 임계값은 점점 증가하기 시작한다. 게이트에 저장되는 전자가 게이트 전압을 채널로부터 차단하기 때문에, 임계 전압은 증가한다.
도 1을 참조하여 설명하면, 비도전성이거나 도전성이 낮은 게이트를 가지는 장치의 경우, 실리콘 질화물 층으로 주입된 핫 전자는 국소화된 트래핑 영역의 게이트 임계 전압만을 증가시킨다. 이것은 프로그래밍 시간이 증가함에 따라 전체 채널의 게이트 임계 전압이 증가하는 EPROM 및 EEPROM의 도체 플로팅 게이트 메모리 셀과 대조적이다. 도체 및 비도전성 게이트 메모리 셀을 설계하는 경우, 게이트의 임계 전압이 증가함에 따라 채널을 통과하여 흐르는 전류가 감소된다. 그리하여 프로그래밍 시간이 연장되며 이에 의해 프로그래밍 효율이 감소된다. 그러나 비도전성 메모리 셀을 설계하는 경우의 프로그래밍 시간은 도체 플로팅 게이트 메모리 셀 설계의 경우에 비해 덜 감소되며, 이는 국소화된 전자 트래핑 때문이다. 도체 게이트 또는 도전성이 낮은 게이트 또는 비도전성 게이트를 가지는 PROM 메모리 셀을 프로그래밍하는 기술은 당업자에게 공지되어 있으며, 상기 기술은 오늘날 EEPROM및 플래시 EEPROM 메모리 셀을 프로그램하기 위해 사용된다.
종래 기술에 의한 메모리 장치의 판독
종래 기술의 PROM 메모리 셀을 판독하는 방법에 대하여 설명한다. 종래 기술의 도체 플로팅 게이트 및 비도전성 국소화 트래핑 게이트 EEPROM 또는 플래시 EEPROM 메모리를 판독하는 종래 기술에 의하면, 게이트 및 드레인에 판독 전압을 인가하고 소스를 접지시킨다. 이 방법은 프로그래밍 동안이 아니라 판독 동안에 낮은 레벨의 전압이 인가된다는 차이를 제외하고는 전술한 프로그래밍 방법과 유사하다. 플로팅 게이트가 도체이기 때문에, 트래핑된 전하는 전체 플로팅 도체에 균일하게 분배된다. 따라서 프로그래밍된 장치에서, 전체 채널에 대한 임계값이 높으며, 판독 과정은 대칭적이다. 드레인에 전압을 인가하고 소스를 접지하는 경우와 그 반대의 경우의 차이점은 없다. 또한 유사한 과정을 사용하여 종래 기술의 비도전성 국소화 게이트 PROM 장치를 판독한다.
프로그래밍 과정은 통상 판독 과정 이전에 실시되는 기록 과정을 포함한다. 이것은 EPROM 및 EEPROM 메모리 장치 모두에 적용된다. 판독 과정 이전에 짧은 프로그래밍 펄스가 장치에 인가된다. 실제적으로 이러한 판독 과정을 통해 게이트 임계 전압을 효율적으로 측정한다. 종래에는 드레인 및 게이트에 전압을 인가하여 게이트 임계 전압을 측정하고, 게이트 상에 인가되는 전압을 0에서부터 증가시켜 드레인으로부터 소스로 흐르는 채널 전류를 측정한다. 1 μA의 채널 전류를 제공하는 게이트 전압을 임계값이라 부른다.
통상 프로그래밍 펄스 후에 판독 사이클이 뒤따르며, 여기서 판독은 프로그래밍 펄스가 인가되는 방향과 동일한 방향으로 실시된다. 이것을 대칭형(symmetrical) 프로그래밍 및 판독이라 부른다. 게이트 임계 전압이 일정한 소정의 지점에 도달하면 프로그래밍이 중단된다(즉, 채널 전류가 충분히 낮은 레벨까지 감소된다). '0' 비트와 '1' 비트를 확실하게 구별할 수 있으며 일정한 데이터 보존 시간이 달성되는 것을 보장하는 이러한 지점을 선택한다.
본 발명의 메모리 장치
본 발명의 PROM 메모리 셀(10)이 도 2에 도시되어 있다. P형 기판(12)은 2개의 매립형 N+ 결합을 가지며, 이중 하나는 소스(14)이며, 다른 하나는 드레인(16)이다. 채널 상에는 실리콘 이산화물 층(18)이 놓이는데, 상기 실리콘 이산화물 층(18)은 약 80-100 Å의 두께를 가지는 것이 바람직하며, 채널 상에서 전기적 절연층을 형성한다. 실리콘 이산화물 층(18)의 상부에는 바람직하게 약 100 Å 두께를 가지는 실리콘 질화물 층(20)이 놓인다. 상기 실리콘 질화물 층은 핫 전자가 질화물 층에 주입되면 핫 전자를 트래핑하여 메모리 보존 층(memory retention later)을 형성한다. 다른 실리콘 이산화물(22) 층이 실리콘 질화물 층 상에 형성되며, 바람직하게 약 80-100 Å 두께이다. 실리콘 이산화물 층(22)은 실리콘 이산화물 층(22) 상에 형성된 도전 게이트(24)를 전기적으로 절연하는 기능을 한다. 게이트(24) 형성 층은 통상적으로 폴리실리콘으로 알려진 다결정(polycrystalline) 실리콘으로부터 구성될 수 있다.
본 발명에서 가장 중요한 특징은 PROM 메모리 셀(10)이 프로그래밍되고 판독되는 방식이다. 본 발명에서는 대칭형 프로그래밍 및 판독을 실시하기보다는, 비대칭적으로 PROM 메모리 셀을 프로그래밍하고 판독한다. 이것은 프로그래밍과 판독이 반대 방향으로 수행된다는 것을 의미한다. 도 2에서는 이러한 비대칭성을 예시하기 위해 프로그래밍 및 판독 방향을 반대 방향을 향하는 화살표에 의해 도시하고 있다. 따라서 프로그래밍이 수행되는 방향을 순방향이라 부르며, 판독이 수행되는 방향을 반대 방향 또는 역방향이라 부른다.
순방향 프로그래밍
전술한 바와 같이, PROM 메모리 셀(10)은 도 1에 도시된 종래 기술에 의한 PROM 메모리 셀과 유사한 방법으로 프로그래밍된다. 게이트 및 드레인에 전압이 인가되어, 채널 길이를 따라 전자를 가속화하는 수직 및 측방향 전계를 생성한다. 전자가 채널을 따라 이동함에 따라, 이들 전자 중의 일부는 충분한 에너지를 얻어 하부 실리콘 이산화물 층(18)의 전위 장벽을 뛰어넘어 실리콘 질화물 층(20)에서 트래핑된다. 전자 트래핑은 도 2에서 점선에 의해 표시된 드레인 근처의 영역에서 발생한다. 이 곳의 전계가 가장 강하기 때문에 드레인 영역 근처에서 전자가 트래핑되며, 따라서 전자가 충분히 에너지화되어 전위 장벽을 뛰어넘어 질화물 층에서 트래핑될 확률은 이 곳에서 최대가 된다. 트래핑된 전하 상의 게이트의 일부분의 임계 전압은 점점 더 증가하고, 전자는 질화물 층으로 주입된다.
순방향 판독
프로그래밍 방향과 동일한 방향으로 판독하는 종래의 판독 기술을 사용하여 PROM 메모리 셀(10)을 판독하는 경우, 이러한 장치를 프로그래밍하기 위해 필요한 시간이 상당히 증가된다. 프로그래밍 방향과 동일한 방향으로 판독을 수행한다는것은 장치가 동일한 순방향으로 프로그래밍되고 판독된다는 것을 의미한다. 판독이 실시되는 동안, 프로그래밍이 실시되는 경우보다 작은 레벨의 전압이 게이트 및 드레인에 인가되고, 채널 전류가 감지된다. 장치가 프로그래밍되면(즉, '0'이 되면) 채널 전류는 매우 낮아야 하며, 장치가 프로그래밍되지 않으면(즉, '1'이 되면) 발생된 상당한 양의 채널 전류가 존재하여야 한다. '0'과 '1' 상태를 구분하기 위해 '0'과 '1' 상태 사이의 채널 전류 차를 최대화하여야 한다.
도 3에 프로그래밍 시간을 함수로 하는, 순방향 판독('순방향 판독'으로 표시된 곡선) 및 역방향 판독('역방향 판독'으로 표시된 곡선) 시에 증가하는 게이트 임계 전압을 나타내는 그래프가 도시되어 있다. 도 3에 명확하게 도시되어 있듯이, 순방향으로 판독하는 대신에, 역방향으로 또는 반대 방향으로 판독이 실시되는 경우, 프로그래밍 시간은 수개 차수의 크기로 감소된다. 아래에서 상세하게 서술하고 있듯이, 프로그래밍 방향과 반대 방향으로 메모리 셀 장치를 판독하여, 질화물 층으로 주입되어 트래핑된 전하의 영향을 증대시킴으로써, 프로그래밍 시간을 상당히 감소시킬 수 있다.
또한 질화물 이외의 전하 트래핑 절연체 물질은 비대칭형 전하 트래핑 매체로 사용되기에 적합하다. 이러한 물질 중의 하나가 매립형 폴리실리콘 섬을 가지는 실리콘 이산화물이다. ONO 메모리 셀의 구성 방식과 유사한 방식으로 폴리실리콘 섬을 가지는 실리콘 이산화물을 2개의 산화물 층 사이에 배치한다. 매립형 폴리실리콘 섬을 가지는 실리콘이 풍부한 실리콘 이산화물을 게이트 절연체로 사용하는 본 발명의 바람직한 실시예에 따라 구성된 PROM 셀의 단면도가 도 4에 도시되어 있다. P형 기판(62)은 매립형 N+ 소스(58) 및 드레인(60) 영역을 가진다. 매립형 폴리실리콘 섬 층(54)을 가지는 실리콘 이산화물이 2개의 산화물 층(52, 56) 사이에 배치된다. 폴리실리콘 게이트(50)가 산화물 층(52)을 덮는다. 도 4의 메모리 셀의 동작은 프로그래밍과 판독이 반대 방향으로 실시되는 도 2에 도시된 메모리 셀의 동작과 유사하다.
전술한 바와 같이, 기록되거나 프로그래밍되는 방향과 동일한 방향(즉, 순방향)으로 판독이 수행되면, PROM 메모리 셀을 프로그래밍하기 위해 필요한 시간은 상당히 증가한다. 도 5a 및 도 5b를 참조하여 이러한 이유에 대하여 보다 상세하게 설명한다. 도 5a는 게이트 아래의 전하 트래핑 영역을 도시하는 종래 기술의 PROM 셀의 단면도이며, 도 5b는 게이트 아래의 전하 트래핑 영역을 도시하는 본 발명의 바람직한 실시예에 따라 구성된 PROM 셀의 단면도이다.
프로그래밍이 진행되는 동안 발생하는 과정에 대하여 우선적으로 설명한다. 다음으로, 질화물 층 대신에 매립형 폴리실리콘 섬을 사용하는 실리콘 이산화물 층을 가지는 도 4의 메모리 셀에 관하여 설명한다. 전술한 바와 같이, 프로그래밍이 실시되는 동안 핫 전자가 질화물 층으로 주입된다. 질화물이 비도전성이기 때문에, 트래핑된 전하는 드레인 근처의 질화물의 일부 영역으로 국소화된다. 도 5a에서 트래핑된 전하 영역은 빗금친 영역(66)으로 표시되어 있다. 그리하여 임계 전압은 트래핑된 전하 상의 게이트 영역의 일부에서만 예를 들어 약 4 V로 증가한다. 게이트의 나머지 임계 전압은 예를 들어 약 1 V의 상태로 유지된다. 종래와 마찬가지로 장치가 순방향으로 판독되면(즉, 도 5a에서 화살표로 표시되어 있듯이 게이트 및드레인에 전압이 인가되면), 전자는 소스로부터 드레인을 향하여 이동하기 시작한다. '0'을 프로그래밍하기 위해서는, 판독이 실시되는 동안 장치를 통과하는 채널 전류는 거의 없거나 전혀 없을 수 있다. 따라서 단지 채널의 충분한 일부가 턴 오프(turn off)되는 경우에만, 전자 흐름을 멈출 수 있다. 채널이 완전히 턴 오프되지 않으면, 전자는 드레인에 도달한다. 전자가 드레인에 도달하는 지의 여부는, 여러 가지 중에서도, 트래핑된 영역의 길이에 의해 결정된다. 메모리 셀이 충분한 시간 동안 프로그래밍되면, 결과적으로 순방향 판독 시 채널은 통전을 멈춘다. 트래핑된 영역 또는 프로그래밍된 영역이 충분히 길지 않으면, 전자는 드레인으로 펀치스루(punch-through)된다.
장치가 순방향으로 판독되는 경우, 드레인 및 게이트에 예를 들어 2 V 및 3 V의 전압이 각각 인가되고, 소스가 접지된다. 트래핑된 전하를 가지지 않는 질화물의 영역 아래의 채널에서 전체 반전(full inversion)이 일어난다. 길이가 트래핑된 전하 영역까지 확장되는 채널에 수직 전계가 존재한다. 반전 영역의 전자는 반전 영역의 에지까지 선형 방식(linear fashion)으로 이동한다. 반전 영역은 소스로부터 트래핑된 전하 영역의 에지까지 확장하는 도 5a의 채널 영역에 도시된 영역에 표시되어 있는 선에 의해 도시되어 있다. 소스가 접지되기 때문에 반전 층의 전위는 접지 전위로 고정되며, 이는 장치가 반전 상태(즉, 채널이 도체 상태가 됨)로 되기 때문이다. 트래핑된 전하 근처의 채널 전압은 약 0 V이다. 따라서 트래핑된 전하 영역 양단의 전압은 2 V의 전체 드레인 전위와 유사하다. 트래핑된 영역 양단에서 펀치스루 현상이 발생하더라도, 최종 채널 전류 및 IR의 감소는 무시할 수 있으며, 드레인 전위의 대부분은 트래핑된 전하 영역 양단에 여전히 존재한다.
도 2 및 도 5a의 채널 아래의 사선(diagonal line)은 채널 거리의 함수인 채널내 전자의 개수가 감소하는 것을 나타낸다. 트래핑된 전하 아래의 채널 영역은 높은 임계 전압 때문에 오프된다. 그러나 장치가 포화(드레인으로부터 소스까지의 전압 Vds가 포화 전압 VDSAT보다 높으면 장치는 포화된다)되기 때문에 도 2의 점선 원의 내부 영역 및 도 5a의 영역(66)은 공핍 영역이다. 드레인 상의 전압 때문에, 이 영역에서 측방향 전계가 존재한다. 이러한 측방향 전계로 인해, 공핍 영역의 에지에 도달하는 모든 전자는 공핍영역을 통과하여 드레인에 도달한다. 전술한 바와 같이, 이러한 현상을 펀치스루라 부른다. 펀치스루 현상은 임계 레벨과 상관없이 측방향 전계 효과가 전자를 드레인으로 이동시킬 만큼 충분히 강한 경우에만 발생한다. 판독이 진행되는 동안 펀치스루 현상이 발생하는 것을 방지하기 위해, 종래 기술에 의한 메모리 장치는 훨씬 더 긴 프로그래밍 시간을 요구하며, 이는 종래 기술에 의한 메모리 장치가 순방향 판독 방법을 채용하기 때문이다. 메모리 장치가 프로그래밍되는 시간이 점점 더 길어질수록, 점점 더 많은 전자가 질화물 층으로 주입되며, 이는 채널의 프로그래밍된 영역의 길이를 증가시킨다. 따라서 상기 장치는 전자의 펀치스루 현상을 제거하기 위해 충분한 길이의 트래핑된 전하 영역을 제공하는 시간동안 프로그래밍되어야 한다. 이러한 현상이 발생하는 경우에는, 측방향 전계가 너무 약해 전자가 드레인을 향해 펀치스루될 수 없다.
반대 방향 또는 역방향 판독
그러나 PROM 메모리 셀(10)이 역방향으로 판독되는 경우에는 매우 다른 현상이 발생한다. 역방향 판독은 프로그래밍 방향과 반대 방향으로 판독됨을 의미한다. 다시 말해, 소스 및 게이트에 전압이 인가되고 드레인이 접지된다. 도 5a에 도시된 종래 기술에 의한 메모리 장치와 유사한 방법을 사용하여, 도 5b의 메모리 장치는 핫 전자를 질화물 층으로 주입함으로써 순방향으로 프로그래밍한다. 질화물이 비도전성 물질이기 때문에, 트래핑된 전하는 드레인 근처의 영역으로 국소화된 상태로 유지된다. 도 5b에서 트래핑된 전하의 영역은 빗금친 영역(68)으로 도시되어 있다. 그리하여 예를 들어 임계 전압은 트래핑된 전하 상의 게이트의 일부 영역에서만 약 4 V로 상승한다. 게이트의 나머지 부분의 임계 전압은 예를 들어 약 1 V의 상태로 유지된다.
도 5b의 장치를 역방향으로 판독하기 위해, 소스 및 게이트에 예를 들어 각각 약 2 V 및 3 V의 전압이 인가되고 드레인이 접지된다. 순방향 판독과 역방향 판독 사이의 중요한 차이는 역방향 판독의 경우 메모리 장치를 반전하기 위해 필요한 게이트 전압이 상당히 증가한다는 것이다. 순방향 판독 시 및 역방향 판독 시에 예를 들어 3 V의 게이트 전압이 동일하게 인가된 경우, 역방향 판독 시의 메모리 장치는 반전되기보다는 공핍 상태가 된다. 그 이유는 반전 층의 이동성 전하(mobile charge) 및 공핍 영역의 고정된 전하(fixed charge)에 기인하는 전하를 해결하기 위해, 보다 높은 게이트 전압을 사용하여 충분한 전계를 발생시켜야 하기 때문이다. 역방향 판독의 경우, 채널 전압을 높게 유지하기 위해, 또한 공핍 영역을 넓게 유지해야 한다. 공핍 영역이 넓을수록 고정된 전하가 증가하며, 이는 반전이 일어나기 전에 보상되어야 한다. 예를 들어, 도 5a에 도시된 종래 기술에 의한 메모리 장치의 전하 트래핑 영역 양단 전압을 이와 유사하게 감소시키기 위해서는, 적어도 4 V의 게이트 전압이 필요하다. 이것은 소스가 접지되는 종래 기술의 메모리 장치와는 대조적이다. 이러한 경우에 반전을 발생시키기 위해 필요한 게이트 전압은 작다. 본 발명의 메모리 장치에서는, 채널 전압을 높은 전압, 즉 2 V로 고정하기 위해 훨씬 더 높은 게이트 전압이 필요하며, 소스 단자를 접지시키기보다는 소스 단자에 높은 전압을 인가한다. 다시 말해 본 발명의 중요성은 드레인 및 소스 양단의 전위가 동일한 경우에 트래핑된 전하 영역 양단의 전압이 상당히 감소되며, 이는 결과적으로 펀치스루를 감소시키고 프로그래밍 효율성을 증가시킨다는 점이다.
채널 전압 V
x
전압 Vx는 소스로부터의 거리 X에서의 채널 전압으로 정의된다. 전술한 실시예를 사용하는 경우, 장치가 반전되기보다는 공핍 상태가 되기 때문에 본 발명의 메모리 장치의 채널에 존재하는 전압 Vx는 2 V가 되지 않는다. 한편 단지 1.5 V의 게이트 전압이 약 0.4 V의 채널 전압을 유지할 수 있기 때문에 채널에 존재하는 전압 Vx는 0보다 커야한다. 채널 길이 양단의 실제 채널 전압은 소스 및 드레인 사이에 발생하는 측방향 전계에 따라 달라진다. 그러나 임계 전압은 채널 전압을 함수로 하여 달라진다.
도 5b를 참조하여 설명하면, 채널은 게이트 전압 VG가 임계 전압 VT보다 높고채널의 임의의 지점에서의 전압 VX가 다음 공식
여기서
이며,
에 의해 주어지는 경우 포화된다.
상기 방정식에 도시되어 있듯이, 채널의 임계 전압은 채널 전압의 함수인 델타 임계 전압 ΔVT에 영전위 VT0을 더한 임계 전압과 동일하다.
역방향 판독이 진행되는 동안 트래핑된 전하 영역을 통과하는 누설 전류가 전하 트래핑 영역 양단의 전압을 함수로 하여 도표의 형식으로 도 6에 도시되어 있다. 도표를 통해 VTC가 2 V인 경우에 채널을 통과하는 근사 누설 전류 IL이 10-5A인 것을 알 수 있다. 종래 기술에 의한 메모리 셀의 경우에, 트래핑된 전하 영역 양단의 전압은 약 2 V가 된다. 이에 비해, 본 발명의 메모리 장치의 트래핑된 전하 영역 근처의 채널 전압 VX는 2 V가 아니라 예를 들어 이보다 조금 작은 1 V이다. 트래핑된 전하 영역 양단의 1 V에 해당하는 누설 전류 IL은 전체적으로 크기가 2계 차수만큼 작은 약 10-7A이다.
도 7은 역방향 판독이 진행되는 동안 드레인으로부터 전하 트래핑 영역의 에지까지의 소정의 채널 전압을 유지하기 위해 필요한 게이트 전압이 도시되어 있는도표이다. 특정 채널 전압 VX를 유지하기 위해 필요한 게이트 전압 VG는 기판의 억셉터 NA의 개수 및 산화물 TOX의 두께를 함수로 하여 변동되며, 이는 점선으로 표시되어 있다. 실선은 채널 전압이 0인 경우에 발생하는 채널의 임계 전압을 나타낸다. 이러한 경우에, 전체 채널 양단의 임계 전압은 선형이다. 그러나 채널에 전압이 존재하는 이상, 채널 양단의 임계 전압은 일정하지 않다. 도표에 나타나 있는 바와 같이, 임계 전압은 채널 전압이 증가함에 따라 비선형적으로 증가한다. 채널 전압의 함수인 임계 전압의 점진적 증가 관계가 당업자들에게 공지되어 있으며, L. A. Glasser 및 D. W. Dobberpuhl의The Design and Analysis of VLSI Circuits에 설명되어 있다.
역방향 판독의 이점
도 7을 통해, 2 V의 채널 전압에서 (즉, 게이트에 3 V가 인가되는 종래 기술에 의한 메모리 장치와 동일한 조건)를 구현하기 위해서는 게이트에 약 4 V가 인가되어야 한다. 예를 들어 3 V가 게이트에 인가되고 장치가 역방향으로 판독되면, 단지 약 1.2 V만이 채널에서 발생된다. 이것은 트래핑된 전하 영역 양단의 전위가 드레인에 인가된 전체 전위(즉, 2 V)와 거의 같은 종래의 순방향 판독과 직접적으로 대조된다. 이것은 역방향 판독의 중요한 이점이다. 동일한 게이트 전압에 대하여 트래핑된 전하 영역 양단에 훨씬 작은 전위 전압이 존재한다는 것이다. 이것은 동일한 전하 트래핑 길이에 대하여 상당히 작은 누설 전류를 야기한다. 달리 말하면, 동일한 양의 누설 전류를 구현하기 위해 필요한 전하 트래핑 영역이 짧아진다. 전하 트래핑 영역이 짧아질수록 프로그래밍 시간이 지수 함수적으로 단축된다. 여러 가지 매개변수, 전압 및 온도를 함수로 하여 변동되는 프로그래밍 시간에 대한 설명은IEEE Transaction on Electron Devices(1981년 3월)에 실린 B. Eitan 및 D. Frohman-Bentchkowsky의 "Hot-Electron Injection Into the Oxide in n-Channel MOS Devices"에 기재되어 있다.
메모리 장치를 반대 방향(즉, 역방향)으로 판독하는 효과는 트래핑된 전하 영역(즉, 프로그래밍된 영역 또는 국소화된 트래핑 영역)으로 주입되는 전하의 영향을 증대시키는 것이다. 예를 들어 도 5a 및 도 5b에 도시되어 있듯이, 질화물의 트래핑된 전하의 길이가 동일함을 의미하는 동일한 프로그래밍 시간에 대하여, 본 발명의 장치(10)는 종래 기술의 메모리 셀보다 크기가 약 2차수 작은 누설 전류 IL을 나타낸다. 전술한 바와 같이, 중요한 이점은 역방향으로 판독하는 경우 누설 전류가 상당히 작기 때문에 프로그래밍 시간을 단축시킬 수 있다는 것이다. 따라서 지수 함수적으로 프로그래밍 시간을 단축시키는 본 발명의 트래핑 영역의 크기는 종래 기술의 메모리 셀의 길이만큼 길 필요가 없다.
프로그래밍 방향과 반대 방향으로 판독하는 중요한 이점은 전하 트래핑 영역 근처의 측방향 전계의 영향이 최소화된다는 것이다. 또한 감소된 게이트 전압은 추가로 채널 전위를 최소화할 수 있다. 아래에서 더 상세하게 설명하고 있듯이, 바람직한 채널 전압을 구현할 수 있도록 게이트 전압을 설정할 수 있다. 이에 대해서는 도 7을 참조하여 위에서 기술하였다. 역방향 판독이 진행되는 동안 감소된 게이트 전압은 고전압이 트래핑된 전하 영역으로 이전되는 것을 최소화할 수 있다.
종래 기술의 메모리 셀(41)을 프로그래밍하기 위해 필요한 전하 트래핑 영역이 도 8a에 도시되어 있으며, 본 발명의 메모리 셀(10)을 프로그래밍하기 위해 필요한 전하 트래핑 영역이 도 8b에 도시되어 있다. 장치(10)의 트래핑 영역(68)은 종래 기술에 의한 트래핑 영역(66)보다 훨씬 작다. 전술한 바와 같이, 역방향 판독은 짧은 전하 트래핑 영역을 허용한다. 이 때문에 지수 함수적으로 장치의 프로그래밍 시간을 단축시킴으로써 프로그래밍을 훨씬 더 효율적으로 수행할 수 있다. 그리하여 트래핑 절연 PROM 메모리 셀의 비대칭성 특징에 의해 프로그래밍 시간이 단축된다.
2가지 방법에 의해 채널 전압을 다양하게 할 수 있다. 제1 방법은 게이트 상의 전압을 조정하는 것이다. 높은 게이트 전압은 높은 채널 전압으로 변형된다. 제2 방법은 실리콘 기판의 붕소 주입 레벨(boron implant level)을 조정하는 것이다. 이들 2가지 방법은 MOS 설계자가 채널 전압을 적당하게 맞춰 바람직한 성능 마진(margin)을 구현하도록 한다.
최대한 사용 매개변수(optimization parameters)
최대한 사용의 관점에서, 가장 신속한 프로그래밍 시간과 가장 넓은 폭을 부여하기 위해 3개의 다양한 매개변수가 부여된다. 제1 매개변수는 채널 길이이다. 역방향 판독의 경우 소정의 프로그래밍 시간에 대하여, 채널 길이가 길수록 드레인과 트래핑된 전하 사이의 거리가 증대한다(소스 및 드레인 목적지가 효율적으로 서로 바뀐다). 이것은 측방향 전계 레벨을 더 낮추기도 한다.
전술한 바와 같이, 제2 매개변수는 트래핑된 전하 영역 양단에 존재하는 채널 전압 전위를 최소화하도록 설정될 수 있는 게이트 전압이다. 또한 이에 의해 트래핑된 전하 영역 부근의 채널의 측방향 전계를 감소시킬 수 있다. 제한 한계 내에서, 게이트 상의 전압을 변동시킴으로써 채널 전압을 조정할 수 있다. 이에 의해 반도체 회로 설계자는 트래핑된 전하 영역 양단에 존재하는 전압을 제어할 수 있다. 게이트 전압이 너무 낮게 설정되면, '1', 즉 프로그래밍되지 않은 상태를 판독하는 것은 문제가 된다. '1'을 판독하기 위한 게이트 전압은 센스 증폭기(sense amplifier)에 대하여 반전을 생성하여 충분한 판독 전류를 발생시킬 수 있도록 충분히 높은 값이어야 한다. 따라서 게이트 전압에 대한 최저치는 임계전압을 넘는 약 1 V이다. 게이트 전압 상의 최대치는 트래핑된 전하 영역 양단의 채널 전압이 역방향 판독이 진행되는 동안 소스 단자에 인가된 전압 전위 이하인 전압값이다. 너무 높은 게이트 전압은 채널 반전을 야기하며, 본 발명의 이점을 상실시킨다. 따라서 이러한 높은 전압을 발생시키는 게이트 전압을 전하 트래핑 영역 양단의 채널에 인가하는 것은 바람직하지 못하며, 이것은 이러한 영역 양단의 전위를 낮게 하여 이에 따라 누설 전류를 감소시키며 프로그래밍 시간을 단축시키는 본 발명의 이점을 상실시키기 때문이다. 본 발명의 바람직한 실시예에서, 판독에 필요한 게이트 전압은 프로그래밍 시간과 누설 전류 사이에서 최적으로 균형을 취하는 전압값인 약 3 V이다.
전술된 그리고 당업계에 공지된 제3 최적화 방법은 게이트 아래의 채널 영역에서 도핑되는 붕소의 농도를 다양하게 하는 것이다. 도핑 농도를 증가시킬수록 채널에서 발생되는 전압은 낮아진다. 이것은 형성된 공핍 영역의 폭이 감소되기 때문이다. 그리하여, 동일한 전하 트래핑 영역 양단 전압에 대하여 도핑 농도가 높을수록 높은 게이트 전압이 인가된다.
또한 동일한 길이의 트래핑 영역에 대하여, 증가된 NA도핑 농도는 장치의 펀치스루 현상을 개선시킨다. 채널 영역의 붕소 주입 레벨을 다양하게 함으로써, 게이트 하의 공핍 영역의 폭을 다양하게 할 수 있다. 동일하게 인가된 게이트 전압에 대하여, 증가된 도핑 농도는 공핍 영역의 폭을 감소시킨다. 기판에 더 많은 고정 전하가 존재하기 때문에 공핍 영역의 폭은 감소된다. 그리하여 도핑 농도를 다양하게 하여, 게이트 아래의 핀치오프(pinchoff) 영역의 길이를 제한할 수 있다. 또한 도핑 농도를 다양하게 하여, 장치의 초기 임계 전압을 증가시키거나 감소시킬 수 있다.
본 명세서를 통해 제한된 개수의 실시예에 대하여 설명하였지만, 본 발명에 대하여 여러 가지 수정, 변경 및 적용을 실시할 수 있다. 그러나 본 발명의 범위는 다음의 청구의 범위에 의해 제한된다.
상기 내용 참고
Claims (15)
- PROM(programmable read only memory) 장치에 있어서,반도체 기판;도전성을 갖도록 도핑된 상기 반도체 기판의 일부 영역을 포함하는 소스,도전성을 갖도록 도핑된 상기 반도체 기판의 일부 영역을 포함하는 드레인,채널 영역으로서 정해지며, 상기 소스 및 드레인 사이에 배치된 상기 반도체 기판의 일부분 위에 형성되며 상기 반도체 기판의 상기 일부분을 덮는 제1 절연층,상기 제1 절연층 상에 형성되며 상기 제1 절연층을 덮는 비도전성 전하 트래핑 층,상기 비도전성 전하 트래핑층 상에 형성되며 상기 비도전성 전하 트래핑 층을 덮는 제2 절연층, 그리고상기 제2 절연층 상에 형성되며 상기 제2 절연층을 덮는 도전층을 포함하는 게이트를 포함하며,상기 PROM 장치가 프로그래밍 방향과 반대 방향으로 판독되는PROM 장치.
- 제1항에 있어서,판독이 진행되는 동안 상기 게이트에 인가되는 전압의 최소값은 프로그래밍되지 않은 상태를 감지하기에 충분한 반전을 발생시킬 수 있는 전압값이며,판독이 진행되는 동안 상기 게이트에 인가되는 전압의 최대값은 프로그래밍이 진행되는 동안 형성된 트래핑 전하 영역을 가로지르는 채널의 전압이 판독이 진행되는 동안 상기 소스에 인가된 전압의 바로 아래 값이고,상기 채널이 상기 반도체 기판 내의 상기 소스와 상기 드레인 사이에 형성되는PROM 장치.
- PROM(programmable read only memory) 장치에 있어서,반도체 기판,도전성을 갖도록 도핑된 상기 반도체 기판의 일부 영역을 포함하는 소스,도전성을 갖도록 도핑된 상기 반도체 기판의 일부 영역을 포함하는 드레인,채널 영역으로서 정해지며, 상기 소스 및 드레인 사이에 배치된 상기 반도체 기판의 일부분 위에 형성되며 상기 반도체 기판의 상기 일부분을 덮는 제1 절연층,상기 제1 절연층 상에 형성되며 상기 제1 절연층을 덮는 비도전성 전하 트래핑 층,상기 비도전성 전하 트래핑층 상에 형성되며 상기 비도전성 전하 트래핑 층을 덮는 제2 절연층, 그리고상기 제2 절연층 상에 형성되며 상기 제2 절연층을 덮는 도전층을 포함하는 게이트를 포함하며,상기 반도체 기판 내의 상기 소스 및 드레인 사이의 공간에 채널이 형성되고,상기 PROM 장치는 프로그래밍 방향과 반대 방향으로 판독되며,판독이 진행되는 동안 상기 게이트에 인가되는 전압의 최소값은 프로그래밍되지 않은 상태를 감지하기에 충분한 반전을 발생시킬 수 있는 전압값이며, 판독이 진행되는 동안 상기 게이트에 인가되는 전압의 최대값은 프로그래밍이 진행되는 동안 형성된 트래핑 전하 영역 양단의 채널 전압이 판독이 진행되는 동안 상기 소스에 인가되는 전압의 바로 아래 값인PROM 장치.
- 제1항 또는 제3항에 있어서,상기 프로그래밍은 상기 드레인 및 상기 게이트에 프로그래밍 전압을 인가하고, 상기 소스를 접지하며, 그 결과로 발생된 채널 전류를 측정하는 것을 포함하고, 상기 판독은 상기 소스 및 상기 게이트에 판독 전압을 인가하고, 상기 드레인을 접지하며, 그 결과 발생된 채널 전류를 측정하는 것을 포함하는 PROM 장치.
- 제1항 또는 제3항에 있어서,상기 제1 및 제2 절연층이 실리콘 이산화물을 포함하는 PROM 장치.
- 제1항 또는 제3항에 있어서,상기 전하 트래핑 층이 실리콘 질화물을 포함하는 PROM 장치.
- 제1항 또는 제3항에 있어서,상기 전하 트래핑 층이 매립형 폴리실리콘 섬(island)을 가지는 실리콘 이산화물을 포함하는 PROM 장치.
- 제1항 또는 제3항에 있어서,상기 반도체 기판이 P형 반도체 물질을 포함하는 PROM 장치.
- 제1항 또는 제3항에 있어서,상기 소스 및 상기 드레인이 N+ 반도체 물질을 포함하는 PROM 장치.
- 소스, 드레인 및 게이트를 가지며, 상기 게이트 내외 제1 및 제2 실리콘 이산화물 층 사이에 배치된 전하 트래핑 물질을 이용하는 PROM(programmable read only memory) 셀을 프로그래밍하고 판독하는 방법에 있어서,순방향으로 프로그래밍하는 단계,전하가 상기 전하 트래핑 물질 내에서 비대칭으로 트래핑되기에 충분한 시간 동안 고온 전자 주입(hot electron injection)을 이용하여 상기 게이트 내의 상기 전하 트래핑 물질에 전하를 주입하는 단계,역방향으로 판독하는 단계,상기 소스 및 상기 게이트에 적당한 판독 전압을 인가하고, 상기 드레인을 접지하는 단계, 그리고상기 PROM 셀을 통하여 상기 소스로부터 상기 드레인으로 흐르는 전류를 감지하는 단계를 포함하고,상기 전하는 상기 PROM 셀이 프로그래밍 방향과 반대 방향으로 판독되는 경우 상기 게이트의 임계 전압이 소정의 레벨에 도달할 때까지 전하 트래핑 물질에 주입되며, 상기 비대칭 전하 주입은 상기 드레인 및 상기 게이트에 적당한 프로그래밍 전압을 인가하고 상기 소스를 접지시킴으로써 발생되는PROM 셀의 프로그래밍 및 판독 방법.
- 제10항에 있어서,역방향 판독이 진행되는 동안 상기 게이트에 인가되는 전압의 최소값은 프로그래밍되지 않은 상태를 감지하기에 충분한 반전을 발생시킬 수 있는 전압값이며,역방향 판독이 진행되는 동안 상기 게이트에 인가되는 전압의 최대값은 프로그래밍이 진행되는 동안 형성된 트래핑된 전하 영역을 가로지르는 채널의 전압이 역방향으로 판독되는 동안 상기 소스에 인가된 전압의 바로 아래 값이고,상기 채널이 상기 반도체 기판 내의 상기 소스와 상기 드레인 사이에 형성되는PROM 셀의 프로그래밍 및 판독 방법.
- 반도체 기판, 임계 전압, 제1 접합, 제2 접합 및 게이트를 가지며, 게이트 내의 제1 및 제2 실리콘 이산화물 층 사이에 배치된 전하 트래핑 물질을 이용하는 PROM 셀을 프로그래밍하고 판독하는 방법에 있어서,순방향으로 프로그래밍하는 단계,상기 게이트에 제1 프로그래밍 전압을 인가하는 단계,상기 제2 접합에 제2 프로그래밍 전압을 인가하는 단계,상기 제1 접합을 접지시키는 단계,전하가 제2 접합 부근의 전하 트래핑 물질 내에서 비대칭으로 트래핑되기에 충분한 시간 동안 고온 전자 주입을 이용하여 게이트 내의 상기 전하 트래핑 물질에 전하를 주입하는 단계,역방향으로 판독하는 단계,상기 게이트에 제1 판독 전압을 인가하는 단계,상기 제1 접합에 제2 판독 전압을 인가하는 단계,제2 접합을 접지시키는 단계, 그리고상기 PROM 셀을 통하여 상기 소스로부터 상기 드레인으로 흐르는 전류를 감지하는 단계를 포함하고,상기 전하는 상기 PROM 셀이 프로그래밍 방향과 반대 방향으로 판독되는 경우 상기 게이트의 임계 전압이 소정 레벨에 도달할 때까지 상기 전하 트래핑 물질에 주입되며상기 제1 판독 전압의 최소값은 프로그래밍되지 않은 상태를 감지하기에 충분한 반전을 발생시킬 수 있는 전압이며, 상기 제1 판독 전압의 최대값은 프로그래밍이 진행되는 동안 형성된 트래핑된 전하 영역을 가로지르는 채널의 전압이 상기 제2 판독 전압의 바로 아래 값이고,상기 채널은 상기 반도체 기판 내의 상기 소스와 상기 드레인 사이에 형성되는PROM 셀의 프로그래밍 및 판독 방법.
- 반도체 기판, 소스, 드레인 및 게이트를 가지며, 상기 게이트 내에서 제1 및 제2 실리콘 이산화물 층 사이에 배치된 전하 트래핑 물질을 이용하는 PROM 셀을 프로그래밍하고 판독하는 방법에 있어서,제1 방향으로 프로그래밍하는 단계, 그리고상기 제1 방향과 반대 방향인 제2 방향으로 판독하는 단계를 포함하는 PROM 셀의 프로그래밍 및 판독 방법.
- 제13항에 있어서,상기 프로그래밍 단계는 프로그래밍 전압을 상기 드레인 및 상기 게이트에 인가하고, 상기 소스를 접지시키며, 그 결과로 발생된 채널 전류를 측정하는 단계를 포함하고,상기 판독 단계는 판독 전압을 상기 소스 및 상기 게이트에 인가하고, 상기 드레인을 접지시키며, 그 결과로 발생된 채널 전류를 측정하는 단계를 포함하는PROM 셀의 프로그래밍 및 판독 방법.
- 제13항에 있어서,상기 판독 단계 동안에 상기 소스에 인가되는 상기 판독 전압의 최소값은 프로그래밍되지 않은 상태를 감지하기에 충분한 반전을 발생시킬 수 있는 전압값이며,상기 판독 단계 동안에 상기 소스에 인가되는 판독 전압의 최대값은 상기 프로그래밍이 단계 동안에 형성된 트래핑된 전하 영역을 가로지르는 채널의 전압이 소스에 인가된 상기 판독 전압의 바로 아래 값이고,상기 채널은 상기 반도체 기판 내의 상기 소스와 상기 드레인 사이에 형성되는PROM 셀의 프로그래밍 및 판독 방법.
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