KR100812933B1 - Ｓｏｎｏｓ 구조를 갖는 반도체 메모리 소자 및 그것의제조 방법 - Google Patents
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Abstract
본 발명은 SONOS 구조를 갖는 반도체 메모리 소자 및 그것의 제조 방법에 관한 것으로, 소스쪽과 드레인 쪽으로 전하가 트랩되는 전하 트랩층을 물리적으로 분리함으로써, 원천적으로 양쪽의 전하가 서로 이동하지 못하게 하여 셀의 사이즈가 작아지더라도 양쪽 전하 간의 간섭을 방지할 수 있는 SONOS 구조를 갖는 반도체 메모리 소자 및 그것의 제조 방법을 개시한다.
SONOS, 트랩, 전하 트랩층, 전하
Description
도 1은 종래 기술에 따른 SONOS 구조를 갖는 플래시 메모리 셀을 나타내는 소자의 단면도이다.
도 2 내지 도 5는 본 발명의 일실시 예에 따른 SONOS 구조를 갖는 반도체 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 반도체 기판 101 : 터널 산화막
102 : 버퍼막 103 : 블러킹 산화막
104 : 게이트 전극 105 : 소스 영역
106 : 드레인 영역 107 : 전하 트랩층
본 발명은 SONOS 구조를 갖는 반도체 메모리 소자 및 그것의 제조 방법에 관한 것으로, 특히 전하 트랩층을 물리적으로 수평 분리하는 SONOS 구조를 갖는 반도체 메모리 소자 및 그것의 제조 방법에 관한 것이다.
현재, 공정기술 측면에서 비휘발성 반도체 메모리 기술(Nonvolatile Semiconductor Memories; NVSM)은 크게 플로팅 게이트(Floating Gate) 계열과 두 종류 이상의 유전막이 2중, 혹은 3중으로 적층된 MIS(Metal Insulator Semiconductor) 계열로 구분된다.
플로팅 게이트 계열은 전위 우물(Potential Well)을 이용하여 기억 특성을 구현하며, 현재 플래시 EEPROM(Electrically Erasable Programmable Read Only Memory)으로 가장 널리 응용되고 있는 ETOX(EPROM Tunnel Oxide) 구조가 대표적이다. 반면에, MIS 계열은 유전막 벌크, 유전막-유전막 계면 및 유전막-반도체 계면에 존재하는 트랩(trap)을 이용하여 기억 기능을 수행한다. 현재 플래시 EEPROM으로 주로 응용되고 있는 MONOS/SONOS(Metal/Polysilicon Oxide Nitride Oxide Semiconductor) 구조가 대표적인 예이다.
SONOS와 일반적인 플래시(Flash) 메모리의 차이점은 구조적인 측면에서, 일반적인 플래시 메모리에서는 플로팅 게이트(Floating gate)를 적용하여 이곳에 전하를 저장하는 반면, SONOS에서는 질화막에 전하를 저장시키게 된다. 일반적인 플래시 메모리에서는 플로팅 게이트로 폴리실리콘을 사용하기 때문에 만약 이곳에 한개의 결함(Defect)이라도 존재한다면 전하의 리텐션 타임(Retention time)이 현저하게 떨어지는 반면, SONOS에서는 상술한 바와 같이 폴리실리콘 대신 질화막을 적 용하기 때문에 공정상 결함에 그 민감성이 상대적으로 작아지게 되는 이점이 있다.
또한, 플래시 메모리에서 플로팅 게이트 하부에 약 70Å 이상의 두께를 갖는 터널 산화막(Tunnel oxide)을 적용하기 때문에 저전압 동작(Low voltage operation) 및 고속(High speed) 동작을 구현하는데 한계가 있다. 하지만, SONOS는 질화막 하부에 다이렉트 터널링 산화막(Direct tunneling oxide)을 적용하기 때문에 저전압, 저파워(Low power) 및 고속 동작의 메모리 소자의 구현이 가능하게 한다.
이하, 도 1을 참고하여 종래의 SONOS 구조의 플래시 메모리 셀에 대해 설명하면 다음과 같다.
도 1을 참조하면, 반도체 기판(10) 상에 터널 산화막(11), 질화막(12), 블러킹 게이트(산화막)(13), 게이트용 전극(14)를 순차적으로 형성한 다음에 식각 공정을 통하여 워드라인 패턴을 형성한다. SONOS 구조의 플래시 메모리 셀은 절연막인 블러킹 게이트(13)와 전하를 저장하는 전하 트랩층(12), 터널 산화막(11)의 복합막 전체에 동일한 전기장이 형성되어 절연막 각각에 서로 다른 전기장을 가할 수 없게 된다. 이경우, 전하 트랩층(12)에 저장된 전하를 소거하기 위하여 게이트용 전극(14)에 전압을 인가하면 전하 트랩층(12)에 저장된 전하가 터널 산화막(11)을 통하여 FN 터널링(Fowler-Nordheim tunneling) 전류에 의해 반도체 기판(10) 쪽으로 이동하여 소거된다.
메모리 셀의 셀 사이즈가 작아짐으로 인해 SONOS 구조의 셀은 소스 영역(15)과 드레인 영역(16)으로 트랩되는 전하 간의 분리가 어려워진다. 이는 멀티 레벨을 구현하기 위해 전하의 밀도를 높이게 되면 간섭 효과가 더욱 커지게 되어 집적도의 제약이 된다.
본 발명이 이루고자 하는 기술적 과제는 소스쪽과 드레인 쪽으로 전하가 트랩되는 전하 트랩층을 물리적으로 분리함으로써, 원천적으로 양쪽의 전하가 서로 이동하지 못하게 하여 셀의 사이즈가 작아지더라도 양쪽 전하 간의 간섭을 방지할 수 있는 SONOS 구조를 갖는 반도체 메모리 소자 및 그것의 제조 방법을 제공하는 데 있다.
본 발명의 일실시 예에 따른 SONOS 구조를 갖는 반도체 메모리 소자는 반도체 기판에 형성된 소스 및 드레인, 및 상기 소스 및 드레인 사이의 상기 반도체 기판 상에 순차적으로 형성된 터널 산화막, 전하 트랩층, 블러킹 산화막, 및 게이트 전극이 적층된 게이트를 포함하며, 상기 전하 트랩층은 버퍼막에 의해 물리적으로 수평 분리된다.
본 발명의 일실시 예에 따른 SONOS 구조를 갖는 반도체 메모리 소자의 제조 방법은 반도체 기판 상에 터널 산화막, 버퍼막, 블러킹 산하막, 게이트 전극을 순차적으로 적층하는 단계와, 식각 공정을 실시하여 상기 게이트 전극, 상기 블러킹 산화막, 상기 버퍼막, 및 상기 터널 산화막을 순차적으로 부분 식각하여 게이트를 형성하는 단계와, 이온 주입 공정을 실시하여 상기 반도체 기판 내에 소스 및 드레인 영역을 형성하는 단계와, 선택적 식각 공정을 진행하여 상기 버퍼막의 양 측면을 소정 두께만큼 식각하는 단계, 및 상기 선택적 식각 공정시 리세스된 상기 버퍼막의 양 측면에 전하 트랩층을 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2 내지 도 5는 본 발명의 일실시 예에 따른 SONOS 구조를 갖는 반도체 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2를 참조하면, 반도체 기판(100) 상에 터널 산화막(101), 버퍼막(102), 블러킹 산화막(103), 및 게이트 전극(104)를 순차적으로 형성한다. 버퍼막(102)는 실리콘 산화막 또는 실리콘 질화막으로 형성할 수 있다. 블러킹 산화막(103)은 고유전체막으로 형성할 수 있다. 예를 들어, Al2O3, HfO2, Ta2O5, ZrO2, La2O3, 또는 TiO2 를 각각 사용하여 형성하거나 혼합 사용하여 형성할 수 있다. 또한, 블러킹 산화막(103) 대신 실리콘 산화막을 사용할 수 있다. 게이트 전극(104)은 불순물이 도 핑된 폴리 실리콘을 사용하여 형성할 수 있다. 또한 게이트 전극(104)은 TiN 또는 TaN과 같은 전이금속 질화물을 사용하여 형성할 수 있다. 버퍼막(102)은 20Å ~ 1000Å의 두께로 형성하는 것이 바람직하다.
도 3을 참조하면, 식각 공정을 실시하여 게이트 전극(104), 블러킹 산화막(103), 버퍼막(102), 및 터널 산화막(101)을 순차적으로 부분 식각하여 게이트 패턴을 형성한다. 그 후, 이온 주입 공정을 실시하여 노출된 반도체 기판(100)에 소스 영역(105) 및 드레인 영역(106)을 형성한다.
도 4를 참조하면, 식각 공정을 실시하여 노출된 버퍼막(102)의 측면을 리세스하여 공간을 형성한다. 이때 리세스 되는 깊이는 게이트 패턴의 폭의 1/20 에서 1/2 미만으로 하는 것이 바람직하다.
그 후, 전체 구조 상에 전하 트랩층(107)을 증착한다. 이때 전하 트랩층(107)은 버퍼막(102)이 식각되어 형성된 빈 공간을 완전히 매립하도록 형성하는 것이 바람직하다. 전하 트랩층(107)은 실리콘 질화막 또는 금속 산화막으로 형성할 수 있다.
상술한 소스 영역(105) 및 드레인 영역(106)을 형성하는 공정은 전하 트랩층(107)을 증착하는 공정 이후에 실시할 수 있다.
도 5를 참조하면, 식각 공정을 실시하여 전하 트랩층(107)이 버퍼막(102)의 양측벽에만 잔류하도록 한다. 즉, 버퍼막(102)에 의해 전하 트랩층(107)이 물리적으로 분리된 구도로 형성하는 것이 바람직하다. 이로 인하여 전하를 트래핑하는 전하 트랩층(107)이 물리적으로 다른 성질의 막 즉, 버퍼막(102)으로 인해 게이트의 양쪽에 수평적으로 나뉘는 구조로 형성된다.
상술한 소스 영역(105) 및 드레인 영역(106)을 형성하는 공정은 전하 트랩층(107)을 식각하는 공정 이후에 실시할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
본 발명의 일실시 예에 따르면, 소스쪽과 드레인 쪽으로 전하가 트랩되는 전하 트랩층을 물리적으로 분리함으로써, 원천적으로 양쪽의 전하가 서로 이동하지 못하게 하여 셀의 사이즈가 작아지더라도 양쪽 전하 간의 간섭을 방지할 수 있다.
Claims (14)
- 반도체 기판 상에 순차적으로 형성된 터널 산화막, 전하 트랩층, 블러킹 산화막, 및 게이트 전극이 적층된 게이트를 포함하며,상기 전하 트랩층은 버퍼막에 의해 물리적으로 수평 분리되며, 실리콘 질화막 또는 금속 산화막으로 구성된 SONOS 구조를 갖는 반도체 메모리 소자.
- 삭제
- 제1 항에 있어서,상기 버퍼막은 유전막인 SONOS 구조를 갖는 반도체 메모리 소자.
- 제 3 항에 있어서, 상기 유전막은 실리콘 산화막 또는 실리콘 질화막인 SONOS 구조를 갖는 반도체 메모리 소자.
- 삭제
- 제 1 항에 있어서, 상기 버퍼막의 두께는 20Å ~ 1000Å인 SONOS 구조를 갖는 반도체 메모리 소자.
- 반도체 기판 상에 터널 산화막, 버퍼막, 블러킹 산화막, 게이트 전극을 순차적으로 적층하는 단계;식각 공정을 실시하여 상기 게이트 전극, 상기 블러킹 산화막, 상기 버퍼막, 및 상기 터널 산화막을 순차적으로 부분 식각하여 게이트를 형성하는 단계;이온 주입 공정을 실시하여 상기 반도체 기판 내에 소스 및 드레인 영역을 형성하는 단계;선택적 식각 공정을 진행하여 상기 버퍼막의 양 측면을 소정 두께만큼 식각하는 단계; 및상기 선택적 식각 공정시 리세스된 상기 버퍼막의 양 측면에 전하 트랩층을 형성하는 단계를 포함하는 SONOS 구조를 갖는 반도체 메모리 소자의 제조 방법.
- 제 7 항에 있어서,상기 버퍼막은 실리콘 산화막 또는 실리콘 질화막으로 형성하는 SONOS 구조를 갖는 반도체 메모리 소자의 제조 방법.
- 제 7 항에 있어서,상기 버퍼막은 20Å ~ 1000Å의 두께로 형성하는 SONOS 구조를 갖는 반도체 메모리 소자의 제조 방법.
- 제 7 항에 있어서,상기 블러킹 산화막은 고유전막인 Al2O3, HfO2, Ta2O5, ZrO2, La2O3, 또는 TiO2 를 각각 사용하여 형성하거나 혼합 사용하여 형성하는 SONOS 구조를 갖는 반도체 메모리 소자의 제조 방법.
- 삭제
- 제 7 항에 있어서,상기 게이트 전극은 TiN 또는 TaN과 같은 전이금속 질화물, 또는 불순물이 도핑된 폴리 실리콘을 사용하여 형성하는 SONOS 구조를 갖는 반도체 메모리 소자의 제조 방법.
- 제 7 항에 있어서, 상기 전하 트랩층 형성 단계는전체 구조 상에 전하 트랩 물질을 증착하는 단계; 및식각 공정을 실시하여 상기 버퍼막의 양 측면에만 상기 전하 트랩 물질이 잔류하도록하여 상기 전하 트랩층을 형성하는 단계를 포함하는 SONOS 구조를 갖는 반도체 메모리 소자의 제조 방법.
- 제 13 항에 있어서,상기 이온 주입 공정은 상기 전하 트랩 물질을 증착 단계 후, 또는 상기 전하 트랩층 형성 단계 후 실시할 수 있는 SONOS 구조를 갖는 반도체 메모리 소자의 제조 방법.
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