DE10240916A1

DE10240916A1 - Verfahren zur Herstellung eines Speicherzellenfeldes mit in Gräben angeordneten Speichertransistoren

Info

Publication number: DE10240916A1
Application number: DE10240916A
Authority: DE
Inventors: Joachim Dr. Deppe; Christoph Dr. Ludwig; Christoph Dr. Kleint
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2002-09-04
Filing date: 2002-09-04
Publication date: 2004-03-25
Also published as: WO2004025725A3; WO2004025725A2; TW200408075A; TWI258206B

Abstract

Es wird eine Hartmaske (4) aufgebracht, die mit Öffnungen in den Bereichen der für die Speichertransistoren vorgesehenen Gräben und vorgesehener Isolationsgräben (8) versehen wird, in der Anordnung der Öffnungen aufeinander folgend jede zweite Öffnung mit Anteilen (62) einer Lackschicht verschlossen wird, durch die nicht verschlossenen Öffnungen hindurch das darunter vorhandene Material bis in eine vorgesehene Tiefe entfernt wird, die verschlossenen Öffnungen geöffnet werden und durch alle Öffnungen hindurch bis in das Halbleitermaterial hinein geätzt wird, so dass abwechselnd Gräben unterschiedlicher Tiefen gebildet werden.

Description

Zur weiteren Miniaturisierung von Speicherzellenfeldern, insbesondere aus Charge-Trapping-Speicherzellen wie z. B. NROM-Speicherzellen ( US 5,768,192 , US 6,011,725 und WO 99/60631, durch Channel-hot-Electrons programmierbare und mit Hot-Holes löschbare planare SONOS-Speicherzellen), ist es möglich, die Speichertransistoren an Wänden von Gräben anzuordnen, die an der Oberseite des Halbleiterkörpers ausgeätzt sind. Es kann dabei an jeder Grabenwand eine Reihe von Speichertransistoren angeordnet werden. Die Source-/Drain-Bereiche sind dann in der Vertikalen zueinander versetzt, so dass die dafür vorgesehenen dotierten Bereiche teils an der Oberseite des Halbleiterkörpers, teils an den Grabenböden angeordnet sind. Das Speicherzellenfeld besitzt so eine Art Kamm- oder Rillenstruktur, bei der die Bitleitungen zwischen den Gräben an der Oberseite des Halbleiterkörpers und an den Grabenböden verlaufen. Diese Bitleitungen können auf der Oberseite mit einer Metallisierung zur Verringerung des elektrischen Widerstandes versehen sein. Bei dieser Anordnung tritt das Problem auf, dass die Bitleitungen in zueinander benachbarten Grabenböden voneinander nicht ausreichend elektrisch isoliert sind. Diese Bitleitungen sind üblicherweise durch n-leitend dotierte Bereiche in einer p-leitend dotierten Wanne gebildet. Der Abstand der Gräben ist typisch geringer als 140 nm. Das reicht für eine Isolation von elektrischen Spannungen von bis zu 6 V nicht aus.

Aufgabe der vorliegenden Erfindung ist es, eine Möglichkeit zur ausreichenden elektrischen Isolation von Bitleitungen anzugeben, die an den Böden von Gräben angeordnet sind, an deren Wänden beidseitig Speichertransistoren angeordnet sind.

Diese Aufgabe wird mit dem Verfahren mit den Merkmalen des Anspruchs 1 gelöst. Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen.

Das angegebene Problem wird dadurch beseitigt, dass zwischen den für die Speichertransistoren vorgesehenen Gräben Isolationsgräben hergestellt werden, die tiefer sind als die für die Transistoren vorgesehenen Gräben und die an den Böden der aktiven Gräben angeordneten Bitleitungen elektrisch voneinander trennen. Das geschieht, indem auf oder über einer mit den Gräben zu versehenden Oberseite des Halbleiterkörpers oder der Halbleiterschicht eine Hartmaske aufgebracht wird, diese Hartmaske mit Öffnungen in den Bereichen der für die Speichertransistoren vorgesehenen Gräben und der Isolationsgräben versehen wird, in der Anordnung der Öffnungen aufeinanderfolgend jede zweite Öffnung verschlossen wird, durch die nicht verschlossenen Öffnungen hindurch das darunter vorhandene Material bis in eine vorgesehene Tiefe entfernt wird, die verschlossenen Öffnungen geöffnet werden und durch alle Öffnungen hindurch bis in das Halbleitermaterial hinein geätzt wird, so dass in der Anordnung aufeinanderfolgend abwechselnd Gräben unterschiedlicher Tiefen gebildet werden. Dadurch, dass bei dem ersten Grabenätzen jede zweite Öffnung der Hartmaske verschlossen wird, wird erreicht, dass die nachfolgende Ätzung durch sämtliche Öffnungen hindurch dort tiefere Gräben ausbildet, wo bereits zuvor Material entfernt worden ist.

Dieses bereits zuvor durch jede zweite Öffnung hindurch entfernte Material kann insbesondere ein Pad-Oxid oder eine Doppelschicht aus einem Pad-Oxid und einem Pad-Nitrid sein. Wenn durch sämtliche Öffnungen hindurch geätzt wird, wird das Halbleitermaterial in denjenigen Bereichen wesentlich tiefer geätzt, in denen bereits in dem vorhergehenden Ätzschritt das Pad-Oxid beziehungsweise das Pad-Oxid und das Pad-Nitrid entfernt wurden.

Es folgt eine genauere Beschreibung von Beispielen des Verfahrens anhand der beigefügten 1 bis 5.
Die 1 bis 4 zeigen Zwischenprodukte eines ersten Ausführungsbeispiels des Verfahrens nach verschiedenen Schritten im Querschnitt.
Die 5 zeigt einen der 3 entsprechenden Querschnitt für ein alternatives Ausführungsbeispiel.
Entsprechend der Darstellung der 1 wird bei einer ersten bevorzugten Variante des Verfahrens auf einem Halbleiterkörper 1 oder einer Halbleiterschicht eine Schichtfolge aufgebracht, die vorzugsweise eine Pad-Oxidschicht 2, eine Pad-Nitridschicht 3 und eine Hartmaske 4 umfasst. Diese Hartmaske kann z. B. ein Oxid, das mittels TEOS (Tetraethylorthosilikat) hergestellt sein kann, oder ein Nitrid sein. Die Hartmaske kann ggf. auch bereits in einer geeignet hergestellten Pad-Nitridschicht ausgebildet werden. Zur Verbesserung der nachfolgenden Lithographie wird vorzugsweise noch eine Antireflexschicht 5 aufgebracht, bevor die zur Strukturierung der Maske vorgesehene Lackschicht 61 aufgebracht und strukturiert wird.
Entsprechend der 2 wird unter Verwendung der strukturierten Lackschicht 61 als Lackmaske die Hartmaske 4 strukturiert. Es werden in diesem Schritt Öffnungen 7 in den Bereichen der für die Speicherzellen vorgesehenen Gräben und der Isolationsgräben hergestellt.
Entsprechend der 3 wird die Lackschicht 61 entfernt, gegebenenfalls auch die Antireflexschicht 5. Mittels eines geeigneten Materials, das vorzugsweise wieder ein Fotolack sein kann, wird in der Anordnung der Öffnungen aufeinanderfolgend jede zweite Öffnung verschlossen. Dazu wird eine weitere Lackschicht zunächst ganzflächig aufgebracht und anschließend im Bereich der herzustellenden Isolationsgräben 8 entfernt, so dass nur die Anteile 62 dieser weiteren Lackschicht übrig bleiben. Damit ist jede zweite Öffnung verschlossen, so dass die nachfolgende Ätzung nur in den für die Isolationsgräben 8 vorgesehenen Bereichen erfolgt. Wie in der 3 dargestellt, wird hier zunächst nur das Halbleitermaterial freigelegt, es werden also die Pad-Nitridschicht 3 sowie die Pad-Oxidschicht 2 entfernt. Dabei kann auch bereits ein Stück weit in das Halbleitermaterial hinein geätzt werden, was von der für die Isolationsgräben vorgesehenen Gesamttiefe abhängt. Die Anteile 62 der weiteren Lackschicht werden dann entfernt, gegebenenfalls zusammen mit der Antireflexschicht 5.
Entsprechend der 4 besitzt dann die Hartmaske 4 Öffnungen sowohl in den für die Isolationsgräben 8 vorgesehenen Bereichen als auch in den Bereichen der für die Speichertransistoren vorgesehenen Gräben 9. Es wird dann ein weiterer Ätzschritt ausgeführt, mit dem in das Halbleitermaterial hinein geätzt wird. Im Bereich der für die Speichertransistoren vorgesehenen Gräben 9 müssen zuerst die Pad-Nitridschicht 3 und die Pad-Oxidschicht 2 entfernt werden. In den für die Isolationsgräben 8 vorgesehenen Bereichen wird sofort in das Halbleitermaterial hinein geätzt, so dass diese Isolationsgräben tiefer ausgebildet werden als die für die Speichertransistoren vorgesehenen Gräben 9.
Dadurch, dass die Position sämtlicher Gräben durch die anfangs verwendete Maske festgelegt wurde, sind die Isolationsgräben 8 relativ zu den für die Speichertransistoren vorgesehenen Gräben 9 selbstjustiert in der richtigen Position angeordnet.
Die Gräben können dann mit einem isolierenden Material, z. B. mit einem Oxid, gefüllt werden. Es schließen sich die Implantationen von Dotierstoff zur Ausbildung der Source-/Drain-Bereiche in an sich bekannter Weise an. Das isolierende Material wird unter Verwendung einer geeigneten Maske aus den für die Speichertransistoren vorgesehenen Gräben 9 entfernt. In diesen Gräben werden durch Dielektrikum von dem Halbleitermaterial getrennte Gate-Elektroden zur Ansteuerung von an den Wänden der Gräben zwischen den Source-/Drain-Bereichen vorgesehenen Kanalbereichen angeordnet. Das Gate-Dielektrikum wird vorzugsweise als Speicherschichtfolge zur Ausbildung von Charge-Trapping-Speicherzellen wie zum Beispiel NROM-Speicherzellen, insbesondere als ONO-Schicht (Oxid-Nitrid-Oxid-Schichtfolge), aufgebracht. In weiteren Verfahrensschritten wird das Speicherzellenfeld zusammen mit den Komponenten der Ansteuerperipherie in an sich bekannter Weise fertiggestellt.
Nach dem Herstellen der Hartmaske entsprechend der 2 können auch bereits durch alle Öffnungen 7 hindurch die Pad-Nitridschicht 3 und die Pad-Oxidschicht 2 geätzt werden. Es wird dann wie zuvor beschrieben die weitere Lackschicht abgeschieden und über jeder zweiten Öffnung entfernt. So ergibt sich die in der 5 im Querschnitt dargestellte Anordnung, bei der die restlichen Anteile 63 der weiteren Lackschicht die Öffnungen verschließen, die bereits bis auf das Halbleitermaterial 1 hinab hergestellt sind. Die Isolationsgräben 8 werden dann durch die nicht verschlossenen Öffnungen ein Stück hinein in das Halbleitermaterial ausgeätzt. Nach dem Entfernen des Fotolacks werden alle Gräben in einem weiteren Ätzschritt gleichmäßig tiefer geätzt, wobei allerdings die zuvor bereits in das Halbleitermaterial hinein ausgeätzten Isolationsgräben 8 tiefer ausgebildet werden als die für die Speichertransistoren vorgesehenen Gräben 9. Es entsteht so wieder die in der 4 im Querschnitt dargestellte Struktur.

1: Halbleiterkörper
2: Pad-Oxidschicht
3: Pad-Nitridschicht
4: Hartmaske
5: Antireflexschicht
61: Lackschicht
62: Anteil der weiteren Lackschicht
63: Anteil der weiteren Lackschicht
7: Öffnung
8: Isolationsgraben
9: für die Speichertransistoren vorgesehener Graben

Claims

Verfahren zur Herstellung eines Speicherzellenfeldes mit in Gräben angeordneten Speichertransistoren, bei dem in einer Oberseite eines Halbleiterkörpers (1) oder einer Halbleiterschicht parallel im Abstand zueinander verlaufende Gräben (9) geätzt werden, die für Speichertransistoren vorgesehen sind, in diesen Gräben (9) durch Dielektrikum von dem Halbleitermaterial getrennte Gate-Elektroden zur Ansteuerung von an den Wänden der Gräben vorgesehenen Kanalbereichen angeordnet werden und in dem Halbleitermaterial angrenzend an die vorgesehenen Kanalbereiche dotierte Bereiche als Source-/Drain-Bereiche ausgebildet werden, dadurch gekennzeichnet , dass zwischen den Gräben (9) Isolationsgräben (8) hergestellt werden, indem auf oder über der Oberseite des Halbleiterkörpers (1) oder der Halbleiterschicht eine Hartmaske (4) aufgebracht wird, diese Hartmaske (4) mit Öffnungen (7) in den Bereichen der für die Speichertransistoren vorgesehenen Gräben (9) und der Isolationsgräben (8) versehen wird, in der Anordnung der Öffnungen aufeinanderfolgend jede zweite Öffnung verschlossen wird, durch die nicht verschlossenen Öffnungen hindurch das darunter vorhandene Material bis in eine vorgesehene Tiefe entfernt wird, die verschlossenen Öffnungen geöffnet werden und durch alle Öffnungen (7) hindurch bis in das Halbleitermaterial hinein geätzt wird, so dass in der Anordnung aufeinanderfolgend abwechselnd Gräben unterschiedlicher Tiefe gebildet werden.
Verfahren nach Anspruch 1, bei dem zwischen der Hartmaske (4) und dem Halbleiterkörper (1) oder der Halbleiterschicht eine Pad-Oxidschicht (2) oder eine PadOxidschicht (2) und eine Pad-Nitridschicht (3) aufgebracht werden und nach dem Verschließen jeder zweiten Öffnung (7) der Hartmaske (4) die Pad-Oxidschicht (2) beziehungsweise die Pad-Nitridschicht (3) und die Pad-Oxidschicht (2) im Bereich der nicht verschlossenen Öffnungen entfernt werden.
Verfahren nach Anspruch 1, bei dem zwischen der Hartmaske (4) und dem Halbleiterkörper (1) oder der Halbleiterschicht eine Pad-Oxidschicht (2) oder eine Pad-Oxidschicht (2) und eine Pad-Nitridschicht (3) aufgebracht werden und mit der Herstellung der Öffnungen (7) der Hartmaske (4) die Pad-Oxidschicht (2) beziehungsweise die Pad-Nitridschicht (3) und die Pad-Oxidschicht (2) im Bereich dieser Öffnungen entfernt werden.
Verfahren nach einem der Ansprüche 1 bis 3, bei dem als Hartmaske (4) eine Nitridschicht verwendet wird.
Verfahren nach Anspruch 4, bei dem als Hartmaske (4) eine Pad-Nitridschicht verwendet wird.
Verfahren nach einem der Ansprüche 1 bis 3, bei dem als Hartmaske (4) eine Oxidschicht verwendet wird.
Verfahren nach einem der Ansprüche 1 bis 6, bei dem das Gate-Dielektrikum als Speicherschichtfolge zur Ausbildung von Charge-Trapping-Speicherzellen hergestellt wird.
Verfahren nach Anspruch 7, bei dem die Speicherschichtfolge als ONO-Schichtfolge hergestellt wird.
Verfahren nach Anspruch 7 oder 8, bei dem die Speichertransistoren als NROM-Speicherzellen ausgebildet werden.