DE3842749A1 - Verfahren zum herstellen einer integrierten schaltung - Google Patents

Description

Die Erfindung bezieht sich auf das Bearbeiten von integrierten Silicium-Schaltungen, insbesondere von strahlungsgehärteten integrierten Schaltungen.

Im Stand der Technik werden Feldgebiete zwischen Transistoren üblicherweise mit einer dicken Oxidschicht (Siliciumdioxid) bedeckt, die man durch ein Naßverfahren aufwachsen läßt. Es ist bekannt, ein Feldimplantat in Bereichen zwischen Transisto­ ren bei den MOS- oder CMOS-Verfahren zu benutzen. Eine der Funktionen des Feldimplantats ist die Unterdrückung von para­ sitären Leitungskanälen, die zwischen benachbarten aktiven Bereichen gebildet werden können. Eine weitere Funktion ist die Unterdrückung von parasitären Transistoren, die aus einem parasitären Kanal gebildet werden können, der einem elektrischen Feld von einem Leiter aus ausgesetzt wird oder über dem sich eine gewisse Ladung in einem Teil des Polysiliciums oder -oxids über dem parasitären Kanalgebiet angesammelt hat.

Die Erfindung bezieht sich auf ein Siliciumverfahren zum Her­ stellen von integrierten Schaltungen mit verbesserter Strah­ lungshärtung, welches parasitäre Transistoren unterdrückt, indem ein "Pseudo-Gate" über einem dünnen, eine hohe Qualität auf­ weisenden Oxid in Feldgebieten zwischen benachbarten aktiven Bereichen vorgesehen wird und das Pseudo-Gate vorgespannt wird, um die Bildung von parasitären Transistoren zu unterdrücken.

Ein Merkmal der Erfindung ist, daß das Feldoxid eine dünne Schicht ähnlich einem Gate-Oxid statt eine dicke Schicht ist.

Ein weiteres Merkmal der Erfindung ist die Eliminierung eines Feldimplantats.

Ausführungsbeispiele der Erfindung werden im folgenden unter Bezugnahme auf die Zeichnungen näher beschrieben. Es zeigen

Fig. 1 bis 4 eine erste Ausführungsform der Erfindung, und

Fig. 4 bis 8 eine alternative Ausführungsform der Erfindung.

Fig. 1 zeigt im Querschnitt einen Teil einer integrierten Silicium-Schaltung. Ein Bereich 10 ist das Substrat (oder eine Epitaxialschicht, die über einem Substrat auf herkömmliche Weise aufgewachsen ist), in welchem die Schaltungskomponenten herzustellen sind. In dieser Darstellung ist es N-dotiert. Ein Bereich 50 ist eine P-Wanne, die P-dotiert ist, um die komplementären N-Kanal-Transistoren zu schaffen. Bereiche 100 repräsentieren einen wahlweisen Schritt in dem Verfahren, wobei diese Bereiche, die in der fertigen Schaltung das Feld­ gebiet bilden werden, mit einem Kanalbegrenzungsimplantat dotiert sind. Das Feldimplantat wird eine Auswirkung auf den Schwellenwert für parasitäre Transistoren haben. In der P-Wanne 50 ist der Dotierungsstoff Bor. In dem N-dotierten Substrat ist der Dotierungsstoff Phosphor oder Arsen. Das Feld­ implantierungsverfahren wird ausführlicher unter Bezugnahme auf eine alternative Ausführungsform der Erfindung beschrieben.

Zwischen den Feldbereichen gibt es andere Bereiche, die mit Bezugszahlen 200 bezeichnet sind und bei denen es sich um zukünftige aktive Bereiche handelt, in denen Transistoren oder andere Schaltungskomponenten wie Dioden oder Kondensatoren hergestellt werden. Zwei solche Transistoren sind gezeigt, die Source-Elektroden 302 bzw. 312, Drain-Elektroden 304 bzw. 314 und Polysilicium-Gate-Elektroden 306 bzw. 316 haben.

Das Problem, mit dem sich die Erfindung befaßt, ist ein para­ sitärer Transistor, der gebildet werden kann, z.B. zwischen der Drain-Elektrode 314 und der Source-Elektrode 302 von be­ nachbarten Transistoren, wenn es ein ausreichend hohes Poten­ tial über dem Gebiet 100 gibt, um einen leitenden Kanal durch das Gebiet 100 zu bilden. Wenn eine gewisse Streuladung über dem Gebiet 100 eingefangen wird, was als Ergebnis von ioni­ sierender Strahlung erfolgen kann, die durch den Chip hindurch­ geht, kann die Ladung auch einen parasitären Transistor ein­ schalten.

Gemäß der Erfindung dient die Kombination eines leitenden Belages, der auf einem passenden Vorspannungspotential gehal­ ten wird, über einem dünnen, eine hohe Qualität aufweisenden Oxid (was denselben Typ wie ein Gate-Oxid bedeutet) zum Unter­ drücken der Bildung von parasitären Transistoren, insbesondere um die Schaltung widerstandsfähiger gegen die Bildung von parasitären Transistoren als Ergebnis der Bestrahlung durch ionisierende Strahlung zu machen. Interessant ist, daß die Struktur, die hier benutzt wird, um die Transistorbildung zu blockieren, die Verwendung von etwas beinhaltet, was effektiv ein Gate-Oxid ist, das normalerweise benutzt wird, um Transisto­ ren herzustellen. In P-Wannen nimmt der Schwellenwert für parasitäre N-Kanal-Transistoren ab, wenn die Stärke der Be­ strahlung zunimmt, so daß der leitende Belag auf einem niedri­ gen oder negativen Potential gehalten wird, um den Strahlungs­ widerstand zu vergrößern. Das umgekehrte gilt für N-Wannen.

Die Vorbereitung des Substrats und der Wannen bis zu dem in Fig. 1 dargestellten Schritt ist dem Fachmann bekannt und kann nach einer Anzahl herkömmlicher Methoden ausgeführt werden. Die Wanne 50 wird bei dieser Ausführungsform der Erfindung durch ein LOCOS-Verfahren erzeugt.

Als ersten Schritt läßt man bei der Erfindung eine dünne Schicht aus Oxid hoher Qualität, die mit der Bezugszahl 410 in Fig. 2 bezeichnet ist, auf dem Substrat aufwachsen, vorzugsweise durch ein Trockenverfahren. Die Dicke dieses Oxids kann zwischen 10 und 100 nm liegen, wobei ein Wert von 50 nm bevorzugt wird. Danach wird eine dünne Polysiliciumschicht 420 auf die Oxid­ schicht 410 aufgetragen. Die Dicke der Schicht 420 kann zwischen 50 und 200 nm liegen, wobei 150 nm bevorzugt werden. Dieses Polysilicum wird so stark wie möglich dotiert, beispielshalber mit Phosphor. Die Dotierungskonzentration und das Dotierungs­ verfahren sind herkömmlich.

Danach werden die aktiven Gebiete 200 mit einem Fotolack fest­ gelegt, und die Schichten 420 und 410 über den aktiven Gebieten werden entfernt. Vorzugsweise wird bei dem Schritt des Ent­ fernens der Schicht 420 isotropes Ätzen benutzt, so daß die Breite des verbleibenden Teils der Schicht 420 kleiner ist als die der Schicht 410. Der Grund dafür ist, daß in anschlies­ senden Schritten des Aufwachsenlassens von Oxid die Breite der Schicht 420 vergrößert wird. Wenn sie zuerst in der Breite verkleinert wird, wird der endgültige Rand keinen Überhang (oder Unterschnitt) haben.

Fig. 3 zeigt einen Querschnitt durch denselben Bereich, in welchem eine Oxidschicht 430 über dem aktiven Gebiet aufge­ wachsen ist. Unterschiedliches Oxidwachstum wird einen dickeren Teil der Schicht 430 über dem Polysiliciumbelag 420 als über dem aktiven Einkristallbereich erzeugen. Es kann erwünscht sein, ein Opferoxid aufwachsen zu lassen, vorzugsweise in einem Trockenprozeß, bevor man die Oxidschicht 430 aufwachsen läßt, um eine ausreichende Oxiddicke über dem Belag 420 zum Erzielen einer ausreichenden Isolation von den Leitern zu schaffen, die darüber hinweggehen, so daß das darunterliegende Substratge­ biet vor dem Einfluß der elektrischen Felder, die über den Belag 420 gekoppelt werden, isoliert ist. Diese Schicht 430 wird außerdem das Gate-Oxid für die Transistoren sein, die in dem aktiven Gebiet angeordnet werden, so daß es auch von her­ kömmlicher Gate-Oxid-Qualität sein muß. Die Struktur der Schichten über dem Feldgebiet 100 ist: eine Schicht Gate-Oxid hoher Qualität (vom Gate-Typ), aufgewachsen auf dem Substrat durch einen Trockenprozeß, eine dünne Schicht dotierten poly­ kristallinen Siliciums und dann eine weitere Schicht aufge­ wachsenen Gate-Oxids, die in die polykristalline Schicht hin­ ein aufgewachsen ist.

Ein Transistor 300 ist als Beispiel gezeigt, der eine Gate- Elektrode 306 über einem dünnen Teil der Oxidschicht 430 mit der korrekten herkömmlichen Gate-Oxiddicke von 100 nm oder so und eine Source-Elektrode 302 sowie eine Drain-Elektrode 304 hat, die in dem Bereich 200 durch einen herkömmlichen Transistor­ herstellungsprozeß gebildet worden sind. Der Bereich des akti­ ven Gebietes 200 ist mit einem Schwellenwertimplantat implan­ tiert worden, um den gewünschten Transistorschwellenwert her­ zustellen, wie es im Stand der Technik üblich ist.

Nach der Bildung des Gate-Oxids wird der übrige Teil der Schal­ tung in herkömmlicher Technik hergestellt. Dem Fachmann ist ohne weiteres klar, daß diese Technik auf NMOS, PMOS, CMOS und verschiedene Kombinationen von Substrat- und Wannendotierung (Einzelwanne oder Doppelwanne) sowie auf die Verwendung von unterschiedlichen Dotierungsstoffen angewandt werden kann.

In den anschließenden Schritten werden Löcher in den Belägen 420 geöffnet, wie es in Fig. 4 gezeigt ist, und diese Beläge werden durch eine Metall- oder Polysiliciumverbindungsschicht mit einer Spannungsquelle vorbestimmten Wertes verbunden, um die gewünschte Vorspannung an den Belägen 420 herzustellen. In Fig. 4 ist eine Oxidschicht 440 auf die isolierende Schicht 430 zur Isolation aufgebracht worden, und ein Loch 310 ist geöffnet worden, um den Kontakt mit einer Metallschicht 450 zu gestatten. Zu Isolationszwecken ist eine zweite Oxidschicht 460 über der Metallschicht 450 aufgetragen worden, und eine zweite Metallschicht 470 ist über der Oxidschicht 460 aufgetragen worden und erstreckt sich abwärts durch ein Loch 308, um Kontakt mit der Gate-Elektrode 306 herzustellen.

Auf der rechten Seite in dem Diagramm hat ein entsprechender Transistor 325 eine Gate-Elektrode 326, die mit einem Poly­ siliciumleiter 328 in Kontakt ist, der sich rechtwinklig zu der Zeichenebene erstreckt. Der Leiter 328 ist Teil einer Polysiliciumschicht, die sich auch über die Feldgebiete er­ strecken wird, welche auf der Schicht 430 ruhen. Der Fachmann wird keine Schwierigkeit haben, alternative Ausführungsformen der Erfindung zu konstruieren, in denen die verschiedenen Materialien auf verschiedenen Niveaus der Schaltung benutzt werden, um die verschiedenen Verbindungen herzustellen.

In der P-Wanne 50 werden die Transistoren N-Kanal-Transistoren sein, weshalb der Schwellenwert der Transistoren abnehmen wird, wenn das Ausmaß an Bestrahlung zunimmt. Die Beläge 420 in dem Bereich der P-Wanne 50 sollten deshalb mit einem niedrigen Spannungswert verbunden sein. Masse kann benutzt werden, wenn nur zwei Spannungen verfügbar sind. Alternativ kann eine Ladungspumpe oder ein separater Spannungsstift auf dem Chip benutzt werden, um die Beläge 420 mit einer Quelle negativer Spannung zu verbinden. Zu Erläuterungszwecken wird der Begriff "Potentialquellenanschluß" benutzt, um eine Verbindung mit den "Sammelschienen" oder mit den Leitungen zu bezeichnen, die mit der Stromversorgung in Verbindung sind, und auch die Ver­ bindung mit einer auf dem Chip befindlichen Ladungspumpe oder anderen Quelle.

Die Feldbereiche in der N-dotierten Epitaxialschicht werden P-Kanal-Transistoren haben, deren Schwellenwert als Funktion der Bestrahlung zunimmt, und die Beläge 420 in diesem Gebiet werden mit einer Quelle relativ positiver Spannung verbunden.

Ein vorteilhaftes Merkmal der Erfindung ist, daß die Kombina­ tion des Belags 420, des Oxids 410 und des darunterliegenden Substratgebiets 100 einen Kondensator bildet. Diese kapazitive Schicht kann gemustert und auf Größe geschnitten werden, um Kondensatoren mit dem korrekten Wert herzustellen, die in der Schaltung benutzt werden können. Darüber hinaus kann eine zweite Oxidschicht 422 gefolgt von einer zweiten Polysilicium­ schicht 425 oder einer Metallschicht 425 benutzt werden, um einen zweiten Kondensator mit der Schicht 420 als unterem Belag herzustellen. Dieser Kondensator kann auch als ein Schaltungselement benutzt werden.

Fig. 5 zeigt eine alternative Ausführungsform der Erfindung, die einen noch größeren Grad an Planheit als die erste Aus­ führungsform erzeugt. In dieser Ausführungsform tragen gleiche Merkmale der Erfindung dieselben oder gleichen Bezugszahlen wie die der ersten Ausführungsform.

Ein Substrat 10 mit der P-Wanne 50 und den Feldgebieten 100 und den aktiven Gebieten 200 wird wie zuvor angefertigt. Die Feldgebiete 100 werden mit einem Fotolack 115 gemustert, und dann wird ein Graben in dem Bereich von 200 bis 700 nm, vor­ zugsweise von 400 nm, in das Silicium geätzt. Diese Gräben sind mit den Bezugszahlen 110 bezeichnet. Ein wahlweises Phosphorfeldimplantat kann über dem Wafer implantiert werden, wobei der Fotolack 115 noch vorhanden ist, um die Gegenstücke zu den Bereichen 100 in der vorherigen Ausführungsform zu bilden. Dieses Implantat dient zum Steuern des Schwellenwerts des parasitären Transistors in den Feldgebieten der N-dotierten Schicht rechts in Fig. 5. Die P-Wanne 50 kann abgeblockt wer­ den, wenn das erwünscht ist. Die Dosis, die zum Einstellen des Schwellenwerts der N-Wanne in dem Gebiet 10 erforderlich ist, ist kleiner als die für den Schwellenwert der P-Wanne in dem Gebiet 50, so daß das Vorhandensein dieses unerwünschten Dotierungsimplantats in der P-Wanne 50 einfach toleriert werden kann.

Danach wird eine zweite Fotolackschicht 117 über der Schicht 115 aufgebracht und mit der Maske der P-Wanne gemustert. Eine wahlweise Bor-Feldimplantierung, die stark genug ist, um den vorherigen Phosphor zu kompensieren, wird in den Feldgebieten der P-Wanne vorgenommen, welche durch die Maske 117 offenge­ lassen werden. Diese beiden Implantierungen sind diejenigen, die benutzt werden würden, um die Gebiete 100 bei der vorheri­ gen Ausführungsform herzustellen.

Die Widerstandsschichten 115 und 117 werden abgestreift, und eine Oxidschicht 410 hoher Qualität läßt man über dem gesamten Wafer aufwachsen, wie es in Fig. 6 gezeigt ist, welche in die Gräben 110 eindringt und die Seiten bedeckt. Diese Schicht 410 ist die gleiche wie bei der vorherigen Ausführungsform, mit derselben Wahlmöglichkeit eines Opferoxidschrittes.

Danach wird eine Schicht 423 aus Polysilicium ebenfalls auf den Wafer aufgebracht. Gemäß der Darstellung in Fig. 6 ist diese Polysiliciumschicht im Vergleich zu der der vorherigen Ausführungsform relativ dick und liegt in dem Bereich von 1 bis 1,5 µm. Vorzugsweise wird die Polysiliciumschicht 423 schnell genug aufgebracht, so daß es im wesentlichen keine Differenz in der Tiefe über den aktiven Gebieten und den Feldgebieten gibt. Eine Deckenätzung der Polysiliciumschicht 423 wird ausgeführt. Das Ätzmittel, bei dem es sich um irgend­ eines von mehreren herkömmlichen Ätzmitteln handeln kann, die das Oxid nicht angreifen, wird so gewählt, daß der Ätzprozeß aufhört, wenn er die Oxidschicht 410 erreicht. Das Ergebnis dieses Schrittes ist in Fig. 7 gezeigt, in der es eine sehr flache Oberflächenschicht gibt, welche dieselbe Höhe wie die Schicht 410 hat und aus der Oxidschicht 410 über dem aktiven Gebiet und einem Polysiliciumbelag 423 über dem zukünftigen Feldgebiet und eingebettet in Oxid besteht.

Eine alternative Ausführungsform dieses Schrittes besteht da­ rin, einen Fotolack aufzutragen und ein Ätzmittel zu benutzen, welches den Fotolack etwa mit derselben Geschwindigkeit wie das Polysilicium angreift. Dieses Ätzmittel darf ebenfalls nicht die Oxidschicht 410 angreifen. Bei dieser Alternative kann die Oxidschicht 410 weniger dick sein, da der Fotolack die Vertiefungen über den Gräben 110 ausfüllen wird, um eine planare Ausgangsoberfläche herzustellen.

Danach wird gemäß der Darstellung in Fig. 8 die Oxidschicht 410 über dem aktiven Gebiet vergrößert, und man läßt eine neue Oxidschicht 432 über den Belägen 423 in dem zukünftigen Feld­ gebiet aufwachsen, vorzugsweise durch eine Trockenoxidations­ technik. Wie bei der vorherigen Ausführungsform kann eine Opferoxidation erforderlich sein, um die Oxidschicht 432 dick genug zu machen, um eine Isolation von den Leitern zu erreichen, die über das Gebiet hinweggehen können.

Die Transistoren, Dioden und anderen Schaltungselemente werden dann durch herkömmliche Prozesse wie bei der vorherigen Aus­ führungsform hergestellt.

Der Vorteil dieses alternativen Verfahrens besteht darin, daß die Verwendung des Grabens die Beläge 423 ergibt, welche unter der Oberfläche des Wafers vergraben sind, weshalb die Ober­ fläche planer als bei der vorherigen Ausführungsform ist.

Ein weiterer Vorteil ist, daß die vertikale Anordnung des implantierten Gebietes in der zweiten Ausführungsform ebenfalls hilft, jede ungewollte Auswirkung auf die Transistoren von der Feldimplantierung her zu reduzieren.

Nachdem die Schaltung fertiggestellt worden ist, können die Feldbeläge 420 und 423 in beiden Ausführungsformen an jeden zweckmäßigen Spannungswert gelegt werden. Eine Wahlmöglichkeit ist eine der Sammelschienenspannungen (d.h. der P-Wannenbe­ lag wird mit Masse verbunden, und der N-Wannenbelag wird mit VDD, normalerweise 5 Volt, verbunden). Wenn die Schaltung eine Analogschaltung ist, könnten die Beläge mit der Analog­ spannung verbunden werden, wogegen der übrige Teil der CMOS- Schaltungsanordnung an 5 Volt und Masse gelegt wird. Diese zusätzliche Spannung bietet einen weiteren Grad an Flexibili­ tät für den Schaltungsentwerfer.

Als eine weitere Alternative könnte ein gesonderter Leistungs­ stift der Schaltung hinzugefügt werden, um die Feldbeläge mit Strom zu versorgen. Das würde das Anlegen einer negativen Spannung oder einer Spannung von mehr als 5 Volt gestatten. Es könnte auch eine auf dem Chip erzeugte Spannung für die Beläge 420 und 423 benutzt werden, aber mit dem bekannten Entwurfsabstrich auf Grund der Verwendung von Chipfläche und den Beschränkungen hinsichtlich der Stromversorgung.

Claims (6)

1. Verfahren zum Herstellen einer integrierten Schaltung, ge­ kennzeichnet durch folgende Schritte:
Anfertigen eines Siliciumsubstratgebiets, das auf vorbestimmte Weise dotiert ist und die zukünftigen aktiven Bereiche und die zukünftigen Feldbereiche enthält;
Aufwachsenlassen einer dünnen Oxidschicht hoher Qualität auf dem Substrat über den zukünftigen Feld- und aktiven Bereichen;
Auftragen und Dotieren einer Belagsschicht aus eine hohe Leitfähigkeit aufweisendem Polysilicium über der dünnen Oxid­ schicht, um einen leitenden Polysiliciumbelag herzustellen, der von dem Substrat in den zukünftigen Feldbereichen durch die dünne Oxidschicht isoliert ist;
Mustern und Ätzen sowohl der Belagschicht aus Polysilicium als auch der dünnen Oxidschicht bis zu dem Substrat in den zukünftigen aktiven Gebieten, um die aktiven Bereiche festzu­ legen;
Aufwachsenlassen einer Gate-Oxidschicht über den aktiven Be­ reichen;
Herstellen von Feldeffekttransistoren an ausgewählten Stellen in den aktiven Bereichen;
Verbinden des Polysiliciumbelags mit einem Potentialquellen­ anschluß, der eine vorbestimmte Größe und Polarität hat, so daß der Polysiliciumbelag ein vorbestimmtes elektrisches Feld an dem Substrat aufbauen kann, um die Bildung von parasitären Transistoren in den zukünftigen Feldbereichen zu unterdrücken; und
Verbinden der Feldeffekttransistoren, um eine integrierte Schal­ tung zu bilden.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß man die Gate-Oxidschicht über wenigstens einigen der Beläge über den Feldbereichen aufwachsen läßt;
daß eine Schicht leitenden Polysiliciums über der Gate-Oxid­ schicht aufgetragen und gemustert wird; und
daß eine Oxidzwischenschicht über der Schicht leitenden Poly­ siliciums aufgetragen wird, wodurch wenigstens einige Teile der Feldbereiche sequentiell durch die aufgewachsene dünne Oxidschicht hoher Qualität, den leitenden Polysiliciumbelag, die Gate-Oxidschicht und die Oxidzwischenschicht bedeckt wer­ den.

3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das Substratgebiet so dotiert wird, daß diejenigen Teile, die unter den aktiven Bereichen liegen, und diejenigen Teile, die unter den Feldbereichen liegen, im wesentlichen gleichmäßig dotiert werden, wodurch die Verwendung eines Kanalbegrenzungs­ implantats vermieden wird.

4. Verfahren zum Herstellen einer integrierten Schaltung, ge­ kennzeichnet durch folgende Schritte:
Anfertigen eines Siliciumsubstratgebiets, das auf vorbestimmte Weise dotiert ist und die zukünftigen aktiven Bereiche und die zukünftigen Feldbereiche enthält;
Ätzen des Substrats, um Gräben mit vorbestimmter Tiefe in den zukünftigen Feldbereichen zu bilden;
Aufwachsenlassen einer dünnen Sperrschicht aus Oxid hoher Qualität auf dem Substrat über den zukünftigen Feld- und aktiven Bereichen;
Bilden einer Belagsschicht aus Polysilicium hoher Leitfähig­ keit über der dünnen Oxidschicht, um einen leitenden Poly­ siliciumbelag zu bilden, der sich abwärts unter die Oberfläche des Substrats erstreckt und von dem Substrat in den zukünfti­ gen Feldbereichen durch die dünne Oxidschicht isoliert ist und eine im wesentlichen planare obere Oberfläche hat;
Ätzen der Belagsschicht, bis die Sperrschicht, die über den zukünftigen aktiven Bereichen liegt, freigelegt ist, wodurch die obere Oberfläche der Sperrschicht und die Belagschicht im wesentlichen planar sind und der leitende Belag unter der oberen Oberfläche vergraben ist;
Aufwachsenlassen einer Gate-Oxidschicht über den aktiven Be­ reichen;
Bilden von Feldeffekttransistoren an ausgewählten Stellen in den aktiven Bereichen;
Verbinden des Polysiliciumbelags mit einem Potentialquellen­ anschluß, der eine vorbestimmte Größe und Polarität hat, so daß der Polysiliciumbelag ein vorbestimmtes elektrisches Feld an dem Substrat aufbauen kann, um die Bildung von parasitären Transistoren in den zukünftigen Feldbereichen zu unterdrücken; und
Verbinden der Feldeffekttransistoren, um eine integrierte Schaltung zu bilden.

5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß der Schritt des Bildens der Belagsschicht beinhaltet, eine Schicht dotierten Polysiliciums aufzutragen, die eine vorbe­ stimmte Dicke hat, so daß die Oberfläche der aufgetragenen Schicht innerhalb einer vorbestimmten Grenze planar ist.

6. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß der Schritt des Bildens der Belagsschicht beinhaltet, eine Schicht dotierten Polysiliciums aufzutragen, welche beträcht­ liche Vertiefungen über den Grabenbereichen hat, und die Vertiefungen mit einem vorbestimmten Füllmaterial zu füllen.