JPS59150465A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS59150465A JPS59150465A JP58013979A JP1397983A JPS59150465A JP S59150465 A JPS59150465 A JP S59150465A JP 58013979 A JP58013979 A JP 58013979A JP 1397983 A JP1397983 A JP 1397983A JP S59150465 A JPS59150465 A JP S59150465A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 239000003990 capacitor Substances 0.000 claims abstract description 20
- 239000004020 conductor Substances 0.000 claims abstract description 13
- 238000000034 method Methods 0.000 claims abstract description 11
- 239000012212 insulator Substances 0.000 claims abstract description 4
- 238000009792 diffusion process Methods 0.000 claims description 22
- 238000005530 etching Methods 0.000 claims description 8
- 238000010521 absorption reaction Methods 0.000 claims description 3
- 239000011810 insulating material Substances 0.000 claims description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052681 coesite Inorganic materials 0.000 abstract description 2
- 229910052906 cristobalite Inorganic materials 0.000 abstract description 2
- 239000012535 impurity Substances 0.000 abstract description 2
- 230000003647 oxidation Effects 0.000 abstract description 2
- 238000007254 oxidation reaction Methods 0.000 abstract description 2
- 239000000377 silicon dioxide Substances 0.000 abstract description 2
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 2
- 229910052682 stishovite Inorganic materials 0.000 abstract description 2
- 229910052905 tridymite Inorganic materials 0.000 abstract description 2
- 239000010410 layer Substances 0.000 abstract 3
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 abstract 1
- 238000009413 insulation Methods 0.000 abstract 1
- 239000011229 interlayer Substances 0.000 abstract 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 241000257465 Echinoidea Species 0.000 description 1
- 241000283973 Oryctolagus cuniculus Species 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000000994 depressogenic effect Effects 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000005211 surface analysis Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors having potential barriers
- H01L29/94—Metal-insulator-semiconductors, e.g. MOS
- H01L29/945—Trench capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置およびその製造方法に係り、特ＫＭ
ＯＳ型ＬＳＩ（絶縁ゲート型大規模集積回路》における
キャパシタとか基板電流吸収用ガードリングとして使用
可能な四部の構造および形成方法に関する。
ＯＳ型ＬＳＩ（絶縁ゲート型大規模集積回路》における
キャパシタとか基板電流吸収用ガードリングとして使用
可能な四部の構造および形成方法に関する。
汗、１図は、従来のＭＯ８形キャパシタを示しており、
半導体基板Ｊ上に絶縁膜２を介して導電体３が形成され
、この導電体３と基板１との間に電圧が印加されて使用
される。
半導体基板Ｊ上に絶縁膜２を介して導電体３が形成され
、この導電体３と基板１との間に電圧が印加されて使用
される。
しかし、ＬＳＩの高集積化、徽昶１化が飛躍的に進む昨
今、素子の微細化が進むと、従来のキャパシタの構造で
はキャパシタの容量が小きくなり、キャパシタで取り扱
うことが可能な信号禁が小さくなり、素子特性の低下ケ
壕わくようになる。
今、素子の微細化が進むと、従来のキャパシタの構造で
はキャパシタの容量が小きくなり、キャパシタで取り扱
うことが可能な信号禁が小さくなり、素子特性の低下ケ
壕わくようになる。
本発明は上記の事情に錯みてなされプこもので、素子の
微細化に関係なく、所望の容量イ！げのキャパシタとか
基板霜、流吸収用ガードリングとして使用可能な凹部全
有する半導体装置およびその製造方法を提供するもので
ある。
微細化に関係なく、所望の容量イ！げのキャパシタとか
基板霜、流吸収用ガードリングとして使用可能な凹部全
有する半導体装置およびその製造方法を提供するもので
ある。
即ち、本発明の半導体装置は、半導体基板上【で四部が
形成されており、この凹部の内面に上記半導体基板とは
反対導電型の拡散ｊ曽が形成され、この拡散層の表面に
絶縁物が形成さノ主でおり、この絶紗物により囲まれた
凹部内に導電材料が埋め込まれていることを特徴とする
ものである。
形成されており、この凹部の内面に上記半導体基板とは
反対導電型の拡散ｊ曽が形成され、この拡散層の表面に
絶縁物が形成さノ主でおり、この絶紗物により囲まれた
凹部内に導電材料が埋め込まれていることを特徴とする
ものである。
Ｕ７たがって、導電材料の電位と拡散ノーの釦付との間
しζ電位差を与えることＫよって、キャパシタを形成で
き、凹部の平面的なりしか狭くてもその深さを自由に設
定することによって、キャパシタの実質的な面析を笈え
ることかてへ、ＬＳＩに適用した場倚に素子の歓Ａ’：
＋Ｉ化に関係なく所望の容猜値を得ることができる。ま
た、拡触層に所定電位を与えることによって凹部に基板
電流吸収用ガードリング機能を持たぜることかでき、凹
部を深くすることによってカードリング効果を高めるこ
とができる。
しζ電位差を与えることＫよって、キャパシタを形成で
き、凹部の平面的なりしか狭くてもその深さを自由に設
定することによって、キャパシタの実質的な面析を笈え
ることかてへ、ＬＳＩに適用した場倚に素子の歓Ａ’：
＋Ｉ化に関係なく所望の容猜値を得ることができる。ま
た、拡触層に所定電位を与えることによって凹部に基板
電流吸収用ガードリング機能を持たぜることかでき、凹
部を深くすることによってカードリング効果を高めるこ
とができる。
さらに、本発明の半導体装置の製造方法＋−１、半導体
基板の一部を選択的にエツチングして凹部を形成し、上
記四部の内面に前記半導体基板とは反対導電型の拡散層
を形成し、上記拡’ｎｉ Ｉｈの表面に絶縁物を形成し
７、こののち前記凹部内に導電材料を埋め込むことを特
徴とするものである。
基板の一部を選択的にエツチングして凹部を形成し、上
記四部の内面に前記半導体基板とは反対導電型の拡散層
を形成し、上記拡’ｎｉ Ｉｈの表面に絶縁物を形成し
７、こののち前記凹部内に導電材料を埋め込むことを特
徴とするものである。
しまたがって、四部の深さを所望通り設定することによ
って、四部をキャパシタと′して使用する場合には、そ
の容量をハｉ望値に設定でき、凹部をカードリングとし
て用いる場倉Ｋｉｄ璃望のカードリング効果を得ること
ができる。
って、四部をキャパシタと′して使用する場合には、そ
の容量をハｉ望値に設定でき、凹部をカードリングとし
て用いる場倉Ｋｉｄ璃望のカードリング効果を得ること
ができる。
以下、図面を参照して本発明１て係る半導体装置の製造
方法の一実施例および同力法により製造された半導体装
置を詳細に説明する。
方法の一実施例および同力法により製造された半導体装
置を詳細に説明する。
先ず、第２図（ａ） ｉで示すようＣｆＬＳＩ用の半導
体基板（たとえばｐ型シリコン基板）１上にエツチング
マスクとして５ｔｏ２１！ｅ２？略１μｍの厚さに形成
し２、このＳｉＯ２膜２をエツチングマスクと１７で異
方性エツチングにより前記基板１を選択的にエツチング
除去して、たとえば幅２ ｐ Ｉ／ｌ １深す３ Ｂ
ｒｎの溝（ｌＶ１部） ｌ’に形成噌−る。
体基板（たとえばｐ型シリコン基板）１上にエツチング
マスクとして５ｔｏ２１！ｅ２？略１μｍの厚さに形成
し２、このＳｉＯ２膜２をエツチングマスクと１７で異
方性エツチングにより前記基板１を選択的にエツチング
除去して、たとえば幅２ ｐ Ｉ／ｌ １深す３ Ｂ
ｒｎの溝（ｌＶ１部） ｌ’に形成噌−る。
次に、同様に上記Ｓｉｎ、膜２ｆマスクにして基板１の
導電型とは反対導電型のＮ形不純物（たとえばリン３１
Ｐ） を拡散し、第２図（ｂ）に示すように凹部内面に
拡散層３を形成する。次にζ約１００・０℃の熱酸化を
行ない、第２図（ｃ）Ｋ示すように拡散層３の表面に略
６００Ａの絶縁膜（たとえば熱酸化によるＳ ｉ Ｏ，
膜）４を形成し、さらに基板ノ上の全面に略１．５μ？
ｎの膜厚の導電材料、たとえはリンドープシリコン５を
堆秘する。このとき、前記Ｐ、縁膜４により囲まれてい
る前配凹部内はリンドープシリコン５が埋め込まれる。
導電型とは反対導電型のＮ形不純物（たとえばリン３１
Ｐ） を拡散し、第２図（ｂ）に示すように凹部内面に
拡散層３を形成する。次にζ約１００・０℃の熱酸化を
行ない、第２図（ｃ）Ｋ示すように拡散層３の表面に略
６００Ａの絶縁膜（たとえば熱酸化によるＳ ｉ Ｏ，
膜）４を形成し、さらに基板ノ上の全面に略１．５μ？
ｎの膜厚の導電材料、たとえはリンドープシリコン５を
堆秘する。このとき、前記Ｐ、縁膜４により囲まれてい
る前配凹部内はリンドープシリコン５が埋め込まれる。
次に、前記リンドープシリコン５をその膜厚分エッチバ
ックして第２図（ｄ） Ｋ示すようにシリコンドープ抑
込部５′全残す。その稜、周知の従来技術により、卯、
２図（ｅ）の」、うに゛リノドーブシリコン址込部５１
および拡散ルイ３の各電極を取り出すためのＮ型拡散層
６、屑間昶・′・縁１１り７、金属配線８１．８２を形
成中る。
ックして第２図（ｄ） Ｋ示すようにシリコンドープ抑
込部５′全残す。その稜、周知の従来技術により、卯、
２図（ｅ）の」、うに゛リノドーブシリコン址込部５１
および拡散ルイ３の各電極を取り出すためのＮ型拡散層
６、屑間昶・′・縁１１り７、金属配線８１．８２を形
成中る。
上述したように凹部が形成された半導体装置においては
、配線８ノを接地し、配線ｓ：ｐｗｐｔｒ定の電圧を加
えることによって、リンドーブシリコン埋込部５′に電
荷ｆ蓄積でき、凹部をキャパシタとして用いることが可
能になる。このキャパシタのパターンの平面的な幅は２
μｍであるが、四部の深さが３μｍであるから実質的な
幅は８ μｒｎ （＝ ３ μｍ ＋２ ｔｕｎ ＋
３ ｔｔｍ ） Ｋなり、実質幅は坪面幅の４倍になる
。したがって、上記キャパシタのパターンの長さおよび
平面幅が従来のＭＯＳキャパシタと同じでをるとすれは
、上記キャパシタは従来のキャパシタに比べて実質的に
面積が４倍になり、容幼が４倍になる。
、配線８ノを接地し、配線ｓ：ｐｗｐｔｒ定の電圧を加
えることによって、リンドーブシリコン埋込部５′に電
荷ｆ蓄積でき、凹部をキャパシタとして用いることが可
能になる。このキャパシタのパターンの平面的な幅は２
μｍであるが、四部の深さが３μｍであるから実質的な
幅は８ μｒｎ （＝ ３ μｍ ＋２ ｔｕｎ ＋
３ ｔｔｍ ） Ｋなり、実質幅は坪面幅の４倍になる
。したがって、上記キャパシタのパターンの長さおよび
平面幅が従来のＭＯＳキャパシタと同じでをるとすれは
、上記キャパシタは従来のキャパシタに比べて実質的に
面積が４倍になり、容幼が４倍になる。
そして、上記凹部の深ざは、前述の製造方法によれは基
板の選択的エツチングに陳じて自由に変えることができ
るので、ＬＳＩＫおける素子の微細化が進んでも所望の
容量値のものがイ勾られ、取り扱うことが可能な信号弁
が低下することはなく、素子特性が低下することもない
。
板の選択的エツチングに陳じて自由に変えることができ
るので、ＬＳＩＫおける素子の微細化が進んでも所望の
容量値のものがイ勾られ、取り扱うことが可能な信号弁
が低下することはなく、素子特性が低下することもない
。
１だ、前記製造方法においては、基板１ｆ選択的にエツ
チングするときのエツチングマスク（Ｓｉｇｈ膜２）を
、拡散層４ｆｆ：形成すると色の拡散マスクとして用い
ているので、凹部と拡散層とをセルファライン構造とす
ることがでへる。
チングするときのエツチングマスク（Ｓｉｇｈ膜２）を
、拡散層４ｆｆ：形成すると色の拡散マスクとして用い
ているので、凹部と拡散層とをセルファライン構造とす
ることがでへる。
なお、上記実施例は、凹部をキャノ々シタとして用いる
場合を説明したが、四部全基板電流吸収用のカードリン
グとして用いることも可能である。たとえば、ＬＳＩ［
おける入出力回路領域と他の回路領域との境界に沿って
凹部を深く形成しておき、その内面に拡散ｔｂ’を形成
し、この拡散層に所定の電圧を加えることによってカー
ドリング機能を有するようになる。こわによって、０Ｍ
Ｏ８型ＬＳＩにおけるラッチアップ現象による素子破壊
を防止でき”ＮＯ−まブζ、四部の深さを変えることに
よって、上記カードリングの効果を変えることができる
。
場合を説明したが、四部全基板電流吸収用のカードリン
グとして用いることも可能である。たとえば、ＬＳＩ［
おける入出力回路領域と他の回路領域との境界に沿って
凹部を深く形成しておき、その内面に拡散ｔｂ’を形成
し、この拡散層に所定の電圧を加えることによってカー
ドリング機能を有するようになる。こわによって、０Ｍ
Ｏ８型ＬＳＩにおけるラッチアップ現象による素子破壊
を防止でき”ＮＯ−まブζ、四部の深さを変えることに
よって、上記カードリングの効果を変えることができる
。
上述したように本発明１でよれに、素子の微細化に関係
なく所望の容賢飴のキャパシタとか基板電流吸収用カー
ドリングとして使用可能な凹部を有する牛導体装働およ
びその＃遣方法を提供できる。
なく所望の容賢飴のキャパシタとか基板電流吸収用カー
ドリングとして使用可能な凹部を有する牛導体装働およ
びその＃遣方法を提供できる。
第１図は従来のＭＯ８型キャパシタを示す断面図、第２
図は本発明に係る半導体装１〜の製造方法の一実施例を
説明するための各工程における半導体製放の断面図であ
る。 １・・・半導体基板、２・・・凹部、３・・・拡散層、
４・・・化９膜、５・・導電材料（リンドープシリコン
）。 ■願人代理人 弁理士 鈴 江 武 彦牙１図 牙２図 第２図
図は本発明に係る半導体装１〜の製造方法の一実施例を
説明するための各工程における半導体製放の断面図であ
る。 １・・・半導体基板、２・・・凹部、３・・・拡散層、
４・・・化９膜、５・・導電材料（リンドープシリコン
）。 ■願人代理人 弁理士 鈴 江 武 彦牙１図 牙２図 第２図
Claims (5)
- （１） 半導体基板上に形成された凹部の内面に上記
半導体基板とは反対導電型の拡散層が形成さり、この拡
散層の表面に絶縁物が加酸され、 ており、この絶縁物
により囲まれた凹部内に導電材料が埋め込まれてなるこ
とを特徴とする半導体装置。 - （２）前記導電材料の電位と拡散層の電１位との間に電
位差が与入られ、導電材料と拡散層と前記絶縁物とがキ
ャパシタとして用いられることを特徴とする特許 載の半導体装置。 - （３）前記凹部は半導体基板上の基板電流吸収用ガード
リングを必要とする回路領域に沿って形成され、前記拡
散ＭＫ所定電圧が与えられることを特徴とする前記特許
請求の範囲第（１）項記載の半導体装置。 - （４）半導体基板の一部を選択的にエツチングして凹部
を形成する工程と、上記凹部の内面に前記半導体基板と
は反対導電型の拡散層を形成する工程と、上記拡散層の
表面に絶縁物を形成する工程と、こののち前記凹部内に
導電材料を埋め込む工程とを具備することを特徴とする
半導体装置の製造方法。 - （５）前記半導体基板の一部を選択的にエツチングする
ときのエツチングマスク’ｒ、＃ｏ記記数散層形成する
と轡の拡散マスクとして用いることを特徴とする前記特
許請求の範囲第（４）項記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58013979A JPS59150465A (ja) | 1983-01-31 | 1983-01-31 | 半導体装置およびその製造方法 |
| GB858506981A GB8506981D0 (en) | 1983-01-31 | 1985-03-18 | Engine speed regulating device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58013979A JPS59150465A (ja) | 1983-01-31 | 1983-01-31 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59150465A true JPS59150465A (ja) | 1984-08-28 |
Family
ID=11848337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58013979A Pending JPS59150465A (ja) | 1983-01-31 | 1983-01-31 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS59150465A (ja) |
| GB (1) | GB8506981D0 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61177767A (ja) * | 1985-01-31 | 1986-08-09 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS61199654A (ja) * | 1985-03-01 | 1986-09-04 | Nec Corp | 相補型ｍｏｓ集積回路 |
| JPH022651A (ja) * | 1987-12-21 | 1990-01-08 | United Technol Corp <Utc> | 集積回路の製造方法 |
| US5275974A (en) * | 1992-07-30 | 1994-01-04 | Northern Telecom Limited | Method of forming electrodes for trench capacitors |
| CN102315155A (zh) * | 2011-09-28 | 2012-01-11 | 上海宏力半导体制造有限公司 | 浅沟槽隔离结构及其形成方法，半导体结构及其形成方法 |
| CN107731732A (zh) * | 2017-11-03 | 2018-02-23 | 上海新储集成电路有限公司 | 一种深沟槽隔离结构 |
-
1983
- 1983-01-31 JP JP58013979A patent/JPS59150465A/ja active Pending
-
1985
- 1985-03-18 GB GB858506981A patent/GB8506981D0/en active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61177767A (ja) * | 1985-01-31 | 1986-08-09 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS61199654A (ja) * | 1985-03-01 | 1986-09-04 | Nec Corp | 相補型ｍｏｓ集積回路 |
| JPH022651A (ja) * | 1987-12-21 | 1990-01-08 | United Technol Corp <Utc> | 集積回路の製造方法 |
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| CN102315155A (zh) * | 2011-09-28 | 2012-01-11 | 上海宏力半导体制造有限公司 | 浅沟槽隔离结构及其形成方法，半导体结构及其形成方法 |
| CN107731732A (zh) * | 2017-11-03 | 2018-02-23 | 上海新储集成电路有限公司 | 一种深沟槽隔离结构 |
Also Published As
| Publication number | Publication date |
|---|---|
| GB8506981D0 (en) | 1985-04-24 |
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