JPS6347354B2 - - Google Patents
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- JPS6347354B2 JPS6347354B2 JP10452483A JP10452483A JPS6347354B2 JP S6347354 B2 JPS6347354 B2 JP S6347354B2 JP 10452483 A JP10452483 A JP 10452483A JP 10452483 A JP10452483 A JP 10452483A JP S6347354 B2 JPS6347354 B2 JP S6347354B2
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- silicon nitride
- capacitor
- polysilicon
- substrate
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- Expired
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- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 14
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Formation Of Insulating Films (AREA)
Description
【発明の詳細な説明】
本発明は半導体基板上にキヤパシタを有する半
導体装置に関する。
導体装置に関する。
従来はNMOSトランジスタ構造で、ポリシリ
コンゲートと基板の間のゲート酸化膜を利用して
キヤパシタを作成していた。この場合、空乏層に
よる容量のため全体容量の低下する領域ができる
ので、デイプレシヨン形のNchMOSにすること
により、空乏層の厚さが最大になる領域を動作範
囲まで移動させて使用していた。しかし、この場
合では、容量が空乏層の厚さに依存しているた
め、ある程度の変動がある。また他の回路にデイ
プレシヨン形のMOSFETがない場合は使用しに
くいという不便さをもつものであつた。
コンゲートと基板の間のゲート酸化膜を利用して
キヤパシタを作成していた。この場合、空乏層に
よる容量のため全体容量の低下する領域ができる
ので、デイプレシヨン形のNchMOSにすること
により、空乏層の厚さが最大になる領域を動作範
囲まで移動させて使用していた。しかし、この場
合では、容量が空乏層の厚さに依存しているた
め、ある程度の変動がある。また他の回路にデイ
プレシヨン形のMOSFETがない場合は使用しに
くいという不便さをもつものであつた。
本発明の目的は、上記点を解消できるキヤパシ
タ構造をもつ半導体装置を提供することにあり、
そのためキヤパシタを半導体基板上に構成するよ
うにし、その際、誘電体として第１、第２のシリ
コン窒化膜を用ると共に、そのシリコン窒化膜
を、他の部位に形成されるMOS素子のパツシベ
ーシヨン膜と兼用させる構造としたものである。
これにより、基板内の電位変化に影響されない安
定したキヤパシタが得られ、かつ上記シリコン窒
化膜の作成にMOS素子に用いる既存のプロセス
をそのまま利用できるという利点がある。
タ構造をもつ半導体装置を提供することにあり、
そのためキヤパシタを半導体基板上に構成するよ
うにし、その際、誘電体として第１、第２のシリ
コン窒化膜を用ると共に、そのシリコン窒化膜
を、他の部位に形成されるMOS素子のパツシベ
ーシヨン膜と兼用させる構造としたものである。
これにより、基板内の電位変化に影響されない安
定したキヤパシタが得られ、かつ上記シリコン窒
化膜の作成にMOS素子に用いる既存のプロセス
をそのまま利用できるという利点がある。
以下、本発明を図に示す実施例により説明す
る。第１図は半導体基板上に形成されたキヤパシ
タ部分の断面構造を示しており、第２図はその平
面図である。図に示すように半導体基板であるシ
リコン基板１上に形成されたフイールド酸化膜２
上にポリシリコン膜３が形成され、この部分が引
出し電極４Ａを介して接地してある。またポリシ
リコン３の表面部分が酸化形成された酸化膜５上
に、第１のシリコン窒化膜６が形成されさらにそ
の膜６上に選択的に隣ガラス（PSG）膜７が形
成され、その上に第２のシリコン窒化膜８が形成
されている。４Ａ，４ＢはAlによる電極である。
る。第１図は半導体基板上に形成されたキヤパシ
タ部分の断面構造を示しており、第２図はその平
面図である。図に示すように半導体基板であるシ
リコン基板１上に形成されたフイールド酸化膜２
上にポリシリコン膜３が形成され、この部分が引
出し電極４Ａを介して接地してある。またポリシ
リコン３の表面部分が酸化形成された酸化膜５上
に、第１のシリコン窒化膜６が形成されさらにそ
の膜６上に選択的に隣ガラス（PSG）膜７が形
成され、その上に第２のシリコン窒化膜８が形成
されている。４Ａ，４ＢはAlによる電極である。
ここで、キヤパシタの構成として、一方の電極
をポリシリコン膜３により構成して、その電極取
出しを、各膜５，６，８を貫通したコンタクト穴
９を介してAl電極４Ａを取出し、また他方の電
極はAl電極４Ｂにより行なうように構成してあ
る。また誘電体としてシリコン窒化膜５及び第
１、２のシリコン窒化膜６，８により構成するよ
うにしており、その際シリコン窒化膜の誘電率は
シリコン膜の誘電率（≒２〜９×106V／cm）の
約倍あり、かつ絶縁耐圧も酸化膜と同じぐらいで
ある。従つて、同じ膜厚でも２倍の容量が得られ
る。
をポリシリコン膜３により構成して、その電極取
出しを、各膜５，６，８を貫通したコンタクト穴
９を介してAl電極４Ａを取出し、また他方の電
極はAl電極４Ｂにより行なうように構成してあ
る。また誘電体としてシリコン窒化膜５及び第
１、２のシリコン窒化膜６，８により構成するよ
うにしており、その際シリコン窒化膜の誘電率は
シリコン膜の誘電率（≒２〜９×106V／cm）の
約倍あり、かつ絶縁耐圧も酸化膜と同じぐらいで
ある。従つて、同じ膜厚でも２倍の容量が得られ
る。
しかも、第１、第２のシリコン窒化膜６，８は
第３図に示すようにMOS素子の形成時において
PSG膜７よりの溶出を防止するために、この
PSG膜７を包囲するために用いる第１、第２の
シリコン膜６，８、つまりパツシベーシヨン膜を
そのまま利用でき、何ら工程を追加する必要がな
い。なお、第３図中１０，１１はソースとドレイ
ン、１２はゲート部、１３はシリコン酸化膜であ
る。
第３図に示すようにMOS素子の形成時において
PSG膜７よりの溶出を防止するために、この
PSG膜７を包囲するために用いる第１、第２の
シリコン膜６，８、つまりパツシベーシヨン膜を
そのまま利用でき、何ら工程を追加する必要がな
い。なお、第３図中１０，１１はソースとドレイ
ン、１２はゲート部、１３はシリコン酸化膜であ
る。
以上の如く本発明によれば、キヤパシタが基板
上のポリシリコンと金属膜とで構成されており、
基板内の電位変化による容量への影響がない。こ
のため安定したキヤパシタが得られる。
上のポリシリコンと金属膜とで構成されており、
基板内の電位変化による容量への影響がない。こ
のため安定したキヤパシタが得られる。
なお、第３図によればMOSFETは基板とゲー
トの絶縁に酸化膜を使用している。また窒化膜は
外部との絶縁やAlの絶縁に用いているので、窒
化膜の膜厚を変えることにより、MOSFETの特
性を変えることなく容量を変えることができる。
トの絶縁に酸化膜を使用している。また窒化膜は
外部との絶縁やAlの絶縁に用いているので、窒
化膜の膜厚を変えることにより、MOSFETの特
性を変えることなく容量を変えることができる。
第１，２，３図は本発明の一実施例を説明する
ためのもので、第１図と第２図はキヤパシタ部分
の断面図と平面図、第３図は半導体基板の他の部
分にあるMOS素子の断面図である。 １……シリコン基板、２……フイールド酸化
膜、３……ポリシリコン、４Ａ，４Ｂ……Al電
極、５……シリコン酸化膜、６，８……第１、第
２のシリコン窒化膜、７……PSG膜、９……コ
ンタクト穴。
ためのもので、第１図と第２図はキヤパシタ部分
の断面図と平面図、第３図は半導体基板の他の部
分にあるMOS素子の断面図である。 １……シリコン基板、２……フイールド酸化
膜、３……ポリシリコン、４Ａ，４Ｂ……Al電
極、５……シリコン酸化膜、６，８……第１、第
２のシリコン窒化膜、７……PSG膜、９……コ
ンタクト穴。
Claims (1)
- １ 半導体基板のフイールド酸化膜上に、第１の
電極部となる所定形状のポリシリコン膜が形成さ
れ、このポリシリコン膜上に第１、第２のシリコ
ン窒化膜が積層され、このシリコン窒化膜上に第
２の電極部となる金属膜が形成されて、前記のポ
リシリコン膜、第１、２のシリコン窒化膜及び金
属膜にてキヤパシタが構成され、かつ前記第１、
第２のシリコン窒化膜が、前記半導体基板上の他
の部位に形成されたMOS素子のパツシベーシヨ
ン膜からなることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10452483A JPS59228752A (ja) | 1983-06-10 | 1983-06-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10452483A JPS59228752A (ja) | 1983-06-10 | 1983-06-10 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59228752A JPS59228752A (ja) | 1984-12-22 |
| JPS6347354B2 true JPS6347354B2 (ja) | 1988-09-21 |
Family
ID=14382876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10452483A Granted JPS59228752A (ja) | 1983-06-10 | 1983-06-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59228752A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8701357A (nl) * | 1987-06-11 | 1989-01-02 | Philips Nv | Halfgeleiderinrichting bevattende een condensator en een begraven passiveringslaag. |
| KR920006736B1 (ko) * | 1989-11-08 | 1992-08-17 | 삼성전자 주식회사 | 반도체장치 및 그 제조방법 |
-
1983
- 1983-06-10 JP JP10452483A patent/JPS59228752A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59228752A (ja) | 1984-12-22 |
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