JPH04124835A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［目次］ ・概要 ・産業上の利用分野 ・従来の技術（第７図） ・発明が解決しようとする課題 ・課題を解決するための手段 作用 ・実施例（第１図〜第６図） ・発明の効果 〔概要］ 半導体装置及びその製造方法に関し、更に詳しく言えば
、高速化のためにゲート入力電圧を昇圧するブートスト
ラップ回路を有する半導体装置及びその製造方法に関し
、 一層の高密度化が可能な半導体装置及びその製造方法を
提供することを目的とし、 半導体基板上のゲート絶縁膜の上のゲート電極と、前記
ゲート電極を被覆する絶縁膜と、前記ゲート電極の両側
の半導体基板に形成されたドレイン領域層及びソース領
域層と、前記ドレイン領域層及びソース領域層と接続す
る前記ドレイン電極及びソース電極とを有し、前記絶縁
膜は第１の膜厚を有する第１の領域と第２の膜厚を有す
る第２の領域とに区分して形成され、前記ドレイン電極
は前記第１の領域の絶縁膜を介して設けられ、前記ソー
ス電極は前記ゲート電極上に延在し、かつ前記第２の領
域の絶縁膜を介して設けられ、前記ゲート電極／ソース
電極間の容量が前記ゲート電極／ドレイン電極間の容量
よりも大きくなるように前記第２の膜厚が前記第１の膜
厚よりも薄くなっていることを含み構成する。

［産業上の利用分野〕 本発明は、半導体装置及びその製造方法に関し、更に詳
しく言えば、高速化のためにゲート入力電圧を昇圧する
ブートストランプ回路を有する半導体装置及びその製造
方法に関する。

近年、半導体装置においては、動作の高速化を図るため
、ＭＩＳ）ランジスタのゲート電極とソース電極との間
にキャパシタを挿入してブートストラップ回路を構成し
、この回路により昇圧された電圧を用いて他の回路を駆
動している。この場合にも、半導体装置の高密度化を維
持することが望まれている。

（従来の技術〕 第５図及び第６図は、ブートストラップ回路を有する半
導体集積回路図である。

第５図は半導体記憶装置のワード線駆動回路図、第６図
はＮＭＯ３で用いられるクロック駆動回路図である。

第５図及び第６図において、４４及び４５はブトストラ
ップ回路部で、Ｔｒｉ及びＴｒ３のゲート電極とソース
電極との間にブートストランプ容量ＣＢＩ、ＣＢ２が設
けられている。このブートストラップ回路は、Ｔｒｉ及
びＴｒ３を導通させることにより、ドレイン電極に印加
された電圧をソース電極／ブートストラップ容量を介し
てＴｒｌ及びＴｒ３のゲート電極に加え、これにより、
ゲート電圧がほぼドレイン電極に印加された電圧骨高く
なるようにするものである。従って、ドレイン電極／ゲ
ート電極間の浮遊容量よりもソース電極／ゲート電極間
のブートストラップ容量の方をかなり大きくすることが
必要である。

第７図は、このようなブートストラップ回路部４４．４
５の従来例の半導体装置の断面図である。

同図において、１はＳｉ基板、２ａ〜２Ｃは素子分離の
ための絶縁膜で、これらの絶縁膜２ａ〜２ＣによりＳｉ
基板１はＭｉｓ）ランジスタ１０ａ領域とキャパシタ１
０ｂＳＪｆ域に区分されている。

ＭＩＳ）ランジスタ１０ａ領域において、３はゲート絶
縁膜、４はゲート電極、５ａ、５ｂはそれぞれドレイン
領域層及びソース領域層、９はゲート電極４を被覆する
絶縁膜、８ａ、８ｂはそれぞれドレイン電極及びソース
電極である。

また、キャパシタ１０ｂ形成領域において、キャパノタ
Ｊｏｂは、導電Ｎ領域５ｃが、図示していないが、絶縁
膜２ｂのない部分に設けられた、ソース領域から伸びる
拡散層領域を介してソース領域５ｂと接続され、一方の
電極となる導電型領域層５ｃと、他方の電極となるキャ
パシタ電極７と、キャパシタ１０ｂの誘電体であるキャ
パシタ絶縁膜６とからなり、キャパシタ絶縁膜６は導電
型領域層５ｃとキャパシタ電極７との間に挾まれている
。

このキャパシタ１０ａの容量値は半導体記憶装置のワー
ド線駆動回路に用いられる場合、通常約６０ｐＦとされ
る。

（発明が解決しようとする課題〕 ところで、上記に説明した従来例の半導体装置によれば
、第７図に示すように、Ｍｉｓ）ランジスタ領域１０ａ
とは別の領域１０ｂにキャパシタ８が形成されているの
で、高密度化に適さないという問題がある。

本発明は、かかる従来の問題点に鑑みてなされたもので
、−層の高密度化が可能な半導体装置及びその製造方法
を提供することを目的とするものである。

〔課題を解決するための手段〕

上記課題は、第１に、半導体基板上のゲート絶縁膜の上
のゲート電極と、前記ゲート電極を被覆する絶縁膜と、
前記ゲート電極の両側の半導体基板に形成されたドレイ
ン領域層及びソース領域層と、前記ドレイン領域層及び
ソース領域層と接続する前記ドレイン電極及びソース電
極とを有し、前記絶縁膜は第１の膜厚を有する第１の領
域と第２の膜厚を有する第２の領域とに区分して形成さ
れ、前記ドレイン電極は前記第１の領域の絶縁膜を介し
て設けられ、前記ソース電極は前記ゲート電極上に延在
し、かつ前記第２の領域の絶縁膜を介して設けられ、前
記ゲート電極／ソース電極間の容量が前記ゲート電極／
ドレイン電極間の容量よりも大きくなるように前記第２
の膜厚が前記第１の膜厚よりも薄くなっていることを特
徴とする半導体装置によって達成され、 第２に、半導体基板上にゲート絶＆！膜とゲート電極と
を順次形成する工程と、前記ゲート電極を被覆して第１
の絶縁膜を形成するとともに、前記ゲート電極の両側の
半導体基板にドレイン領域層及びソース領域層を形成す
る工程と、前記ゲート電極上に延在し、かつ前記第１の
絶縁膜を介して第１のソース電極を形成する工程と、前
記第１のソース電極及び第１の絶縁膜を被覆して第２の
絶縁膜を形成する工程と、前記ドレイン領域層上の絶縁
膜に第１の開口部を形成するとともに、第１のソース電
極上の絶縁膜に第２の開口部を形成する工程と、前記第
１の開口部を介してドレイン領域層と接続するドレイン
電極を形成するとともに、第２の開口部を介して第１の
ソース電極と接続する第２のソース電極を形成する工程
とを有する半導体装置の製造方法によって達成され、第
３に、半導体基板上にゲート絶縁膜及びゲート電極を順
次形成する工程と、前記ゲート電極の両側の半導体基板
にドレイン領域層及びソース領域層を形成する工程と、
前記ドレイン領域層側のゲート電極を被覆して第３の絶
縁膜を形成するとともに、前記ソース領域層側のゲート
電極を被覆して第３の絶縁膜の膜厚よりも薄い膜厚を有
する第４の絶縁膜を形成する工程と、前記ゲート電極上
の前記第４の！！縁膜を被覆し、かつ端部が第３の絶縁
膜上に延在するように、前記ソース領域層と接続する第
３のソース電極を形成する工程と、前記第３のソース電
極を被覆して第５の絶縁膜を形成する工程と、前記ドレ
イン領域層上の絶縁膜をパターニングして第３の開口部
を形成するとともに、前記第３のソース電極上の絶縁膜
をパターニングして第４の開口部を形成する工程と、前
記第３の開口部を介してドレイン領域層と接続するドレ
イン電極を形成するとともに、前記第４の間口部を介し
て第３のソース電極と接続する第４のソース電極を形成
する工程とを有する半導体装置の製造方法によって達成
される。

［作用〕 本発明の半導体装置及びその半導体装置の製造方法によ
れば、ゲート電極を一方の電極とし、このゲート電極を
被覆する絶縁［（又は第１の絶縁膜もしくは第４の絶縁
膜）を誘電体とし、ゲート電極に延在するソース電極（
又は第１のソース電極もしくは第３のソース電極）を他
方の電極とするキャパシタが形成され、かつゲート電極
／ソース電極（又は第２のソース電極もしくは第４のソ
ース電極）間の容量が前記ゲート電極／ドレイン電極間
の容量よりも大きくなるようにしているので、プートス
トラップ回路のブートストランプ容量として用いること
ができる。

これにより、ゲート電極の周辺部のスペースを有効に利
用することができるので、従来のようにキャパシタの作
成のための特別な領域は必要でなくなり、半導体装置の
高密度化を図ることができる。

特に、第３の発明の半導体装置の製造方法のように、キ
ャパシタの一方の電極となる第３のソース電極をドレイ
ン領域層側の膜厚の厚い第３の絶縁膜の上で、例えば導
を膜をエツチングすることにより形成すれば、ゲート電
極及び第３のソース電極が同一の導電部材で形成されて
いる場合に、第２の発明の半導体装置の製造方法の場合
と比較して下地のゲート電極をエンチングする危険性を
低減することができる。

［実施例〕 以下、図面を参照しながら本発明の実施例について説明
する。

■第１の実施例 第１図（ａ）〜（ｄ）は、本発明の第１の実施例のプー
トストラップ回路を有する半導体装置及びその製造方法
について説明する断面図である。

同図（ａ）は、ゲート電極を形成した後の状態を示し、
図中符号１１はＰ型のＳｉ基板（半導体基板）、１２は
素子分離のための５ｉ０２膜、１３はＳｉＯ□膜１２膜
上２囲まれた素子形成領域内のＳｉ基板１１上の膜厚約
２００人の５ｉｏｚ膜からなるゲート絶縁膜、１４はゲ
ート絶縁［１３上のｌ！Ｉ厚約１５００人のポリシリコ
ン膜からなるゲート電極である。

まず、同図（ｂ）に示すように、このようなＳｉ基板１
１上のゲート電極１４の両側のＳｉ基板１１に加速エネ
ルギー５０　ｋ　ｅ　Ｖ、　　ドーズ量２×１０１１０
ｌ５”の条件で砒素をイオン注入する。続いて、ゲート
電極１４を被覆して膜厚約１５０人の５ｉＯｚ膜（第１
の絶縁膜）１５を温度８５０°Ｃの条件で熱酸化により
形成する。このとき、同時に砒素粒子が活性化、再分布
し、ｎ型のソース領域層１６ｂ及びドレイン領域層１６
ａが形成される。

次いで、同図（ｃ）に示すように、ソース領域Ｎ１６ｂ
上の５ｉＯｚｌＩ！　１５にコンタクトホール１５ａを
形成した後、ＣＶ　Ｄ　（Ｃｈｅｍｉｃａｌ　Ｖａｐｏ
ｒ　Ｄｅｐｏｓｉｔｉ。

ｎ）法により膜厚約１５００人のポリシリコン膜１８を
形成する。続いて、５ｉ（ｈｌｉ　１５を介してゲート
電極１４上に延在するように、ポリシリコン膜１８をパ
ターニングし、ソース領域層１６ｂと接続する第１のソ
ース電極１８を形成する。

次に、同図（ｄ）に示すように、ＣＶＤ法によりＰ　Ｓ
　Ｇ＃／ＳｉＯ□膜の２層の絶縁膜からなる膜厚約５０
００人の眉間絶縁ｌ！！（第２の絶縁＊）１９を形成し
た後、これらの絶縁膜１５及び１９を選択的にドライエ
ンチング法 の絶縁膜１５及び１９にコンタクトホール（第１の開口
部）１９ａを形成するとともに、第１のソース電極１８
上の層間絶縁膜１９にピアホール（第２の開口部）１９
ｂを形成する。その後、第２のソース電極２０ｂ及びド
レイン電極２０ａを形成すると半導体装置が完成する。

以上のようにして作成された、本発明の第１の実施例の
半導体装置及びその製造方法においては、第２のソース
電極２０ｂ／ゲート電極１４間には、ゲート絶縁ＷＪ、
１３を誘電体とするソース領域Ｊｉｉ１６ｂ／ゲートを
極１４間のキャパシタと、Ｓｉｎｇ膜１５を誘電体とす
るゲート電極１４／第１のソース電極１８間のキャパシ
タとが形成される。一方、ドレイン電極２０ａ／ゲート
電極１４間には、ゲート絶縁膜１３を誘電体とするドレ
イン領域層１６ａ／ゲート電極１４間のキャパシタと、
５ｉＯｚ膜１５及び層間絶縁膜１９を誘電体とするゲー
ト電極１４／ドレイン’１！ｆｆ１１８間のキャパシタ
とが形成される。

いま、ＳｉＯ□膜１５膜層５がＳｉＯ□膜１５膜層５間
絶縁膜１９の合計の膜厚よりも薄く、ゲート電極１４／
第２のソース電極２Ｏｂ間の容量が前記ゲート電極１４
／ドレイン電極２Ｏａ間の容量よりも大きくなるように
しているので、ゲート電極１４／第２のソース電極２Ｏ
ｂ間の容量をブートスドラ。

ブ容量として用いることができる。

これにより、ゲート電極１４の周辺部のスペースを有効
に利用することができるので、従来のようにキャパシタ
の作成のための特別な領域は必要でなくなり、半導体装
置の高密度化を図ることができる。

■第２の実施例 第２図（ａ）〜（ｆ）は、本発明の第２の実施例のブー
トストラップ回路を有する半導体装置及びその製造方法
について説明する断面図で、第１の実施例と異なるとこ
ろはＬ　Ｄ　Ｄ　（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒ
ａｉｎ　）構造を有するドレイン領域層を形成している
ことである。

同図（ａ）はゲート電極を形成した後の状態を示し、図
中符号で示すものは第１図（ａ）と同しものを示す。

まず、同図（ｂ）に示すように、このようなＳｉ基板（
半導体基板）１１上のゲート電極１４の両側のＳｉ基板
１１に加速エネルギー３０ｋｅＶ、　　ドーズ量Ｉ　Ｘ
ｌ０１３ｃ　ｍ−”の条件で低濃度のリンをイオン注入
する。続いて、ゲート電極１４を被覆して膜厚約１５０
人のＳｉＯ□膜（第１の絶縁膜）１５を熱酸化により形
成する。このとき、同時にリン粒子が活性化、再分布し
、ｎ型の低濃度ソース領域層２１ｂ及びｎ型の低濃度ド
レイン領域層２１ａが形成される。

次いで、同図（Ｃ）に示すように、低濃度ソース領域層
２１ｂ上のＳｉＯ□膜１５膜層５的にエツチングしてコ
ンタクトホール１５ａを形成した後、コンタクトホール
１５ａを被覆して膜厚約１５００人のポリシリコン膜１
８をＣＶＤ法により形成する。続いて、Ｓｉｎ、膜１５
を介してゲート電極１４上に延在するように、ＣＦ、−
０□ガスを用いたドライエンチング法によりポリシリコ
ン膜１８を選択的にエツチング・除去し、低濃度ソース
領域ｊｉ！２１ｂと接続する第１のソース電極１８を形
成する。

次に、膜厚約１２００人のＳｉＯ□膜２２をＣＶＤ法に
より形成した（同図（ｄ））後、このＳｉＯ２膜２２を
ＣＨＦ、ガスを用いて異方性エツチングし、第１のソー
ス電極１８の側部及びゲート電極１４の側部にそれぞれ
サイドウオール２２ｂ、２２ａを形成する。続いて、サ
イドウオール２２ａ、ゲート電極１４及び第１のソース
電極１８をマスクとしてＳｉ基板１１に加速エネルギー
５０　ｋ　ｅ　Ｖ、　　ドーズ量２　Ｘｌ０１５ｃ　ｍ
−”の条件で高濃度の砒素をイオン注入した後、加熱処
理を行って、砒素を活性化・再分布させ、高濃度ドレイ
ン領域層２３ａを形成する。

その結果、ＬＤＤ構造を有するドレイン領域層４６が形
成される（同図（ｅ））。

次いで、同図（ｆ）に示すように、Ｐ　Ｓ　Ｇ１１ｌ／
ＳｉＯ□膜の２層の絶縁膜からなる膜厚約５０００人の
眉間絶縁＃（第２の絶縁膜）２４をＣＶＤ法により形成
した後、高濃度ドレイン領域層２３ａ上の層間絶縁膜２
４にコンタクトホール（第１の開口部）２４ａを形成す
るとともに、第１のソース電極】８上の層間絶縁膜２４
にピアホール（第２の開口部）２４ｂを形成する。その
後、第２のソース電極２５ｂ及びドレイン電極２５ａを
形成すると半導体装置が完成する。

以上のように、本発明の第２の実施例の半導体装置及び
その製造方法によれば、第１の実施例と同様な作用効果
を有するほかに、第２１１（ｅ）に示すように、５ｉ０
２膜２２を異方性エンチングして第１のソース電極１８
の側部及びゲート電極１４の側部にそれぞれサイドウオ
ール２２ｂ、２２ａを形成することにより、ＬＤＤ構造
を有するＭＴＳトランジスタを作成することができる。

■本発明の第３の実施例 第３図（ａ）〜（ｇ）は、本発明の第３の実施例のブー
トストラップ回路を有する半導体装置及びその製造方法
について説明する断面図である。

同図（ａ）は、ゲート電極を形成した後の状態を示し、
図中符号２６はｐ型のＳｉ基板（半導体基板）、２７は
素子分離のためのＳｉＯ□膜、２８はＳｉＯ□膜２７膜
上７囲まれた素子形成領域に形成された膜厚約１５０人
の５ｉ（ｈ膜で、後にゲート絶縁膜となる。また、２９
は５ｉｎ２膜２８上の膜厚約１５００人のポリシリコン
膜からなるゲート電極である。

まず、同図（ｂ）に示すように、このようなＳｉ基板２
６上のゲート電極２９の両側のＳｉ基板２６に砒素をイ
オン注入する。続いて、アニールして砒素粒子を活性化
、再分布し、ｎ型のソース領域層３０ｂ及びドレイン領
域＠３０ａが形成される。次に、ゲート電極２９を被覆
して膜厚約１２００人の８１０□膜からなる第１の眉間
絶縁膜（第３の絶縁膜）３１をＣＶＤ法により形成する
。

次いで、同図（Ｃ）に示すように、ソース領域層３Ｏｂ
上、及びソース頓域層３０ｂ側のゲート電極２９上の第
１の眉間絶縁膜３１を選択的にエツチング・除去し、５
１基板２６及びポリシリコン膜からなるゲート電極２９
の一部を露出する。

次に、同図（ｄ）に示すように、熱酸化により露出した
Ｓｉ基板２６及びゲート電極２９上に膜厚約２００人の
５ｉｎ２膜（第４の絶縁膜）３２を形成する。

続いて、同図（ｅ）に示すように、ソース領域層３０ｂ
上のＳｉＯ□膜３２にコンタクトホール３２ａを形成す
る。

次いで、同図（ｆ）に示すように、全面にｌｌｌ厚約１
５００人のポリシリコン膜３３を形成した後、ゲート電
極２９上の５ｉＯ１膜３２を被覆し、かつ端部がドレイ
ン領域層３０ａ側の膜厚の厚い５ｉ０２膜３１ａ上に延
在するように、ＣＦ、−Ｏｔガスを用いてポリシリコン
膜３３を選択的にドライエツチングして第３のソース電
極３３を形成する。

次に、全面に膜厚約５０００人の第２の眉間絶縁膜（第
５の絶縁膜）を形成した後、ドレイン領域層３０ａ上の
絶縁膜３１ａ、３４をパターニングしてコンタクトホー
ル（第３の開口部）３４ａを形成するとともに、第３の
ソース電極３３上の絶縁膜３４をパターニングしてピア
ホール（第４の開口部）３４ｂを形成する。その後、コ
ンタクトホール３４ａを介してドレイン領域層３０ａと
接続するドレイン電極３５ａを形成するとともに、ピア
ホール３４ｂを介して第１のソース電極３３と接続する
第２のソース電極３５ｂを形成すると半導体装置が完成
する（同図（ｇ））。

以上のように、本発明の第３の実施例の半導体装置及び
その製造方法によれば、第１及び第２の実施例と同様な
作用・効果を有するほかに、キャパシタの一方の電極と
なる第１のソース電極３３を形成するため、ポリシリコ
ン膜３３をドレイン領域１！３Ｏａ側の膜厚の厚い第１
の層間絶縁１１＊３１　ａの上でエツチングするように
しているので、実施例の場合のようにゲート電極２９及
び第３のソース電極３３が同一の導電部材、ポリシリコ
ンで形成されている場合に、第１及び第２の実施例の場
合と比較して下地のゲート電極２９をエツチングする危
険性を低減することができる。

■第４の実施例 第４図（ａ）〜（ｇ）は、本発明の第４の実施例のブー
トストランプ回路を有する半導体装置及びその製造方法
について説明する図で、第３の実施例と異なるところは
ＬＤＤ構造を有するドレイン領域層を形成していること
である。

同図（ａ）はゲーＦ　！極を形成した後の状態を示し、
図中符号３６はゲート電極２９上の膜厚約３００人のＳ
ｉｎ、膜で、後にサイドウオールを形成したとき、ゲー
ト電極２９の上部を絶縁するためのものである。他の符
号については第３図（ａ）と同じものを示す。

まず、同図（ｂ）に示すように、このような５１基板（
半導体基板）２６上のゲート電極２９の両側のＳｉ基板
２６に砒素をイオン注入する。続いて、Ｓｉ基板２６を
加熱して砒素粒子を活性化、再分布し、ｎ型の低濃度ソ
ース領域層３７ｂ及び低濃度ドレイン領域層３７ａを形
成する。このとき、同時にゲート電極２９を被覆してＳ
ｉｎｇ膜３８膜形８される。

次いで、膜厚約１２００人のＳｉＯ□膜をＳｉ基板２６
全面に形成した後、異方性エンチングを行い、ゲート電
極２９の側部にサイドウオールを形成して、絶縁に充分
な膜厚の絶縁膜３８ａでゲート電極２９を被覆する（同
図（Ｃ））。

次に、同図（ｄ）に示すように、低濃度ソース領域層３
７ｂ側のゲート電極２９を被覆する絶縁膜３日を選択的
にエツチング・除去し、低濃度ドレイン領域層３７ａ側
のゲート電極２９を被覆する５ｉＯ７膜（第３の絶縁Ｍ
）３８ｂのみを残す。そして、Ｓｉ基板２６及びポリシ
リコン膜からなるゲート電極２９の一部を露出する。

次に、同図（ｅ）に示すように、露出したＳｉ基板２６
及びゲート電極２９上に熱酸化により膜厚約２００人の
Ｓｉ０ｇ膜（第４の絶縁膜）３９を形成する０次いで、
ゲート電極２９及びＳｉＯ２＃３８ａをマスクとしてＳ
ｉ基板２６に高濃度の砒素をイオン注入した後、加熱し
てゲート電極２９の両側に高濃度ソース領域層４０ｂ及
び高濃度ドレイン領域層４０ａを形成する。このとき、
ドレイン側ではＳｉＯ□膜３８ｂの￥ｐＪ、Ｗ−分だけ
ゲート電極２９の端部よりも外側に高濃度ドレイン領域
層４０ａが形成される。このため、高濃度ドレイン領域
層４０ａの内側のゲート電極２９の下には低濃度ドレイ
ン領域１！３７ａが残存し、ドレイン領域［４７はＬＤ
Ｄ構造となる。

続いて、同図Ｃｆ）に示すように、高濃度ソース領域層
４０ｂ上の５ｉ（ｈ膜３９にコンタクトホール３９ａを
形成する。続いて、全面に膜厚約１５００人のポリシリ
コン１１！４１を形成した後、ポリシリコン膜４１を選
択的にドライエツチングして、ゲート電極２９上の膜厚
の薄い５ｉ０２膜３９を被覆し、かつ端部が膜厚の厚い
ＳｉＯ□膜３８膜上８ｂ上するように、高濃度ソース領
域層４０ｂと接続する第３のソース電極４１を形成する
。

次に、全面に膜厚約５０００人の眉間絶縁膜（第５の絶
縁膜）４２を形成した後、ドレイン領域層４７上の絶縁
＃３９．４２をパターニングしてコンタクトホール（第
３の開口部）４２ａを形成するとともに、前記第３のソ
ース電極４１上の絶＆！膜４２をパターニングしてピア
ホール（第４の開口部）４２ｂを形成する。次いで、コ
ンタクトホール４２ａを介してドレイン領域層４７と接
続するドレイン電極４３ａを形成するとともに、ピアホ
ール４２ｂを介して第３のソース電極４１と接続する第
４のソース電極４３ｂを形成すると、半導体装置が完成
する（同図（ｇ））。

以上のように、本発明の第４の実施例の半導体装置及び
その製造方法によれば、第３の実施例と同様な作用・効
果を有するほかに、第４図（ｄ）に示すように、ドレイ
ン側のゲート電極２９の側部にＳｉＯ□膜３８ｂを形成
することにより、ＬＤＤ構造を有するＭＩＳ）ランジス
タを作成することができる。

〔発明の効果〕

以上のように、本発明の半導体装置及びその製造方法に
よれば、ゲート電極を被覆する絶縁膜（又は第１の絶縁
膜もしくは第４の絶縁Ｉ！りによるゲート電極／第１の
ソース電極（又は第３のソース電極）間のキャパシタが
形成されているので、ブートストラップ容量を形成する
のにゲート電極の周辺部のスペースを有効に利用するこ
とができ、従来のようにキャパシタの作成のだめの特別
な領域は必要でなくなる。従って、半導体装置の高密度
化を図ることができる。

特に、第３の発明のように、キャパシタの一方の電極と
なる第３のソース電極を、ドレイン頭載層側の膜厚の厚
い第３の絶縁膜上で、例えば導電膜をエツチングするこ
とにより形成すると、ゲート電極及び第３のソース電極
が同一の導電部材、例えばポリシリコン膜で形成されて
いる場合に、第２の発明の場合と比較して下地のゲート
電極をエツチングする危険性を低減することができる。

これにより、製造上の安定性を向上することができる。

【図面の簡単な説明】

第１図は、本発明の第１の実施例の半導体装置の製造方
法について説明する断面図、 第２図は、本発明の第２の実施例の半導体装置の製造方
法について説明する断面図、 第３図は、本発明の第３の実施例の半導体装置の製造方
法について説明する断面図、 第４図は、本発明の第４の実施例の半導体装置の製造方
法について説明する断面図、 第５図は、ＮＭＯ３で用いられるブートストラップ回路
を有するクロック駆動回路図、第６図は、ブートストラ
ップ回路を有するワード線駆動回路図、 第７図は、従来例の半導体装置について説明する断面図
である。 （符号の説明〕 １・・・Ｓｉ基板、 ２．９，２２．４２・・・絶縁膜、 ３．１３．２８ａ・・・ゲート絶縁膜、４．１４．２９
・・・ゲート電極、 ５　ａ　、　１６ａ　、　３０ａ−・・ドレイン９５域
層、５　ｂ、１６ｂ、３０ｂ・・・ソース令頁域層、５
ｃ・・・導電型領域層、 ５ｄ・・・接続領域層、 ６・・・キャパシタ絶縁膜、 ７・・・キャパシタ電極、 ８　ａ、２０ａ、２５ａ、３５ａ、４３ａ・・・ドレイ
ン電極、８ｂ・・・ソース電極、 １０ａ・・・ＭＩＳトランジスタ、 １０ｂ・・・キャパシタ、 １１．２６・・・Ｓｉ基板（半導体基板）、１２．２７
．２Ｂ、３２，３６．３Ｂ、３８ａ、３９−・−ｓｔｏ
ｔＭ！、 １５・・・ＳｉＯ２膜（第１の絶縁膜）、１５ａ、３２
ａ・・・コンタクトホール、１日・・・ポリシリコンＭ
（第１のソース電極）、１９．２４・・・層間絶縁膜、 １９ａ、２４ａ・・・コンタクトホール（第１の開口部
）、１９ｂ、２４ｂ・・・ピアホール（第２の開口部）
、２１ａ、３７ａ・・・低濃度ドレイン領域層、２１ｂ
、３７ｂ・・・低濃度ソース領域層、２２ａ、２２ｂ・
・・サイドウオール、２３ａ、４０ａ・・・高濃度ドレ
イン領域層、２０ｂ、２５ｂ・・・ソース電極（第２の
ソース電極）、３１．３１ａ・・・第１の眉間絶縁膜、
３３．４１・・・ポリシリコンＲ（第３のソース電極）
３４・・・第２の層間絶縁膜、 ３４ａ、４２ａ・・・コンタクトホール（第３の開口部
）、３４ｂ、４２ｂ・・・ピアホール（第４の開口部）
、３５ｂ、４３ｂ・・・ソース電極（第４のソース電極
）、４０ｂ・・・高濃度ソース領域層、 ４４．４５川ブ一トストラツプ回路部、４６．４７・・
・ドレイン領域層。

Claims (3)

【特許請求の範囲】
1. （１）半導体基板上のゲート絶縁膜の上のゲート電極と
   、前記ゲート電極を被覆する絶縁膜と、前記ゲート電極
   の両側の半導体基板に形成されたドレイン領域層及びソ
   ース領域層と、前記ドレイン領域層及びソース領域層と
   接続する前記ドレイン電極及びソース電極とを有し、 前記絶縁膜は第１の膜厚を有する第１の領域と第２の膜
   厚を有する第２の領域とに区分して形成され、前記ドレ
   イン電極は前記第１の領域の絶縁膜を介して設けられ、
   前記ソース電極は前記ゲート電極上に延在し、かつ前記
   第２の領域の絶縁膜を介して設けられ、前記ゲート電極
   ／ソース電極間の容量が前記ゲート電極／ドレイン電極
   間の容量よりも大きくなるように前記第２の膜厚が前記
   第１の膜厚よりも薄くなっていることを特徴とする半導
   体装置。
2. （２）半導体基板上にゲート絶縁膜とゲート電極とを順
   次形成する工程と、 前記ゲート電極を被覆して第１の絶縁膜を形成するとと
   もに、前記ゲート電極の両側の半導体基板にドレイン領
   域層及びソース領域層を形成する工程と、 前記ゲート電極上に延在し、かつ前記第１の絶縁膜を介
   して第１のソース電極を形成する工程と、前記第１のソ
   ース電極及び第１の絶縁膜を被覆して第２の絶縁膜を形
   成する工程と、 前記ドレイン領域層上の絶縁膜に第１の開口部を形成す
   るとともに、第１のソース電極上の絶縁膜に第２の開口
   部を形成する工程と、 前記第１の開口部を介してドレイン領域層と接続するド
   レイン電極を形成するとともに、第２の開口部を介して
   第１のソース電極と接続する第２のソース電極を形成す
   る工程とを有する半導体装置の製造方法。
3. （３）半導体基板上にゲート絶縁膜及びゲート電極を順
   次形成する工程と、 前記ゲート電極の両側の半導体基板にドレイン領域層及
   びソース領域層を形成する工程と、前記ドレイン領域層
   側のゲート電極を被覆して第３の絶縁膜を形成するとと
   もに、前記ソース領域層側のゲート電極を被覆して第３
   の絶縁膜の膜厚よりも薄い膜厚を有する第４の絶縁膜を
   形成する工程と、 前記ゲート電極上の前記第４の絶縁膜を被覆し、かつ端
   部が第３の絶縁膜上に延在するように、前記ソース領域
   層と接続する第３のソース電極を形成する工程と、 前記第３のソース電極を被覆して第５の絶縁膜を形成す
   る工程と、 前記ドレイン領域層上の絶縁膜をパターニングして第３
   の開口部を形成するとともに、前記第３のソース電極上
   の絶縁膜をパターニングして第４の開口部を形成する工
   程と、 前記第３の開口部を介してドレイン領域層と接続するド
   レイン電極を形成するとともに、前記第４の開口部を介
   して第３のソース電極と接続する第４のソース電極を形
   成する工程とを有する半導体装置の製造方法。