JPH07161990A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH07161990A JPH07161990A JP31597993A JP31597993A JPH07161990A JP H07161990 A JPH07161990 A JP H07161990A JP 31597993 A JP31597993 A JP 31597993A JP 31597993 A JP31597993 A JP 31597993A JP H07161990 A JPH07161990 A JP H07161990A
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- JP
- Japan
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- concentration
- drain
- transistor
- source
- semiconductor device
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Abstract
(57)【要約】
【目的】 ＬＤＤ構造を有する半導体装置の静電気耐量
を向上させた半導体装置を提供すること。 【構成】 ＬＤＤ構造のＭＯＳトランジスタを有する半
導体装置の静電気保護用ＭＯＳトランジスタにおいて、
ドレインの拡散層全領域の濃度をソ−スの拡散層濃度よ
りも高くした構造(図１のＮ型高濃度ドレイン５及びＮ
型低濃度ソ−ス９参照)の半導体装置。 【効果】 ドレイン濃度をソ−ス濃度より高くすること
で、スナップバックを起き易くすると共にスナップバッ
ク後の電流を抑制することができ、静電気耐量を向上さ
せることができる。
を向上させた半導体装置を提供すること。 【構成】 ＬＤＤ構造のＭＯＳトランジスタを有する半
導体装置の静電気保護用ＭＯＳトランジスタにおいて、
ドレインの拡散層全領域の濃度をソ−スの拡散層濃度よ
りも高くした構造(図１のＮ型高濃度ドレイン５及びＮ
型低濃度ソ−ス９参照)の半導体装置。 【効果】 ドレイン濃度をソ−ス濃度より高くすること
で、スナップバックを起き易くすると共にスナップバッ
ク後の電流を抑制することができ、静電気耐量を向上さ
せることができる。
Description
【０００１】
【産業上の利用分野】本発明は、ＬＤＤ(Lightly Doped
Drain)構造のＭＯＳ(Metal Oxide Semiconductor)トラ
ンジスタを有する半導体装置に関し、特に静電気耐量を
向上した半導体装置に関する。
Drain)構造のＭＯＳ(Metal Oxide Semiconductor)トラ
ンジスタを有する半導体装置に関し、特に静電気耐量を
向上した半導体装置に関する。
【０００２】
【従来の技術】半導体装置の静電気保護のため、通常Ｍ
ＯＳトランジスタを使用し、このＭＯＳトランジスタの
スナップバック特性を利用して静電気保護を行ってい
る。
ＯＳトランジスタを使用し、このＭＯＳトランジスタの
スナップバック特性を利用して静電気保護を行ってい
る。
【０００３】ところで、ＬＤＤ構造のＭＯＳトランジス
タの場合、このスナップバックが起きにくいため(後記
図６参照)、ＬＤＤ構造の半導体装置では静電気耐量が
下がってしまう。この対策の一方法(従来の対策法１)と
しては、静電気保護用トランジスタのソ−ス、ドレイン
の各濃度を通常のＬＤＤ濃度より高くし、スナップバッ
クが起きやすいようにして(後記図５参照)、静電気耐量
の低下を防止する方法が知られている。
タの場合、このスナップバックが起きにくいため(後記
図６参照)、ＬＤＤ構造の半導体装置では静電気耐量が
下がってしまう。この対策の一方法(従来の対策法１)と
しては、静電気保護用トランジスタのソ−ス、ドレイン
の各濃度を通常のＬＤＤ濃度より高くし、スナップバッ
クが起きやすいようにして(後記図５参照)、静電気耐量
の低下を防止する方法が知られている。
【０００４】図２は、上記従来の対策法１による静電気
保護用トランジスタの断面図であって、このトランジス
タは、Ｎ型高濃度ドレイン５及びＮ型高濃度ソ−ス７と
し、これによりスナップバックが起きやすいようにして
静電気耐量の低下を防止している。なお、図２におい
て、１はパッシベ−ション、２は配線、３は酸化膜、４
はゲ−トポリシリ、６はＰ型拡散層、８はＰ型基板であ
る。
保護用トランジスタの断面図であって、このトランジス
タは、Ｎ型高濃度ドレイン５及びＮ型高濃度ソ−ス７と
し、これによりスナップバックが起きやすいようにして
静電気耐量の低下を防止している。なお、図２におい
て、１はパッシベ−ション、２は配線、３は酸化膜、４
はゲ−トポリシリ、６はＰ型拡散層、８はＰ型基板であ
る。
【０００５】もう１つの対策(従来の対策法２)として
は、トランジスタのドレイン近傍の拡散層(ゲ−ト近傍
のドレイン拡散層)の濃度のみをソ−スより高くして静
電気耐量が低下するのを防ぐ方法である。このトランジ
スタを図３に基づいて説明すると、これは、ドレイン拡
散層をＮ型高濃度ドレイン５及びＮ型低濃度ドレイン１
０とし、このようにゲ−ト近傍のみをＮ型高濃度ドレイ
ン５とした構造のものである。なお、図３において、１
０以外の１〜８は、前記した図２と同一であるので、そ
の説明を省略する。
は、トランジスタのドレイン近傍の拡散層(ゲ−ト近傍
のドレイン拡散層)の濃度のみをソ−スより高くして静
電気耐量が低下するのを防ぐ方法である。このトランジ
スタを図３に基づいて説明すると、これは、ドレイン拡
散層をＮ型高濃度ドレイン５及びＮ型低濃度ドレイン１
０とし、このようにゲ−ト近傍のみをＮ型高濃度ドレイ
ン５とした構造のものである。なお、図３において、１
０以外の１〜８は、前記した図２と同一であるので、そ
の説明を省略する。
【０００６】
【発明が解決しようとする課題】前記した従来の対策法
１のＭＯＳトランジスタの場合のスナップバック特性を
図５に示し、また、比較のため、通常のＬＤＤ構造のト
ランジスタの場合のスナップバック特性を図６に示す。
１のＭＯＳトランジスタの場合のスナップバック特性を
図５に示し、また、比較のため、通常のＬＤＤ構造のト
ランジスタの場合のスナップバック特性を図６に示す。
【０００７】従来の対策法１のＭＯＳトランジスタの場
合、スナップバックは起きやすくなるが(図５参照)、一
方、スナップバックが起きた後の抵抗が低くなるため、
スナップバック電流が大きくなり、場合によっては静電
気耐量低下の防止効果がなくなってしまうという問題点
を有している。
合、スナップバックは起きやすくなるが(図５参照)、一
方、スナップバックが起きた後の抵抗が低くなるため、
スナップバック電流が大きくなり、場合によっては静電
気耐量低下の防止効果がなくなってしまうという問題点
を有している。
【０００８】また、前記した従来の対策法２の場合、ス
ナップバック後の電流を押えることは出来るが、ドレイ
ン近傍の濃度のみを高くしているので、この部分に電流
が集中する。このため、この部分で局部的に発熱し、前
記した従来の対策法１と同様、静電気耐量低下の防止効
果がなくなってしまうという問題点を有している。
ナップバック後の電流を押えることは出来るが、ドレイ
ン近傍の濃度のみを高くしているので、この部分に電流
が集中する。このため、この部分で局部的に発熱し、前
記した従来の対策法１と同様、静電気耐量低下の防止効
果がなくなってしまうという問題点を有している。
【０００９】本発明は、前記問題点に鑑み成されたもの
であって、その目的は、上記従来の対策法１、２の問題
点を解消し、静電気耐量を向上させた半導体装置を提供
することにある。
であって、その目的は、上記従来の対策法１、２の問題
点を解消し、静電気耐量を向上させた半導体装置を提供
することにある。
【００１０】
【課題を解決するための手段】本発明は、ドレインの拡
散層全領域の濃度のみを高くし、ソ−スの拡散層の濃度
を通常通りとすること、つまり、ドレインの拡散層の全
領域の濃度をソ−スの拡散層の濃度より高くすることを
特徴とし、これにより前記目的とする半導体装置を提供
するものである。
散層全領域の濃度のみを高くし、ソ−スの拡散層の濃度
を通常通りとすること、つまり、ドレインの拡散層の全
領域の濃度をソ−スの拡散層の濃度より高くすることを
特徴とし、これにより前記目的とする半導体装置を提供
するものである。
【００１１】即ち、本発明は、「ＬＤＤ構造のＭＯＳト
ランジスタを有する半導体装置の静電気保護用ＭＯＳト
ランジスタにおいて、ドレインの拡散層の全領域の濃度
をソ−スの拡散層の濃度より高くしてなることを特徴と
する半導体装置。」を要旨とする。
ランジスタを有する半導体装置の静電気保護用ＭＯＳト
ランジスタにおいて、ドレインの拡散層の全領域の濃度
をソ−スの拡散層の濃度より高くしてなることを特徴と
する半導体装置。」を要旨とする。
【００１２】
【実施例】以下、本発明を図１に基づいて説明する。図
１は、本発明の一実施例を示すトランジスタの断面図で
あり、１はパッシベ−ション、２は配線、３は酸化膜、
４はゲ−トポリシリ、５はＮ型高濃度ドレイン、６はＰ
型拡散層、８はＰ型基板、９はＮ型低濃度ソ−スであ
る。
１は、本発明の一実施例を示すトランジスタの断面図で
あり、１はパッシベ−ション、２は配線、３は酸化膜、
４はゲ−トポリシリ、５はＮ型高濃度ドレイン、６はＰ
型拡散層、８はＰ型基板、９はＮ型低濃度ソ−スであ
る。
【００１３】本実施例のトランジスタは、図１に示すよ
うに、ドレインの拡散層全領域の濃度をソ−スの拡散層
濃度よりも高くした構造よりなり(図１のＮ型高濃度ド
レイン５及びＮ型低濃度ソ−ス９参照)、図４に示すス
ナップバック特性を有するものである。
うに、ドレインの拡散層全領域の濃度をソ−スの拡散層
濃度よりも高くした構造よりなり(図１のＮ型高濃度ド
レイン５及びＮ型低濃度ソ−ス９参照)、図４に示すス
ナップバック特性を有するものである。
【００１４】この構造のトランジスタは、まず、通常濃
度のソ−ス、ドレインを有するＬＤＤ構造のトランジス
タを作製し、続いてソ−ス側をマスクしてドレイン側に
のみ高濃度のイオン注入を行うことにより製造すること
ができる。本実施例によれば、図４に示すスナップバッ
ク特性を有し、目的とする静電気耐量を向上させた半導
体装置を提供することができる。
度のソ−ス、ドレインを有するＬＤＤ構造のトランジス
タを作製し、続いてソ−ス側をマスクしてドレイン側に
のみ高濃度のイオン注入を行うことにより製造すること
ができる。本実施例によれば、図４に示すスナップバッ
ク特性を有し、目的とする静電気耐量を向上させた半導
体装置を提供することができる。
【００１５】
【発明の効果】本発明の半導体装置は、以上詳記したと
おり、ソ−ス側に比べてドレイン側の拡散濃度を高くし
たので、前記した従来の対策法１によるＭＯＳトランジ
スタの場合と同様、スナップバックは起きやすく、かつ
ソ−スの拡散層濃度を従来の上記トランジスタより低く
なっているので、スナップバック後の抵抗は従来の上記
トランジスタより高く、そのため、スナップバック後の
電流を抑えることができ、静電気耐量を従来のものより
上げることができる。
おり、ソ−ス側に比べてドレイン側の拡散濃度を高くし
たので、前記した従来の対策法１によるＭＯＳトランジ
スタの場合と同様、スナップバックは起きやすく、かつ
ソ−スの拡散層濃度を従来の上記トランジスタより低く
なっているので、スナップバック後の抵抗は従来の上記
トランジスタより高く、そのため、スナップバック後の
電流を抑えることができ、静電気耐量を従来のものより
上げることができる。
【００１６】また、本発明は、従来の前記した対策法２
によるＭＯＳトランジスタに比べて、全ドレインの拡散
濃度を高くしているので、局部的な発熱を防止すること
ができる。このように本発明によれば、ドレイン濃度を
ソ−ス濃度より高くすることで、スナップバックを起き
易くすると共にスナップバック後の電流を抑制すること
ができ、静電気耐量を向上させた半導体装置を提供する
ことができる。
によるＭＯＳトランジスタに比べて、全ドレインの拡散
濃度を高くしているので、局部的な発熱を防止すること
ができる。このように本発明によれば、ドレイン濃度を
ソ−ス濃度より高くすることで、スナップバックを起き
易くすると共にスナップバック後の電流を抑制すること
ができ、静電気耐量を向上させた半導体装置を提供する
ことができる。
【図１】本発明の一実施例であるトランジスタの断面
図。
図。
【図２】従来の対策法１によるトランジスタの断面図。
【図３】従来の対策法２によるトランジスタの断面図。
【図４】本発明の実施例のトランジスタのスナップバッ
ク特性を示す図。
ク特性を示す図。
【図５】ソ−ス・ドレインの濃度を高くした場合のトラ
ンジスタのスナップバック特性を示す図。
ンジスタのスナップバック特性を示す図。
【図６】通常のトランジスタのスナップバック特性を示
す図。
す図。
１ パッシベ−ション ２ 配線 ３ 酸化膜 ４ ゲ−トポリシリ ５ Ｎ型高濃度ドレイン ６ Ｐ型拡散層 ７ Ｎ型高濃度ソ−ス ８ Ｐ型基板 ９ Ｎ型低濃度ソ−ス １０ Ｎ型低濃度ドレイン
【手続補正書】
【提出日】平成７年２月２１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
Claims (1)
- 【請求項１】 ＬＤＤ構造のＭＯＳトランジスタを有す
る半導体装置の静電気保護用ＭＯＳトランジスタにおい
て、ドレインの拡散層の全領域の濃度をソ−スの拡散層
の濃度より高くしてなることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31597993A JPH07161990A (ja) | 1993-11-22 | 1993-11-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31597993A JPH07161990A (ja) | 1993-11-22 | 1993-11-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07161990A true JPH07161990A (ja) | 1995-06-23 |
Family
ID=18071886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31597993A Pending JPH07161990A (ja) | 1993-11-22 | 1993-11-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07161990A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6191454B1 (en) | 1996-12-11 | 2001-02-20 | Nec Corporation | Protective resistance element for a semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62213163A (ja) * | 1986-03-14 | 1987-09-19 | Hitachi Ltd | 半導体装置 |
| JPH04124835A (ja) * | 1990-09-14 | 1992-04-24 | Fujitsu Ltd | 半導体装置及びその製造方法 |
-
1993
- 1993-11-22 JP JP31597993A patent/JPH07161990A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62213163A (ja) * | 1986-03-14 | 1987-09-19 | Hitachi Ltd | 半導体装置 |
| JPH04124835A (ja) * | 1990-09-14 | 1992-04-24 | Fujitsu Ltd | 半導体装置及びその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6191454B1 (en) | 1996-12-11 | 2001-02-20 | Nec Corporation | Protective resistance element for a semiconductor device |
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