JPH07202196A - 静電放電消去回路のトランジスターおよびその製造方法 - Google Patents

静電放電消去回路のトランジスターおよびその製造方法

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JPH07202196A JP6253096A JP25309694A JPH07202196A JP H07202196 A JPH07202196 A JP H07202196A JP 6253096 A JP6253096 A JP 6253096A JP 25309694 A JP25309694 A JP 25309694A JP H07202196 A JPH07202196 A JP H07202196A
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Abstract

(57)【要約】 【構成】 本発明は、回路に高電圧または過電流が加え
られた場合に電流または電圧を中途で消耗させて回路を
保護する役割を果たす静電放電（ElectrostaticDischar
ge; ＥＳＤ）消去回路に関し、特に埋込層４３が小さ
い空乏層の拡張でも容易にソース電極４６’またはドレ
イン電極４６と連結されるようソース電極４６’または
ドレイン電極４６のうちいずれか１つと近接して非対称
的に形成された構造の静電放電消去回路のトランジスタ
ーを形成して、電流束を分散させる。 【効果】 瞬間的なＥＳＤ衝撃の消去が可能になり、高
電流束の集中による熱の発生を減少させて、ＥＳＤ衝撃
に対する抵抗特性を向上させる効果を得ることができ
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、回路に高電圧または過
電流が加えられた場合に電流または電圧を中途で消耗さ
せて回路を保護する役割を果たす静電放電（Ｅｌｅｃｔ
ｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ；以下ＥＳＤと
略称する）消去回路に関し、特に、高濃度でドーピング
された埋込層を有する非対称電荷結合（Ａｓｙｍｍｅｔ
ｒｉｃＣｈａｒｇｅ Ｃｏｕｐｌｅｄ）ＭＯＳ厚膜トラ
ンジスターにより構成され、ＥＳＤ消去回路の特性を改
善してＥＳＤ衝撃に対する抵抗特性を向上させた静電放
電消去回路のトランジスターおよびその製造方法に関す
る。
【０００２】
【従来の技術】素子が高集積化される程、低濃度でドー
ピングされたドレイン（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ；ＬＤＤと略称する）構造、浅い接合（Ｓｈ
ａｌｌｏｗ Ｊｕｎｃｔｉｏｎ）、チタニウムシリサイ
ド（ＴｉＳｉ2 ）等の使用によりＥＳＤ衝撃に対する抵
抗特性が低下するので、次世代素子の製造のためにはＥ
ＳＤ衝撃に対する消去特性の向上が切実に要求される。
【０００３】上記要求に対応して、外部のＥＳＤ衝撃か
ら内部回路を保護するために、消去回路が内蔵され、広
く用いられている一般的な静電放電消去回路の回路図
が、添付した図１に示されている。これを概略的に説明
すると、次の通りである。
【０００４】図１において、第１トランジスター１００
は厚膜トランジスターであって、ポジティブＥＳＤ衝撃
が入力に加えられる場合、ターンオン（ｔｕｒｎ ｏ
ｎ）されてＥＳＤ衝撃が内部回路に損傷を与えずに抜け
出る迂回路を提供し、略１５ボルト以上の閾電圧（ｔｈ
ｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）値を有し、第２トラ
ンジスター２００は薄膜トランジスターであって、ネガ
ティブＥＳＤ衝撃を消去する迂回路の役割を担当する。
【０００５】本発明は、上記の一般的なＥＳＤ回路図に
おいて、厚膜トランジスターである第１トランジスター
の製造技術およびその応用に関連する技術であり、従来
の方法には次の代表的な２つがある。
【０００６】まず、図２に示す伝統的な厚膜トランジス
ター１００は、ドレイン電極２４とゲート電極２８とが
共通に連結されているため、外部からポジティブＥＳＤ
衝撃が加えられるとき、ゲート電極２８の下のＰ型基板
２１にＮ型チャネルが形成されて、ＥＳＤ衝撃を消去す
る迂回路の役割を担当するようになる。このとき、厚膜
トランジスターは、反転モード（ｉｎｖｅｒｓｉｏｎ
ｍｏｄｅ）で動作するようになって、Ｎ型チャネルがＰ
型基板表面に形成され、最大チャネル幅は制限されるよ
うになる。
【０００７】したがって、上記従来技術では、電子の流
れは単に反転されたチャネルを通じてのみなされるの
で、チャネルを通じて抜ける最大電流が制限されるとい
う問題点がある。すなわち、ＥＳＤ衝撃により、ＥＳＤ
消去回路自体が破壊されたり、内部回路が損傷されるの
で、ＥＳＤ消去回路としての役割を果たすことができな
くなる。
【０００８】特に、高集積半導体素子の製造に際し、金
属−基板間の接触抵抗を低めるために、チタニウムシリ
サイド（ＴｉＳｉ2 ）等の金属を用いる場合、ＥＳＤ衝
撃に対する抵抗特性は一層低下するという問題点があっ
た。
【０００９】次に、図３に示すサイリスター（ｔｈｙｒ
ｉｓｔｏｒ）は、上記従来の伝統的な厚膜トランジスタ
ーの問題点を克服するために導入された方法であって、
次のような特性を有する。
【００１０】サイリスターはＰＮＰＮ構造のサイリスタ
ーの速いバイポーラー（ｂｉｐｏｌａｒ）特性を利用す
るもので，ＥＳＤ衝撃に対する抵抗特性は優れている
が、サイリスターを製造するためには複雑な工程段階が
追加的に必要である。
【００１１】したがって、実際に大量生産される半導体
素子の製造工程においては、サイリスターを採用する消
去回路は用いられていない。上記図２および図３におい
て未説明の符号２２，３２はゲート酸化膜、２３，２
５，３３，３５は絶縁膜、３４はソース／ドレイン、３
６はウエル、３８はゲートをそれぞれ示す。
【００１２】上記のような従来技術の問題点を解決する
ために案出した本発明は、ＥＳＤ衝撃に対する抵抗特性
を向上させる静電放電消去回路のトランジスターおよび
その製造方法を提供するにその目的がある。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、静電放電（ｅｌｅｃｔｒｏｓｔａｔｉｃ
ｄｉｓｃｈａｒｇｅ； ＥＳＤ）消去回路のトランジ
スターにおいて、ソース／ドレイン間に形成されるチャ
ネル領域下部の半導体基板の所定領域に不純物が高濃度
でドーピングされた埋込層が形成され、上記埋込層は、
小さい空乏層の拡張でも容易にソースまたはドレインと
連結されるようソースまたはドレインのうち、いずれか
１つと近接して非対称的に形成された構造をなすことを
特徴とする。上記埋込層は、ソースと近接して形成され
てもよい。
【００１４】さらに、本発明は、静電放電消去回路のト
ランジスターの製造方法において、半導体基板の所定部
位に不純物を注入して、ソースまたはドレインのうち、
いずれか１つと近接するよう非対称的に埋込層を形成す
る段階と、ゲート酸化膜およびゲート電極を順次に形成
し、全体構造の上部に絶縁膜を形成した後、上記絶縁膜
を選択的にエッチングして、ソースおよびドレイン領域
の半導体基板を露出させる段階と、露出された半導体基
板に不純物を注入してソースおよびドレインを形成する
段階と、全体構造の上部に伝導膜を形成してドレインと
ゲートを接続させる段階とを含むことを特徴とする。
【００１５】上記埋込層を形成する段階は、半導体基板
にフォトレジストを塗布した後、上記フォトレジストを
選択エッチングして半導体基板を露出させる段階と、露
出された上記半導体基板部位に不純物を高濃度でイオン
注入する段階とを含むことが好ましい。
【００１６】上記注入する不純物はＮ型であってもよ
い。また、上記埋込層は、ソースと近接して形成されて
もよい。さらに、上記埋込層は、Ｎ型不純物が高濃度で
ドーピングされて形成されてもよい。
【００１７】
【作用】本発明に係る静電放電消去回路のトランジスタ
ーおよびその製造方法によれば、電流の通路が２つに分
岐されるので、より容易にＥＳＤ衝撃を消去でき、電流
束の分散により熱も小さくなって、熱による素子の破壊
を防止することができる。このとき、埋込層はソースま
たはドレイン側に偏って非対称的に形成されるので、ド
レインまたはソース側に低い電圧が印加される正常な素
子動作時には埋込層を通じた電流が完全に遮断される。
それにより、正常な素子動作時に静電放電消去回路のト
ランジスターが具備しなければならないオフ特性を充分
に満足させることになる。
【００１８】
【実施例】以下添付した図４ないし図５を参照して本発
明を詳述する。本発明は、ＥＳＤ衝撃に対する抵抗特性
を改善するために、高濃度でドーピングされた埋込層を
有する非対称電荷結合ＭＯＳ厚膜ドレンジスターを具現
する技術である。
【００１９】図４は本発明に係る厚膜トランジスターの
構造および電子の流れを示す概念図である。図示の通
り、半導体基板４１に高濃度でドーピングされた埋込層
４３が形成されるが、ソース電極４６’側に偏って非対
称的に形成された構造である。厚膜トランジスターのソ
ース電極４６’は埋込層４３と近接して形成されるの
で、小さい空乏層の拡張でも容易に埋込層４３と連結さ
れる。このとき、外部からドレイン電極４６に高電圧の
ＥＳＤ衝撃が加えられると、ドレイン電極をなす高濃度
Ｎ型接合で空乏層が急激に拡大されながら、高濃度Ｎ型
埋込層４３と接するようになって、電子は矢印方向、す
なわちソース電極４６’から埋込層４３、埋込層４３か
らドレイン電極４６へ流れるようになる。
【００２０】したがって、高濃度でドーピングされた埋
込層を有する非対称電荷結合厚膜ＭＯＳトランジスター
においては、電流の通路が２つに分岐されるので、より
容易にＥＳＤ衝撃を消去でき、電流束（ｆｌｕｘ）の分
散により熱も小さくなって、熱による素子の破壊を防止
することができる。このとき、埋込層４３はソース電極
４６’側に偏って非対称的に形成されるので、ドレイン
電極４６側に低い電圧が印加される正常な素子動作時に
は埋込層４３を通じた電流が確実に遮断される。それに
より、正常な素子動作時にＥＳＤ消去回路の厚膜トラン
ジスターが具備しなければならないオフ（ＯＦＦ）特性
を充分に満足させるようになる。
【００２１】図５ないし図８は、上記図４に示す通りの
本発明に係る構造のトランジスターを具現する一実施例
であり、埋込層を有するＮ型ＭＯＳトランジスターを製
造する工程断面図であって、段階別に詳述すると次の通
りである。
【００２２】まず、図５は、本発明の主要旨である高濃
度でドーピングされた埋込層を形成する工程を示し、Ｐ
型半導体基板５１にフォトレジスト５２を塗布した後、
マスク工程を進めて、上記フォトレジスト５２の所定部
位をエッチング（蝕刻）して半導体基板を露出させた
後、露出された半導体基板部位にＮ型不純物を高濃度で
イオン注入して、埋込層５３をソース電極に近接して非
対称的に形成した状態の断面図である。非対称的に形成
された埋込層５３は、ドレイン電極側に低い電圧が印加
される正常な素子動作時には埋込層５３を通じた電流を
遮断するようになる。
【００２３】図６は、上記フォトレジスト５２を除去
し、ゲート酸化膜５４およびゲート電極５８を順次に形
成し、全体構造の上部に酸化膜５５を形成した後、マス
ク工程を進めて、ソース電極およびドレイン電極を形成
するために半導体基板５１を所定部位露出させた状態の
断面図である。
【００２４】図７は、高濃度でＮ型不純物を上記段階で
形成された電極領域にイオン注入してソース電極５６’
およびドレイン電極５６を形成した状態の断面図であ
る。図８は、全体構造の上部に金属膜５７を蒸着した
後、マスク工程を進めて、ドレイン電極５６’とゲート
電極５８を接続させて厚膜トランジスター１００を完成
した状態の断面図である。
【００２５】
【発明の効果】上記のように本発明によれば、従来の技
術における問題点である外部ＥＳＤ衝撃時に瞬間的なＥ
ＳＤ衝撃を消去させることができない点および衝撃消去
時に高電流束により発生する熱による素子の破壊が起こ
る点を克服するために、高濃度でドーピングされた埋込
層を有する非対称電荷結合ＭＯＳトランジスターを具現
して、電流束を分散させることにより、瞬間的なＥＳＤ
衝撃の消去を可能ならしめ、高電流束の集中による熱の
発生を減少させて、ＥＳＤ衝撃に対する抵抗特性を向上
させる効果を得ることができる。
【図面の簡単な説明】
【図１】一般的な静電放電消去回路の構成図である。
【図２】従来方法に係る静電放電消去回路の厚膜トラン
ジスターの断面図である。
【図３】従来のサイリスターを利用した静電放電消去回
路の厚膜トランジスターの断面図である。
【図４】本発明に係る静電放電消去回路の厚膜トランジ
スターの構造および動作状態を示す断面図である。
【図５】本発明の一実施例に係るトランジスターの製造
工程断面図である。
【図６】本発明の一実施例に係るトランジスターの製造
工程断面図である。
【図７】本発明の一実施例に係るトランジスターの製造
工程断面図である。
【図８】本発明の一実施例に係るトランジスターの製造
工程断面図である。
【符号の説明】
４３，５３ 埋込層 ４６，５６ ドレイン電極 ４６’，５６’ ソース電極 ４８，５８ ゲート電極 １００，２００ トランジスター
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 27/06 Ｈ０１Ｌ 27/04 Ｈ 9170−4Ｍ 27/06 ３１１ Ｃ (72)発明者 オ セ ジュン 大韓民国 467−860，キユンキド，イチヨ ンクン，ブバリウブ，アミリ，サン 136 −１ ヒュンダイ・エレクトロニクス・イ ンダストリーズ・カンパニー・リミテッド バンドチョヨングソナイ (72)発明者 ヨ テ ジョン 大韓民国 467−860，キユンキド，イチヨ ンクン，ブバリウブ，アミリ，サン 136 −１ ヒュンダイ・エレクトロニクス・イ ンダストリーズ・カンパニー・リミテッド バンドチョヨングソナイ (72)発明者 コ ゼ オン 大韓民国 467−860，キユンキド，イチヨ ンクン，ブバリウブ，アミリ，サン 136 −１ ヒュンダイ・エレクトロニクス・イ ンダストリーズ・カンパニー・リミテッド バンドチョヨングソナイ (72)発明者 ク ヨン モ 大韓民国 467−860，キユンキド，イチヨ ンクン，ブバリウブ，アミリ，サン 136 −１ ヒュンダイ・エレクトロニクス・イ ンダストリーズ・カンパニー・リミテッド バンドチョヨングソナイ

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 ソース／ドレイン間に形成されるチャネ
    ル領域の下部の半導体基板の所定領域に不純物が高濃度
    でドーピングされた埋込層が形成され、上記埋込層は、
    小さい空乏層の拡張でも容易にソースまたはドレインと
    連結されるようソースまたはドレインのうちいずれか１
    つと近接して非対称的に形成された構造をなすことを特
    徴とする静電放電消去回路のトランジスター。
  2. 【請求項２】 上記埋込層は、ソースと近接して形成さ
    れることを特徴とする請求項１記載の静電放電消去回路
    のトランジスター。
  3. 【請求項３】 半導体基板の所定部位に不純物を注入し
    て、ソースまたはドレインのうちいずれか１つと近接す
    るよう非対称的に埋込層を形成する段階と、 ゲート酸化膜およびゲート電極を順次に形成し、全体構
    造の上部に絶縁膜を形成した後、上記絶縁膜を選択的に
    エッチングして、ソースおよびドレイン領域の半導体基
    板を露出させる段階と、 露出された半導体基板に不純物を注入してソースおよび
    ドレインを形成する段階と、 全体構造の上部に伝導膜を形成してドレインとゲートを
    接続させる段階とを含むことを特徴とする静電放電消去
    回路のトランジスターの製造方法。
  4. 【請求項４】 上記埋込層を形成する段階は、 半導体基板にフォトレジストを塗布した後、上記フォト
    レジストを選択エッチングして半導体基板を露出させる
    段階と、 露出された上記半導体基板部位に不純物を高濃度でイオ
    ン注入する段階とを含むことを特徴とする請求項３記載
    の静電放電消去回路のトランジスターの製造方法。
  5. 【請求項５】 上記注入される不純物は、Ｎ型であるこ
    とを特徴とする請求項４記載の静電放電消去回路のトラ
    ンジスターの製造方法。
  6. 【請求項６】 上記埋込層は、ソースと近接して形成さ
    れることを特徴とする請求項５記載の静電放電消去回路
    のトランジスターの製造方法。
  7. 【請求項７】 上記埋込層は、Ｎ型不純物が高濃度でド
    ーピングされて形成されることを特徴とする請求項６記
    載の静電放電消去回路のトランジスターの製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009041558A1 (ja) * 2007-09-28 2009-04-02 Sanyo Electric Co., Ltd. 静電気破壊保護素子、静電気破壊保護回路、半導体装置および半導体装置の製造方法
WO2023095468A1 (ja) * 2021-11-26 2023-06-01 ソニーセミコンダクタソリューションズ株式会社 高周波集積回路および電子機器

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0955496A (ja) * 1995-08-17 1997-02-25 Oki Electric Ind Co Ltd 高耐圧ｍｏｓトランジスタ及びその製造方法
JPH09129871A (ja) * 1995-10-31 1997-05-16 Nkk Corp Ｍｏｓトランジスタおよびその製造方法
KR100402672B1 (ko) * 1995-10-31 2004-06-04 텍사스 인스트루먼츠 인코포레이티드 CMOS/BiCMOS기술에서ESD방지를위한집적화된횡형구조
KR100211539B1 (ko) * 1995-12-29 1999-08-02 김영환 반도체소자의 정전기방전 보호장치 및 그 제조방법
KR100498587B1 (ko) * 1997-06-30 2005-09-15 주식회사 하이닉스반도체 반도체소자의필드트랜지스터형성방법
US6355508B1 (en) 1998-09-02 2002-03-12 Micron Technology, Inc. Method for forming electrostatic discharge protection device having a graded junction
KR100332472B1 (ko) * 1998-10-28 2002-09-05 주식회사 하이닉스반도체 정전기보호회로를구비한반도체장치의제조방법
US6051456A (en) * 1998-12-21 2000-04-18 Motorola, Inc. Semiconductor component and method of manufacture
US6063672A (en) * 1999-02-05 2000-05-16 Lsi Logic Corporation NMOS electrostatic discharge protection device and method for CMOS integrated circuit
US6777784B1 (en) * 2000-10-17 2004-08-17 National Semiconductor Corporation Bipolar transistor-based electrostatic discharge (ESD) protection structure with a heat sink
US6552879B2 (en) 2001-01-23 2003-04-22 International Business Machines Corporation Variable voltage threshold ESD protection
US6717219B1 (en) * 2002-04-12 2004-04-06 National Semiconductor Corporation High holding voltage ESD protection structure for BiCMOS technology
US6873017B2 (en) * 2003-05-14 2005-03-29 Fairchild Semiconductor Corporation ESD protection for semiconductor products
US7723823B2 (en) * 2008-07-24 2010-05-25 Freescale Semiconductor, Inc. Buried asymmetric junction ESD protection device
US20240170531A1 (en) * 2022-11-17 2024-05-23 Globalfoundries U.S. Inc. Structure with buried doped region and methods to form same

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2611338C3 (de) * 1976-03-17 1979-03-29 Siemens Ag, 1000 Berlin Und 8000 Muenchen Feldeffekttransistor mit sehr kurzer Kanallange
US4128439A (en) * 1977-08-01 1978-12-05 International Business Machines Corporation Method for forming self-aligned field effect device by ion implantation and outdiffusion
JPS5673468A (en) * 1979-11-21 1981-06-18 Toshiba Corp Mos type semiconductor device
US4400711A (en) * 1981-03-31 1983-08-23 Rca Corporation Integrated circuit protection device
JPS5862067A (ja) * 1981-10-08 1983-04-13 Canon Electronics Inc ワイヤドツトヘツド
JPS58162067A (ja) * 1982-03-23 1983-09-26 Nec Corp 絶縁ゲ−ト型電界効果トランジスタの製造方法
JPS6050960A (ja) * 1983-08-30 1985-03-22 Toshiba Corp 半導体装置
US4605980A (en) * 1984-03-02 1986-08-12 Zilog, Inc. Integrated circuit high voltage protection
US4734752A (en) * 1985-09-27 1988-03-29 Advanced Micro Devices, Inc. Electrostatic discharge protection device for CMOS integrated circuit outputs
JPH0712060B2 (ja) * 1987-07-02 1995-02-08 日本電気株式会社 相補型ｍｏｓデバイスの入力保護装置
US5019888A (en) * 1987-07-23 1991-05-28 Texas Instruments Incorporated Circuit to improve electrostatic discharge protection
US4990976A (en) * 1987-11-24 1991-02-05 Nec Corporation Semiconductor device including a field effect transistor having a protective diode between source and drain thereof
US5162888A (en) * 1989-05-12 1992-11-10 Western Digital Corporation High DC breakdown voltage field effect transistor and integrated circuit
JPH0471275A (ja) * 1990-07-12 1992-03-05 Seiko Epson Corp 半導体装置
KR920007171A (ko) * 1990-09-05 1992-04-28 김광호 고신뢰성 반도체장치
DE4118441A1 (de) * 1991-06-05 1992-12-10 Siemens Ag Schaltungsanordnung zum schutz gegen ueberspannungen an eingaengen integrierter mos-schaltkreise
JPH0536909A (ja) * 1991-07-29 1993-02-12 Nec Corp 半導体集積回路
US5371395A (en) * 1992-05-06 1994-12-06 Xerox Corporation High voltage input pad protection circuitry
EP0598146A1 (en) * 1992-11-16 1994-05-25 ALCATEL BELL Naamloze Vennootschap Protection device against electrostatic discharges

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009041558A1 (ja) * 2007-09-28 2009-04-02 Sanyo Electric Co., Ltd. 静電気破壊保護素子、静電気破壊保護回路、半導体装置および半導体装置の製造方法
JP2009088139A (ja) * 2007-09-28 2009-04-23 Sanyo Electric Co Ltd 静電気破壊保護素子、静電気破壊保護回路、半導体装置および半導体装置の製造方法
US8674445B2 (en) 2007-09-28 2014-03-18 Semiconductor Components Industries, Llc Electrostatic discharge failure protective element, electrostatic discharge failure protective circuit, semiconductor device and semiconductor device manufacturing method
WO2023095468A1 (ja) * 2021-11-26 2023-06-01 ソニーセミコンダクタソリューションズ株式会社 高周波集積回路および電子機器

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