WO2023095468A1 - 高周波集積回路および電子機器 - Google Patents

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transistor
terminal
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integrated circuit
high frequency
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克彦 竹内
厚志 倉野内
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ソニーセミコンダクタソリューションズ株式会社
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    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate

Definitions

  • the present disclosure relates to high frequency integrated circuits and electronic devices.
  • a high-frequency integrated circuit has been proposed in which an enhancement-type field effect transistor having a gate connected to GND (ground) via a resistor is provided as a protective element.
  • High-frequency integrated circuits are required to prevent ESD damage.
  • a high-frequency integrated circuit includes a high-frequency circuit, a terminal electrically connected to the high-frequency circuit, a first transistor provided between the terminal and the reference potential line, and a terminal and the reference potential line. and a second transistor provided between.
  • the first transistor has a gate and drain electrically connected to the terminals, and a source electrically connected to the reference potential line.
  • the second transistor has a source electrically connected to the terminal and a gate and drain electrically connected to the reference potential line.
  • An electronic device includes a high-frequency circuit, a terminal electrically connected to the high-frequency circuit, a first transistor provided between the terminal and the reference potential line, and a terminal and the reference potential line. and a second transistor provided therebetween.
  • the first transistor has a gate and drain electrically connected to the terminals, and a source electrically connected to the reference potential line.
  • the second transistor has a source electrically connected to the terminal and a gate and drain electrically connected to the reference potential line.
  • FIG. 1 is a diagram showing a configuration example of a high frequency integrated circuit according to an embodiment of the present disclosure
  • FIG. 1 is a diagram showing a configuration example of a transistor of a high frequency integrated circuit according to an embodiment of the present disclosure
  • FIG. 1 is a diagram showing an example of electrical characteristics of a transistor of a high frequency integrated circuit according to an embodiment of the present disclosure
  • FIG. 3 is a diagram showing an example of electrical characteristics of parallel-connected transistors of a high-frequency integrated circuit according to an embodiment of the present disclosure
  • FIG. 5 is a diagram showing a configuration example of a high frequency integrated circuit according to Modification 1 of the present disclosure
  • FIG. 1 is a diagram showing a configuration example of a high frequency integrated circuit according to an embodiment of the present disclosure
  • FIG. 1 is a diagram showing a configuration example of a transistor of a high frequency integrated circuit according to an embodiment of the present disclosure
  • FIG. 1 is a diagram showing an example of electrical characteristics of a transistor of a high frequency integrated circuit according to an embodiment of
  • FIG. 5 is a diagram showing an example of electrical characteristics of a transistor of a high frequency integrated circuit according to Modification 1 of the present disclosure
  • FIG. 5 is a diagram showing an example of electrical characteristics of a transistor of a high frequency integrated circuit according to Modification 1 of the present disclosure
  • FIG. 10 is a diagram illustrating an example of electrical characteristics of parallel-connected transistors of a high-frequency integrated circuit according to Modification 1 of the present disclosure
  • FIG. 7 is a diagram showing another configuration example of the high-frequency integrated circuit according to Modification 1 of the present disclosure
  • It is a figure which shows an example of the ESD evaluation result of the high frequency integrated circuit based on the modification 1 of this indication.
  • FIG. 5 is a diagram showing an example of electrical characteristics of a transistor of a high frequency integrated circuit according to Modification 1 of the present disclosure
  • FIG. 10 is a diagram illustrating an example of electrical characteristics of parallel-connected transistors of a high-frequency integrated circuit according to Modification 1 of the present disclosure
  • FIG. 7 is a diagram showing another
  • FIG. 10 is a diagram illustrating a configuration example of a high frequency integrated circuit according to Modification 2 of the present disclosure
  • FIG. 11 is a diagram showing a configuration example of a high frequency integrated circuit according to Modification 3 of the present disclosure
  • FIG. 10 is a diagram illustrating another configuration example of a high-frequency integrated circuit according to Modification 3 of the present disclosure
  • 1 is a diagram illustrating a configuration example of a wireless communication device of the present disclosure
  • FIG. 1 is a diagram showing a configuration example of a high frequency integrated circuit according to an embodiment of the present disclosure.
  • the high frequency integrated circuit 1 includes a high frequency circuit 10, a terminal 20, and a protection circuit 30, as shown in FIG.
  • the high frequency integrated circuit 1 is a circuit that processes high frequency signals.
  • the high-frequency integrated circuit 1 is, for example, a communication device, and can be used in electronic equipment using frequency bands such as millimeter wave bands and microwave bands.
  • the high frequency circuit 10 is, for example, a power amplifier for RF signals, a filter, and the like. Note that the high frequency may be a high frequency in a band of several MHz to several hundred GHz or higher.
  • the high frequency integrated circuit 1 can input/output a high frequency signal such as a millimeter wave band.
  • the frequency of the high-frequency signal may be, for example, 100 MHz or higher, or 1 GHz or higher.
  • the frequency of the high-frequency signal may be, for example, 300 GHz or less, or 100 GHz or less.
  • the high frequency integrated circuit 1 is formed using GaN (gallium nitride), for example.
  • GaN has a wide bandgap and high breakdown field strength. Moreover, since GaN has a high melting point, GaN can be used as a high-frequency device material.
  • a terminal 20 of the high frequency integrated circuit 1 is electrically connected to the high frequency circuit 10 .
  • the terminal 20 is, for example, a signal terminal used for signal transmission with the outside.
  • the terminal 20 is an input/output terminal through which signals are input/output.
  • the terminal 20 may be an input terminal for inputting a signal from the outside of the high frequency integrated circuit 1 or may be an output terminal for outputting a signal to the outside of the high frequency integrated circuit 1 .
  • the protection circuit 30 is a circuit that protects the internal circuit of the high-frequency integrated circuit 1 to be protected (the high-frequency circuit 10 in FIG. 1).
  • the protection circuit 30 is electrically connected to the terminal 20 and protects the high frequency circuit 10 from abnormal current and voltage generated through the terminal 20 .
  • the protection circuit 30 includes two transistors connected by different connection methods, and suppresses surges due to static electricity charged in the human body or equipment from being applied to the high-frequency circuit 10 .
  • the protection circuit 30 can also be said to be an ESD (Electro-Static Discharge) protection element that protects the high-frequency circuit 10 .
  • ESD Electro-Static Discharge
  • the protection circuit 30 has a transistor M1 and a transistor M2.
  • the transistor M1 is provided between the terminal 20 and the reference potential line.
  • the reference potential line is a ground line.
  • the transistor M2 is also provided between the terminal 20 and the ground line, which is the reference potential line.
  • the transistor M1 and the transistor M2 are MIS transistors (MISFET) having gate, source, and drain terminals, respectively.
  • Each of the transistor M1 and the transistor M2 is a MIS (Metal Insulator Semiconductor) type field effect transistor (FET) and has an MIS type gate structure.
  • the transistors M1 and M2 are NMOS transistors. Further, in the present embodiment, each of the transistor M1 and the transistor M2 is an enhancement-type transistor. The threshold voltages of transistor M1 and transistor M2 are each higher than 0V. The transistor M1 and the transistor M2 can also be said to be normally-off transistors. The transistors M1 and M2 and elements used in the high-frequency circuit 10, such as FETs and passive elements of the RF amplifier for transmission, are formed on the same substrate.
  • the drain of transistor M1 is electrically connected to terminal 20, as shown in FIG. Also, the drain of the transistor M1 is electrically connected to the high frequency circuit 10 and the source of the transistor M2.
  • the gate of transistor M1 is electrically connected to the drain of transistor M1. That is, transistor M1 is diode-connected with its gate and drain connected together.
  • the source of transistor M1 is connected to the ground line. A ground potential of 0 V is applied to the source of the transistor M1.
  • the source of the transistor M2 is electrically connected to the terminal 20. Also, the source of the transistor M2 is electrically connected to the high frequency circuit 10 and the drain of the transistor M1. The drain of transistor M2 is connected to the ground line. The drain of the transistor M2 is supplied with 0 V, which is the ground potential. Also, the gate of the transistor M2 is electrically connected to the drain of the transistor M2. That is, transistor M2 is diode-connected with its gate and drain connected together.
  • the transistor M1 and the transistor M2 are connected in parallel with each other. As described above, the gate and drain of the transistor M1 are connected to the terminal 20 side, and the source of the transistor M1 is connected to the ground line side. The gate and drain of the transistor M2 are connected to the ground line side, and the source of the transistor M2 is connected to the terminal 20 side.
  • the transistor M1 is turned on (conducting state) or off (non-conducting state) depending on the potential difference between the gate connected to the terminal 20 and the source connected to the ground line. Also, the transistor M2 is turned on or off depending on the potential difference between the gate connected to the ground line and the source connected to the terminal 20 .
  • FIG. 2 is a diagram showing a configuration example of a transistor of a high frequency integrated circuit according to an embodiment of the present disclosure.
  • the transistor M1 and the transistor M2 used in the protection circuit 30 each have the structure shown in FIG. 2, for example.
  • the high frequency integrated circuit 1 is configured using a substrate 50 .
  • the high frequency circuit 10 and the protection circuit 30 of the high frequency integrated circuit 1 are formed on the substrate 50 .
  • the substrate 50 is made of Si (silicon), a III-V group compound semiconductor material, or the like.
  • the substrate 50 is composed of a Si substrate.
  • the substrate 50 may be a SiC substrate, a sapphire substrate, or the like.
  • the transistor of the high-frequency integrated circuit 1 has, for example, a channel layer 41, a barrier layer 42, electrodes 43a and 43b, a gate insulating film 45, and a gate electrode 46, as shown in FIG.
  • the channel layer 41 is made of GaN (gallium nitride).
  • the channel layer 41 is an epitaxial growth layer of GaN.
  • the barrier layer 42 is made of Al 1-xy Ga x In y N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1), for example, and is provided on the channel layer 41 .
  • Polarization occurs in the channel layer 41 and the barrier layer 42, and a two-dimensional electron gas is generated at the heterojunction interface.
  • the transistor shown in FIG. 2 is a high electron mobility transistor (HEMT).
  • a buffer layer made of AlN, AlGaN, GaN, or the like may be provided between the substrate 50 and the channel layer 41 .
  • the electrodes 43a and 43b are respectively made of titanium (Ti), aluminum (Al), nickel (Ni), gold (Au), or the like.
  • the electrodes 43a and 43b are ohmic electrodes.
  • an electrode 43a is provided for the barrier layer 42 on the left side
  • an electrode 43b is provided for the barrier layer 42 on the right side.
  • the electrode 43a is one of the source and drain electrodes of the transistor, for example, the source electrode.
  • Electrode 43b is the other electrode of the source or drain of the transistor, eg, the drain electrode.
  • a regrown layer may be provided under the electrode 43a and under the electrode 43b to reduce the resistance.
  • the barrier layer 42 and the channel layer 41 below the electrode 43a are partially removed by etching, and a semiconductor layer (for example, n-type In 1-x Ga x N (0 ⁇ x ⁇ 1)) may be formed. Thereby, the resistance between the electrode 43a and the channel layer 41 can be reduced. Similarly, by providing a regrown layer under the electrode 43b, it is possible to reduce the resistance between the electrode 43b and the channel layer 41.
  • a semiconductor layer for example, n-type In 1-x Ga x N (0 ⁇ x ⁇ 1)
  • the gate insulating film 45 is provided so as to cover the surfaces of the channel layer 41 and the barrier layer 42 .
  • the gate insulating film 45 is, for example, a single layer film made of one of silicon oxide (SiO 2 ), aluminum oxide (Al 2 O 3 ), hafnium oxide (HfO), etc., or a single layer made of two or more of these. It is formed of a laminated film consisting of
  • the gate electrode 46 is made of nickel (Ni), gold (Au), or the like.
  • the film thickness, shape, etc. of the gate insulating film 45 are determined so that the transistor M1 and the transistor M2 have a desired pinch-off voltage and gate withstand voltage.
  • the transistor M1 and the transistor M2 are each provided on the substrate 50 and electrically connected to the high frequency circuit 10 provided on the same substrate 50 .
  • FIG. 3 is a diagram showing an example of electrical characteristics of transistors of the high frequency integrated circuit 1 according to the embodiment of the present disclosure.
  • the horizontal axis indicates the voltage Vgs applied between the gate and source of the transistor.
  • the vertical axis indicates the current Ids flowing between the drain and source of the transistor.
  • the transistor M2 also has its gate and drain shorted as described above, and has the current-voltage characteristics shown in FIG.
  • the transistor when the voltage Vgs is less than the pinch-off voltage Vp, the transistor is in an off state (non-conducting state) and in a high impedance state.
  • the pinch-off voltage Vp corresponds to the threshold voltage.
  • the transistor When the voltage Vgs is equal to or higher than the pinch-off voltage Vp, the transistor is turned on (conducting state). In this case, the current Ids, which is the drain current, increases and the transistor enters a low impedance state.
  • the high impedance is, for example, the case where the current Ids is 1 ⁇ A or less.
  • the DC voltage applied to terminal 20 is -5V, the current flowing through transistor M1 or transistor M2 may be 1 ⁇ A or less.
  • FIG. 4 is a diagram showing an example of electrical characteristics of parallel-connected transistors M1 and M2 of the high-frequency integrated circuit 1 according to the embodiment of the present disclosure.
  • Vgs the voltage at terminal 20 relative to the ground line
  • both transistors M1 and M2 are off and in a high impedance state.
  • the voltage at terminal 20 is greater than or equal to +Vp
  • transistor M1 is turned on and is in a low impedance state.
  • transistor M2 is turned on and is in a low impedance state.
  • the protection circuit 30 can pass a current between the terminal 20 and the ground line by the transistor M1 which is in a low impedance state when a positive surge voltage is applied.
  • the transistor M1 can also be said to be a positive surge transistor. Excessive charges generated at the terminal 20 are discharged through the transistor M1, and the rise in the voltage at the terminal 20 can be suppressed.
  • the protection circuit 30 can suppress a surge current, which becomes a momentary large current, from flowing through the high-frequency circuit 10 .
  • the source voltage of the transistor M2 of the protection circuit 30 drops.
  • the source voltage of the transistor M2 becomes equal to or lower than the pinch-off voltage (-Vp)
  • the transistor M2 is turned on and can output current due to the surge voltage.
  • the source-drain of the transistor M2 becomes conductive, and a charge discharge path is formed between the terminal 20 and the ground line. This causes current to flow between the terminal 20 and the ground line via the transistor M2.
  • the protection circuit 30 can pass a current between the terminal 20 and the ground line by the transistor M2, which is in a low impedance state. Excessive charges generated at the terminal 20 are discharged through the transistor M2, and the voltage drop at the terminal 20 can be suppressed.
  • the positive surge transistor M1 enters a low impedance state to allow current to flow and protect the high-frequency circuit 10 against positive ESD.
  • the transistor M2 for negative surge enters a low impedance state to allow current to flow, thereby protecting the high-frequency circuit 10.
  • FIG. The high-frequency circuit 10 can be protected from noise signals having a large voltage amplitude such as ESD.
  • the high-frequency integrated circuit 1 is provided with both the positive surge transistor M1 and the negative surge transistor M2, so that the high-frequency circuit 10 can be prevented from surges in both cases of positive surges and negative surges. can be protected from Moreover, since the surge is released by the ON operation of the transistor M1 or the ON operation of the transistor M2, it is possible to prevent the destruction of the transistors M1 and M2 themselves, which are protective elements. In the present embodiment, it is possible to suppress damage to the inside of the high-frequency circuit 10, and to suppress the deterioration of the characteristics of the high-frequency circuit 10 and the occurrence of ESD destruction.
  • the magnitude of the DC voltage applied to the terminal 20 varies depending on the function of the high frequency circuit 10, but as an example, -5 to +1 V to some extent.
  • the pinch-off voltage Vp of each of the transistor M1 and the transistor M2 is, for example, 6V. Therefore, the transistor M1 and the transistor M2 are in a high impedance state in the entire voltage range of the input high frequency signal (signal to be transmitted), and the high frequency signal can be transmitted to the high frequency circuit 10 appropriately. In addition, unnecessary current can be prevented from flowing through the transistor M1 and the transistor M2, and an increase in power consumption can be avoided. Even when the terminal 20 is an output terminal, the transistor M1 and the transistor M2 can be placed in a high impedance state in the entire voltage range of the output high frequency signal (signal to be transmitted). It becomes possible to appropriately transmit to the outside via.
  • the parasitic capacitance added to the terminal 20 and the high-frequency circuit 10 can be reduced as compared with the case where an external diode is provided as a protective element.
  • the capacitances of the transistor M1 and the transistor M2 are sufficiently small to prevent adverse effects on, for example, the RF signal input to the terminals.
  • the transistor used in the protection circuit 30 can have the same structure as the transistor used in the high frequency circuit 10 . In this embodiment, deterioration of the characteristics of the high-frequency circuit 10 can be suppressed. If an external diode is provided, there is a risk that the high-frequency circuit will be destroyed by ESD that occurs during the manufacturing process until the external diode is mounted. On the other hand, since the high-frequency integrated circuit 1 according to the present embodiment is provided with the protection circuit 30, it is possible to suppress ESD destruction in the manufacturing process.
  • a high-frequency integrated circuit 1 includes a high-frequency circuit 10, a terminal 20 electrically connected to the high-frequency circuit 10, and a first transistor (transistor M1) provided between the terminal 20 and a reference potential line. and a second transistor (transistor M2) provided between the terminal 20 and the reference potential line.
  • the first transistor has a gate and drain electrically connected to terminal 20 and a source electrically connected to the reference potential line.
  • the second transistor has a source electrically connected to terminal 20 and a gate and drain electrically connected to the reference potential line.
  • a high-frequency integrated circuit 1 according to the present embodiment has a positive surge transistor M1 and a negative surge transistor M2. Therefore, the high-frequency circuit 10 can be protected and the occurrence of ESD breakdown can be suppressed in both cases of positive surge and negative surge. It is also possible to suppress ESD breakdown in the transistor M1 and the transistor M2 used as protection elements.
  • the thickness of the gate insulating film 45 may be adjusted so that the transistor of the protection circuit 30 has a desired pinch-off voltage.
  • the film thickness of the gate insulating film 45 may be increased to increase the pinch-off voltage.
  • the positive surge transistor and the negative surge transistor may be formed with gate insulating films having different film thicknesses.
  • the thickness of the gate insulating film of the transistor M2 may be larger than the thickness of the gate insulating film of the transistor M1.
  • the thickness of the gate insulating film of the transistor M1 may be larger than the thickness of the gate insulating film of the transistor M2.
  • FIG. 5 is a diagram showing a configuration example of the high frequency integrated circuit 1 according to Modification 1 of the present disclosure.
  • the protection circuit 30 of the high frequency integrated circuit 1 has a transistor M1, a transistor M2a, a transistor M2b, and a transistor M2c.
  • diode-connected transistors M2a, M2b, and M2c are connected in series like the transistor M2 of the above-described embodiment. It can also be said that the transistors M2a, M2b, and M2c are connected in three stages.
  • the source of transistor M2a is electrically connected to terminal 20
  • the gate and drain of transistor M2a are electrically connected to the source of transistor M2b.
  • the gate and drain of transistor M2b are electrically connected to the source of transistor M2c.
  • the gate and drain of the transistor M2c are electrically connected to the ground line.
  • the source of the transistor M2a is connected to the terminal 20 side, and the gate and drain of the transistor M2a are connected to the source side of the transistor M2b.
  • the gate and drain of transistor M2b are connected to the source side of transistor M2c.
  • the transistor M2a is electrically connected to the ground line through the transistors M2b and M2c.
  • the transistor M2b is electrically connected to the ground line through the transistor M2c.
  • FIG. 6 is a diagram showing an example of electrical characteristics of the positive surge transistor M1.
  • FIG. 7 is a diagram showing an example of electrical characteristics of the negative surge transistors M2a to M2c.
  • the positive surge transistor M1 has current-voltage characteristics shown in FIG. Further, as shown in FIG. 7, the pinch-off voltage Vp3 of the series-connected transistors M2a to M2c is higher than the pinch-off voltage Vp1 of the positive surge transistor M1 shown in FIG.
  • FIG. 8 is a diagram showing an example of electrical characteristics of the transistor M1 and the transistors M2a to M2c connected in parallel.
  • Vgs the voltage at terminal 20 relative to the ground line
  • transistors M1 and M2a to M2c are both off and are in a high impedance state.
  • transistor M1 is turned on and is in a low impedance state.
  • the transistors M2a to M2c are turned on and are in a low impedance state.
  • the range of negative voltages with high impedance can be widened.
  • a plurality of diode-connected transistors may be arranged in the same manner as the transistor M1 in the above-described embodiment.
  • transistors M1a and M1b connected in series may be provided. It can also be said that the transistors M1a and M1b are connected in two stages.
  • the gate and drain of the transistor M1a are connected to the terminal 20 side, and the source of the transistor M1a is connected to the gate and drain of the transistor M1b.
  • the source of the transistor M1b is connected to the ground line.
  • the transistor M1a is electrically connected to the ground line through the transistor M1b.
  • the placement of the transistors M1a and M1b makes it possible to widen the range of positive voltages with high impedance.
  • FIG. 10 is a diagram showing an example of ESD evaluation results of the high-frequency integrated circuit 1 according to Modification 1 of the present disclosure.
  • FIG. 10 shows the results of an HBM (Human Body Model) test performed on the high-frequency integrated circuit 1 shown in FIG. 5 using a human body charging model (100 pF, 1500 ⁇ conditions).
  • FIG. 10 shows the withstand voltage against a positive surge and the withstand voltage against a negative surge when there is no protection element (transistors M1, M2a to M2c) and when there is a protection element. Without the protective element, the withstand voltage of the HBM is 100 V or less for both positive and negative, but it can be seen that it is greatly improved to 200 V or more by arranging the protective element of the present disclosure.
  • FIG. 11 is a diagram showing a configuration example of a high frequency integrated circuit 1 according to Modification 2 of the present disclosure.
  • the protection circuit 30 of the high frequency integrated circuit 1 has a resistor R1 in addition to the transistors M1 and M2.
  • a resistor R1 is a resistor and is provided between the terminal 20 and the high frequency circuit 10 .
  • the resistor R1 is located between the high frequency circuit 10 and the transistor of the protection circuit 30 .
  • the high frequency circuit 10 is electrically connected to the transistor M1 and the transistor M2 of the protection circuit 30 through the resistor R1.
  • the resistance value of the resistor R1 may be appropriately adjusted according to the type of ESD and the operating frequency of the high-frequency circuit 10, and may be 1 k ⁇ or more.
  • the resistance value of the resistor R1 may be appropriately selected so that the time constant has a desired value.
  • the resistance value of the resistor R1 may be set, for example, to a value between 1 k ⁇ and 100 k ⁇ .
  • the protection circuit 30 discharges the electric charge and protects the high-frequency circuit 10 .
  • FIG. 12 is a diagram showing a configuration example of a high frequency integrated circuit 1 according to Modification 3 of the present disclosure.
  • the protection circuit 30 according to this modification has a resistor R2 as shown in FIG.
  • the resistor R2 is a resistor and is provided between the gate and drain of the transistor M1.
  • the gate of transistor M1 is electrically connected to the drain of transistor M1 via resistor R2.
  • the resistance value of the resistor R2 may be appropriately adjusted according to the type of ESD and the operating frequency of the high-frequency circuit 10, and may be 1 k ⁇ or more.
  • the resistance value of the resistor R2 may be appropriately selected so that the time constant has a desired value.
  • the resistance value of the resistor R2 may be set, for example, to a value between 1 k ⁇ and 100 k ⁇ .
  • the gate of the transistor M1 may be destroyed before current flows between the drain and source of the transistor M1. Therefore, in this modification, by forming the resistor R2 between the gate and the drain of the transistor M1, the surge is delayed from being transmitted to the gate of the transistor M1, and the current starts to flow between the drain and the source first. , it is possible to prevent the gate of the transistor M1 from being broken.
  • the protection circuit 30 may have the resistor R1 and the resistor R2 described above.
  • the transistor M1 and the transistor M2 may have an MIS gate structure or a Schottky gate structure. Also, the transistor M1 and the transistor M2 may be depletion type transistors. A bipolar transistor may be used instead of the field effect transistor. For example, at least one of the transistor M1 and the transistor M2 may be a depletion type transistor or a bipolar transistor depending on the voltage range of the high frequency signal input to or output from the terminal 20.
  • the high-frequency integrated circuit 1 may be configured using semiconductors other than GaN-based semiconductors.
  • the high-frequency integrated circuit 1 may be composed of a GaAs-based, InP-based, or SiGe-based compound semiconductor.
  • a transistor used as a protective element may be formed using GaAs-based, InP-based, or other compound semiconductor materials.
  • FIG. 14 is a diagram showing a configuration example of the wireless communication device 200 of the present disclosure.
  • the wireless communication device 200 includes an antenna ANT, an antenna switch circuit 201, a high power amplifier HPA, a radio frequency integrated circuit RFIC (Radio Frequency Integrated Circuit), a baseband section BB, and an audio output section. It has an MIC, a data output section DT, and an interface section I/F.
  • the interface unit I/F is an interface circuit using, for example, a wireless LAN (W-LAN: Wireless Local Area Network), Bluetooth (registered trademark), or the like.
  • the wireless communication device 200 is, for example, a mobile phone system having multiple functions such as voice, data communication, and LAN connection.
  • the wireless communication device 200 includes a high-frequency integrated circuit having a protection circuit according to any of the above-described embodiments or modifications in the antenna switch circuit 201, high-power amplifier HPA, high-frequency integrated circuit RFIC, baseband unit BB, or the like. applied and configured. For example, by applying the technology according to the present disclosure to the antenna switch circuit 201, the baseband unit BB, and the like, it is possible to effectively suppress ESD damage in the wireless communication device 200.
  • the present disclosure can also be configured as follows.
  • a high frequency circuit a terminal electrically connected to the high-frequency circuit; a first transistor provided between the terminal and a reference potential line; a second transistor provided between the terminal and the reference potential line; the first transistor has a gate and a drain electrically connected to the terminal, and a source electrically connected to the reference potential line;
  • a high-frequency integrated circuit wherein the second transistor has a source electrically connected to the terminal, and a gate and a drain electrically connected to the reference potential line.
  • a third transistor provided between the second transistor and the reference potential line; the gate and drain of the second transistor are electrically connected to the reference potential line through the third transistor; According to (1) or (2) above, the third transistor has a source electrically connected to the gate and drain of the second transistor, and a gate and drain electrically connected to the reference potential line.
  • a high frequency integrated circuit as described.
  • a first resistor provided between the terminal and the high-frequency circuit, The high-frequency integrated circuit according to any one of (1) to (4), wherein the high-frequency circuit is electrically connected to the first transistor and the second transistor via the first resistor.
  • the high-frequency integrated circuit according to any one of (1) to (12), wherein the first transistor and the second transistor are provided on the substrate.
  • a high frequency circuit a terminal electrically connected to the high-frequency circuit; a first transistor provided between the terminal and a reference potential line; a second transistor provided between the terminal and the reference potential line; the first transistor has a gate and a drain electrically connected to the terminal, and a source electrically connected to the reference potential line;
  • the electronic device, wherein the second transistor has a source electrically connected to the terminal, and a gate and a drain electrically connected to the reference potential line.

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Abstract

本開示の一実施形態の高周波集積回路（1）は、高周波回路（10）と、前記高周波回路に電気的に接続される端子（20）と、前記端子と基準電位線との間に設けられる第１トランジスタ（M1）と、前記端子と前記基準電位線との間に設けられる第２トランジスタ（M2）と、を備える。前記第１トランジスタは、前記端子に電気的に接続されるゲート（G）及びドレイン（D）と、前記基準電位線に電気的に接続されるソース（S）とを有し、前記第２トランジスタは、前記端子に電気的に接続されるソース（S）と、前記基準電位線に電気的に接続されるゲート（G）及びドレイン（D）とを有する。

Description

高周波集積回路および電子機器
　本開示は、高周波集積回路および電子機器に関する。
　抵抗を介してＧＮＤ（グランド）に接続されたゲートを有するエンハンスメント（Ｅｎｈａｎｃｅｍｅｎｔ）型の電界効果トランジスタが保護素子として設けられた高周波集積回路が提案されている。
特開２００６－１１４６１８号公報
　高周波集積回路では、ＥＳＤ破壊を防止することが求められている。
　ＥＳＤ破壊を抑制可能な高周波集積回路を提供することが望まれる。
　本開示の一実施形態の高周波集積回路は、高周波回路と、高周波回路に電気的に接続される端子と、端子と基準電位線との間に設けられる第１トランジスタと、端子と基準電位線との間に設けられる第２トランジスタと、を備える。第１トランジスタは、端子に電気的に接続されるゲート及びドレインと、基準電位線に電気的に接続されるソースとを有する。第２トランジスタは、端子に電気的に接続されるソースと、基準電位線に電気的に接続されるゲート及びドレインとを有する。
　本開示の一実施形態の電子機器は、高周波回路と、高周波回路に電気的に接続される端子と、端子と基準電位線との間に設けられる第１トランジスタと、端子と基準電位線との間に設けられる第２トランジスタと、を備える。第１トランジスタは、端子に電気的に接続されるゲート及びドレインと、基準電位線に電気的に接続されるソースとを有する。第２トランジスタは、端子に電気的に接続されるソースと、基準電位線に電気的に接続されるゲート及びドレインとを有する。
本開示の実施の形態に係る高周波集積回路の構成例を示す図である。 本開示の実施の形態に係る高周波集積回路のトランジスタの構成例を示す図である。 本開示の実施の形態に係る高周波集積回路のトランジスタの電気特性の一例を示す図である。 本開示の実施の形態に係る高周波集積回路の並列接続されたトランジスタの電気特性の一例を示す図である。 本開示の変形例１に係る高周波集積回路の構成例を示す図である。 本開示の変形例１に係る高周波集積回路のトランジスタの電気特性の一例を示す図である。 本開示の変形例１に係る高周波集積回路のトランジスタの電気特性の一例を示す図である。 本開示の変形例１に係る高周波集積回路の並列接続されたトランジスタの電気特性の一例を示す図である。 本開示の変形例１に係る高周波集積回路の別の構成例を示す図である。 本開示の変形例１に係る高周波集積回路のＥＳＤ評価結果の一例を示す図である。 本開示の変形例２に係る高周波集積回路の構成例を示す図である。 本開示の変形例３に係る高周波集積回路の構成例を示す図である。 本開示の変形例３に係る高周波集積回路の別の構成例を示す図である。 本開示の無線通信装置の構成例を示す図である。
　以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
　１．実施の形態
　２．変形例
　３．適用例
＜１．実施の形態＞
　図１は、本開示の実施の形態に係る高周波集積回路の構成例を示す図である。高周波集積回路１は、図１に示すように、高周波回路１０、端子２０、及び保護回路３０を含む。高周波集積回路１は、高周波信号を処理する回路である。高周波集積回路１は、例えば通信デバイスであり、ミリ波帯、マイクロ波帯等の周波数帯域を利用する電子機器に利用可能である。高周波回路１０は、例えば、ＲＦ信号用のパワーアンプ、フィルタ等である。なお、高周波とは、数ＭＨｚ～数百ＧＨｚ、又はそれ以上の帯域の高周波であってよい。例えば、高周波集積回路１には、ミリ波帯等の高周波信号が入出力され得る。高周波信号の周波数は、例えば、１００ＭＨｚ以上であってもよいし、１ＧＨｚ以上であってもよい。また、高周波信号の周波数は、例えば、３００ＧＨｚ以下であってもよく、１００ＧＨｚ以下であってもよい。
　高周波集積回路１は、例えば、ＧａＮ（窒化ガリウム）を用いて形成される。ＧａＮは、広いバンドギャップおよび高い破壊電界強度を有する。また、ＧａＮは高融点であるため、ＧａＮは高周波のデバイス材料として活用可能である。
　高周波集積回路１の端子２０は、高周波回路１０と電気的に接続される。端子２０は、例えば、外部との信号の伝送に用いられる信号端子である。一例として、端子２０は、信号が入出力される入出力端子である。なお、端子２０は、高周波集積回路１の外部から信号が入力される入力端子であってもよいし、高周波集積回路１の外部に信号を出力する出力端子であってもよい。
　保護回路３０は、保護対象となる高周波集積回路１の内部回路（図１では高周波回路１０）を保護する回路である。保護回路３０は、端子２０と電気的に接続され、端子２０を介して生じる異常な電流及び電圧から高周波回路１０を保護する。保護回路３０は、後述するが、異なる接続方法によって接続された２つのトランジスタを含み、人体または機器に帯電した静電気等によるサージが高周波回路１０に加わることを抑制する。保護回路３０は、高周波回路１０を保護するＥＳＤ（Ｅｌｅｃｔｒｏ－Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子ともいえる。なお、図１では、１つの端子２０及び１つの保護回路３０のみを図示しているが、高周波集積回路１には複数の端子及び複数の保護回路が配置され得る。
　保護回路３０は、トランジスタＭ１及びトランジスタＭ２を有する。トランジスタＭ１は、端子２０と、基準電位線との間に設けられる。図１に示す例では、基準電位線は、接地線（グランド線）である。トランジスタＭ２も、端子２０と、基準電位線である接地線との間に設けられる。トランジスタＭ１及びトランジスタＭ２は、それぞれ、ゲート、ソース、ドレインの端子を有するＭＩＳトランジスタ（ＭＩＳＦＥＴ）である。トランジスタＭ１及びトランジスタＭ２は、それぞれＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の電界効果トランジスタ（ＦＥＴ）であり、ＭＩＳ型のゲート構造を有する。
　トランジスタＭ１及びトランジスタＭ２は、それぞれＮＭＯＳトランジスタである。また、本実施の形態では、トランジスタＭ１及びトランジスタＭ２は、それぞれ、エンハンスメント型のトランジスタである。トランジスタＭ１及びトランジスタＭ２のしきい値電圧は、それぞれ０Ｖよりも高くなる。トランジスタＭ１及びトランジスタＭ２は、ノーマリ―オフのトランジスタともいえる。トランジスタＭ１及びトランジスタＭ２と、高周波回路１０で用いられる素子、例えば送信用ＲＦアンプのＦＥＴや受動素子等とは、同一の基板上に形成される。
　トランジスタＭ１のドレインは、図１に示すように、端子２０に電気的に接続される。また、トランジスタＭ１のドレインは、高周波回路１０とトランジスタＭ２のソースとに電気的に接続される。トランジスタＭ１のゲートは、トランジスタＭ１のドレインに電気的に接続される。即ち、トランジスタＭ１は、互いに接続されたゲート及びドレインを有し、ダイオード接続されている。トランジスタＭ１のソースは、接地線に接続される。トランジスタＭ１のソースには、接地電位となる０Ｖが与えられる。
　トランジスタＭ２のソースは、端子２０に電気的に接続される。また、トランジスタＭ２のソースは、高周波回路１０とトランジスタＭ１のドレインとに電気的に接続される。トランジスタＭ２のドレインは、接地線に接続される。トランジスタＭ２のドレインには、接地電位となる０Ｖが与えられる。また、トランジスタＭ２のゲートは、トランジスタＭ２のドレインに電気的に接続される。即ち、トランジスタＭ２は、互いに接続されたゲート及びドレインを有し、ダイオード接続される。
　トランジスタＭ１及びトランジスタＭ２は、互いに並列に接続されている。上述したように、トランジスタＭ１のゲート及びドレインは端子２０側に接続され、トランジスタＭ１のソースは接地線側に接続される。トランジスタＭ２のゲート及びドレインは接地線側に接続され、トランジスタＭ２のソースは端子２０側に接続される。トランジスタＭ１は、端子２０に接続されたゲートと、接地線に接続されたソースとの間の電位差に応じて、オン状態（導通状態）又はオフ状態（非導通状態）となる。また、トランジスタＭ２は、接地線に接続されたゲートと、端子２０に接続されたソースとの間の電位差に応じて、オン状態又はオフ状態となる。
　図２は、本開示の実施の形態に係る高周波集積回路のトランジスタの構成例を示す図である。保護回路３０に用いられるトランジスタＭ１及びトランジスタＭ２は、それぞれ、例えば図２に示す構造を有する。高周波集積回路１は、基板５０を用いて構成される。基板５０には、高周波集積回路１の高周波回路１０及び保護回路３０等が形成される。例えば、基板５０は、Ｓｉ（シリコン）、ＩＩＩ－Ｖ族の化合物半導体材料などにより構成される。本実施の形態では、基板５０は、Ｓｉ基板により構成される。なお、基板５０は、ＳｉＣ基板、サファイア基板等であってもよい。
　高周波集積回路１のトランジスタは、例えば、図２に示すように、チャネル層４１と、バリア層４２と、電極４３ａ、電極４３ｂと、ゲート絶縁膜４５と、ゲート電極４６とを有する。チャネル層４１は、ＧａＮ（窒化ガリウム）により構成される。例えば、チャネル層４１は、ＧａＮのエピタキシャル成長層である。バリア層４２は、例えばＡｌ１－ｘ－ｙＧａｘＩｎｙＮ（０≦ｘ＜１、０≦ｙ＜１）により構成され、チャネル層４１上に設けられる。チャネル層４１及びバリア層４２における分極が生じ、ヘテロ接合界面において２次元電子ガスが生じる。図２に示すトランジスタは、高電子移動度トランジスタ（ＨＥＭＴ）である。なお、基板５０とチャネル層４１との間に、ＡｌＮ、ＡｌＧａＮ、ＧａＮ等により構成されるバッファ層を設けてもよい。
　電極４３ａ及び電極４３ｂは、それぞれ、例えばチタン（Ｔｉ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、金（Ａｕ）等により構成される。電極４３ａ及び電極４３ｂは、オーミック電極である。図２において、左側のバリア層４２に対して電極４３ａが設けられ、右側のバリア層４２に対して電極４３ｂが設けられている。電極４３ａは、トランジスタのソース又はドレインの一方の電極、例えばソース電極である。電極４３ｂは、トランジスタのソース又はドレインの他方の電極、例えばドレイン電極である。なお、電極４３ａの下方と、電極４３ｂの下方とに、それぞれ、低抵抗にするための再成長層を設けてもよい。一例として、電極４３ａの下方のバリア層４２及びチャネル層４１を部分的にエッチングにより除去し、除去された部分に選択再成長法によって再成長層として半導体層（例えばｎ型Ｉｎ１－ｘＧａｘＮ（０≦ｘ＜１））を形成してもよい。これにより、電極４３ａとチャネル層４１との間の抵抗を低減させることができる。同様に、電極４３ｂの下方に再成長層を設けることで、電極４３ｂとチャネル層４１との間の抵抗を低減させることが可能となる。
　ゲート絶縁膜４５は、チャネル層４１及びバリア層４２の表面を覆うように設けられる。ゲート絶縁膜４５は、例えば、酸化シリコン（ＳｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ）等のうちの１種よりなる単層膜、あるいはこれらのうちの２種以上よりなる積層膜により形成されている。ゲート電極４６は、ニッケル（Ｎｉ）、金（Ａｕ）等により構成される。トランジスタＭ１及びトランジスタＭ２が所望のピンチオフ電圧及びゲート耐圧を有するように、ゲート絶縁膜４５の膜厚、形状等が定められる。トランジスタＭ１及びトランジスタＭ２は、それぞれ基板５０上に設けられ、同一の基板５０上に設けられた高周波回路１０と電気的に接続される。
　図３は、本開示の実施の形態に係る高周波集積回路１のトランジスタの電気特性の一例を示す図である。図３において、横軸は、トランジスタのゲートとソース間に印加される電圧Ｖｇｓを示している。縦軸は、トランジスタのドレインとソース間に流れる電流Ｉｄｓを示している。保護回路３０のトランジスタＭ１は、上述したようにゲートとドレインとがショートされた状態であり、図３に示す電圧Ｖｇｓ（＝Ｖｄｓ）と電流Ｉｄｓとにより表される電流電圧特性を有する。トランジスタＭ２も、上述したようにゲートとドレインとがショートされた状態であり、図３に示す電流電圧特性を有する。
　図３に示すように、電圧Ｖｇｓがピンチオフ電圧Ｖｐ未満の場合、トランジスタは、オフ状態（非導通状態）であり、高インピーダンス状態となる。なお、ピンチオフ電圧Ｖｐは、しきい値電圧に相当する。電圧Ｖｇｓがピンチオフ電圧Ｖｐ以上の場合、トランジスタは、オン状態（導通状態）となる。この場合、ドレイン電流である電流Ｉｄｓが増加し、トランジスタは低インピーダンス状態となる。なお、高インピーダンスは、例えば、電流Ｉｄｓが１μＡ以下の場合である。端子２０に与えられる直流電圧が－５Ｖの場合、トランジスタＭ１又はトランジスタＭ２に流れる電流は、１μＡ以下であってよい。
　図４は、本開示の実施の形態に係る高周波集積回路１の並列接続されたトランジスタＭ１，Ｍ２の電気特性の一例を示す図である。電圧Ｖｇｓ、即ち接地線を基準とした端子２０の電圧が－Ｖｐ～＋Ｖｐの範囲内の値の場合、トランジスタＭ１，Ｍ２は、共にオフ状態であり、高インピーダンス状態となる。端子２０の電圧が＋Ｖｐ以上の場合は、トランジスタＭ１が、オン状態となり、低インピーダンス状態となる。また、端子２０の電圧が－Ｖｐ以下の場合には、トランジスタＭ２が、オン状態となり、低インピーダンス状態となる。
　端子２０に正のサージ電圧、即ち急峻に上昇するサージ電圧が加わった場合、保護回路３０のトランジスタＭ１のドレイン電圧及びゲート電圧が上昇する。トランジスタＭ１のゲート電圧がピンチオフ電圧（＋Ｖｐ）を超えると、上述したように、トランジスタＭ１は、オン状態となり、サージ電圧による電流を出力可能となる。トランジスタＭ１のソース－ドレイン間が導通し、端子２０と接地線との間に電荷の放出経路が形成される。これにより、トランジスタＭ１を介して、端子２０と接地線との間に電流が流れる。
　このように、保護回路３０は、正のサージ電圧が印加された場合、低インピーダンス状態となるトランジスタＭ１によって、端子２０と接地線との間に電流を流すことができる。トランジスタＭ１は、正サージ用のトランジスタともいえる。端子２０に生じた過剰な電荷がトランジスタＭ１を介して放電され、端子２０の電圧の上昇を抑えることができる。保護回路３０は、高周波回路１０に瞬間的な大電流となるサージ電流が流れることを抑制することが可能となる。
　端子２０に負のサージ電圧、即ち急峻に降下するサージ電圧が加わった場合、保護回路３０のトランジスタＭ２のソース電圧が降下する。トランジスタＭ２のソース電圧がピンチオフ電圧（－Ｖｐ）以下になると、トランジスタＭ２は、オン状態となり、サージ電圧による電流を出力可能となる。トランジスタＭ２のソース－ドレイン間が導通し、端子２０と接地線との間に電荷の放出経路が形成される。これにより、トランジスタＭ２を介して、端子２０と接地線との間に電流が流れる。
　このように、保護回路３０は、負のサージ電圧が印加された場合、低インピーダンス状態となるトランジスタＭ２によって、端子２０と接地線との間に電流を流すことができる。端子２０に生じた過剰な電荷がトランジスタＭ２を介して放電され、端子２０の電圧の降下を抑えることができる。
　上述したように、本実施の形態に係る高周波集積回路１では、正のＥＳＤに対しては、正サージ用のトランジスタＭ１が低インピーダンス状態となって電流を流し、高周波回路１０を保護する。また、負のＥＳＤに対しては、負サージ用のトランジスタＭ２が低インピーダンス状態となって電流を流し、高周波回路１０を保護する。ＥＳＤのような電圧振幅が大きいノイズ信号から、高周波回路１０を保護することができる。
　本実施の形態に係る高周波集積回路１は、正サージ用のトランジスタＭ１及び負サージ用のトランジスタＭ２の両方が設けられることで、正のサージ及び負のサージのいずれの場合も高周波回路１０をサージから保護することができる。また、トランジスタＭ１のオン動作又はトランジスタＭ２のオン動作によってサージを逃がすため、保護素子であるトランジスタＭ１及びトランジスタＭ２自体の破壊も防ぐことが可能となる。本実施の形態では、高周波回路１０の内部にダメージを与えることを抑制することができ、高周波回路１０の特性劣化およびＥＳＤ破壊が生じることを抑制することが可能となる。
　また、本実施の形態では、端子２０が入力端子又は入出力端子である場合、端子２０に印可されるＤＣ電圧の大きさは、高周波回路１０の機能によって異なるが、一例として、－５～＋１Ｖ程度となる。また、トランジスタＭ１及びトランジスタＭ２の各々のピンチオフ電圧Ｖｐは、例えば６Ｖとなる。このため、入力される高周波信号（伝送対象の信号）の全電圧範囲において、トランジスタＭ１及びトランジスタＭ２は高インピーダンス状態となり、高周波信号を高周波回路１０に適切に伝送することができる。また、トランジスタＭ１及びトランジスタＭ２に不要な電流が流れることを防ぎ、消費電力が増大することを避けることができる。なお、端子２０が出力端子である場合も、出力される高周波信号（伝送対象の信号）の全電圧範囲において、トランジスタＭ１及びトランジスタＭ２を高インピーダンス状態とすることができ、高周波信号を、端子２０を介して外部へ適切に送信することが可能となる。
　また、本実施の形態では、保護素子として外付けのダイオードを設ける場合と比較して、端子２０及び高周波回路１０に付加される寄生容量を低減することができる。トランジスタＭ１及びトランジスタＭ２の容量は十分に小さく、例えば端子に入力されるＲＦ信号に対して悪影響を及ぼすことを防ぐことができる。また、保護回路３０に用いるトランジスタは、高周波回路１０に用いるトランジスタと同様の構造とすることができる。本実施の形態では、高周波回路１０の特性が悪化することを抑制することができる。
　なお、仮に、外付けのダイオードを設ける場合、外付けダイオードを実装するまでの製造工程で発生するＥＳＤにより、高周波回路が破壊される恐れがある。一方、本実施の形態に係る高周波集積回路１には保護回路３０が設けられるため、製造工程におけるＥＳＤ破壊を抑制することが可能となる。
［作用・効果］
　本実施の形態に係る高周波集積回路１は、高周波回路１０と、高周波回路１０に電気的に接続される端子２０と、端子２０と基準電位線との間に設けられる第１トランジスタ（トランジスタＭ１）と、端子２０と基準電位線との間に設けられる第２トランジスタ（トランジスタＭ２）と、を備える。第１トランジスタは、端子２０に電気的に接続されるゲート及びドレインと、基準電位線に電気的に接続されるソースとを有する。第２トランジスタは、端子２０に電気的に接続されるソースと、基準電位線に電気的に接続されるゲート及びドレインとを有する。
　本実施の形態に係る高周波集積回路１は、正サージ用のトランジスタＭ１及び負サージ用のトランジスタＭ２を有する。このため、正のサージ及び負のサージのいずれの場合も、高周波回路１０を保護することができ、ＥＳＤ破壊が生じることを抑制することができる。また、保護素子として用いるトランジスタＭ１及びトランジスタＭ２におけるＥＳＤ破壊も抑制することも可能となる。
　次に、本開示の変形例について説明する。以下では、上記実施の形態と同様の構成要素については同一の符号を付し、適宜説明を省略する。
（２－１．変形例１）
　保護回路３０のトランジスタが所望のピンチオフ電圧を有するように、例えば、ゲート絶縁膜４５の膜厚を調整するようにしてもよい。例えば、ゲート絶縁膜４５の膜厚を厚くして、ピンチオフ電圧を高くしてもよい。また、端子２０に入力または出力される信号の電圧範囲に基づき、正サージ用のトランジスタと負サージ用のトランジスタには、互いに異なる膜厚のゲート絶縁膜を形成してもよい。例えば、トランジスタＭ２のゲート絶縁膜の膜厚が、トランジスタＭ１のゲート絶縁膜の膜厚よりも大きくてもよい。なお、トランジスタＭ１のゲート絶縁膜の膜厚が、トランジスタＭ２のゲート絶縁膜の膜厚より大きくてもよい。
　また、所望のピンチオフ電圧が得られるように、保護回路３０に、互いに直列に接続された複数のトランジスタを配置するようにしてもよい。図５は、本開示の変形例１に係る高周波集積回路１の構成例を示す図である。高周波集積回路１の保護回路３０は、トランジスタＭ１、トランジスタＭ２ａ、トランジスタＭ２ｂ、及びトランジスタＭ２ｃを有する。
　保護回路３０では、図５に示すように、上述した実施の形態のトランジスタＭ２と同様にダイオード接続されるトランジスタＭ２ａ，Ｍ２ｂ，Ｍ２ｃが、直列に接続される。トランジスタＭ２ａ，Ｍ２ｂ，Ｍ２ｃが、３段に接続されるともいえる。トランジスタＭ２ａのソースは、端子２０に電気的に接続され、トランジスタＭ２ａのゲート及びドレインは、トランジスタＭ２ｂのソースに電気的に接続される。トランジスタＭ２ｂのゲート及びドレインは、トランジスタＭ２ｃのソースに電気的に接続される。また、トランジスタＭ２ｃのゲート及びドレインは、接地線に電気的に接続される。
　このように、トランジスタＭ２ａのソースは端子２０側に接続され、トランジスタＭ２ａのゲート及びドレインはトランジスタＭ２ｂのソース側に接続される。トランジスタＭ２ｂのゲート及びドレインはトランジスタＭ２ｃのソース側に接続される。なお、トランジスタＭ２ａは、トランジスタＭ２ｂ及びトランジスタＭ２ｃを介して接地線に電気的に接続される。また、トランジスタＭ２ｂは、トランジスタＭ２ｃを介して接地線に電気的に接続される。
　図６は、正サージ用のトランジスタＭ１の電気特性の一例を示す図である。図７は、負サージ用のトランジスタＭ２ａ～Ｍ２ｃの電気特性の一例を示す図である。正サージ用のトランジスタＭ１は、図６に示す電流電圧特性を有する。また、図７に示すように、直列接続されたトランジスタＭ２ａ～Ｍ２ｃによるピンチオフ電圧Ｖｐ３は、図６に示す正サージ用のトランジスタＭ１のピンチオフ電圧Ｖｐ１よりも高くなる。
　図８は、並列接続されたトランジスタＭ１とトランジスタＭ２ａ～Ｍ２ｃの電気特性の一例を示す図である。電圧Ｖｇｓ、即ち接地線を基準とした端子２０の電圧が－Ｖｐ３～＋Ｖｐ１の範囲内の値の場合、トランジスタＭ１，Ｍ２ａ～Ｍ２ｃは、共にオフ状態であり、高インピーダンス状態となる。端子２０の電圧が＋Ｖｐ１以上の場合は、トランジスタＭ１が、オン状態となり、低インピーダンス状態となる。また、端子２０の電圧が－Ｖｐ３以下の場合には、トランジスタＭ２ａ～Ｍ２ｃが、オン状態となり、低インピーダンス状態となる。このように、本変形例では、高インピーダンスとなる負電圧の範囲を広げることができる。
　なお、保護回路３０において、上述した実施の形態のトランジスタＭ１と同様にダイオード接続される複数のトランジスタを配置するようにしてもよい。例えば、図９に示すように、互いに直列に接続されたトランジスタＭ１ａ，Ｍ１ｂを設けてもよい。トランジスタＭ１ａ，Ｍ１ｂが、２段に接続されるともいえる。トランジスタＭ１ａのゲート及びドレインは端子２０側に接続され、トランジスタＭ１ａのソースはトランジスタＭ１ｂのゲート及びドレインに接続される。トランジスタＭ１ｂのソースは、接地線側に接続される。なお、トランジスタＭ１ａは、トランジスタＭ１ｂを介して接地線に電気的に接続されている。図９に示す例では、トランジスタＭ１ａ，Ｍ１ｂが配置されることで、高インピーダンスとなる正電圧の範囲を広げることが可能となる。
　図１０は、本開示の変形例１に係る高周波集積回路１のＥＳＤ評価結果の一例を示す図である。図１０は、図５に示す高周波集積回路１に対して、人体帯電モデル(１００ｐＦ,１５００Ωの条件)を用いて、ＨＢＭ（Ｈｕｍａｎ Ｂｏｄｙ Ｍｏｄｅｌ）試験を行った結果を示している。図１０では、保護素子（トランジスタＭ１，Ｍ２ａ～Ｍ２ｃ）が無い場合と、保護素子を有する場合の、正サージに対する耐圧と負サージに対する耐圧とが示されている。保護素子がない場合、ＨＢＭの耐圧が正負ともに１００Ｖ以下となっているが、本開示の保護素子を配置することで、２００Ｖ以上と大きく向上していることが分かる。
（２－２．変形例２）
　図１１は、本開示の変形例２に係る高周波集積回路１の構成例を示す図である。高周波集積回路１の保護回路３０は、トランジスタＭ１及びトランジスタＭ２に加えて、抵抗Ｒ１を有する。抵抗Ｒ１は、抵抗体であり、端子２０と高周波回路１０との間に設けられる。また、抵抗Ｒ１は、高周波回路１０と保護回路３０のトランジスタとの間に位置している。高周波回路１０は、抵抗Ｒ１を介して、保護回路３０のトランジスタＭ１及びトランジスタＭ２にそれぞれ電気的に接続される。なお、抵抗Ｒ１の抵抗値は、ＥＳＤ種や高周波回路１０の動作周波数によって適宜調整すればよいが、１ｋΩ以上としてよい。抵抗Ｒ１の抵抗値は、時定数が所望の値となるように適宜選択してよい。抵抗Ｒ１の抵抗値は、例えば、１ｋΩ以上～１００ｋΩ以内の値に設定されてもよい。
　ＥＳＤの時定数によっては、保護回路３０がサージを逃がす前に、高周波回路１０が壊れてしまうおそれがある。このため、本変形例では、抵抗Ｒ１を高周波回路１０と端子２０との間に形成することで、高周波回路１０へサージが伝わるのを遅延させることができる。高周波回路１０に入力される電圧が高周波回路１０の耐圧に達する前に、保護回路３０によって電荷を放電させ、高周波回路１０を保護することが可能となる。
（２－３．変形例３）
　図１２は、本開示の変形例３に係る高周波集積回路１の構成例を示す図である。本変形例に係る保護回路３０は、図１２に示すように抵抗Ｒ２を有する。抵抗Ｒ２は、抵抗体であり、トランジスタＭ１のゲートとドレインとの間に設けられる。トランジスタＭ１のゲートは、抵抗Ｒ２を介して、トランジスタＭ１のドレインと電気的に接続される。なお、抵抗Ｒ２の抵抗値は、ＥＳＤ種や高周波回路１０の動作周波数によって適宜調整すればよいが、１ｋΩ以上としてよい。抵抗Ｒ２の抵抗値は、時定数が所望の値となるように適宜選択してよい。抵抗Ｒ２の抵抗値は、例えば、１ｋΩ以上～１００ｋΩ以内の値に設定されてもよい。
　ＥＳＤの時定数によっては、トランジスタＭ１のドレイン-ソース間に電流が流れる前に、トランジスタＭ１のゲートが壊れてしまうおそれがある。このため、本変形例では、抵抗Ｒ２をトランジスタＭ１のゲートとドレインとの間に形成することで、トランジスタＭ１のゲートへサージが伝わるのを遅延させ、先にドレイン-ソース間に電流を流し始め、トランジスタＭ１のゲートが壊れることを防ぐことが可能となる。なお、図１３に示すように、保護回路３０は、上述した抵抗Ｒ１と抵抗Ｒ２とを有していてもよい。
（２－４．変形例４）
　上述した実施の形態では、保護素子として用いるトランジスタの構成例について説明したが、トランジスタの構成はこれに限られない。トランジスタＭ１及びトランジスタＭ２は、ＭＩＳ型のゲート構造を有していてもよいし、ショットキー型のゲート構造を有していてもよい。また、トランジスタＭ１及びトランジスタＭ２は、デプレッション（Ｄｅｐｌｅｔｉｏｎ）型のトランジスタであってもよい。電界効果トランジスタの代わりに、バイポーラトランジスタを用いるようにしてもよい。例えば、端子２０に入力または出力される高周波信号の電圧範囲に応じて、トランジスタＭ１及びトランジスタＭ２の少なくとも一方を、デプレッション型トランジスタ又はバイポーラトランジスタとしてもよい。
　高周波集積回路１は、ＧａＮ系以外の半導体を用いて構成されてもよい。例えば、高周波集積回路１は、ＧａＡｓ系、ＩｎＰ系、又はＳｉＧｅ系の化合物半導体により構成されてもよい。保護素子として用いるトランジスタは、ＧａＡｓ系、ＩｎＰ系、その他の化合物半導体材料を用いて形成されてもよい。
＜３．適用例＞
　上記の高周波集積回路１は、例えば、通信機能を有する種々の電子機器に適用することができる。図１４は、本開示の無線通信装置２００の構成例を示す図である。図１４に示すように、無線通信装置２００は、アンテナＡＮＴと、アンテナスイッチ回路２０１と、高電力増幅器ＨＰＡと、高周波集積回路ＲＦＩＣ（Radio Frequency Integrated Circuit）と、ベースバンド部ＢＢと、音声出力部ＭＩＣと、データ出力部ＤＴと、インタフェース部Ｉ／Ｆとを備えている。インタフェース部Ｉ／Ｆは、例えば、無線ＬＡＮ（Ｗ－ＬＡＮ：Wireless Local Area Network）、Bluetooth（登録商標）等を利用したインタフェース回路である。無線通信装置２００は、例えば、音声、データ通信及びＬＡＮ接続等の多機能を有する携帯電話システムである。
　無線通信装置２００は、アンテナスイッチ回路２０１、高電力増幅器ＨＰＡ、高周波集積回路ＲＦＩＣ、又はベースバンド部ＢＢ等に、上述した実施の形態または変形例に係るいずれかの保護回路を有する高周波集積回路を適用して構成される。例えば、アンテナスイッチ回路２０１、ベースバンド部ＢＢ等に本開示に係る技術を適用することにより、無線通信装置２００において、ＥＳＤ破壊を効果的に抑制することが可能となる。
　以上、実施の形態、変形例および適用例ならびに応用例を挙げて本開示を説明したが、本技術は上記実施の形態等に限定されるものではなく、種々の変形が可能である。例えば、上述した変形例は、上記実施の形態の変形例として説明したが、各変形例の構成を適宜組み合わせることができる。
　なお、本明細書中に記載された効果はあくまで例示であってその記載に限定されるものではなく、他の効果があってもよい。また、本開示は以下のような構成をとることも可能である。
（１）
　高周波回路と、
　前記高周波回路に電気的に接続される端子と、
　前記端子と基準電位線との間に設けられる第１トランジスタと、
　前記端子と前記基準電位線との間に設けられる第２トランジスタと、を備え、
　前記第１トランジスタは、前記端子に電気的に接続されるゲート及びドレインと、前記基準電位線に電気的に接続されるソースとを有し、
　前記第２トランジスタは、前記端子に電気的に接続されるソースと、前記基準電位線に電気的に接続されるゲート及びドレインとを有する
　高周波集積回路。
（２）
　前記第１トランジスタ及び前記第２トランジスタの少なくとも一方は、エンハンスメント型のトランジスタである
　前記（１）に記載の高周波集積回路。
（３）
　前記第２トランジスタと前記基準電位線との間に設けられる第３トランジスタを備え、
　前記第２トランジスタのゲート及びドレインは、前記第３トランジスタを介して前記基準電位線に電気的に接続され、
　前記第３トランジスタは、前記第２トランジスタのゲート及びドレインに電気的に接続されるソースと、前記基準電位線に電気的に接続されるゲート及びドレインとを有する
　前記（１）または（２）に記載の高周波集積回路。
（４）
　前記第１トランジスタと前記基準電位線との間に設けられる第４トランジスタを備え、
　前記第１トランジスタのソースは、前記第４トランジスタを介して前記基準電位線に電気的に接続され、
　前記第４トランジスタは、前記第１トランジスタのソースに電気的に接続されるゲート及びドレインと、前記基準電位線に電気的に接続されるソースとを有する
　前記（１）から（３）のいずれか１つに記載の高周波集積回路。
（５）
　前記端子と前記高周波回路との間に設けられる第１抵抗を備え、
　前記高周波回路は、前記第１抵抗を介して前記第１トランジスタ及び前記第２トランジスタと電気的に接続される
　前記（１）から（４）のいずれか１つに記載の高周波集積回路。
（６）
　前記第１抵抗の抵抗値は、１ｋΩ以上である
　前記（５）に記載の高周波集積回路。
（７）
　前記第１トランジスタのゲートと前記第１トランジスタのドレインとの間に設けられる第２抵抗を備える
　前記（１）から（６）のいずれか１つに記載の高周波集積回路。
（８）
　前記第２抵抗の抵抗値は、１ｋΩ以上である
　前記（７）に記載の高周波集積回路。
（９）
　前記端子に正のサージ電圧が生じる場合、前記第１トランジスタを介して電流が流れ、
　前記端子に負のサージ電圧が生じる場合、前記第２トランジスタを介して電流が流れる
　前記（１）から（８）のいずれか１つに記載の高周波集積回路。
（１０）
　前記第１トランジスタ又は前記第２トランジスタの高インピーダンス時の電流は１μＡ以下である
　前記（１）から（９）のいずれか１つに記載の高周波集積回路。
（１１）
　前記第１トランジスタ及び前記第２トランジスタは、ＭＩＳトランジスタである
　前記（１）から（１０）のいずれか１つに記載の高周波集積回路。
（１２）
　前記第１トランジスタのゲート絶縁膜の膜厚は、前記第２トランジスタのゲート絶縁膜の膜厚と異なる
　前記（１１）に記載の高周波集積回路。
（１３）
　前記高周波回路が設けられた基板を有し、
　前記第１トランジスタ及び前記第２トランジスタは、前記基板に設けられる
　前記（１）から（１２）のいずれか１つに記載の高周波集積回路。
（１４）
　前記基板は、Ｓｉ基板である
　前記（１３）に記載の高周波集積回路。
（１５）
　高周波回路と、
　前記高周波回路に電気的に接続される端子と、
　前記端子と基準電位線との間に設けられる第１トランジスタと、
　前記端子と前記基準電位線との間に設けられる第２トランジスタと、を備え、
　前記第１トランジスタは、前記端子に電気的に接続されるゲート及びドレインと、前記基準電位線に電気的に接続されるソースとを有し、
　前記第２トランジスタは、前記端子に電気的に接続されるソースと、前記基準電位線に電気的に接続されるゲート及びドレインとを有する
　電子機器。
　本出願は、日本国特許庁において２０２１年１１月２６日に出願された日本特許出願番号２０２１－１９２２１５号を基礎として優先権を主張するものであり、この出願の全ての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (15)

  1. 　高周波回路と、
    　前記高周波回路に電気的に接続される端子と、
    　前記端子と基準電位線との間に設けられる第１トランジスタと、
    　前記端子と前記基準電位線との間に設けられる第２トランジスタと、を備え、
    　前記第１トランジスタは、前記端子に電気的に接続されるゲート及びドレインと、前記基準電位線に電気的に接続されるソースとを有し、
    　前記第２トランジスタは、前記端子に電気的に接続されるソースと、前記基準電位線に電気的に接続されるゲート及びドレインとを有する
    　高周波集積回路。
  2. 　前記第１トランジスタ及び前記第２トランジスタの少なくとも一方は、エンハンスメント型のトランジスタである
    　請求項１に記載の高周波集積回路。
  3. 　前記第２トランジスタと前記基準電位線との間に設けられる第３トランジスタを備え、
    　前記第２トランジスタのゲート及びドレインは、前記第３トランジスタを介して前記基準電位線に電気的に接続され、
    　前記第３トランジスタは、前記第２トランジスタのゲート及びドレインに電気的に接続されるソースと、前記基準電位線に電気的に接続されるゲート及びドレインとを有する
    　請求項１に記載の高周波集積回路。
  4. 　前記第１トランジスタと前記基準電位線との間に設けられる第４トランジスタを備え、
    　前記第１トランジスタのソースは、前記第４トランジスタを介して前記基準電位線に電気的に接続され、
    　前記第４トランジスタは、前記第１トランジスタのソースに電気的に接続されるゲート及びドレインと、前記基準電位線に電気的に接続されるソースとを有する
    　請求項１に記載の高周波集積回路。
  5. 　前記端子と前記高周波回路との間に設けられる第１抵抗を備え、
    　前記高周波回路は、前記第１抵抗を介して前記第１トランジスタ及び前記第２トランジスタと電気的に接続される
    　請求項１に記載の高周波集積回路。
  6. 　前記第１抵抗の抵抗値は、１ｋΩ以上である
    　請求項５に記載の高周波集積回路。
  7. 　前記第１トランジスタのゲートと前記第１トランジスタのドレインとの間に設けられる第２抵抗を備える
    　請求項１に記載の高周波集積回路。
  8. 　前記第２抵抗の抵抗値は、１ｋΩ以上である
    　請求項７に記載の高周波集積回路。
  9. 　前記端子に正のサージ電圧が生じる場合、前記第１トランジスタを介して電流が流れ、
    　前記端子に負のサージ電圧が生じる場合、前記第２トランジスタを介して電流が流れる
    　請求項１に記載の高周波集積回路。
  10. 　前記第１トランジスタ又は前記第２トランジスタの高インピーダンス時の電流は１μＡ以下である
    　請求項１に記載の高周波集積回路。
  11. 　前記第１トランジスタ及び前記第２トランジスタは、ＭＩＳトランジスタである
    　請求項１に記載の高周波集積回路。
  12. 　前記第１トランジスタのゲート絶縁膜の膜厚は、前記第２トランジスタのゲート絶縁膜の膜厚と異なる
    　請求項１１に記載の高周波集積回路。
  13. 　前記高周波回路が設けられた基板を有し、
    　前記第１トランジスタ及び前記第２トランジスタは、前記基板に設けられる
    　請求項１に記載の高周波集積回路。
  14. 　前記基板は、Ｓｉ基板である
    　請求項１３に記載の高周波集積回路。
  15. 　高周波回路と、
    　前記高周波回路に電気的に接続される端子と、
    　前記端子と基準電位線との間に設けられる第１トランジスタと、
    　前記端子と前記基準電位線との間に設けられる第２トランジスタと、を備え、
    　前記第１トランジスタは、前記端子に電気的に接続されるゲート及びドレインと、前記基準電位線に電気的に接続されるソースとを有し、
    　前記第２トランジスタは、前記端子に電気的に接続されるソースと、前記基準電位線に電気的に接続されるゲート及びドレインとを有する
    　電子機器。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07202196A (ja) * 1993-10-21 1995-08-04 Hyundai Electron Ind Co Ltd 静電放電消去回路のトランジスターおよびその製造方法
US20090052099A1 (en) * 2007-08-20 2009-02-26 Zerog Wireless, Inc. Hybrid Circuit for Circuit Protection and Switching
US20160336740A1 (en) * 2015-05-15 2016-11-17 Analog Devices, Inc. Apparatus and methods for electrostatic discharge protection of radio frequency interfaces

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07202196A (ja) * 1993-10-21 1995-08-04 Hyundai Electron Ind Co Ltd 静電放電消去回路のトランジスターおよびその製造方法
US20090052099A1 (en) * 2007-08-20 2009-02-26 Zerog Wireless, Inc. Hybrid Circuit for Circuit Protection and Switching
US20160336740A1 (en) * 2015-05-15 2016-11-17 Analog Devices, Inc. Apparatus and methods for electrostatic discharge protection of radio frequency interfaces

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