CN118216006A - 高频集成电路及电子设备 - Google Patents

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Abstract

本公开的实施方式的高频集成电路(1)包括：高频电路(10)、电连接至高频电路的端子(20)、设置在端子和参考电位线之间的第一晶体管(M1)、以及设置在端子和参考电位线之间的第二晶体管(M2)。第一晶体管具有电连接到端子的栅极(G)和漏极(D)、以及电连接到参考电位线的源极(S)。第二晶体管具有电连接到端子的源极(S)、以及电连接到参考电位线的栅极(G)和漏极(D)。

Description

高频集成电路及电子设备
技术领域
本公开涉及高频集成电路和电子设备。
背景技术
提出了一种高频集成电路，该高频集成电路设置有增强型场效应晶体管作为保护设备，该增强型场效应晶体管包括通过电阻器连接至GND(接地)的栅极。
引用列表
专利文献
专利文献1：日本未经审查专利申请公开第2006-114618号
发明内容
期望一种用以防止ESD损坏的高频集成电路。
希望提供一种能够抑制ESD损坏的高频集成电路。
本公开的实施方式的高频集成电路包括：高频电路；端子，电连接至高频电路；第一晶体管，设置在端子与参考电位线之间；以及第二晶体管，设置在端子与参考电位线之间。第一晶体管包括电连接至端子的栅极和漏极、以及电连接至参考电位线的源极。第二晶体管包括电连接至端子的源极以及电连接至参考电位线的栅极和漏极。
本公开的实施方式的一种电子设备包括：高频电路；端子，电连接至高频电路；第一晶体管，设置在端子与参考电位线之间；以及第二晶体管，设置在端子与参考电位线之间。第一晶体管包括电连接至端子的栅极和漏极、以及电连接至参考电位线的源极。第二晶体管包括电连接至端子的源极以及电连接至参考电位线的栅极和漏极。
附图说明
图1是示出根据本公开的实施方式的高频集成电路的配置实施例的示图。
图2是示出根据本公开的实施方式的高频集成电路的晶体管的配置实施例的示图。
图3是示出根据本公开的实施方式的高频集成电路的晶体管的电特性的实施例的示图。
图4是示出根据本公开的实施方式的高频集成电路的并联连接晶体管的电特性的实施例的示图。
图5是示出根据本公开的变形例1的高频集成电路的配置实施例的示图。
图6是示出根据本公开的变形例1的高频集成电路的晶体管的电特性的实施例的示图。
图7是示出根据本公开的变形例1的高频集成电路的晶体管的电特性的实施例的示图。
图8是示出根据本公开的变形例1的高频集成电路的并联连接晶体管的电特性的实施例的示图。
图9是示出根据本公开的变形例1的高频集成电路的另一配置实施例的示图。
图10是示出根据本公开的变形例1的高频集成电路的ESD评估结果的实施例的示图。
图11是示出根据本公开的变形例2的高频集成电路的配置实施例的图。
图12是示出根据本公开的变形例3的高频集成电路的配置实施例的图。
图13是示出根据本公开的变形例3的高频集成电路的另一配置实施例的示图。
图14是示出本公开的无线通信装置的配置实施例的示图。
具体实施方式
参照附图，下文将详细描述本公开的实施方式。应注意，将按以下顺序给出描述。
1.实施方式
2.变形例
3.应用实施例
<1.实施方式>
图1是示出根据本公开的实施方式的高频集成电路的配置实施例的示图。如图1所示，高频集成电路1包括高频电路10、端子20和保护电路30。高频集成电路1是处理高频信号的电路。例如，高频集成电路1是通信装置，并且能够在使用诸如毫米波段或微波带之类的频带的电子设备中使用。高频电路10例如是RF信号的功率放大器、滤波器等。应注意，高频可以是在几MHz至几百GHz或者更高的频带中的高频。例如，可以将毫米波段或某个其他频带中的高频信号输入和输出至高频集成电路1。高频信号的频率可以是例如100MHz或更高，或者可以是1GHz或更高。此外，高频信号的频率可以是例如300GHz以下，或者可以是100GHz以下。
高频集成电路1例如由GaN(氮化镓)形成。GaN具有宽带隙和高击穿场强。此外，GaN具有高熔点；因此，可以使用GaN作为用于高频器件的材料。
高频集成电路1的端子20电连接至高频电路10。端子20例如是用于向外部发送信号的信号端子。作为实施例，端子20是信号输入和输出的输入端子和输出端子。应注意，端子20可以是信号从高频集成电路1的外部输入的输入端子，或者可以是将信号输出至高频集成电路1的外部的输出端子。
保护电路30是保护要被保护的高频集成电路1的内部电路(在图1中，高频电路10)的电路。保护电路30电连接至端子20，并且保护高频电路10免受通过端子20产生的异常电流和电压的影响。如稍后将描述的，保护电路30包括通过不同的连接方法连接的两个晶体管，并且抑制由人体或装置以静电充电到高频电路10等引起的浪涌。保护电路30可以被认为是保护高频电路10的静电释放(ESD)保护设备。要注意的是，图1仅仅示出了一个端子20和一个保护电路30；然而，高频集成电路1可以具有多个端子和多个保护电路。
保护电路30包括晶体管M1和晶体管M2。晶体管M1设置在端子20和参考电位线之间。在图1所示的实施例中，参考电位线是接地线(接地线)。晶体管M2还被设置在端子20和作为参考电位线的接地线之间。晶体管M1、M2是具有栅极、源极、漏极的端子的MIS晶体管(MISFET)。晶体管M1和M2都是金属-绝缘体-半导体(MIS)场效应晶体管(FET)，并且具有MIS栅极结构。
晶体管M1和M2都是NMOS晶体管。此外，在本实施方式中，晶体管M1和M2都是增强型晶体管。晶体管M1和M2相应的阈值电压高于0V。晶体管M1和M2可以称为常断晶体管(normally-off transistor)。晶体管M1和M2以及在高频电路10中使用的器件(例如，用于传输的RF放大器的FET、无源器件等)形成在同一基板上。
如图1所示，晶体管M1的漏极电连接至端子20。此外，晶体管M1的漏极电连接至高频电路10和晶体管M2的源极。晶体管M1的栅极电连接至晶体管M1的漏极。即，晶体管M1包括彼此连接的栅极和漏极；换言之，晶体管M1是二极管连接的晶体管。晶体管M1的源极连接至接地线。对晶体管M1的源极施加作为接地电位的0V。
晶体管M2的源极电连接至端子20。此外，晶体管M2的源极电连接至高频电路10和晶体管M1的漏极。晶体管M2的漏极连接至接地线。对晶体管M2的漏极施加作为接地电位的0V。此外，晶体管M2的栅极电连接至晶体管M2的漏极。即，晶体管M2包括彼此连接的栅极和漏极；换言之，晶体管M2是二极管连接的晶体管。
晶体管M1和M2彼此并联连接。如上所述，晶体管M1的栅极和漏极连接至端子20侧，并且晶体管M1的源极连接至接地线侧。晶体管M2的栅极和漏极连接至接地线侧，并且晶体管M2的源极连接至端子20侧。晶体管M1根据连接至端子20的栅极与连接至接地线的源极之间的电位差进入导通状态(导电状态)或截止状态(非导电状态)。此外，晶体管M2根据连接至接地线的栅极与连接至端子20的源极之间的电位差进入导通状态或截止状态。
图2是示出根据本公开的实施方式的高频集成电路的晶体管的配置实施例的示图。保护电路30中使用的晶体管M1和M2均具有例如图2中示出的结构。高频集成电路1包括基板50。在基板50上形成高频集成电路1的高频电路10、保护电路30等。例如，基板50包括Si(硅)、III-V化合物半导体材料等。在本实施方式中，基板50包括Si基板。另外，基板50也可以包括SiC基板、蓝宝石基板等其他的基板。
例如，如图2所示，高频集成电路1的晶体管包括沟道层41、阻挡层42、电极43a、电极43b、栅极绝缘膜45和栅极电极46。沟道层41包括GaN(氮化镓)。例如，沟道层41是GaN外延生长层。例如，阻挡层42包括Al1-x-yGaxInyN(0≤x＜1，0≤y＜1)，并且设置在沟道层41上。沟道层41和阻挡层42之间发生极化，在异质结界面处产生二维电子气(two-dimensionalelectron gas)。图2中所示的晶体管是高电子迁移率晶体管(HEMT)。应注意，包括AlN、AlGaN、GaN等的缓冲层可设置在基板50与沟道层41之间。
电极43a和43b都包括例如钛(Ti)、铝(Al)、镍(Ni)、金(Au)等。电极43a和43b是欧姆电极。在图2中，电极43a设置在左侧的阻挡层42上，电极43b设置在右侧的阻挡层42上。电极43a是晶体管的源极和漏极的电极，例如源极电极。电极43b是晶体管的源极和漏极中的另一个的电极，例如漏极电极。另外，也可以在各电极43a、43b的下方设置用于降低电阻的再生长层。例如，通过蚀刻部分地去除电极43a下方的阻挡层42和沟道层41，并且可以通过选择性再生长方法在相应的去除部分上形成半导体层(例如，n型In1-xGaxN(0≤x＜1))作为再生长层。这使得可以减小电极43a和沟道层41之间的电阻。同样地，通过在电极43b的下方设置再生长层，能够降低电极43b与沟道层41之间的电阻。
栅极绝缘膜45以覆盖沟道层41和阻挡层42的相应的表面的方式设置。栅极绝缘膜45由例如包含氧化硅(SiO2)、氧化铝(Al2O3)、氧化铪(HfO)等中的一个的单层膜或包含这些中的两种以上的多层膜形成。栅极电极46包括镍(Ni)、金(Au)等。栅极绝缘膜45的膜厚度、形状等被设置成允许晶体管M1和M2具有期望的夹断电压和期望的栅极耐受电压。晶体管M1和M2都设置在基板50上，并且电连接至设置在同一基板50上的高频电路10。
图3是示出了根据本公开的实施方式的高频集成电路1的晶体管的电特性的实施例的示图。在图3中，水平轴表示施加在晶体管的栅极与源极之间的电压Vgs。垂直轴表示在晶体管的漏极与源极之间流动的电流Ids。保护电路30的晶体管M1处于栅极和漏极如上所述短路的状态，并且具有由图3中所示的电压Vgs(＝Vds)和电流Ids表示的电流-电压特性。晶体管M2也处于如上所述的栅极和漏极短路的状态，并且具有图3中示出的电流-电压特性。
如图3所示，当电压Vgs小于夹断电压Vp时，晶体管进入截止状态(非导电状态)和高阻抗状态。应注意，夹断电压Vp对应于阈值电压。当电压Vgs大于或等于夹断电压Vp时，晶体管进入导通状态(导电状态)。在这种情况下，作为漏极电流的电流Ids增加，并且晶体管进入低阻抗状态。要注意的是，例如，高阻抗是电流Ids小于或等于1μA的情况。当施加至端子20的直流电压为-5V时，流过晶体管M1或M2的电流可小于或等于1μA。
图4是示出了根据本公开的实施方式的高频集成电路1的并联连接的晶体管M1和M2的电特性的实施例的示图。当电压Vgs的值(即基于接地线的端子20的电压)在-Vp至+Vp的范围内时，晶体管M1和M2都进入截止状态和高阻抗状态。当端子20的电压大于或等于+Vp时，晶体管M1进入导通状态和低阻抗状态。此外，当端子20的电压小于或等于-Vp时，晶体管M2进入导通状态和低阻抗状态。
当向端子20施加正浪涌电压(即，陡峭上升的浪涌电压)时，保护电路30的晶体管M1的漏极电压和栅极电压升高。如上所述，当晶体管M1的栅极电压超过夹断电压(+Vp)时，晶体管M1进入导通状态，使得可以输出由浪涌电压产生的电流。在晶体管M1的源极和漏极之间建立电连续性，并且在端子20和接地线之间形成电荷发射路径。因此，电流通过晶体管M1在端子20和接地线之间流动。
以这种方式，当施加正浪涌电压时，保护电路30允许电流通过进入低阻抗状态的晶体管M1在端子20与接地线之间流动。晶体管M1可以被称为用于正浪涌的晶体管。在端子20中产生的过量电荷通过晶体管M1释放，这使得可以抑制端子20的电压的升高。保护电路30使得可以抑制作为瞬时大电流的浪涌电流流入高频电路10中。
当负浪涌电压(即，急剧下降的浪涌电压)施加于端子20时，保护电路30的晶体管M2的源极电压下降。当晶体管M2的源极电压小于或等于夹断电压(-Vp)时，晶体管M2进入导通状态，使得可以输出从浪涌电压产生的电流。在晶体管M2的源极和漏极之间建立电连续性，并且在端子20和接地线之间形成电荷发射路径。因此，电流通过晶体管M2在端子20和接地线之间流动。
以此方式，当施加负浪涌电压时，保护电路30允许电流通过进入低阻抗状态的晶体管M2在端子20与接地线之间流动。在端子20中产生的过量电荷通过晶体管M2释放，这使得可以抑制端子20的电压降。
如上所述，在根据本实施方式的高频集成电路1中，对于正ESD，用于正电涌的晶体管M1进入低阻抗状态并传递电流以保护高频电路10。此外，对于负ESD，用于负电涌的晶体管M2进入低阻抗状态并传递电流以保护高频电路10。这能够保护高频电路10免受ESD等高电压振幅的噪声信号的影响。
根据本实施方式的高频集成电路1设置有用于正浪涌的晶体管M1和用于负浪涌的晶体管M2，并且因此能够保护高频电路10免受浪涌(无论是正浪涌还是负浪涌)。此外，浪涌通过晶体管M1的导通操作或晶体管M2的导通操作来释放；因此，还可以防止作为保护设备的晶体管M1和M2自身的击穿。在本实施方式中，能够抑制高频电路10的内部的损坏，能够抑制高频电路10的特性劣化、ESD损坏的发生。
进一步地，在本实施方式中，当端子20为输入端子或输入输出端子时，虽然根据高频电路10的功能而不同，但是作为实施例，施加于端子20的DC电压的大小约为-5至+1V。此外，晶体管M1、M2的夹断电压Vp例如为6V。由此，在要输入的高频信号(发送信号)的整个电压范围内，晶体管M1、M2进入高阻抗状态，能够将高频信号适当地发送到高频电路10。此外，这能够防止不必要的电流流入晶体管M1和M2，并且避免功耗的增加。应注意，同样当终端20是输出端子时，在要输出的高频信号(要传输的信号)的整个电压范围内，可以将晶体管M1和M2置于高阻抗状态，并且可以通过端子20将高频信号适当地传输至外部。
此外，在本实施方式中，与设置外部二极管作为保护设备的情况相比，可以减小添加到端子20和高频电路10的寄生电容。晶体管M1和M2的电容足够低；因此，可以防止不利地影响(例如输入到端子的RF信号)。此外，保护电路30中使用的晶体管可以具有与高频电路10中使用的晶体管相似的结构。在本实施方式中，能够抑制高频电路10的特性恶化。
另外，如果设置外部二极管，则存在安装外部二极管之前，由于在制造过程中产生的ESD而导致高频电路被破坏的可能性。同时，根据本实施方式的高频集成电路1设置有保护电路30，这使得可以抑制制造过程中的ESD损坏。
[作用和效果]
根据本实施方式的高频集成电路1包括：高频电路10、电连接至高频电路10的端子20、设置在端子20与参考电位线之间的第一晶体管(晶体管M1)、以及设置在端子20与参考电位线之间的第二晶体管(晶体管M2)。第一晶体管包括：电连接至端子20的栅极和漏极，以及电连接至参考电位线的源极。第二晶体管包括：电连接至端子20的源极、以及电连接至参考电位线的栅极和漏极。
根据本实施方式的高频集成电路1包括用于正电涌的晶体管M1和用于负电涌的晶体管M2。由此，无论为正电还是负电，都能够保护高频电路10免受电涌，并且能够抑制ESD损坏的发生。此外，还可以抑制用作保护设备的晶体管M1和M2中的ESD损坏。
随后，将描述本公开的修改例。在下文中，与上述实施方式相似的部件被分配相同的附图标记，并且相应地省略其描述。
(2-1.变形例1)
例如，可以调节栅极绝缘膜45的膜厚度以允许保护电路30的晶体管具有期望的夹断电压。例如，可以增加栅极绝缘膜45的膜厚度以提高夹断电压。此外，基于要输入或输出到端子20的信号的电压范围，用于正浪涌的晶体管和用于负浪涌的晶体管可以形成有具有彼此不同的膜厚度的栅极绝缘膜。例如，晶体管M2的栅极绝缘膜的膜厚度可大于晶体管M1的栅极绝缘膜的膜厚度。注意，晶体管M1的栅极绝缘膜的膜厚度也可以比晶体管M2的栅极绝缘膜的膜厚度厚。
此外，保护电路30可以设置有彼此串联连接的多个晶体管以获得期望的夹断电压。图5为示出根据本公开的变形例1的高频集成电路1的配置实施例的示图。高频集成电路1的保护电路30包括晶体管M1、晶体管M2a、晶体管M2b和晶体管M2c。
在保护电路30中，如图5所示，与上述实施方式中的晶体管M2类似的二极管连接晶体管M2a、M2b和M2c串联连接。可以说，晶体管M2a、M2b和M2c在三级中连接。晶体管M2a的源极电连接至端子20，并且晶体管M2a的栅极和漏极电连接至晶体管M2b的源极。晶体管M2b的栅极和漏极电连接至晶体管M2c的源极。此外，晶体管M2c的栅极和漏极电连接至接地线。
以这种方式，晶体管M2a的源极连接至端子20侧，并且晶体管M2a的栅极和漏极连接至晶体管M2b的源极侧。晶体管M2b的栅极和漏极连接至晶体管M2c的源极侧。注意，晶体管M2a通过晶体管M2b、M2c与接地线电连接。此外，晶体管M2b通过晶体管M2c电连接至接地线。
图6是示出了用于正浪涌的晶体管M1的电特性的实施例的示图。图7是示出用于负浪涌的晶体管M2a至M2c的电特性的实施例的示图。用于正浪涌的晶体管M1具有图6中示出的电流-电压特性。此外，如图7所示，对于正浪涌，串联连接的晶体管M2a至M2c的夹断电压Vp3高于晶体管M1的夹断电压Vp1。
图8是示出了并联连接的晶体管M1和M2a至M2c的电特性的实施例的示图。当电压Vgs的值、即基于接地线的端子20的电压在-Vp3至+Vp1的范围内时，晶体管M1、M2a至M2c全部进入截止状态和高阻抗状态。若端子20的电压为+Vp1上，则晶体管M1进入导通状态以及低阻抗状态。另外，若端子20的电压为-Vp3以下，则晶体管M2a至2c进入导通状态以及低阻抗状态。这样，在本变形例中，可以扩展允许高阻抗的负电压的范围。
应注意的是，保护电路30可以配备有多个二极管连接的晶体管，类似于上述实施方式中的晶体管M1。例如，如图9所示，可以设置彼此串联连接的晶体管M1a和M1b。可以说，晶体管M1a和M1b在两级中连接。晶体管M1a的栅极和漏极连接至端子20侧，并且晶体管M1a的源极连接至晶体管M1b的栅极和漏极。晶体管M1b的源极连接至接地线侧。注意，晶体管M1a通过晶体管M1b与接地线电连接。在图9所示的实施例中，通过设置晶体管M1a和M1b，可以扩展允许高阻抗的正电压的范围。
图10是示出根据本公开的变形例1的高频集成电路1的ESD评估结果的实施例的示图。图10呈现了使用带电的人体模型(在100pF和1500Ω的条件下)在图5中示出的高频集成电路1上进行的人体模型(HBM)测试的结果。图10示出了在具有和不具有保护设备(晶体管M1和M2a至M2c)的情况下的针对正浪涌的耐受电压和针对负浪涌的耐受电压。结果是，在没有保护设备的情况下，针对正电涌和负电涌的相应HBM耐受电压都小于或等于100V；然而，通过提供本公开的保护设备，HBM耐受电压大大升高到200V或更高。
(2-2.变形例2)
图11是示出根据本公开的变形例2的高频集成电路1的配置实施例的示图。高频集成电路1的保护电路30除了晶体管M1和M2之外还包括电阻器R1。电阻器R1是电阻，设置在端子20和高频电路10之间。此外，电阻器R1位于高频电路10与保护电路30的晶体管之间。高频电路10通过电阻器R1电连接至保护电路30的晶体管M1和M2中的每一个。另外，电阻器R1的电阻值只要根据ESD的种类和高频电路10的工作频率适当地调整即可，可以设定为1kΩ以上。可以适当地选择电阻器R1的电阻值以允许时间常数具有期望值。例如，电阻器R1的电阻值可被设置为大于或等于1kΩ且小于或等于100kΩ的值。
存在以下可能性：取决于ESD时间常数，高频电路10可能在保护电路30释放浪涌之前被破坏。因此，在本变形例中，电阻器R1形成在高频电路10与端子20之间，这使得可以延迟浪涌传输至高频电路10。在输入高频电路10的电压达到高频电路10的耐受电压之前，保护电路30能够释放电荷；因此，可以保护高频电路10。
(2-3.变形例3)
图12是示出了根据本发明的修改例3的高频集成电路1的配置实施例的示图。根据本变形例的保护电路30包括如图12所示的电阻器R2。电阻器R2是电阻，并且设置在晶体管M1的栅极与漏极之间。晶体管M1的栅极通过电阻器R2电连接至晶体管M1的漏极。另外，电阻器R2的电阻值只要根据ESD的种类和高频电路10的工作频率适当地调整即可，可以设定为1kΩ以上。可以适当地选择电阻器R2的电阻值以允许时间常数具有期望值。例如，电阻器R2的电阻值可被设置为大于或等于1kΩ且小于或等于100kΩ的值。
存在以下可能性：取决于ESD时间常数，晶体管M1的栅极可能在电流在晶体管M1的漏极与源极之间流动之前被破坏。因此，在本变形例中，电阻器R2形成在晶体管M1的栅极与漏极之间，这延迟浪涌传输至晶体管M1的栅极并且使得电流首先开始在漏极与源极之间流动；因此，能够防止晶体管M1的栅极被破坏。应注意，保护电路30可包括如图13所示的上述电阻器R1和电阻器R2。
(2-4.变形例4)
在上述实施方式中，已经描述了用作保护设备的晶体管的配置实施例；然而，晶体管的配置不限于此。晶体管M1和M2可以具有MIS栅极结构，或者可以具有肖特基栅极结构。此外，晶体管M1和M2可以是耗尽型晶体管。代替场效应晶体管，可以使用双极型晶体管。例如，根据输入或输出到端子20的高频信号的电压范围，晶体管M1和晶体管M2中的至少一个可以是耗尽型晶体管或双极型晶体管。
高频集成电路1可以包括除了GaN基半导体之外的半导体。例如，高频集成电路1可以包括GaAs基、InP基或SiGe基化合物半导体。用作保护设备的晶体管可以由GaAs基、InP基或一些其他化合物半导体材料形成。
<3.应用实施例>
例如，上述高频集成电路1可应用于具有通信功能的各种电子设备。图14是示出本公开的无线通信装置200的配置实施例的示图。如图14所示，无线通信装置200包括天线ANT、天线开关电路201、高功率放大器HPA、高频集成电路RFIC、基带单元BB、音频输出单元MIC、数据输出单元DT以及接口单元I/F。接口单元I/F例如是使用无线局域网(W-LAN)、蓝牙(注册商标)等的接口电路。无线通信装置200例如是具有语音和数据通信、LAN连接等多种功能的蜂窝电话系统。
将包括根据上述实施方式或变形例的保护电路中的任一个的高频集成电路应用于无线通信装置200的天线开关电路201、高功率放大器HPA、高频集成电路RFIC、基带单元BB等。例如，通过将根据本公开的技术应用于天线开关电路201、基带单元BB等，能够有效地抑制无线通信装置200中的ESD损坏。
如上所述，已经通过实施方式、变形例、应用实施例和实际应用实施例描述了本公开；然而，本技术不限于上述实施方式等，并且可以进行各种修改。例如，已经描述了上述修改例作为上述实施方式的修改例；能够适当地组合变形例的各个配置。
应注意，本说明书中描述的效果仅是实施例并且不限于该描述，并且本公开可具有其他效果。此外，本公开能够具有以下配置。
(1)
一种高频集成电路，包括：
高频电路；
端子，电连接至高频电路；
第一晶体管，设置在端子与参考电位线之间；以及
第二晶体管，设置在端子与参考电位线之间，其中，
第一晶体管包括电连接至端子的栅极和漏极、以及电连接至参考电位线的源极，并且
第二晶体管包括电连接至端子的源极、以及电连接至参考电位线的栅极和漏极。
(2)
根据(1)的高频集成电路，其中，
第一晶体管和第二晶体管中的至少一者是增强型晶体管。
(3)
根据(1)或(2)的高频集成电路，包括：第三晶体管，设置在第二晶体管与参考电位线之间，其中，
第二晶体管的栅极和漏极通过第三晶体管电连接至参考电位线，并且
第三晶体管包括电连接至第二晶体管的栅极和漏极的源极、以及电连接至参考电位线的栅极和漏极。
(4)
根据(1)至(3)中任一项的高频集成电路，包括：第四晶体管，设置在第一晶体管与参考电位线之间，其中，
第一晶体管的源极通过第四晶体管电连接至参考电位线，以及
第四晶体管包括电连接至第一晶体管的源极的栅极和漏极、以及电连接至参考电位线的源极。
(5)
根据(1)至(4)中任一项的高频集成电路，包括：第一电阻器，设置在端子和高频电路之间，其中，
高频电路通过第一电阻器电连接至第一晶体管和第二晶体管。
(6)
根据(5)的高频集成电路，其中，
第一电阻器的电阻值大于或等于1kΩ。
(7)
根据(1)至(6)中任一项的高频集成电路，包括：第二电阻器，设置在第一晶体管的栅极与第一晶体管的漏极之间。
(8)
根据(7)的高频集成电路，其中，
第二电阻器的电阻值大于或等于1kΩ。
(9)
根据(1)至(8)中任一项的高频集成电路，其中，
当在端子中产生正浪涌电压时，电流流过第一晶体管，并且
当在端子中产生负浪涌电压时，电流流过第二晶体管。
(10)
根据(1)至(9)中任一项的高频集成电路，其中，
当第一晶体管或第二晶体管具有高阻抗时，电流小于或等于1μA。
(11)
根据(1)至(10)中任一项的高频集成电路，其中，
第一晶体管和第二晶体管是金属-绝缘层-半导体晶体管。
(12)
根据(11)的高频集成电路，其中，
第一晶体管的栅绝缘膜的膜厚度不同于第二晶体管的栅绝缘膜的膜厚度。
(13)
根据(1)至(12)中任一项的高频集成电路，包括：基板，设置有高频电路，其中，
第一晶体管和第二晶体管设置在基板上。
(14)
根据(13)的高频集成电路，其中，
基板是硅基板。
(15)
一种电子设备，包括：
高频电路；
端子，电连接至高频电路；
第一晶体管，设置在端子与参考电位线之间；以及
第二晶体管，设置在端子与参考电位线之间，其中，
第一晶体管包括电连接至端子的栅极和漏极以及电连接至参考电位线的源极，并且
第二晶体管包括电连接至端子的源极以及电连接至参考电位线的栅极和漏极。
本申请要求2021年11月26日向日本专利局提交的日本优先权专利申请JP2021-192215的权利，其全部内容通过引用并入本文。
本领域技术人员应理解，根据设计要求和其他因素，可以出现各种修改、组合、子组合和变更，只要它们在所附权利要求或其等效物的范围内。

Claims (15)

1.一种高频集成电路，包括：
高频电路；
端子，电连接至所述高频电路；
第一晶体管，设置在所述端子与参考电位线之间；以及
第二晶体管，设置在所述端子与所述参考电位线之间，其中，
所述第一晶体管包括电连接至所述端子的栅极和漏极、以及电连接至所述参考电位线的源极，并且
所述第二晶体管包括电连接至所述端子的源极、以及电连接至所述参考电位线的栅极和漏极。
2.根据权利要求1所述的高频集成电路，其中，
所述第一晶体管所述第二晶体管中的至少一者是增强型晶体管。
3.根据权利要求1所述的高频集成电路，包括：
第三晶体管，设置在所述第二晶体管与所述参考电位线之间，其中，
所述第二晶体管的栅极和漏极通过所述第三晶体管电连接至所述参考电位线，并且
所述第三晶体管包括电连接至所述第二晶体管的栅极和漏极的源极、以及电连接至所述参考电位线的栅极和漏极。
4.根据权利要求1所述的高频集成电路，包括：
第四晶体管，设置在所述第一晶体管与所述参考电位线之间，其中，
所述第一晶体管的源极通过所述第四晶体管电连接至所述参考电位线，以及
所述第四晶体管包括电连接至所述第一晶体管的源极的栅极和漏极、以及电连接至所述参考电位线的源极。
5.根据权利要求1所述的高频集成电路，包括：
第一电阻器，设置在所述端子和所述高频电路之间，其中，
所述高频电路通过所述第一电阻器电连接至所述第一晶体管和所述第二晶体管。
6.根据权利要求5所述的高频集成电路，其中，
所述第一电阻器的电阻值大于或等于1kΩ。
7.根据权利要求1所述的高频集成电路，包括：
第二电阻器，设置在所述第一晶体管的栅极与所述第一晶体管的漏极之间。
8.根据权利要求7所述的高频集成电路，其中，
所述第二电阻器的电阻值大于或等于1kΩ。
9.根据权利要求1所述的高频集成电路，其中，
当在所述端子中产生正浪涌电压时，电流流过所述第一晶体管，并且
当在所述端子中产生负浪涌电压时，电流流过所述第二晶体管。
10.根据权利要求1所述的高频集成电路，其中，
当所述第一晶体管或所述第二晶体管具有高阻抗时，电流小于或等于1μA。
11.根据权利要求1所述的高频集成电路，其中，
所述第一晶体管和所述第二晶体管是金属-绝缘层-半导体晶体管。
12.根据权利要求11所述的高频集成电路，其中，
所述第一晶体管的栅绝缘膜的膜厚度不同于所述第二晶体管的栅绝缘膜的膜厚度。
13.根据权利要求1所述的高频集成电路，包括：
基板，设置有所述高频电路，其中，
所述第一晶体管和所述第二晶体管设置在所述基板上。
14.根据权利要求13所述的高频集成电路，其中，
所述基板是硅基板。
15.一种电子设备，包括：
高频电路；
端子，电连接至所述高频电路；
第一晶体管，设置在所述端子与参考电位线之间；以及
第二晶体管，设置在所述端子与所述参考电位线之间，其中，
所述第一晶体管包括电连接至所述端子的栅极和漏极、以及电连接至所述参考电位线的源极，并且
所述第二晶体管包括电连接至所述端子的源极、以及电连接至所述参考电位线的栅极和漏极。
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