CN107395169B - 开关 - Google Patents

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Abstract

一种开关(100)包括输入端接口(101)和至少一个输出端接口(102)。开关(100)也包括具有串联耦合的晶体管(111)的第一堆叠(110)和具有串联耦合的晶体管(121)的第二堆叠(120)、例如场效应晶体管。第一堆叠(110)和第二堆叠(120)并联。

Description

开关
技术领域
不同的实施方式涉及一种开关，其包括具有串联耦合的晶体管的第一堆叠和具有串联耦合的晶体管的第二堆叠。不同的实施方式涉及一种开关，其包括第一堆叠和第二堆叠，其中，第一堆叠的晶体管的通断与第一时间常数相关，并且第二堆叠的晶体管的通断与第二时间常数相关，所述第二时间常数不同于第一时间常数。
背景技术
高频(HF)开关使用在大量HF电路中，以便执行不同的功能。谐振电路可以例如借助于HF电路设置用于谐振运行。所述谐振电路可以例如用作移动通讯装置的天线。
具体地，例如对于不同的信号传输方法使用不同的频率的通讯系统，可以在使用HF开关网络的情况下被实施。借助于HF开关可以在HF前端电路的不同类型之间被选择。这种通讯系统的一个实例可以是多标准移动电话，所述多标准移动电话可以在使用不同标准、例如Third Generation Partnership(3GPP)、Code Division Multiple Access(CDMA)或3GPP Global System for Communications(GSM)或3GPP Long Term Evolution(LTE)的情况下进行电话通话。同一个通讯标准也可以例如根据移动通讯运营商使用不同的频率。在使用HF开关的情况下可以使用用于CDMA电话通话的HF前端电路，该HF前端电路对于CDMA通讯是优化的；而对于GSM通话可以使用HF前端电路，该HF前端电路对于GSM通讯是优化的。
此外可以使用HF开关，以便实现用于天线或功率放大器的可调的匹配网络。这样可以通过接通或关断HF滤波器和/或绕开被动匹配或调节元件来提供可调的调节。
为了提供具有特别高的耐压强度的HF开关，公知了使用具有串联耦合的多个场效应晶体管(英语为：field effect transistor；FET)的堆叠的技术。典型的耐压强度例如处于用于50Ohm移动电话应用的24V直至用于开关的打开状态的天线谐振电路上的100V的范围。因为典型的制造技术、例如Complementary metal-oxide-semiconductor(CMOS)过程的元件不设计用于这种高压，所以使用数个FET叠放的布置。则可以将电压分配给数个FET，从而每个单个的FET经受仅仅较低的电压。例如个别的多个FET在CMOS绝缘衬底上的硅(英语为：silicon on insulator；SOI)过程中具有源极触点和漏极之间2.5V的最大耐压强度。则例如40个FET被叠放，以便实现100V的耐压强度。例如参见US 4,317,055。
然而所述HF开关具有确一定的缺点或局限性。例如能够可能的是，在所使用的构件确定的尺寸中存在对于输入端接口上的电压改变而言低的极限频率。参见Shifrin，Mitchell B.，Peter J.Katzin，和Yalcin Ayasli.“Monolithic FET structures forhigh-power control component applications.”IEEE Trans.Microwave Theory andTechniques，第37期(1989年)第2134-2141页；公式12，14和15。如果输入端接口上的电压以低于这个极限频率的频率改变，则导致损坏所使用的FET。由此可以使所述开关不可用。
常常可以导致与静电放电(英语为electrostatic discharge；ESD)有关的缓慢的电压改变。
由US 8,461,903 B1公知了下述技术，其中，尽管所使用的构件的保守的尺寸(而由此相对于ESD事件改善的鲁棒性)还是可以实现相对快的转换时间。然而相应的开关可能是相对复杂的并且在制造中是耗费的。此外，相应的开关典型地需要PMOS晶体管；然而相应的晶体管在不同的制造技术中是不可用的，从而这种技术不能或者仅仅能受限地应用。
发明内容
因此存在改善开关的需求。特别是存在不具有或者仅仅极少具有至少一些前述的局限性的开关的需求。
该任务由独立权利要求的特征解决。从属权利要求确定了实施方式。
在一个实例中，一种开关包括输入端接口和至少一个输出端接口。开关也包括第一堆叠。第一堆叠具有串联耦合的晶体管。第一堆叠在输入端接口和至少一个输出端接口之间耦合。开关也包括第二堆叠。第二堆叠具有串联耦合的晶体管。第二堆叠在输入端接口和至少一个输出端接口之间耦合。第一堆叠和第二堆叠彼此并联。
在一个另外的实例中，一种开关包括输入端接口和至少一个输出端接口。开关包括第一开关元件。第一开关元件耦合在输入端接口和至少一个输出端接口之间。开关也包括第二开关元件。第二开关元件耦合在输入端接口和至少一个输出端接口之间。第一开关元件和第二开关元件彼此并联。第一开关元件的通断与第一时间常数相关。第二开关元件的通断与第二时间常数相关。第二时间常数大于第一时间常数。
在上文中所述的特征和在下文中所述的特征能够在不脱离本发明的保护范围的情况下不仅以相应的明确描述的组合使用，而且也以其他组合或者单独地使用。
附图说明
图1示出两个HF开关，所述HF开关与LC谐振电路相互作用地以天线调谐的形式被使用。
图2示意性地示出根据参照实施方案的HF开关的结构。
图3示意性地示出根据不同的实施方式的HF开关的结构。
图4示意性地示出根据不同的实施方式的HF开关的结构。
图5示意性地示出根据不同的实施方式的HF开关的结构。
图6示意性地示出根据不同的实施方式的HF开关的结构。
具体实施方式
本发明的前述的特性、特征和优点以及实现其的方式和方法结合实施例的下述说明更清楚地并且更明确地被理解，所述实施例结合附图来详细地说明。
下面根据优选的实施方式参照附图详细地说明本发明。在附图中，相同的附图标记表示相同的或类似的元件。附图是本发明的不同实施方式的示意性的代表性方案。在附图中示出的元件没必要按比例尺示出。确切地说，不同的在附图中示出的元件这样被描述，以使得所述元件的功能和一般的目的对于本领域技术人员是可理解的。在附图中示出的功能单元和元件之间的连接和耦合也可以实施为间接的连接和耦合。连接或耦合可以有线地或无线地实施。功能单元可以实施为硬件、软件或者由硬件和软件构成的组合。
下面描述用于实施电子开关的技术。开关可以通断电流和/或电压。特别是描述用于实施HF开关的技术，所述HF开关适用于通断高频电压。在此，例如大于800MHz或者＞1GHz或者＞2GHz的频率可以称为HF。
下面描述实施HF开关的技术，所述HF开关相对于ESD事件是特别鲁棒的。
典型地，下述状态可以称为ESD事件，在所述状态中，例如由于放电存在具有显著幅度的低频电压。例如ESD事件可以由于手动操作相应的HF开关而导致。ESD事件可以例如具有几个MHz的范围内的频率、即显著小于HF的频率。ESD事件可以通过不同的模型来描述。相应的模型的一个实例是所谓的Human Body Model(HBM)。
在不同的实例中，HF开关包括两个或多个开关元件。不同的开关元件彼此并联并且具有不同的时间常数。
时间常数可以例如以一个时间单位、例如秒定义。较大的(较小的)时间常数可以在此对应于较长的(较短的)用于通断所需的时间。
在此，第一开关元件的第一时间常数与快速的通断相匹配并且例如具有小于50μs、优选地小于15μs、特别优选地小于2μs的值。第二开关元件的第二时间常数不同于第一时间常数并且与ESD事件相匹配。第二时间常数可以例如具有大于50μs、优选地大于150μs、特别优选地大于500μs的值。也就是说，第二时间常数可以例如是第一时间常数的五倍、优选十倍、特别优选二十倍。
不同的开关元件可以例如分别由具有串联耦合的(串联电路)晶体管的一个堆叠实现。在此，不同堆叠的晶体管可以与不同的时间常数相关。
下面首先参照下述实例，在所述实例中，晶体管由FET实现。FET的实例例如是：金属氧化物半导体场效应晶体管(MOSFET(s))；结型场效应晶体管(JFET)；高电子迁移率晶体管(HEMT)；肖特基场效应晶体管或金属半导体场效应晶体管(MESFET)；绝缘栅场效应晶体管(IGFET)；金属绝缘层半导体场效应晶体管(MISFET)；有机场效应晶体管(OFET)；和化学场效应晶体管(ChemFET)。在另外的实例中，然而晶体管也可以例如由双极晶体管或其他固体开关元件实现。
例如则可能的是，不同的时间常数通过适当地确定FET的栅极触点的尺寸实现。替换地或附加地也可能的是，不同的时间常数通过适当地确定FET的栅极宽度的尺寸实现。替换地或附加地也可能的是，不同的时间常数通过适当地确定不同FET的源极触点和漏极触点之间的间距(栅极长度)的尺寸实现。然而在一些实例中所有FET的栅极长度和/或栅极宽度是相等的确定的值并且不显著地变动，例如具有不大于20％、优选地不大于10％、特别优选地不大于5％的变动。在这种情况中，时间常数通过确定栅极触点电阻的尺寸来调节。
例如HF开关的第一堆叠的多个FET的时间常数可以这样确定尺寸，以使得可以实现快速地通断。HF开关的第二堆叠的多个FET的时间常数与此相反地可以这样确定尺寸，该时间常数与ESD事件的频率相匹配并且由此关于第一堆叠实现ESD防护功能。
通过使第二堆叠的多个FET关于ESD事件的频率相匹配，可以实现由ESD事件导致的电荷流过第二堆叠的多个FET。由此可以阻止给第一堆叠的多个FET施加特别大的电压。因此避免损坏第一堆叠的多个FET。这实现了ESD防护功能。
同时开关按照规定的运行(例如关于借助于第一堆叠的多个FET的快速通断)不会或者不显著地由于存在第二堆叠的多个FET而受消极影响。在此，例如在借助于第一堆叠的多个FET快速通断时由第二堆叠的多个FET仅仅表现为一个另外的电容，然而总体上不会显著地降低HF开关的有效功率。
图1中示出系统170，所述系统包括两个HF开关100A，100B。所述HF开关100A，100B中的每个可以根据在此所述的技术设计。
系统170包括金属导体96，该金属导体可以设计为用于LC谐振电路197的电感。HF信号96A馈入到金属导体96中。金属导体96通过两个不同的已确定尺寸的电容器97和对应的开关100A，100B分别与地线耦合。金属导体96和电容器97构成LC谐振电路197。LC谐振电路197可以例如实现下述的天线，该天线在此用作谐振器。
在此，开关100A，100B可以在闭合的状态或者打开的状态中被驱动。在打开的状态中存在低的导电性(不导电的状态)。根据开关100A，100B被运行在哪个状态中，不同的电容器97与印制导线96相互作用；这样可以对于不同的频率实现LC谐振电路的谐振运行。谐振的运行实现了高的发射功率和能量高效的运行。
在此，开关100A，100B是电开关电路160的一部分，该电开关电路也包括电荷泵163、驱动器162和电压调节器161。驱动器162用于分别可选地使开关100A，100B运行在导通或不导通的状态中。电荷泵163提供用于通断的电荷。电荷泵163也能够可选地将负电压施加给衬底。电压调节器161控制部件162，163。
图2示出根据参照实施方案的HF开关80。HF开关80包括具有多个FET 111的一个堆叠110。多个FET 111(例如N沟道场效应晶体管)串联；也就是说，HF开关80包括多个FET 111的串联电路。在此，各一个源极触点106与各自相邻的多个FET 111的漏极触点105耦合；通过栅极触点107控制多个FET 111的状态(参见图2的插图；所述插图在图2中以虚线包围)。
LC谐振电路197与输入端接口101连接。地线与输出端接口102连接。
电阻112设置在漏极触点105和源极触点106之间。电阻112是高欧姆值的，也就是说，具有例如20-40kOhm范围内的电阻值。电阻112防止在未导通的状态中不同的多个FET111的源极触点106和漏极触点105的电势不确定的波动。
驱动器135通过栅极触点电阻115，116与不同的多个FET 111的栅极触点耦合。栅极触点电阻115，116和栅极触点栅极电容确定了相应的多个FET 111的时间常数：
τ＝RC， (1)
其中，R定义为相应的栅极触点电阻115，116的大小；并且C定义为相应的栅极电容的大小。栅极电容典型地与栅极宽度成比例。一个另外的影响因素可以是栅极长度。FET的典型的栅极宽度可以例如处于4–6mm的范围内，其中，在此每个FET例如使用4个堆叠100个FET触指，其中，每个触指又具有15μm的栅极宽度。FET的典型的栅极长度可以例如处于10–500nm的范围内，例如处于100–120nm的范围内。
在此，原则上更快的通断、即相应于更短时间的更小的时间常数是值得努力的。另一方面，与对于慢的ESD事件而言相对小的时间常数相关地导致一个或多个FET 111的错误状态或损坏。在此，特别是导致电压在不同的多个FET 111上不均匀地分配。这在下文中说明。
当将慢的电压脉冲(即明显处在高频之下的频谱)施加到输入端接口101上：由于相邻于输入端接口101的多个FET 111的漏极触点105和栅极触点107之间的寄生电容耦合导致这个最上部的多个FET 111被打开；然而由于相对小的时间常数使栅极触点107的电荷快速地流过栅极触点电阻115，116，并且这个多个FET 111又被关闭。因此，将特别高的电压施加在最上部的多个FET 111的漏极触点105和源极触点106之间；这个电压可以大于能施加在漏极触点105和源极触点106之间的击穿电压。由此可以损坏多个FET 111。
为了定量地说明这种效应，参见前述的Shifrin，Mitchell B.等的公开文献：公式15。
栅极触点电阻115，116的这种确定尺寸实现了关于可实现的通断时间进行限制。下面说明的是，尽管多个FET 111的时间常数确定为小的尺寸如何还可以实现高效的ESD防护。
图3示出关于HF开关100的方面。HF开关100包括两个开关元件110，120。所述开关元件110，120中的每个开关元件与输入端接口101连接；开关元件110，120的相应的输出端接口102与地线连接。输入端接口101与LC谐振电路196连接。在不同的实例中能够可能的是，开关元件120持续地或在正常运行中被运行在不导通的状态中，并且例如仅仅在存在ESD事件时被运行在导通的状态中。
在图3的实例中，开关元件110，120在输入端接口101和输出端接口102之间彼此并联地耦合。开关元件110与第一时间常数(在图3中表示为T1)相关；开关元件120与第二时间常数(在图3中表示为T2)相关。第一时间常数具有比第二时间常数小的值。这意味着，开关元件110可以比开关元件120快地通断。
由此可以实现下述的效果。当在输入端接口101上存在低频电压时，开关元件120被操控并且由于大的时间常数T2相对长得保持在导通的状态中。因此，与低频电压相关的电荷可以通过开关元件120流到地线。开关元件110由此被保护。快速的通断(例如在正常运行中)可以通过开关元件110实现。
图4示出关于开关100的方面。图4特别是示出图3的开关100可能的实施方案。开关元件110实施为具有串联耦合的111的堆叠。相应地，开关元件120实施为具有串联耦合的121(例如N沟道场效应晶体管)的堆叠。第一堆叠110和第二堆叠120又彼此并联地连接并且连接在输入端接口101和输出端接口102之间。
在图4的实例中，所述堆叠110的多个FET 111的栅极触点107分别具有对应的电阻115，116(栅极触点电阻)，所述电阻都确定为相等的尺寸(在图4的实例中：R＝RG1+RGC)。相应地，在图4的实例中，所述堆叠120的多个FET 121分别具有栅极触点电阻125，126，所述栅极触点电阻都确定为相等的尺寸(在图4的实例中：R＝RG2+RGC)。电阻可以例如实施为Poly电阻或扩散电阻。接着例如Poly电阻的横向测量确定了电阻值。通过电阻值确定为相等尺寸可以产生开关100特别简单的布线。所述布线可以是特别节省空间的。
在此，驱动器135通过栅极触点电阻115，116与所述堆叠110的多个FET 111耦合(相应于图2的实例)。驱动器135实现一个控制接口。控制接口可以用于控制所述堆叠110的多个FET 111的状态。例如为此可以接收控制信号；控制信号可以例如是与时间相关的并且由此实现了，在不同的时间内使多个FET 111运行在不导通的或导通的状态中。也就是说，驱动器135实现了，使所述堆叠110的多个FET 111根据控制信号运行在导通的或不导通的状态中。
在此，然而驱动器135不设置使多个FET 121用于通断或者根据控制信号运行在导通的状态中或者在不导通的状态中。驱动器135不直接与多个FET 121的栅极触点107连接。
为了控制多个FET 121，取而代之地设置电压源136。电压源136通过栅极触点电阻125，126与所述堆叠120的多个FET 121耦合。电压源136设置用于产生偏压信号(英语为bias signal)。电压源设置用于借助于偏压信号所述堆叠120的多个FET 121运行在不导通的状态中。在此，电压源136可以设置用于持续地多个FET 121运行在导通的状态中。这意味着，电压源136不可以设置用于使多个FET 121运行在导通的状态中。偏压信号可以相应地确定尺寸。偏压信号可以具有时间相关性，也就是说，在开关100运行期间，相应的值为恒定的。
然而电压源136不设置用于使多个FET 111借助于偏压信号运行在导通的或不导通的状态中，即通断。电压源136不直接与多个FET 111的栅极触点107连接。
在图4的实例中，不同的多个FET 111，121都具有相同的栅极值(由图4不可见)。例如可能的是，所述堆叠110的多个FET 111之间的栅极宽度的变动不大于20％、优选地不大于10％、特别优选地不大于5％。例如可能的是，所述堆叠120的多个FET 121之间的栅极宽度的变动不大于20％、优选地不大于10％、特别优选地不大于5％。在此，所述变动可以例如相应于数值分散程度、例如标准误差等。也就是说可能的是，多个FET 111的栅极宽度和/或多个FET 121的栅极宽度分别是大致相等的。通过栅极宽度的确定为相等的尺寸可以产生开关100特别简单的布线。特别是可以实现高的集成度和好的面积利用率。
相应的标准也可以满足栅极长度的变动。
前文中说明了，多个FET 111的栅极宽度和/或多个FET 121的栅极宽度可以是大致同样长的。可选地也可能的是，多个FET 111的栅极宽度大致等于多个FET 121的栅极宽度。例如多个FET 111的平均栅极宽度和多个FET 121的平均栅极宽度的差值例如关于多个FET 111的平均栅极宽度或多个FET 121的平均栅极宽度为不大于20％、优选地不大于10％、特别优选地不大于5％。通过栅极宽度确定为相等的尺寸可以开关100特别简单的布线。特别是可以实现高的集成度和好的面积利用率。
相应的标准也可以满足栅极长度的差值。
在此，堆叠110的栅极触点电阻115，116和堆叠120的栅极触点电阻125，126这样确定尺寸，以使得堆叠110的多个FET 111的通断与第一时间常数相关，堆叠120的多个FET121的通断与第二时间常数相关，第二时间常数大于第一时间常数。通过多个FET 111和多个FET 121的时间常数确定为不同的尺寸可以实现ESD防护功能。
下面说明这种功能或ESD防护功能。当将慢的电压脉冲(即具有明显低于高频的频谱)施加在输入端接口101上：由于所述堆叠110的相邻于输入端接口101的多个FET 111(在图4中在左上部示出；在图4中由箭头示出)的漏极触点105和栅极触点107之间的寄生电容耦合导致这个最上部的多个FET 111被打开；然而由于相对小的时间常数使栅极触点107的电荷快速地流过栅极触点电阻115，116，并且这个多个FET 111又被关闭。由于所述堆叠120的相邻于输入端接口101的多个FET 121(在图4中在左上部示出；在图4中由箭头示出)的漏极触点105和栅极触点107之间的寄生电容耦合同时导致这个最上部的多个FET 121被打开；然而由于相对大的时间常数使栅极触点107的电荷仅仅缓慢地流过栅极触点电阻125，126，并且使这个多个FET 121保持导通。由此阻止将大的电压施加在所述堆叠110的最上部的多个FET 111的漏极触点105和源极触点106之间。因此，也就是说实现了，堆叠110的相邻于输入端接口101布置的FET 111设置用于当在输入端接口101上的信号改变时在第一持续时间内处于导通的状态中，信号改变具有第三时间常数，第三时间常数大于该FET的第一时间常数；而堆叠120的相邻于输入端接口101布置的FET 121设置用于当在输入端接口101上的信号改变时在第二持续时间内处于导通的状态中，信号改变具有第三时间常数，其中，第二持续时间比第一持续时间长。在此，第二持续时间可以相应于第二时间常数；第一持续时间可以相应于第一时间常数。
在此可能的是，堆叠120的多个FET 121与ESD事件的典型的频率相匹配。例如可能的是，堆叠120的多个FET 121的时间常数具有大于50μs、优选地大于150μs、特别优选地大于500μs的值。所述时间常数的所述值良好地与ESD事件的典型的频率相关，ESD事件被期望处于HBM的范围内。则可以确保好的ESD防护功能，因为只要ESD电压脉冲持续，堆叠120的至少几个多个FET 121就保持导通。
在此例如可能的是，所述堆叠110的多个FET 111的时间常数与不同频率之间典型的转换时间(例如关于通讯应用)相匹配。典型地，例如与无线接入技术(英语为radioaccess technology)切换(英语为handover)相关地特别短的转换时间是值得努力的，以便避免数据连接中断。例如可能的是，堆叠110的多个FET 111的时间常数具有小于50μs、优选地小于15μs、特别优选地小于2μs的值。
也就是说可能的是，堆叠120的多个FET 121的时间常数的最小值是堆叠110的多个FET 111的时间常数的最大值的至少五倍、优选至少十倍、特别优选至少20倍。
在图4的实例中，对于所述堆叠110和所述堆叠120示例性地分别示出四个FET111，121。FET 111，121的总数量可以根据应用改变。例如所述堆叠110可以具有大于20个、优选地大于40个、特别优选地大于55个的FET 111。例如所述堆叠120可以具有大于20个、优选地大于40个、特别优选地大于55个的FET 121。
在不同的实例中可能的是，所述堆叠110，120具有相同数量的FET 111，121。这特别是用于实例的下述情况，在所述情况中(例如图4的情景中的情况)，第二堆叠120对于所述堆叠110的每个FET 111具有一个对应的FET 121，其中，所述堆叠120的每个FET 121的源极触点106与所述堆叠110的分别对应的多个FET 111的源极触点106耦合，其中，所述堆叠120的每个FET 121的漏极触点105与所述堆叠110的分别对应的晶体管111的漏极触点105耦合。这种所述堆叠110的多个FET 111和所述堆叠120的多个FET 121之间1:1的对应关系可以实现所述堆叠110，120之间特别好的耦合。这样实现了特别好的ESD防护功能。此外，在下述的情景中可能的是，实现开关100特别节省空间的集成。例如电阻112可以用于这两个堆叠110，120。此外，例如一个唯一的在相应的源极触点106和漏极触点105之间的电容器(在图4中未示出)用于两个彼此对应的FET 111，121。也可能的是，相应的FET 121关于对应的FET 111本身设计为附加的电容。因为这两个栅极触点电阻115，116由于不同的几何形状也可以具有不同的寄生电容，所以在源极触点106与漏极触点105未耦合的情况中在这两个FET 111，121中形成不同的电压分配，所述不同的电压分配由于非线性的原因是不期望的。此外，在这种FET 111的源极触点106与漏极触点105的耦合的情况下也有助于ESD防护功能；这意味着，对应的FET 111，121可以彼此相关地支持减小ESD电压脉冲。
然而在另外的实例中也可能的是，所述堆叠110和所述堆叠120实施为彼此分开的并且仅仅在输入端接口101的区域中存在耦合。
在图4的实例中，所述堆叠110的多个FET 111都具有相同的第一时间常数；在图4的实例中，所述堆叠120的多个FET 121都具有相同的第二时间常数。然而在另外的实例中也可能的是，所述堆叠110的不同的多个FET 111例如与栅极触点电阻115，116的相应确定的尺寸相关地和/或与栅极宽度所确定的尺寸相关地具有不同的第一时间常数。相应地也可能的是，所述堆叠120的不同的多个FET 121例如与栅极触点电阻125，126的相应确定的尺寸相关地和/或与栅极宽度所确定的尺寸相关地具有不同的第二时间常数。在图4的实例中，特别是多个FET 111的栅极触点电阻115，116都具有相同的值；相应地多个FET 121的栅极触点电阻125，126都具有相同的值。然而在另外的实例中也可能的是，所述堆叠110的多个FET 111的栅极触点电阻115，116和/或所述堆叠120的多个FET 121的栅极触点电阻125，126分别具有不同的值。
图5示出关于HF开关100的方面。图5的实例原则上相应于图4的实例。然而在图5的实例中，所述堆叠120的多个FET 121具有不同的栅极触点电阻125，126。这通过分别确定为相等尺寸的电阻的串联电路来实现。所述电路有时也称为图腾柱几何形状(英语为totemploe geometry)。
由此实现了，所述堆叠120的不同的多个FET 121具有不同的时间常数。为了确保特别高效的ESD防护功能，在此设置，所述堆叠120的相邻于输入端接口101的FET 121(在图5中上方示出)具有栅极触点电阻125，126的最大电阻值。由此可以实现，所述堆叠120的这个最上部的FET 121具有下述的时间常数，所述时间常数相应于最长的时间。由此可以实现特别好的ESD防护功能。特别是可以确保，当ESD信号施加在输出端接口101上时，所述堆叠120的这个最上部的FET 121在特别长的持续时间内保持在导通的状态中。
同时，所述堆叠120的多个FET 121的栅极触点电阻125，126具有从相邻于输入端接口101的FET 121起向相邻于至少一个输出端接口102的FET 121连续减小的电阻值。由此可以对于所述堆叠120的邻近于输入端接口101布置的多个FET 121实现相应的栅极触点电阻125，126的特别高的值，而不必将感应电阻确定为特别大的尺寸，这可以节省空间。例如相邻于输入端接口101的FET 121的栅极触点电阻125，126可以具有大于100kOhm、优选地大于500kOhm、特别优选地大于1000kOhm的电阻值。
然而同时可以值得努力的是，个别的电阻125，126不确定为过小的尺寸。由此避免触点电阻占据整个电阻的显著的份额；基于触点电阻的相对大的数值分散或制造公差可以这样避免不准确性。
图6示出关于HF开关100的方面。图6的实例原则上相应于图5的实例。然而在图6的实例中，所述堆叠120的多个FET 121具有附加的电容器123，所述电容器连接在相应的漏极触点105和源极触点106之间。
这个电容器123实现了所述堆叠120的多个FET 121的漏极触点105和源极触点106之间附加的电容；由此电压可以在未导通的装填中特别对称地沿着相应的多个FET 121的栅极长度分配。由此可以避免在开关100运行中的非线性。
也就是说，例如基底的电容可以导致开关100的非线性。所述非线性典型地通过使用SOI工艺来显著地减小。在SOI工艺中，基底、例如硅通过绝缘层与开关100的集成结构、特别是多个FET 111，121电隔离。为了避免开关100的电势不可控的波动(英语为floating)，可能的是，每个FET 111，121设置一个附加的偏压电阻(英语为body bias resistor)，所述偏压电阻确定了一定电势上的FET 111，121。替换地或附加地也可能的是，对于基底使用负的偏压，以便断开基底二极管并且由此显著地减小不对称性。然而在这种情况中由于偏压电阻产生显著的寄生值。所述寄生值可以通过电容器123补偿。
总之，前文中说明了用于提供HF开关的高效的ESD防护功能的技术。在此，一个另外的具有特别相关的时间常数的开关元件与所设立的HF开关元件并联。优选地，对于开关元件使用FET叠放的布置。
这种技术可以特别是结合所设立的CMOS工艺实现。不必使用复杂的技术、例如基于GaN的结构或微机械元件(micromechnical structure；MEMS)。例如与US 8,461,903相反地不需要PMOS晶体管。所需的功率消耗被限制；简单的结构是可能的。例如与US 8,461,903相反地不需要在转换时栅极触点复杂的同步；也不需要在转换时抑制HF电压以避免损坏。根据US 8,461,903的PMOS晶体管具有对于导通的和不导通的状态不同的电容：HF信号由此可以导致非线性，因为正的和负的半波会经受不同的寄生电容。所述的缺点也可以通过在此所述技术来避免。
通过使用两个不同的时间常数一方面可以(借助于较小的时间常数)提供快速的通断；另一方面可以(借助于较大的时间常数)避免与ESD事件相关的过压。
另一方面，通过设置附加的具有大的时间常数的开关元件实现了不明显地影响开关的HF特性。因为在不同的实例中第二堆叠具有大的时间常数的多个FET通过相应的偏压信号在不导通的状态中被驱动，所以实现了关于第一堆叠具有带小的时间常数的多个FET的仅仅一个附加的电容。所述附加的电容下降得越小，所述堆叠具有越多的FET。
当然本发明的前述的实施方式和方面可以彼此组合。特别是所述特征可以在不脱离本发明的领域的情况下不仅以所述的组合而且以其他组合或者单独被使用。
前文中说明了关于应用的不同实例，其中，开关在具有天线的系统中实施，所述天线形成LC谐振电路。然而相应的技术也可以实施用于其他的应用、例如匹配HF放大器(LowNoise Amplifier，Power Amplifier)或者表面波(英语为surface acoustic wave；SAW)滤波器和/或体积波(英语为bulk acoustic wave；BAW)滤波器的转换。
前文中说明了关于时间常数与栅极宽度的相关性的不同的实例。在另外的实例中，时间常数可以替换地或附加地也通过改变栅极长度来调节。
前文中说明了关于FET的不同的实例，所述FET以叠放的布置分别构成不同的开关元件。在另外的实例中，替代FET也可以例如使用双极晶体管。

Claims (16)

1.一种开关(100，100A，100B)，所述开关包括：
-输入端接口(101)，
-至少一个输出端接口(102)，
-耦合在所述输入端接口(101)和所述至少一个输出端接口(102)之间的、具有串联耦合的晶体管(111)的第一堆叠(110)，
-耦合在所述输入端接口(101)和所述至少一个输出端接口(102)之间的、具有串联耦合的晶体管(121)的第二堆叠(120)，
其中，所述第一堆叠(110)和所述第二堆叠(120)彼此并联地连接；
其中，所述第一堆叠的晶体管具有第一时间常数，
其中，所述第二堆叠的晶体管具有第二时间常数，
其中，所述第一时间常数和所述第二时间常数是所述晶体管通断所需的时间，
其中，所述第二时间常数中的至少一部分具有比所述第一时间常数大的值，
其中，所述第二时间常数针对所述第二堆叠的不同的晶体管采用不同的值，
其中，所述第二堆叠的相邻于所述输入端接口的晶体管的第二时间常数采用所有第二时间常数中的最大值。
2.根据权利要求1所述的开关(100，100A，100B)，
其中，所述第二时间常数的最小值是所述第一时间常数的最大值的至少五倍。
3.根据权利要求1所述的开关(100，100A，100B)，
其中，所述第一时间常数采用小于50μs的值，和/或
其中，所述第二时间常数采用大于50μs的值。
4.根据权利要求1所述的开关(100，100A，100B)，
其中，所述第二堆叠(120)针对所述第一堆叠(110)的每个晶体管(111)具有一个对应的晶体管(121)，
其中，所述第二堆叠(120)的每个晶体管(121)的源极触点(106)与所述第一堆叠(110)的分别对应的晶体管(111)的源极触点(106)耦合，
其中，所述第二堆叠(120)的每个晶体管(121)的漏极触点(105)与所述第一堆叠(110)的分别对应的晶体管(111)的漏极触点(105)耦合。
5.根据权利要求1所述的开关(100，100A，100B)，所述开关还包括：
控制接口(135)，所述控制接口设置用于接收控制信号，并且所述控制接口与所述第一堆叠(110)的晶体管(111)的栅极触点(107)耦合，以便根据所述控制信号使该晶体管运行在未导通状态或导通状态中。
6.根据权利要求5所述的开关(100，100A，100B)，所述控制接口(135)不设置用于根据所述控制信号使所述第二堆叠(120)的晶体管(121)运行在未导通状态或者导通状态中。
7.根据权利要求1所述的开关(100，100A，100B)，所述开关还包括：
-电压源(136)，所述电压源设置用于产生偏压信号，并且所述电压源与所述第二堆叠(120)的晶体管(121)的栅极触点(107)耦合，其中，所述电压源设置用于借助于所述偏压信号使所述第二堆叠(120)的晶体管(121)运行在未导通状态中。
8.根据权利要求7所述的开关(100，100A，100B)，
其中，所述电压源(136)不设置用于借助于所述偏压信号使所述第一堆叠(110)的晶体管(111)运行在未导通状态或者导通状态中。
9.根据权利要求7所述的开关(100，100A，100B)，
其中，所述电压源通过栅极触点电阻(125，126)与所述第二堆叠(120)的晶体管(121)的栅极触点(107)耦合，
其中，所述栅极触点电阻(125，126)对于所述第二堆叠(120)的不同的场效应晶体管具有相同的值。
10.根据权利要求7所述的开关(100，100A，100B)，
其中，所述电压源通过栅极触点电阻(125，126)与所述第二堆叠(120)的晶体管的栅极触点(107)耦合，
其中，所述栅极触点电阻(125，126)对于所述第二堆叠(120)的不同的晶体管具有不同的值。
11.根据权利要求10所述的开关(100，100A，100B)，
其中，所述第二堆叠(120)的相邻于所述输入端接口(101)的晶体管(121)的栅极触点电阻(125，126)与所述第二堆叠(120)的不相邻于所述输入端接口(101)的晶体管(121)的栅极触点电阻(125，126)相比具有最大值。
12.根据权利要求10所述的开关(100，100A，100B)，
其中，所述第二堆叠(120)的晶体管(121)的栅极触点电阻(125，126)具有从相邻于所述输入端接口(101)的晶体管(121)起向相邻于所述至少一个输出端接口(102)的晶体管(121)连续减小的值。
13.根据权利要求10所述的开关(100，100A，100B)，
其中，至少相邻于所述输入端接口(101)的晶体管的栅极触点电阻(125，126)具有大于100kOhm的值。
14.根据权利要求1所述的开关(100，100A，100B)，
其中，所述第一堆叠(110)的晶体管(111)的栅极宽度和/或栅极长度的变动不大于20％，
其中，所述第二堆叠(120)的晶体管(121)的栅极宽度和/或栅极长度的变动不大于20％，
其中，所述第一堆叠(110)的晶体管(111)的平均栅极宽度和/或平均栅极长度和所述第二堆叠(120)的晶体管(121)的平均栅极宽度和/或平均栅极长度的差值分别相对于所述第一堆叠(110)的晶体管(111)的平均栅极宽度和/或平均栅极长度不大于20％。
15.一种具有开关(100，100A，100B)、LC谐振电路(96，97，196)和接地触点的系统(170)，
-其中，所述开关(100，100A，100B)是根据前述权利要求中任一项所述的开关，
-其中，所述LC谐振电路与所述开关(100，100A，100B)的所述输入端接口(101)耦合，
-其中，所述接地触点与所述开关(100，100A，100B)的所述至少一个输出端接口(102)耦合,
其中，所述第一堆叠的晶体管具有第一时间常数，
其中，所述第二堆叠的晶体管具有第二时间常数，
其中，所述第二时间常数中的至少一部分具有比所述第一时间常数大的值，
其中，所述第一时间常数和所述第二时间常数是所述晶体管通断所需的时间，
其中，所述第二时间常数针对所述第二堆叠的不同的晶体管采用不同的值，
其中，所述第二堆叠的相邻于所述输入端接口的晶体管的第二时间常数采用所有第二时间常数中的最大值。
16.一种开关(100，100A，100B)，所述开关包括：
-输入端接口(101)，
-至少一个输出端接口(102)，
-耦合在所述输入端接口(101)和所述至少一个输出端接口(102)之间的第一开关元件(110)，
-耦合在所述输入端接口(101)和所述至少一个输出端接口(102)之间的第二开关元件(120)，
其中，所述第一开关元件(110)和所述第二开关元件(120)相互并联连接，
其中，所述第一开关元件(110)具有第一时间常数，
其中，所述第二开关元件(120)具有第二时间常数，
其中，所述第一时间常数和所述第二时间常数是所述开关元件通断所需的时间，
其中，所述第二时间常数大于所述第一时间常数，
其中，所述第一开关元件包括具有串联耦合的晶体管的第一堆叠，
其中，所述第二开关元件包括具有串联耦合的晶体管的第二堆叠，
其中，所述第一堆叠的晶体管具有所述第一时间常数，
其中，所述第二堆叠的晶体管具有所述第二时间常数，
其中，所述第二时间常数中的至少一部分具有比所述第一时间常数大的值，
其中，所述第二时间常数针对所述第二堆叠的不同的晶体管采用不同的值，
所述第二堆叠的相邻于所述输入端接口的晶体管的第二时间常数采用所有第二时间常数中的最大值。
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