JP5996378B2 - 高周波スイッチ回路 - Google Patents

Description

本発明は、高周波スイッチ回路に関する。

高周波スイッチ回路は、高周波信号（ＲＦ信号）を扱うスイッチ回路である。例えば、高周波スイッチ回路の一種であるシャントスイッチは、ＯＮ状態において、高周波信号をグランドに逃がす役割を果たす。つまり、シャントスイッチは、ＲＦ電力を散逸させる散逸させる役割を果たす。

図１は、特許文献１に開示されているシャントスイッチの構成を示している。グランド端子２には、グランド電位が印加される。高周波信号端子３には、高周波信号が印加される。グランド端子２と高周波信号端子３との間には、ｎ個のトランジスタＭ（１）〜Ｍ（ｎ）が直列に接続されている。各トランジスタＭ（ｋ；ｋ＝１〜ｎ）のゲートは、バイアス端子４に接続されている。このバイアス端子４の電位に応じて、各トランジスタＭ（ｋ）がＯＮ／ＯＦＦ制御される。

各トランジスタＭ（ｋ）がＯＮ状態のとき、高周波信号端子３とグランド端子２とが短絡（shunt）し、ＲＦ電力がグランド端子２に逃がされる。一方、各トランジスタＭ（ｋ）がＯＦＦ状態のとき、短絡はなくなる。このＯＦＦ状態においては、各トランジスタＭ（ｋ）のゲートからバイアス端子４へのＲＦ電力の漏れをなるべく抑制すること（ＲＦチョーク）が要求される。そこで、各トランジスタＭ（ｋ）のゲートとバイアス端子４との間に、抵抗素子（ゲートバイアス抵抗）が設けられる。

図１に示される構成では、ｎ個の抵抗素子が、バイアス端子４とｎ個のトランジスタＭ（１）〜Ｍ（ｎ）のそれぞれのゲートとの間に設けられている。つまり、ｎ個の抵抗素子は並列に接続されている。典型的には、ｎ個の抵抗素子の抵抗値は同じに設計される。特許文献１には、トランジスタＭ（ｎ）に接続される抵抗素子の抵抗値が最大で、トランジスタＭ（１）に向かうにつれて抵抗値が段々小さくなる構成が開示されている。

特許文献２は、各トランジスタに流れる高周波電流の変化量を低く抑え、高周波歪みを低減することを目的とした技術を開示している。当該技術によれば、複数のゲートバイアス抵抗が、高周波信号端子とバイアス端子との間に直列に接続される。

特開２００６−１７４４２５号公報 特開２０１０−１０７２８号公報

高周波スイッチ回路において、ゲートバイアス抵抗全体の面積の縮小が望まれている。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるだろう。

一実施の形態において、高周波スイッチ回路は、第１端子から第２端子に向けて第１トランジスタ〜第ｎトランジスタの順番で直列接続されたｎ個（ｎは２以上の整数）のトランジスタを備える。第１トランジスタ〜第ｎトランジスタのそれぞれのゲートに接続されたノードは、第１ノード〜第ｎノードである。高周波スイッチ回路は、更に、バイアス端子から第ｎノードに向けて第１抵抗素子〜第ｎ抵抗素子の順番で直列接続されたｎ個の抵抗素子を備える。第１抵抗素子は、バイアス端子と第１ノードとの間に接続されている。第ｋ抵抗素子（ｋ＝２〜ｎ）は、第（ｋ−１）ノードと第ｋノードとの間に接続されている。

他の実施の形態において、高周波スイッチ回路は、第１端子から第２端子に向けて第１トランジスタ〜第ｎトランジスタの順番で直列接続されたｎ個（ｎは２以上の整数）のトランジスタを備える。第１トランジスタ〜第ｎトランジスタのそれぞれのバックゲートに接続されたノードは、第１ノード〜第ｎノードである。高周波スイッチ回路は、更に、バイアス端子から第ｎノードに向けて第１抵抗素子〜第ｎ抵抗素子の順番で直列接続されたｎ個の抵抗素子を備える。第１抵抗素子は、バイアス端子と第１ノードとの間に接続されている。第ｋ抵抗素子（ｋ＝２〜ｎ）は、第（ｋ−１）ノードと第ｋノードとの間に接続されている。

高周波スイッチ回路において、ゲートバイアス抵抗全体の面積を縮小することが可能となる。

図１は、特許文献１に記載されたシャントスイッチの構成を示す概略図である。 図２は、第１の実施の形態に係る高周波スイッチ回路の構成を示す概略図である。 図３は、第１の実施の形態に係る高周波スイッチ回路の作用・効果を説明するための概略図である。 図４は、第２の実施の形態に係る高周波スイッチ回路を説明するための概略図である。 図５は、抵抗素子の抵抗値の設定例を示している。 図６は、第３の実施の形態に係る高周波スイッチ回路の構成を示す概略図である。 図７は、第４の実施の形態に係る高周波スイッチ回路の構成を示す概略図である。 図８は、第５の実施の形態に係る高周波スイッチ回路の構成を示す概略図である。 図９は、第６の実施の形態に係る高周波スイッチ回路の構成を示す概略図である。 図１０は、第６の実施の形態に係る高周波スイッチ回路の構成の変形例を示す概略図である。 図１１は、第７の実施の形態に係る高周波スイッチ回路の構成を示す概略図である。 図１２は、第８の実施の形態に係る高周波スイッチ回路の構成を示す概略図である。 図１３は、第９の実施の形態に係る高周波スイッチ回路の構成を示す概略図である。

添付図面を参照して、実施の形態に係る高周波スイッチ回路を説明する。

１．第１の実施の形態
１−１．構成
図２は、第１の実施の形態に係る高周波スイッチ回路１の構成を示す概略図である。一例として、高周波スイッチ回路１がシャントスイッチである場合を説明する。高周波スイッチ回路１は、グランド端子２、高周波信号端子３、バイアス端子４、ｎ個のトランジスタＭ（１）〜Ｍ（ｎ）、及びｎ個の抵抗素子Ｒ（１）〜Ｒ（ｎ）を備えている。ここで、ｎは２以上の整数である。

グランド端子２には、グランド電位が印加される。高周波信号端子３は、高周波信号線に接続される。その高周波信号端子３には、高周波信号が印加される。バイアス端子４には、トランジスタＭ（１）〜Ｍ（ｎ）をＯＮ／ＯＦＦ制御するためのバイアス電位が印加される。

ｎ個のトランジスタＭ（１）〜Ｍ（ｎ）は、グランド端子２と高周波信号端子３との間に直列に接続（縦積み接続）されている。説明の都合上、それらｎ個のトランジスタＭ（１)〜Ｍ（ｎ）のそれぞれを、グランド端子２から高周波信号端子３に向けて順番に第１トランジスタＭ（１）〜第ｎトランジスタＭ（ｎ）と参照する。尚、トランジスタＭ（１）〜Ｍ（ｎ）の各々として、ＭＯＳＦＥＴ、化合物ＦＥＴ、有機ＦＥＴ等が例示される。

隣り合う第ｋトランジスタＭ（ｋ）と第（ｋ＋１）トランジスタＭ（ｋ＋１）とをつなぐノードは、以下、第ｋ接続ノードＮｃ（ｋ）と参照される。第１トランジスタＭ（１）のソース及びドレインは、グランド端子２及び第１接続ノードＮｃ（１）にそれぞれ接続されている。第ｋトランジスタＭ（ｋ；ｋ＝２〜ｎ−１）のソース及びドレインは、第（ｋ−１）接続ノードＮｃ（ｋ−１）及び第ｋ接続ノードＮｃ（ｋ）にそれぞれ接続されている。第ｎトランジスタＭ（ｎ）のソース及びドレインは、第（ｎ−１）接続ノードＮｃ（ｎ−１）及び高周波信号端子３にそれぞれ接続されている。

また、第ｋトランジスタＭ（ｋ）のゲートにつながるノードは、以下、第ｋゲートノードＮｇ（ｋ）と参照される。つまり、第１トランジスタＭ（１）〜第ｎトランジスタＭ（ｎ）のゲートは、それぞれ、第１ゲートノードＮｇ（１）〜第ｎゲートノードＮｇ（ｎ）に接続されている。

バイアス端子４と第１ゲートノードＮｇ（１）との間には、第１抵抗素子Ｒ（１）が接続されている。また、ｋ＝２〜ｎに関して、第（ｋ−１）ゲートノードＮｇ（ｋ−１）と第ｋゲートノードＮｇ（ｋ）との間には、第ｋ抵抗素子Ｒ（ｋ）が接続されている。すなわち、バイアス端子４から第ｎゲートノードＮｇ（ｎ）に向けて、第１抵抗素子Ｒ（１）〜第ｎ抵抗素子Ｒ（ｎ）がこの順番で直列に接続されている。言い換えれば、ｎ個の抵抗素子Ｒ（１）〜Ｒ（ｎ）が、バイアス端子４と第ｎゲートノードＮｇ（ｎ）との間に直列に接続されている。これらｎ個の抵抗素子Ｒ（１）〜Ｒ（ｎ）は、高周波スイッチ回路１がＯＦＦ状態のときにトランジスタＭ（１）〜Ｍ（ｎ）のゲートからバイアス端子４へのＲＦ電力の漏れを抑えるゲートバイアス抵抗として機能する。

尚、第ｎゲートノードＮｇ（ｎ）と高周波信号端子３との間には、第ｎトランジスタＭ（ｎ）以外の素子（抵抗素子や容量素子）は介在していない。言い換えれば、第ｎゲートノードＮｇ（ｎ）は、第ｎトランジスタＭ（ｎ）以外の素子を介して高周波信号端子３に接続されていない。

１−２．作用及び効果
各トランジスタＭ（ｋ）がＯＮ状態のとき、高周波信号端子３とグランド端子２とが短絡（shunt）し、ＲＦ電力がグランド端子２に逃がされる。一方、各トランジスタＭ（ｋ）がＯＦＦ状態のとき、短絡はなくなる。このＯＦＦ状態においては、各トランジスタＭ（ｋ）のゲートからバイアス端子４へのＲＦ電力の漏れをなるべく抑制すること（ＲＦチョーク）が要求される。そこで、上述の通り、抵抗素子Ｒ（１）〜Ｒ（ｎ）がゲートバイアス抵抗として設けられている。

以下、図３を参照して、ＯＦＦ状態における各ノードの電位状態について詳しく考察する。バイアス端子４のバイアス電位は、各トランジスタＭ（ｋ）がＯＦＦ状態になるように設定される（典型的には、グランド電位または負電位；いずれにせよ、ＲＦ的にはグランドである）。また、簡単のため、トランジスタＭ（１）〜Ｍ（ｎ）のそれぞれのサイズ（ゲート長、ゲート幅）は同じであるとする。但し、それぞれのサイズが異なっている場合でも同様の議論が適用される。

高周波信号端子３のＲＦ電位（入力ＲＦ電位）は“Ｖｉｎ”である。このとき、直列接続されたトランジスタＭ（１）〜Ｍ（ｎ）による分圧により、第ｋ接続ノードＮｃ（ｋ）のＲＦ電位Ｖｃ（ｋ）は、次の式（１）で表される。

式（１）：Ｖｃ（ｋ；ｋ＝１〜ｎ−１）＝Ｖｉｎ×ｋ／ｎ

各トランジスタＭ（ｋ）のソース−ドレイン間のＲＦ電位差は“Ｖｉｎ／ｎ”である。ここで、各トランジスタＭ（ｋ）に関して、ソース−ドレイン間のＤＣバイアスはゼロであるため、ソース−ゲート間容量とドレイン−ゲート間容量は等しくなる。従って、各トランジスタＭ（ｋ）のゲートに現れるＲＦ電位Ｖｇ（ｋ）は、当該トランジスタＭ（ｋ）のソースＲＦ電位とドレインＲＦ電位の中間となる。すなわち、第ｋゲートノードＮｇ（ｋ）のＲＦ電位Ｖｇ（ｋ）は、次の式（２）で表される。

式（２）：Ｖｇ（ｋ；ｋ＝１〜ｎ）＝Ｖｉｎ×（２ｋ−１）／２ｎ

この場合、第ｋ抵抗素子Ｒ（ｋ）の両端に印加されるＲＦ電位差Ｖｒ（ｋ）は、次の式（３）で表される。

式（３）：
Ｖｒ（ｋ；ｋ＝２〜ｎ）＝Ｖｉｎ／ｎ
Ｖｒ（１）＝Ｖｉｎ／２ｎ

ここで、比較のため、図１で示された構成の場合に各抵抗素子の両端に印加される電位差を考える。各トランジスタＭ（ｋ）のゲート電位は、上述の式（２）で与えられる。バイアス端子４のＲＦ電位はグランドである。従って、トランジスタＭ（ｋ）のゲートにつながる抵抗素子の両端に印加されるＲＦ電位差Ｖｒ’（ｋ）は、次の式（４）で表される。

式（４）：Ｖｒ’（ｋ）＝Ｖｉｎ×（２ｋ−１）／２ｎ

式（３）と式（４）の比較から明らかなように、ｋが２以上の場合、Ｖｒ（ｋ）＜Ｖｒ’（ｋ）の関係が成り立つ。すなわち、本実施の形態によれば、図１の場合と比較して、各抵抗素子Ｒ（ｋ）に印加される電位差が格段に小さくなる。従って、同等のＲＦチョーク効果を得るために必要な抵抗値は、図１の場合よりも低くなる。逆に言えば、各抵抗素子Ｒ（ｋ）の抵抗値を低く設定しても、図１の場合と同等のＲＦチョーク効果が得られる。従って、抵抗素子Ｒ（１）〜Ｒ（ｎ）全体の面積を縮小することが可能となる。

このように、本実施の形態によれば、ゲートバイアス抵抗全体の面積を縮小することが可能な高周波スイッチ回路１が実現される。

２．第２の実施の形態
図４は、上記の図２及び図３で示された構成におけるＲＦ電流の状態を示している。第ｋ抵抗素子Ｒ（ｋ）を流れるＲＦ電流は、以下、ＲＦ電流Ｉｒ（ｋ）と参照される。また、第ｋトランジスタＭ（ｋ）のゲートＲＦ電流は、以下、ゲートＲＦ電流Ｉｇ（ｋ）と参照される。このとき、次の式（５）が成り立つ。

式（５）：
Ｉｒ（ｎ）＝Ｉｇ（ｎ）
Ｉｒ（ｋ；ｋ＝１〜ｎ−１）＝Ｉｒ（ｋ＋１）＋Ｉｇ（ｋ）＞Ｉｒ（ｋ＋１）

つまり、第ｎ抵抗素子Ｒ（ｎ）から第１抵抗素子Ｒ（１）に向かうにつれて、ゲートＲＦ電流Ｉｇ（ｋ）の加算により、ＲＦ電流Ｉｒ（ｋ）がどんどん増加する。従って、バイアス端子４に近い側の抵抗値を遠い側の抵抗値よりも低く設定することができる。バイアス端子４に近い側のＲＦ電流Ｉｒが大きくなるため、その分だけ抵抗値を低く設定しても、同等のＲＦチョーク効果が得られるのである。第１の実施の形態と比較して、抵抗値を更に低く設定することができるため、抵抗素子Ｒ（１）〜Ｒ（ｎ）全体の面積を更に縮小することが可能となる。

以下の説明において、Ｒ（ｋ）という表記は、第ｋ抵抗素子の参照符号だけでなく、その第ｋ抵抗素子の抵抗値としても用いられる。このとき、本実施の形態における抵抗値の設定は、次の式（６）のように表される。

式（６）：Ｒ（ｌ；ｌ＝２〜ｎのいずれか）＞Ｒ（ｌ−１）

パラメータｌは、２〜ｎのうち少なくともいずれかでよい。すなわち、抵抗素子Ｒ（１）〜Ｒ（ｎ）の少なくとも一部分だけで、式（６）の関係が成り立てばよい。それにより、面積縮小効果は得られる。当然、ｌ＝２〜ｎの全てにおいて式（６）の関係が成り立ってもよい。これは、第ｎ抵抗素子Ｒ（ｎ）から第１抵抗素子Ｒ（１）の順番で抵抗値が小さくなる場合に相当する。この場合、面積縮小効果がより増大する。

以下、抵抗値の設定例をいくつか説明する。

２−１．第１の設定例
第１の設定例では、図１で示された構成の場合とゲートＲＦ電流Ｉｇ（ｋ）の値が同じになるように抵抗値Ｒ（ｋ）が設定される。図１で示された構成において、全ての抵抗素子の抵抗値は同じ“Ｒ”であるとする。このとき、第ｋトランジスタＭ（ｋ）のゲートＲＦ電流Ｉｇ（ｋ）は、次の式（７）で表される。

式（７）：Ｉｇ（ｋ；ｋ＝１〜ｎ）＝Ｖｉｎ×（２ｋ−１）／（２ｎＲ）

一方、本実施の形態では、ゲートＲＦ電流Ｉｇ（ｋ）は、次の式（８）のように表される（上記の式（５）参照）。

式（８）：
Ｉｇ（ｎ）＝Ｉｒ（ｎ）
Ｉｇ（ｋ；ｋ＝１〜ｎ−１）＝Ｉｒ（ｋ）−Ｉｒ（ｋ＋１）

また、本実施の形態におけるＲＦ電流Ｉｒ（ｋ）は、上記の式（３）から導き出され、次の式（９）のように表される。

式（９）：
Ｉｒ（ｋ；ｋ＝２〜ｎ）＝Ｖｉｎ／（ｎ×Ｒ（ｋ））
Ｉｒ（１）＝Ｖｉｎ／（２ｎ×Ｒ（１））

これら式（７）〜（９）から、本実施の形態と図１で示された構成の場合とでゲートＲＦ電流Ｉｇ（ｋ）の値を一致させるために必要な関係式として、次の式（１０）が導き出される。

式（１０）：
Ｒ（ｎ）＝２Ｒ／（２ｎ−１）
Ｒ（ｋ；ｋ＝２〜ｎ−１）＝１／｛１／Ｒ（ｋ＋１）＋（２ｋ−１）／２Ｒ｝
Ｒ（１）＝１／｛２／Ｒ（２）＋１／Ｒ｝

一例として、ｎ＝８、Ｒ＝１００［ｋΩ］の場合を考える。この場合、式（１０）から算出される抵抗値Ｒ（８）〜Ｒ（１）は、図５に示されるようになる。抵抗値Ｒ（８）〜Ｒ（１）の合計値は、約４１［ｋΩ］である。これは、図１で示された構成の場合に必要な合計抵抗値である８００［ｋΩ］の約１／２０である。すなわち、抵抗素子の面積を１／２０に減らしても、同等のＲＦチョーク効果を得ることが可能である。

２−２．第２の設定例
第２の設定例では、各トランジスタＭ（ｋ）のゲートＲＦ電流Ｉｇ（ｋ）の値が同じになるように抵抗値Ｒ（ｋ）が設定される。例えば、各トランジスタＭ（ｋ）のゲートＲＦ電流Ｉｇ（ｋ）は、次の式（１１）で表される。

式（１１）：
Ｉｇ（ｋ）＝Ｉｒ（ｎ）＝Ｖｉｎ×（２ｎ−１）／（２ｎＲ）

式（８）、（９）、（１１）から、次の式（１２）が得られる。

式（１２）：
Ｒ（ｎ）＝２Ｒ／（２ｎ−１）
Ｒ（ｋ；ｋ＝２〜ｎ−１）＝１／｛１／Ｒ（ｋ＋１）＋（２ｎ−１）／２Ｒ｝
Ｒ（１）＝１／｛２／Ｒ（２）＋１／Ｒ｝

同じく、ｎ＝８、Ｒ＝１００［ｋΩ］の場合、式（１２）から算出される抵抗値Ｒ（８）〜Ｒ（１）の合計値は、約３６［ｋΩ］となる。すなわち、第１の設定例よりも更に面積縮小効果が得られる。

２−３．第３の設定例
上述の式（１０）あるいは式（１２）は、あくまで設定例である。抵抗値Ｒ（ｋ）は、式（１０）あるいは式（１２）から導き出される値より高く設定されてもよい。抵抗値Ｒ（ｋ）が式（１０）あるいは式（１２）から導き出される値の数倍であれば、面積縮小効果は十分に得られる。更に、抵抗値Ｒ（ｋ）が高く設定されると、その分だけＲＦチョーク効果が向上すると言う効果も得られる。従って、ＲＦチョーク効果の向上と面積縮小効果の両立を図ることが可能となる。

このように抵抗値の取り方の条件を緩めることで、回路レイアウトに関して別の利点が生まれる場合がある。例えば抵抗体として１０［ｋΩ］の素子だけを用意し、それの直列接続数を変えてＲ（１）からＲ（ｎ）を作り分ける、といったことが可能になる。このような構成は、回路レイアウトの手間を削減できるという利点がある。あるいは、回路レイアウトに用いるプロセスデザインキットを簡略化できるという利点もある。

３．第３の実施の形態
既出の実施の形態では、トランジスタＭ（ｋ）のゲートに関連するバイアス抵抗構造を説明したが、同じ議論は、トランジスタＭ（ｋ）のバックゲートにも適用可能である。第３の実施の形態では、トランジスタＭ（ｋ）のバックゲートに関連するバイアス抵抗構造を説明する。尚、既出の実施の形態と重複する説明は適宜省略する。

図６は、第３の実施の形態に係る高周波スイッチ回路１の構成を示している。第ｋトランジスタＭ（ｋ）のバックゲートにつながるノードは、第ｋバックゲートノードＮｂ（ｋ）である。つまり、第１トランジスタＭ（１）〜第ｎトランジスタＭ（ｎ）のバックゲートは、それぞれ、第１バックゲートノードＮｂ（１）〜第ｎバックゲートノードＮｂ（ｎ）に接続されている。バイアス端子５には、バックゲートに印加されるバイアス電位が印加される。

バイアス端子５と第１バックゲートノードＮｂ（１）との間には、第１抵抗素子Ｒｂ（１）が接続されている。また、ｋ＝２〜ｎに関して、第（ｋ−１）バックゲートノードＮｂ（ｋ−１）と第ｋバックゲートノードＮｂ（ｋ）との間には、第ｋ抵抗素子Ｒｂ（ｋ）が接続されている。すなわち、バイアス端子５から第ｎバックゲートノードＮｂ（ｎ）に向けて、第１抵抗素子Ｒｂ（１）〜第ｎ抵抗素子Ｒｂ（ｎ）がこの順番で直列に接続されている。言い換えれば、ｎ個の抵抗素子Ｒｂ（１）〜Ｒｂ（ｎ）が、バイアス端子５と第ｎバックゲートノードＮｂ（ｎ）との間に直列に接続されている。これらｎ個の抵抗素子Ｒｂ（１）〜Ｒｂ（ｎ）は、高周波スイッチ回路１がＯＦＦ状態のときにトランジスタＭ（１）〜Ｍ（ｎ）のバックゲートからバイアス端子５へのＲＦ電力の漏れを抑えるバックゲートバイアス抵抗として機能する。

尚、第ｎバックゲートノードＮｂ（ｎ）と高周波信号端子３との間には、第ｎトランジスタＭ（ｎ）以外の素子（抵抗素子や容量素子）は介在していない。言い換えれば、第ｎバックゲートノードＮｂ（ｎ）は、第ｎトランジスタＭ（ｎ）以外の素子を介して高周波信号端子３に接続されていない。

以上に説明された構成により、バックゲートに関して、既出の実施の形態で説明された効果と同じ効果が得られる。

４．第４の実施の形態
図７は、第４の実施の形態に係る高周波スイッチ回路１の構成を示している。第４の実施の形態は、第１の実施の形態あるいは第２の実施の形態と第３の実施の形態との組み合わせである。これにより、ゲートとバックゲートの両方に関して、既出の実施の形態で説明された効果と同じ効果が得られる。

５．第５の実施の形態
高周波スイッチ回路１は、シャントスイッチに限られない。図８は、より一般化した高周波スイッチ回路１（便宜上、高周波スイッチ回路１’と参照する）の構成を示している。尚、既出の実施の形態と重複する説明は適宜省略する。

図８に示されるように、ｎ個のトランジスタＭ（１）〜Ｍ（ｎ）は、第１端子６と第２端子７との間に直列に接続（縦積み接続）されている。また、各トランジスタＭ（ｋ）のゲートは、抵抗素子を介して、バイアス端子８に接続されている。第１端子６がグランド端子であり、第２端子７が高周波信号端子である場合は、既出の実施の形態で示されたようなシャントスイッチの構成と同じになる。

例えば、高周波スイッチ回路１’はＳＰＳＴスイッチであり、第２端子７がアンテナに接続され、第１端子６が受信回路に接続される。このようなＳＰＳＴスイッチがＯＦＦ状態のとき、既出の実施の形態で説明されたものと同じ作用・効果が得られる。

一方、ＳＰＳＴスイッチの場合、ＯＮ状態でのＲＦチョーク特性も考慮することが必要である。図５で示されたように抵抗値Ｒ（１）が低く設定された場合、第１トランジスタＭ（１）のゲートからバイアス端子８へのＲＦ電力の漏れが大きくなる可能性があるからである。しかしながら、このようなＯＮ状態でのＲＦ電力の漏れが特性上問題とならない用途であれば、高周波スイッチ回路１’を利用することができる。

また、抵抗値Ｒ（１）を高めに設定することによって、ＯＮ状態におけるＲＦチョーク効果を向上させることもできる。例えば、抵抗値Ｒ（１）が“Ｒ／ｎ”に設定される。この場合、ＯＮ状態、ＯＦＦ状態のいずれにおいても十分なＲＦチョーク効果が得られ、且つ、抵抗素子の面積を削減することができる。

６．第６の実施の形態
図９は、第６の実施の形態に係る高周波スイッチ回路１’の構成を示している。第５の実施の形態の構成（図８参照）と比較して、抵抗素子Ｒａ（１）〜Ｒａ（ｎ）が追加されている。抵抗素子Ｒａ（ｋ；ｋ＝１〜ｎ−１）は、第ｋトランジスタＭ（ｋ）のゲートと第ｋゲートノードＮｇ（ｋ）との間に接続されている。抵抗素子Ｒａ（ｎ）は、第ｎゲートノードＮｇ（ｎ）と第ｎ抵抗素子Ｒ（ｎ）との間に接続されている。その他の構成は、第５の実施の形態と同じである。

本実施の形態によれば、図１で示された構成と第５の実施の形態で示された構成との中間の性質を得ることができる。すなわち、スイッチＯＮ状態でのＲＦチョーク効果を確保しつつ、抵抗素子の面積を削減することが可能となる。

図１０は、変形例を示している。図１０に示されるように、抵抗素子Ｒａ（１）〜Ｒａ（ｎ）の全てではなく、その一部だけが追加されてもよい。このとき、低抵抗の第１抵抗素子Ｒ（１）につながる抵抗素子Ｒａ（１）は少なくとも追加されることが好ましい。これにより、スイッチＯＮ状態でのＲＦチョーク効果を確保しつつ、抵抗素子の面積を削減することが可能となる。

７．第７の実施の形態
図１１は、シャント付ＳＰＳＴスイッチの構成を概略的に示している。このシャント付ＳＰＳＴスイッチは、ブランチ１０とブランチ２０を備えている。ブランチ１０は、第１ポートＰ１と第２ポートＰ２との間に接続されている。ブランチ２０は、第２ポートＰ２とグランド端子との間に接続されている。第１ポートＰ１はアンテナに接続され、第２ポートＰ２は受信回路に接続される。

このような構成において、ブランチ２０として、上述の高周波スイッチ回路１（図２〜図７参照）を用いることができる。これにより、面積縮小効果が得られる。

あるいは、ブランチ１０として、上述の高周波スイッチ回路１’（図８〜図１０参照）を用いることができる。この場合、第１端子６が第２ポートＰ２に接続され、第２端子７が第１ポートＰ１に接続される。これにより、面積縮小効果が得られる。

あるいは、ブランチ２０として上述の高周波スイッチ回路１を用い、且つ、ブランチ１０として上述の高周波スイッチ回路１’を用いることができる。これにより、更なる面積縮小効果が得られる。

８．第８の実施の形態
図１２は、シャント付ＳＰＳＴスイッチの構成を概略的に示している。このシャント付ＳＰＳＴスイッチは、ブランチ１１、１２、２１、２２を備えている。ブランチ１１は、第１ポートＰ１と第２ポートＰ２との間に接続されている。ブランチ１２は、第２ポートＰ２とグランド端子との間に接続されている。ブランチ１２は、第１ポートＰ１と第３ポートＰ３との間に接続されている。ブランチ２２は、第３ポートＰ３とグランド端子との間に接続されている。第１ポートＰ１はアンテナに接続される。

このような構成において、ブランチ２１、２２の少なくとも一方として、上述の高周波スイッチ回路１（図２〜図７参照）を用いることができる。これにより、面積縮小効果が得られる。

あるいは、ブランチ１１、１２の少なくとも一方として、上述の高周波スイッチ回路１’（図８〜図１０参照）を用いることができる。この場合、第１端子６が第２ポートＰ２あるいは第３ポートＰ３に接続され、第２端子７が第１ポートＰ１に接続される。これにより、面積縮小効果が得られる。

あるいは、ブランチ２１、２２の少なくとも一方として上述の高周波スイッチ回路１を用い、且つ、ブランチ１１、１２の少なくとも一方として上述の高周波スイッチ回路１’を用いることができる。これにより、更なる面積縮小効果が得られる。

一例として、第１ポートＰ１がアンテナに接続され、第２ポートＰ２が送信用パワーアンプに接続され、第３ポートＰ３が受信用ローノイズアンプに接続される場合を考える。この場合、ブランチ１２として上述の高周波スイッチ回路１’が用いられ、ブランチ２１、２２の両方に上述の高周波スイッチ回路１が用いられると好適である。ブランチ１２のＯＮ状態ではＲＦチョーク効果が弱くなるが、受信状態では、ＲＦチョーク効果が弱くなることによるロスの増加、歪の増加は問題とはならない。

９．第９の実施の形態
図１３は、更に複雑なポート構成を有する例を示している。このような構成においても、グランド端子につながるスイッチとして上述の高周波スイッチ回路１（図２〜図７参照）を用いることにより、面積縮小効果が得られる。また、各ポートにつながるスイッチとして上述の高周波スイッチ回路１’（図８〜図１０参照）を用いることにより、面積縮小効果が得られる。

尚、矛盾しない限りにおいて、上述の実施の形態同士を組み合わせることも可能である。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

１、１’ 高周波スイッチ回路
２ グランド端子
３ 高周波信号端子
４ バイアス端子
５ バイアス端子
６ 第１端子
７ 第２端子
８ バイアス端子
１０ ブランチ
１１ ブランチ
１２ ブランチ
２０ ブランチ
２１ ブランチ
２２ ブランチ
Ｍ（１）〜Ｍ（ｎ） トランジスタ
Ｒ（１）〜Ｒ（ｎ） 抵抗素子
Ｒａ（１）〜Ｒａ（ｎ） 抵抗素子
Ｒｂ（１）〜Ｒｂ（ｎ） 抵抗素子
Ｎｃ（１）〜Ｎｃ（ｎ−１） 接続ノード
Ｎｇ（１）〜Ｎｇ（ｎ） ゲートノード
Ｎｂ（１）〜Ｎｂ（ｎ−１） バックゲートノード

Claims (6)

1. 第１端子と、
   第２端子と、
   バイアス端子と、
   前記第１端子から前記第２端子に向けて第１トランジスタ〜第ｎトランジスタの順番で直列接続されたｎ個（ｎは２以上の整数）のトランジスタと、
   前記第１トランジスタ〜前記第ｎトランジスタのそれぞれのゲートに接続された第１ノード〜第ｎノードと、
   前記バイアス端子から前記第ｎノードに向けて第１抵抗素子〜第ｎ抵抗素子の順番で直列接続されたｎ個の抵抗素子と
   を備え、
   前記第１抵抗素子は、前記バイアス端子と前記第１ノードとの間に接続されており、
   第ｋ抵抗素子（ｋ＝２〜ｎ）は、第（ｋ−１）ノードと第ｋノードとの間に接続されており、
   第ｌ抵抗素子（ｌは２〜ｎのうちいずれか）の抵抗値は、第（ｌ−１）抵抗素子の抵抗値より高い
   高周波スイッチ回路。
2. 請求項１に記載の高周波スイッチ回路であって、
   前記第ｎノードは、前記第ｎトランジスタ以外の素子を介して前記第２端子に接続されていない
   高周波スイッチ回路。
3. 請求項１に記載の高周波スイッチ回路であって、
   前記第ｎ抵抗素子から前記第１抵抗素子の順番で抵抗値が小さくなる
   高周波スイッチ回路。
4. 請求項１に記載の高周波スイッチ回路であって、
   更に、
   バックゲートバイアス端子と、
   前記第１トランジスタ〜前記第ｎトランジスタのそれぞれのバックゲートに接続された第１バックゲートノード〜第ｎバックゲートノードと、
   前記バックゲートバイアス端子から前記第ｎバックゲートノードに向けて第１バックゲート抵抗素子〜第ｎバックゲート抵抗素子の順番で直列接続されたｎ個のバックゲート抵抗素子と
   を備え、
   前記第１バックゲート抵抗素子は、前記バックゲートバイアス端子と前記第１バックゲートノードとの間に接続されており、
   第ｋバックゲート抵抗素子（ｋ＝２〜ｎ）は、第（ｋ−１）バックゲートノードと第ｋバックゲートノードとの間に接続されている
   高周波スイッチ回路。
5. 請求項１に記載の高周波スイッチ回路であって、
   前記第１端子は、グランド電位が印加されるグランド端子であり、
   前記第２端子は、高周波信号が印加される高周波信号端子である
   高周波スイッチ回路。
6. 第１端子と、
   第２端子と、
   バイアス端子と、
   前記第１端子から前記第２端子に向けて第１トランジスタ〜第ｎトランジスタの順番で直列接続されたｎ個（ｎは２以上の整数）のトランジスタと、
   前記第１トランジスタ〜前記第ｎトランジスタのそれぞれのバックゲートに接続された第１ノード〜第ｎノードと、
   前記バイアス端子から前記第ｎノードに向けて第１抵抗素子〜第ｎ抵抗素子の順番で直列接続されたｎ個の抵抗素子と
   を備え、
   前記第１抵抗素子は、前記バイアス端子と前記第１ノードとの間に接続されており、
   第ｋ抵抗素子（ｋ＝２〜ｎ）は、第（ｋ−１）ノードと第ｋノードとの間に接続されており、
   第ｌ抵抗素子（ｌは２〜ｎのうちいずれか）の抵抗値は、第（ｌ−１）抵抗素子の抵抗値より高い
   高周波スイッチ回路。

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