JP2005072993A - Ｆｅｔスイッチ回路 - Google Patents

Abstract

【課題】通過損失の低減を図りつつ、高いパワーハンドリング能力を維持する。
【解決手段】第１のＦＥＴスイッチ１０１は、第１及び第２の電界効果トランジスタ１１１ａ，１１１ｂの直列接続により、第２のＦＥＴスイッチ１０２は、第３及び第４の電界効果トランジスタ１１２ａ，１１２ｂの直列接続により、それぞれ構成されてなり、第１及び第２のＦＥＴスイッチ１０１，１０２の一端は、共に共通高周波入力端子１０４に接続される一方、他端はそれぞれ別個の個別高周波入出力端子１０５，１０６に接続されており、さらに、第１の電界効果トランジスタ１１１ａのドレイン・ゲート間には、第１のキャパシタ１１７ａが、第３の電界効果トランジスタ１１２ａのドレイン・ゲート間には、第２のキャパシタ１１８ａが、それぞれ接続されて、通過損失の低減と、高いパワーハンドリング能力の確保が可能な構成となっている。
【選択図】図１

Description

本発明は、電界効果トランジスタを用いて高周波の伝送信号の通過経路切り替えを行うよう構成されてなるＦＥＴスイッチ回路に係り、特に、通過損失の軽減等を図ったものに関する。

従来、この種の回路としては、例えば、図６に示された構成を有するものが公知・周知となっている（例えば、特許文献１参照）。
以下、図６を参照しつつこの従来回路について説明する。
まず、このＦＥＴスイッチ回路は、ＳＰＤＴ(Single Pole Double Throw)スイッチ（単極双投スイッチ）の回路構成例であり、共通高周波入出力端子（図６においては「ＰＣ」と表記）１０４と第１の個別高周波入出力端子（図６においては「Ｐ１」と表記）１０５との間に、第１及び第２の電界効果トランジスタ１１１ａ，１１１ｂの直列接続により構成されてなる第１のＦＥＴスイッチ（図６においては「ＳＷ１」と表記）１０１が、共通高周波入出力端子１０４と第２の個別高周波入出力端子（図６においては「Ｐ２」と表記）１０６との間に、第３及び第４の電界効果トランジスタ１１２ａ，１１２ｂの直列接続により構成されてなる第２のＦＥＴスイッチ（図６においては「ＳＷ２」と表記）１０２が、それぞれ設けられた構成となっているものである。

かかる構成においては、第１の制御端子（図６においては「ＣＴＬ１」と表記）１０８に第１のＦＥＴスイッチ１０１をオン状態とする制御電圧ＶＣＴＬ（Ｈ）を、第２の制御端子（図６においては「ＣＴＬ２」と表記）１０９に第２のＦＥＴスイッチ１０２をオフ状態とする制御電圧ＶＣＴＬ（Ｌ）を、それぞれ印加することによって、共通高周波入出力端子１０４と第１の個別高周波入出力端子１０５間を信号通過状態とする一方、共通高周波入出力端子１０４と第２の個別高周波入出力端子１０６間を遮断状態とすることができる。

また、これとは逆に、第１の制御端子１０８に第１のＦＥＴスイッチ１０１をオフ状態とする制御電圧ＶＣＴＬ（Ｌ）を、第２の制御端子１０９に第２のＦＥＴスイッチ１０２をオン状態とする制御電圧ＶＣＴＬ（Ｈ）を、それぞれ印加することによって、共通高周波入出力端子１０４と第１の個別高周波入出力端子１０５間を遮断状態とする一方、共通高周波入出力端子１０４と第２の個別高周波入出力端子１０６間を信号通過状態とすることができ、スイッチ切り替え動作が実現されるようになっている。
かかる回路においては、電界効果トランジスタが直列接続されることで、スイッチオフ時に、伝送信号によって各々の電界効果トランジスタ単体に印加されるドレイン・ソース間電圧を低減し、パワーハンドリング能力の向上が図られたものとなっている。

ところが、電界効果トランジスタが複数直列接続されることで、各々の電界効果トランジスタのドレイン・ソース間のオン抵抗が加算され、通過損失の悪化を招くという不都合を生ずる。このようなオン抵抗の増加を抑圧するために、例えば、電界効果トランジスタのゲート幅を大きくすることが考えられるが、その場合、チップ面積が増加しコストの上昇を招くと言う新たな不都合を生ずる。
かかる不都合を回避するため、図６に示された回路においては、共通高周波入出力端子１０４、第１及び第２の個別高周波入出力端子１０５，１０６と、これら共通高周波入出力端子１０４、第１及び第２の個別高周波入出力端子１０５，１０６に接続された対応する電界効果トランジスタ１１１ａ，１１１ｂ，１１２ａ，１１２ｂのゲートとの間に、それぞれキャパシタ１１７ａ，１１７ｂ，１１８ａ，１１８ｂを接続することで、パワーハンドリング能力の向上と共に、チップ面積の減少を実現している。

また、上述のキャパシタ１１７ａ，１１７ｂ，１１８ａ，１１８ｂの接続により、対応する電界効果トランジスタのゲート・ソース間容量とゲート・ドレイン間容量との間に非対称性が生じ、大電力信号入力時に、その入力信号により印加される電圧振幅が各々の電界効果トランジスタのゲート電位の決定に大きく影響することとなる。その結果、該当する電界効果トランジスタのゲート電圧及びソース又はドレイン電圧は、ピンチオフ電圧を十分に確保することができる電圧に保たれ、大電力信号入力時のパワーハンドリング能力は向上する。この図６に示された構成例の回路のパワーハンドリング能力は、上述のようなキャパシタ１１７ａ，１１７ｂ，１１８ａ，１１８ｂを用いること無く、電界効果トランジスタの直列接続のみで回路構成した場合に置き換えると、３段直列接続以上の能力に匹敵するものである。

上述の回路は、ＳＰＤＴスイッチ（単極双投スイッチ）の構成例であるが、分岐経路がｎ経路（ｎは自然数）のＳＰｎＴスイッチ（単極複投スイッチ）においても同様に適用できるものである。
図７には、ＳＰｎＴスイッチの構成例が示されており、以下、同図を参照しつつこの従来回路について概括的に説明する。なお、図６に示された構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
かかる構成は、図６に示された回路が２つのＦＥＴスイッチ１０１，１０２の一端が共通高周波入出力端子１０４に共通に接続されたものであるのに対して、ｎ個のＦＥＴスイッチが同様に接続されて構成されたもので、個々のＦＥＴスイッチの構成は図６の場合のそれと基本的に同一である。したがって、かかる構成においても、図６と同様に高いパワーハンドリング能力が得られるものとなっている。なお、共通高周波入出力端子１０４と第ｘの高周波入出力端子Ｐｘ（ｘは自然数、１≦ｘ≦ｎ）との間のアイソレーション向上のために、第ｘの高周波入出力端子Ｐｘとアースとの間に例えばシャントスイッチを設けることが考えられるが、この場合、シャントスイッチを第１のＦＥＴスイッチ１０１同様な構成とすることで、同様にパワーハンドリング能力を得られることは勿論のことである。

特開平９−２７７３６号公報

しかしながら、上述の従来回路においては、パワーハンドリング能力向上のために、例えば、第１のＦＥＴスッチ１０１を例にとれば、その高周波入出力端子１０４，１０５と、第１及び第２の電界効果トランジスタ１１１ａ，１１１ｂのゲートとの間に第１及び第２のキャパシタ１１７ａ，１１７ｂが接続されているため、電界効果トランジスタ１１１ａ，１１１ｂのオフ状態において、これら第１及び第２の電界効果トランジスタ１１１ａ，１１１ｂを介しての入力信号の漏洩が増加し、通過損失の悪化を招くという問題がある。
本発明は、上記実状に鑑みてなされたもので、電界効果トランジスタのオフ状態における入力信号の漏洩を抑圧し、通過損失を増加させることなく、しかも、高いパワーハンドリング能力を維持することのできるＦＥＴスイッチを提供することにある。

上記本発明の目的を達成するため、本発明に係るＦＥＴスイッチ回路は、
電界効果トランジスタにより構成されてなる第１及び第２のＦＥＴスイッチを有し、前記第１及び第２のＦＥＴスイッチの一端が共に共通する高周波入出力端子に接続される一方、前記第１及び第２のＦＥＴスイッチの他端は、それぞれ個別の高周波入出力端子に接続されて単極双投スイッチが構成されてなるＦＥＴスイッチ回路であって、
前記第１及び第２のＦＥＴスイッチにおいて、前記共通の高周波入出力端子にドレイン又はソースが接続された電界効果トランジスタのゲートと、当該高周波入出力端子との間に、それぞれキャパシタが接続されて設けられ、前記共通の高周波入出力端子又は、オン状態にある前記ＦＥＴスイッチに接続された前記個別の高周波入出力端子のいずれからも大電力信号の入力を可能としてなるものである。

本発明によれば、従来に比してＦＥＴスイッチの入出力端子と電界効果トランジスタとの間に接続されるキャパシタの数が半数となり、従来に比してキャパシタによる通過損失の悪化が低減され、しかも、従来と同等のパワーハンドリング能力を有したＦＥＴスイッチが提供されるという効果を奏するものである。

以下、本発明の実施の形態について、図１乃至図５を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。また、図６及び図７に示された従来回路と同一の構成要素については、同一の符号を付すこととする。
最初に、本発明の実施の形態におけるＦＥＴスイッチ回路であって、特に、ＳＰＤＴスイッチが構成された第１の構成例について、図１を参照しつつ説明する。
この第１の構成例におけるＦＥＴスイッチ回路は、共通高周波入出力端子１０４と第１の個別高周波入出力端子１０５間に設けられた第１のＦＥＴスイッチ１０１と、共通高周波入出力端子１０４と第２の個別高周波入出力端子１０６間に設けられた第２のＦＥＴスイッチ１０２とを具備して構成されたものとなっている。

第１のＦＥＴスイッチ１０１と第２のＦＥＴスイッチ１０２は、基本的に同一の構成を有してなるものであるので、以下、第１のＦＥＴスイッチ１０１の構成の説明において、第１のＦＥＴスイッチ１０１の構成要素の後に括弧書きにより第２のＦＥＴスイッチ１０２の対応する構成要素を示すことにより第２のＦＥＴスイッチ１０２の構成の説明に代えることとする。
しかして、第１のＦＥＴスイッチ１０１は、直列接続された第１及び第２の電界効果トランジスタ１１１ａ，１１１ｂ（第３及び第４の電界効果トランジスタ１１２ａ，１１２ｂ）を主たる構成要素として構成されたものである。すなわち、第１の電界効果トランジスタ１１１ａ（第３の電界効果トランジスタ１１２ａ）のソースと第２の電界効果トランジスタ１１１ｂ（第４の電界効果トランジスタ１１２ｂ）のドレインとが相互に接続される一方、第１の電界効果トランジスタ１１１ａ（第３の電界効果トランジスタ１１２ａ）のドレインは、共通高周波入出力端子１０４に、第２の電界効果トランジスタ１１１ｂ（第４の電界効果トランジスタ１１２ｂ）のソースは、第１の個別高周波入出力端子１０５（第２の個別高周波入出力端子１０６）に、それぞれ接続されている。

また、第１の電界効果トランジスタ１１１ａ（第３の電界効果トランジスタ１１２ａ）は、第１の抵抗器１１４ａ（第３の抵抗器１１５ａ）を介して、第２の電界効果トランジスタ１１１ｂ（第４の電界効果トランジスタ１１２ｂ）は、第２の抵抗器１１４ｂ（第４の抵抗器１１５ｂ）を介して、共に第１の制御端子１０８（第２の制御端子１０９）に接続されている。
そして、共通高周波入出力端子１０４と第１の電界効果トランジスタ１１１ａ（第３の電界効果トランジスタ１１２ａ）のゲート間には、第１のキャパシタ１１７ａ（第２のキャパシタ１１８ａ）が接続されている。ここで、第１及び第２のキャパシタンス１１７ａ，１１８ａの容量は、それぞれが接続されている第１及び第３の電界効果トランジスタ１１１ａ，１１２ａのオフ状態におけるゲート・ドレイン間の寄生容量値以下に設定するのが好適である。なお、第１及び第３の電界効果トランジスタ１１１ａ，１１２ａのソースが共通高周波入出力端子１０４に接続されている場合には、第１及び第２のキャパシタ１１７ａ，１１８ａの容量は、第１及び第３の電界効果トランジスタ１１１ａ，１１２ａのオフ状態におけるゲート・ソース間の寄生容量値以下が好適である。

かかる構成における基本的な動作は、従来回路と同様であるので、概括的に説明すれば、第１の制御端子１０８に第１及び第２の電界効果トランジスタ１１１ａ，１１１ｂのゲート・ソース間電圧がピンチオフ電圧よりも高くなるよう制御電圧ＶＣＴＬ（Ｈ）を印加する一方、第２の制御端子１０９に、第３及び第４の電界効果トランジスタ１１２ａ，１１２ｂのゲート・ソース間電圧がピンチオフ電圧よりも低くなるよう制御電圧ＶＣＴＬ（Ｌ）を印加することにより、共通高周波入出力端子１０４と第１の個別高周波入出力端子１０５間は信号通過状態（第１のＦＥＴスイッチ１０１がオン状態）となる一方、共通高周波入出力端子１０４と第２の個別高周波入出力端子１０６間は遮断状態（第２のＦＥＴスイッチ１０２がオフ状態）となる。

また、これとは逆に、第１の制御端子１０８に第１及び第２の電界効果トランジスタ１１１ａ，１１１ｂのゲート・ソース間電圧がピンチオフ電圧よりも低くなるよう制御電圧ＶＣＴＬ（Ｌ）を印加する一方、第２の制御端子１０９に、第３及び第４の電界効果トランジスタ１１２ａ，１１２ｂのゲート・ソース間電圧がピンチオフ電圧よりも高くなるよう制御電圧ＶＣＴＬ（Ｈ）を印加することにより、共通高周波入出力端子１０４と第１の個別高周波入出力端子１０５間は遮断状態（第１のＦＥＴスイッチ１０１がオフ状態）となる一方、共通高周波入出力端子１０４と第２の個別高周波入出力端子１０６間は信号通過状態（第２のＦＥＴスイッチ１０２がオン状態）となる。

ここで、共通高周波入出力端子１０４に大電力信号が印加され、第１のＦＥＴスイッチ１０１がオン状態で、第２のＦＥＴスイッチ１０２がオフ状態の場合、従来回路と異なり、第４の電界効果トランジスタ１１２ｂのゲートと第２の個別高周波入出力端子１０６との間にキャパシタが接続されていないため、第４の電界効果トランジスタ１１２ｂのゲートを経由した入力信号の漏洩が軽減されるものとなっている。また、入力信号が大電力であっても、第２のＦＥＴスイッチ１０２は、第３及び第４の電界効果トランジスタ１１２ａ，１１２ｂの直列接続による入力信号の分圧と、第２のキャパシタ１１８ａの効果により、第２のＦＥＴスイッチ１０２のオフ状態が確実に保持される。

これは、上述の場合とは逆に、第１のＦＥＴスイッチ１０１がオフ状態で、第２のＦＥＴスイッチ１０２がオン状態の場合にも、基本的に同様であり、第１のＦＥＴスイッチ１０１がオフ状態で、第２のＦＥＴスイッチ１０２がオン状態の上述の説明における第１のＦＥＴスイッチ１０１を第２のＦＥＴスイッチ１０２に、第２のＦＥＴスイッチ１０２を第１のＦＥＴスイッチ１０１に、それぞれ読み替えれば良い。
さらに、第１及び第２のＦＥＴスイッチ１０１，１０２が共にオフ状態にある場合においても上述したと同様の作用が得られる。すなわち、第２のＦＥＴスイッチ１０２のオフ状態が、電界効果トランジスタの直列接続と第２のキャパシタ１１８ａにより確実に確保されるのは、第１のＦＥＴスイッチ１０１についても同様である。

また、上述したＦＥＴスイッチ回路は、ＳＰＤＴスイッチの例であるが、その基本的な構成は、信号の分岐経路がｎ経路（ｎは自然数）であるＳＰｎＴスイッチにも適用することができ、図２には、その一例が示されており、以下、同図を参照しつつこのＳＰｎＴスイッチ（単極複投スイッチ）の第２の構成例について説明する。なお、図１に示された構成例と同一の構成要素については同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
かかる構成例は、図１に示された回路が２つのＦＥＴスイッチ１０１，１０２が共通高周波入出力端子１０４に共通に接続されたものであるのに対して、ｎ個のＦＥＴスイッチが同様に接続されて構成されたもので、個々のＦＥＴスイッチの構成は図１の場合のそれと基本的に同一であるのでそれぞれについての詳細な説明は省略することとする。

図２において、便宜的に第ｎのＦＥＴスイッチに符号１０３を付し、第(２×ｎ−１)の電界効果トランジスタに符号１１３ａを、第(２×ｎ)の電界効果トランジスタに符号１１３ｂを、それぞれ付している。さらに、第ｎの制御端子（図２においては「ＣＴＬｎ」と表記）に符号１１０を、第(２×ｎ−１)の抵抗器に符号１１６ａを、第(２×ｎ)の抵抗器に符号１１６ｂを、それぞれ付している。そして、第(２×ｎ−１)の電界効果トランジスタ１１３ａのドレインとゲート間には、第ｎのキャパシタ１１９ａが接続されたものとなっている。なお、この第ｎのキャパシタ１１９ａの容量値も、図１の構成例で説明したように第(２×ｎ−１)の電界効果トランジスタ１１３ａのオフ状態におけるゲート・ドレイン間の寄生容量値以下とするのが好適である。
この構成例においても、共通高周波入出力端子１０４に大電力信号が印加された場合においては、図１に示されたＳＰＤＴスイッチで説明したと同様の作用、効果が得られることに変わりはないものであるので、ここでの再度の詳細な説明は省略することとする。

次に、図１に示された構成において、共通高周波入出力端子１０４と反対側の高周波入出力端子へ大電力信号を印加する場合の作用について図３を参照しつつ説明する。なお、図３に示された回路構成は、図１に示されたものと同一であるので、その構成についての再度の詳細な説明は省略するものとする。
共通高周波入出力端子１０４と反対側の高周波入出力端子に大電力信号が入力される場合として、例えば、第１の個別高周波入出力端子１０５に大電力信号が印加されるとする。そして、第１のＦＥＴスイッチ１０１がオン状態にあり、第２のＦＥＴスイッチ１０２がオフ状態にあるとする。

かかる状態において、第１のＦＥＴスイッチ１０１はオン状態であるので、第１のキャパシタ１１７ａはパワーハンドリング能力とは無関係であり、図１の構成例で説明したと同様に、第２のＦＥＴスイッチ１０２が複数の電界効果トランジスタの直列接続により構成されていることと、第２のキャパシタ１１８ａが設けられていることにより第２のＦＥＴスイッチ１０２のオフ状態が安定、確実に保持されるものとなっている。
次に、上述の場合と逆に、第１のＦＥＴスイッチ１０１がオフ状態にあり、第２のＦＥＴスイッチ１０２がオン状態にあって、第３の高周波入力端子１０６に大電力信号が印加された場合においても基本的に上述したと同様に、第２のキャパシタ１１８ａはパワーハンドリング能力とは無関係であり、第１のＦＥＴスイッチ１０１においては、複数の電界効果トランジスタの直列接続により構成されていることと、第１のキャパシタ１１７ａが設けられていることにより第１のＦＥＴスイッチ１０１のオフ状態が安定、確実に保持されるものとなっている。

次に、図２に示されたＳＰｎＴスイッチにおいて、共通高周波入出力端子１０４と反対側の高周波入出力端子へ大電力信号を印加する場合の作用について図４を参照しつつ説明する。なお、図４に示された回路構成は、図２に示されたものと同一であるので、その構成についての再度の詳細な説明は省略するものとする。
この場合においても、図３で説明したものと基本的に同様である。すなわち、例えば、第１の個別高周波入出力端子１０５に大電力信号が印加される場合にあって、第１のＦＥＴスイッチ１０１のみオン状態にあり、第２のＦＥＴスイッチ１０２以降の全てのＦＥＴスイッチがオフ状態にあるとすると、第１のキャパシタ１１７ａはパワーハンドリング能力とは無関係である。一方、第２のＦＥＴスイッチ１０２以降のＦＥＴスイッチにおいては、複数の電界効果トランジスタの直列接続により構成されていることと、それぞれのＦＥＴスイッチに設けられたキャパシタ、例えば、第２のＦＥＴスイッチ１０２においては、第２のキャパシタ１１８ａが設けられていることによりそれぞれのオフ状態が安定、確実に保持されるものとなっている。このような作用は、共通高周波入出力端子１０４と反対側の他の高周波入出力端子に大電力信号が印加され、対応するＦＥＴスイッチがオン状態で、その他の残りのＦＥＴスイッチがオフ状態の場合にも全く同様である。

図５には、本発明の実施の形態におけるＦＥＴスイッチ回路の入力電力に対する通過損失の特性例が従来回路の特性例及びキャパシタを有しない回路の特性例と共に示されており、以下、同図について説明する。
まず、図５において、横軸は入力電力(ｄＢｍ)を、縦軸は通過損失(dＢ)を、それぞれ示している。また、同図において、本発明の実施の形態におけるＦＥＴスイッチ回路の特性は実線により、従来回路の特性は二点鎖線により、さらに、キャパシタを有しない回路構成における特性は一点鎖線により、それぞれ表されている。
同図によれば、入力電力が大凡３０ｄＢｍ付近まではキャパシタの無い回路が最も通過損失が少ないが、入力電力が大凡３０ｄＢｍを越えた後は急激に通過損失が増大するものとなっている。
これに対して、本発明の実施の形態におけるＦＥＴスイッチ回路は、入力電力が大凡３４ｄＢｍ近傍までは通過損失は従来回路より少なく、かつ、ほぼ一定となっており、入力電力が大凡３４ｄＢｍを越える付近から従来回路同様に通過損失が増加するものとなっているが、この場合にあっても、通過損失は従来回路に比して小さく、広範な入力電力の変化範囲において従来回路に比して通過損失特性の改善がなされていることが確認できるものとなっている。

本発明の実施の形態におけるＦＥＴスイッチ回路をＳＰＤＴスイッチとした場合の第１の構成例における回路構成を示す回路図である。 本発明の実施の形態におけるＦＥＴスイッチ回路をＳＰｎＴスイッチとした場合の第２の構成例における回路構成を示す回路図である。 図１に示された回路例において大電力信号を第１の個別高周波入出力端子に印加した場合の動作を説明するための回路図である。 図２に示された回路例において大電力信号を第１の個別高周波入出力端子に印加した場合の動作を説明するための回路図である。 本発明の実施の形態におけるＦＥＴスイッチ回路の入力電力に対する通過損失の特性例を示す特性線図である。 従来のＦＥＴスイッチ回路がＳＰＤＴスイッチである場合の回路例を示す回路図である。 従来のＦＥＴスイッチ回路がＳＰｎＴスイッチである場合の回路例を示す回路図である。

符号の説明

１０１…第１のＦＥＴスイッチ
１０２…第２のＦＥＴスイッチ
１０３…第ｎのＦＥＴスイッチ
１０４…共通高周波入出力端子
１０５…第１の個別高周波入出力端子
１０６…第２の個別高周波入出力端子
１０７…第ｎの個別高周波入出力端子
１１１ａ…第１の電界効果トランジスタ
１１１ｂ…第２の電界効果トランジスタ
１１２ａ…第３の電界効果トランジスタ
１１２ｂ…第４の電界効果トランジスタ
１１３ａ…第(２×ｎ−１)の電界効果トランジスタ
１１３ｂ…第(２×ｎ)の電界効果トランジスタ
１１７ａ…第１のキャパシタ
１１８ａ…第２のキャパシタ
１１９ａ…第ｎのキャパシタ

Claims (3)

1. 電界効果トランジスタにより構成されてなる第１及び第２のＦＥＴスイッチを有し、前記第１及び第２のＦＥＴスイッチの一端が共に共通する高周波入出力端子に接続される一方、前記第１及び第２のＦＥＴスイッチの他端は、それぞれ個別の高周波入出力端子に接続されて単極双投スイッチが構成されてなるＦＥＴスイッチ回路であって、
   前記第１及び第２のＦＥＴスイッチにおいて、前記共通の高周波入出力端子にドレイン又はソースが接続された電界効果トランジスタのゲートと、当該高周波入出力端子との間に、それぞれキャパシタが接続されて設けられ、前記共通の高周波入出力端子又は、オン状態にある前記ＦＥＴスイッチに接続された前記個別の高周波入出力端子のいずれからも大電力信号の入力を可能としてなることを特徴とするＦＥＴスイッチ回路。
2. 電界効果トランジスタにより構成されてなるｎ個のＦＥＴスイッチを有し、前記ｎ個のＦＥＴスイッチの一端が共に共通する高周波入出力端子に接続される一方、前記ｎ個のＦＥＴスイッチの他端は、それぞれ個別の高周波入出力端子に接続されて単極複投スイッチが構成されてなるＦＥＴスイッチ回路であって、
   前記ｎ個のＦＥＴスイッチにおいて、前記共通の高周波入出力端子にドレイン又はソースが接続された電界効果トランジスタのゲートと、当該高周波入出力端子との間に、それぞれキャパシタが接続されて設けられ、前記共通の高周波入出力端子又は、オン状態にある前記ＦＥＴスイッチに接続された前記個別の高周波入出力端子のいずれからも大電力信号の入力を可能としてなることを特徴とするＦＥＴスイッチ回路。
3. 前記キャパシタの容量値は、当該キャパシタが接続された各々の電界効果トランジスタのオフ状態におけるゲート・ドレイン間の寄生容量値、または、ゲート・ソース間の寄生容量値以下に設定されてなることを特徴とする請求項１又は請求項２記載のＦＥＴスイッチ回路。

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