KR102636848B1

KR102636848B1 - 균등 전압 분배 기능을 갖는 고주파 스위치

Info

Publication number: KR102636848B1
Application number: KR1020190072027A
Authority: KR
Inventors: 조병학; 나유삼; 백현; 김솔아; 김정훈; 임종모
Original assignee: 삼성전기주식회사
Priority date: 2019-06-18
Filing date: 2019-06-18
Publication date: 2024-02-14
Also published as: JP2020205578A; US10903836B2; KR20200144264A; CN112104345A; US20200403613A1

Abstract

본 발명의 일 실시 예에 따른 고주파 스위치는, 제1 단자와 제2 단자 사이에 직렬로 접속된 복수의 시리즈 FET를 갖는 제1 시리즈 스위치; 상기 제1 단자와 제1 접지 사이에 직렬로 접속된 복수의 션트 FET를 갖는 제1 션트 스위치; 상기 제1 션트 스위치의 복수의 션트 FET 각각의 게이트에 접속된 복수의 게이트 저항을 갖는 제1 션트 게이트 저항 회로; 을 포함하고, 상기 제1 션트 게이트 저항 회로의 복수의 게이트 저항은, 상기 제1 접지에서 상기 제1 단자 방향으로 멀어질수록 큰 저항값을 갖다.

Description

균등 전압 분배 기능을 갖는 고주파 스위치{RADIO FREQUENCY SWITCH WITH VOLTAGE EQUALIZATION}

본 발명은 균등 전압 분배 기능을 갖는 고주파 스위치에 관한 것이다.

일반적으로, RF(Radio Frequency) 스위치의 구조적 특징은 스택된 구조(stacked structure)와 시리즈-션트(series-shunt) 구조이다.

통상 스위치에서 사용하는 FET(Bipolar Junction Transistor)는 공정에 따라 브레이크다운 전압(breakdown voltage: BV)이 정해지고, 하나의 FET가 PA(Power Amplifier)의 높은 출력 파워를 견딜 정도의 BV를 갖고 있지 않기 때문에 다수의 FET가 직렬로 연결된 스택된 구조(stacked structure)를 사용한다.

이러한 스택된 구조를 사용할 경우, 스택된 FET의 개수가 많을수록 높은 파워를 핸들링(handling)할 수 있지만, 삽입 손실(insertion loss)이 증가하게 되는 단점이 있기 때문에 스택되는 FET 개수를 적절히 선택하여야 한다.

RF 스위치는 삽입손실을 줄이고 큰 파워를 다루기 위해서 충분히 큰 FET를 사용할 수 있는데, 이 경우에는 해당 FET가 오프상태에서 큰 기생 커패시터(parasitic capacitor)에 의해 아이솔레이션(isolation) 성능이 떨어질 수 있다. 이러한 점을 보완하기 위해서 시리즈-션트(series-shunt) 구조를 사용할 수 있다.

이러한 시리즈-션트(series-shunt) 구조는 시리즈 스위치(Series switch)와 션트 스위치(Shunt switch)를 포함하고, 시리즈 스위치가 온상태가 되면 션트 스위치는 오프상태가 되고 시리즈 스위치가 오프상태가 되면 션트 스위치는 온상태가 된다. 이러한 시리즈-션트(series-shunt) 구조를 이용하면, 단자(Terminal, or port)간 아이솔레이션 특성을 향상시킬 수 있다.

한편, RF 스위치에 복수의 FET가 스택된 경우, 이상적으로 복수의 FET 각각에 전압이 균등하게 분배되는 것이 바람직하지만, FET의 게이트, 바디를 통해 누설 전류(leakage current)가 발생하기 때문에 실제로는 복수의 FET 각각에 전압이 균등하게 분배되지 않는다.

또한, 하나의 FET가 견딜 수 있는 전압인 BVDSS(Drain to Source Breakdown Voltage)은 공정에 따라 정해지고, 복수의 FET 각각에 전압을 균등하게 분배되지 않는다면 이러한 상황을 고려해서, 감당하여야 하는 최대 전압에 비해 더 많은 FET를 사용하여야 한다.

이와같이 스택되는 FET 개수가 늘어날수록 삽입손실 특성이 나빠지게 되어 스위치의 성능이 떨어질 수 있다.

이와같은 문제점을 해소하기 위해서, US 9923594 B2(Voltage swing uniformity in radio-frequency switches) 등의 기존의 발명에서는, 스택되는 FET의 게이트와 소스, 및/또는 게이트와 드레인 사이에 추가적인 커패시터 및 저항을 접속한 구조를 제안하고 있다.

이와 같은 기존의 기술은, 전압의 균들 분배를 위해 추가적인 수동 소자를 사용하여야 하고, 특히 추가적인 커패시터의 사용으로 인하여 ESD(electro static discharge)에 취약하다는 문제점이 있다.

(선행기술문헌)

(특허문헌 1) US 9923594 (2018.03.20)

본 발명의 일 실시 예는, 스택되는 복수의 FET 각각에 대해여, 별도로 소자를 추가하지 않고, 전압의 균등 분배를 수행할 수 있는 고주파 스위치를 제공한다.

본 발명의 일 실시 예에 의해, 제1 단자와 제2 단자 사이에 직렬로 접속된 복수의 시리즈 FET를 갖는 제1 시리즈 스위치; 상기 제1 단자와 제1 접지 사이에 직렬로 접속된 복수의 션트 FET를 갖는 제1 션트 스위치; 상기 제1 션트 스위치의 복수의 션트 FET 각각의 게이트에 접속된 복수의 게이트 저항을 갖는 제1 션트 게이트 저항 회로; 을 포함하고, 상기 제1 션트 게이트 저항 회로의 복수의 게이트 저항은, 상기 제1 접지에서 상기 제1 단자 방향으로 멀어질수록 큰 저항값을 갖는 고주파 스위치가 제안된다.

또한, 본 발명의 다른 일 실시 예에 의해, 제1 단자와 공통 노드 사이에 직렬로 접속된 복수의 시리즈 FET를 갖는 제1 시리즈 스위치; 상기 제1 단자와 제1 접지 사이에 직렬로 접속된 복수의 션트 FET를 갖는 제1 션트 스위치; 및 상기 제1 션트 스위치의 복수의 션트 FET 각각의 게이트에 접속된 복수의 게이트 저항과, 상기 복수의 게이트 저항의 공통 접속노드와 제1 션트 게이트 전압 단자 사이에 접속된 공통 게이트 저항을 갖는 제1 션트 게이트 저항 회로; 를 포함하고, 상기 제1 션트 게이트 저항 회로의 복수의 게이트 저항은, 상기 복수의 게이트 저항이 홀수개인 경우에는 상기 복수의 게이트 저항의 중앙에 위치한 게이트 저항을 기준위치로 하고, 상기 복수의 게이트 저항이 짝수개인 경우에는 상기 복수의 게이트 저항의 중앙에 위치한 접속노드를 기준위치로 하여, 상기 기준위치에서 멀어질수록 큰 저항값을 갖는 고주파 스위치가 제안된다.

본 발명의 일 실시 예에 의하면, 스택되는 복수의 FET 각각에 대해여, 별도로 소자를 추가하지 않고, 스택되는 복수의 FET 각각의 게이트에 접속되는 게이트 저항의 저항값을 적절히 설정함으로써, 전압의 균등 분배를 할 수 있고, 복수의 게이트 저항을 통해 누설되는 전류들간의 편차를 줄일 수 있다. 이에 따라, 고주팟 스위치에서, 션트 스위치에 포함되는 FET 스택 개수를 최적화 할 수 있다.

도 1은 본 발명의 일 실시 예에 따른 개별 게이트 저항을 갖는 고주파 스위치의 일 예시도이다.
도 2는 본 발명의 일 실시 예에 따른 개별 게이트 저항을 갖는 고주파 스위치의 일 예시도이다.
도 3은 본 발명의 일 실시 예에 따른 개별 게이트 저항을 갖는 SPDT 고주파 스위치의 일 예시도이다.
도 4는 본 발명의 일 실시 예에 따른 개별 게이트 저항을 갖는 SPDT 고주파 스위치의 일 예시도이다.
도 5는 본 발명의 일 실시 예에 따른 공통 게이트 저항을 갖는 고주파 스위치의 일 예시도이다.
도 6은 본 발명의 일 실시 예에 따른 공통 게이트 저항을 갖는 고주파 스위치의 일 예시도이다.
도 7은 본 발명의 일 실시 예에 따른 공통 게이트 저항을 갖는 SPDT 고주파 스위치의 일 예시도이다.
도 8은 본 발명의 일 실시 예에 따른 공통 게이트 저항을 갖는 SPDT 고주파 스위치의 일 예시도이다.
도 9는 본 발명의 일 실시 예에 따른 스위치 및 오프 상태인 스위치의 등가 회로 예시도이다.
도 10은 본 발명의 일 실시 예에 따른 공통 게이트 저항 및 공통 바디 저항을 갖는 션트 스위치의 일 예시도이다.
도 11은 공통 게이트 저항 및 짝수개의 션트 FET를 갖는 제1 션트 회로의 일 예시도이다.
도 12는 공통 게이트 저항 및 홀수개의 션트 FET를 갖는 제1 션트 회로의 일 예시도이다.
도 13은 개별 게이트 저항을 갖는 제1 션트 회로의 션트 FET 개수와 드레인-소스 전압(Vds)간의 상관 예시 그래프이다.
도 14는 공통 게이트 저항을 갖는 제1 션트 회로의 션트 FET 개수와 드레인-소스 전압(Vds)간의 상관 예시 그래프이다.
도 15는 기존의 션트 스위치에서, 션트 FET의 접속위치별 게이트 누설전류 예시도이다. 도 16은 본 발명의 션트 스위치에서, 션트 FET의 접속위치별 게이트 누설전류 예시도이다.

이하에서는, 본 발명은 설명되는 실시 예에 한정되지 않으며, 본 발명의 정신 및 범위를 벗어나지 않으면서 다양하게 변경될 수 있음이 이해되어야 한다.

또한, 본 발명의 각 실시 예에 있어서, 하나의 예로써 설명되는 구조, 형상 및 수치는 본 발명의 기술적 사항의 이해를 돕기 위한 예에 불과하므로, 이에 한정되는 것이 아니라 본 발명의 정신 및 범위를 벗어나지 않으면서 다양하게 변경될 수 있음이 이해되어야 한다. 본 발명의 실시 예들은 서로 조합되어 여러 가지 새로운 실시 예가 이루어질 수 있다.

그리고, 본 발명에 참조된 도면에서 본 발명의 전반적인 내용에 비추어 실질적으로 동일한 구성과 기능을 가진 구성요소들은 동일한 부호를 사용할 것이다.

이하에서는, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위해서, 본 발명의 실시 예를 첨부한 도면을 참조하여 상세히 설명한다.

도 1은 본 발명의 일 실시 예에 따른 개별 게이트 저항을 갖는 고주파 스위치의 일 예시도이고, 도 2는 본 발명의 일 실시 예에 따른 개별 게이트 저항을 갖는 고주파 스위치의 일 예시도이다.

도 1 및 도 2를 참조하면, 본 발명의 일 실시 예에 따른 고주파 스위치는, 제1 시리즈 스위치(SE1), 제1 션트 스위치(SH1), 제1 시리즈 게이트 저항 회로(RG-SE1), 및 제1 션트 게이트 저항 회로(RG-SH1)를 포함할 수 있다.

제1 시리즈 스위치(SE1)는, 제1 단자(T1)와 제2 단자(T2) 사이에 직렬로 접속된 복수의 시리즈 FET(M11~M1m)(여기서, m은 2이상의 자연수)를 포함할 수 있다.

제1 션트 스위치(SH1)는, 상기 제1 단자(T1)와 제1 접지(TG1) 사이에 직렬로 접속된 복수의 션트 FET(M21~M2n)(여기서, n은 2이상의 자연수)를 포함할 수 있다.

제1 시리즈 게이트 저항 회로(RG-SE1)는, 상기 제1 시리즈 스위치(SE1)의 복수의 션트 FET(M11~M1m) 각각의 게이트에 접속된 복수의 게이트 저항(RG1~RGm)을 포함할 수 있다.

제1 션트 게이트 저항 회로(RG-SH1)는, 상기 제1 션트 스위치(SH1)의 복수의 션트 FET(M21~M2n) 각각의 게이트에 접속된 복수의 게이트 저항(RG1~RGn)을 포함할 수 있다.

본 발명의 각 도면에 대해, 동일한 부호 및 동일한 기능의 구성요소에 대해서는 가능한 불필요한 중복 설명은 생략될 수 있고, 각 도면에 대해 가능한 차이점에 대한 사항이 설명될 수 있다.

도 2를 참조하면, 상기 고주파 스위치는, 도 1의 회로 구조에, 제1 시리즈 바디 저항 회로(RB-SE1) 및 제1 션트 바디 저항 회로(RB-SH1)를 더 포함할 수 있다.

상기 제1 시리즈 바디 저항 회로(RB-SE1)는, 상기 제1 시리즈 스위치(SE1)의 복수의 션트 FET(M21~M2m) 각각의 바디에 접속된 복수의 바디 저항(RB1~RBm)을 포함할 수 있다.

상기 제1 션트 바디 저항 회로(RB-SH1)는, 상기 제1 션트 스위치(SH1)의 복수의 션트 FET(M21~M2n) 각각의 바디에 접속된 복수의 바디 저항(RB1~RBn)을 포함할 수 있다.

도 1 및 도 2를 참조하면, 상기 제1 션트 게이트 저항 회로(RG-SH1)의 복수의 게이트 저항(RG1~RGn)은, 상기 제1 접지(TG1)에서 상기 제1 단자(T1) 방향으로 접속위치가 멀어질수록 큰 저항값을 가질 수 있다. 환언하면, 상기 제1 션트 게이트 저항 회로(RG-SH1)의 복수의 게이트 저항(RG1~RGn)은, 상기 제1 단자(T1)에서 상기 제1 접지(TG1) 방향으로 접속위치가 멀어질수록 작은 저항값을 가질 수 있다.

상기 제1 션트 바디 저항 회로(RB-SH1)의 복수의 바디 저항(RB1~RBn)은, 상기 제1 접지(TG1)에서 상기 제1 단자(T1) 방향으로 접속위치가 멀어질수록 큰 저항값을 가질 수 있다. 환언하면, 상기 제1 션트 바디 저항 회로(RB-SH1)의 복수의 바디 저항(RB1~RBn)은, 상기 제1 단자(T1)에서 상기 제1 접지(TG1) 방향으로 접속위치가 멀어질수록 작은 저항값을 가질 수 있다.

예를 들어, 본 서류에서, 상기 제1 단자(T1)에서 상기 제1 접지(TG1) 방향으로 멀어진다는 의미는, 상기 제1 단자(T1)에서 상기 제1 접지(TG1) 사이에서 복수의 션트 FET(M21~M2n)의 접속 위치에 기초해서 '멀어진다'라는 의미이다. 일 예로, 상기 제1 단자(T1)와 상기 제1 접지(TG1) 사이에 직렬로 접속되는 복수의 션트 FET(M21~M2n)중에서, FET(M21)는 제1 단자(T1)에 직접 접속되어 있어서 접속위치가 제일 가깝고, FET(M22), FET(M23), FET(M24),...FET(M2n)은 제1 단자(T1)에서 접속위치가 점차적으로 멀어지고, FET(M2n)는 제1 접지(TG1)에 접속되어 있어서 제1 단자(T1)에서 접속위치가 제일 멀다. 이와 같은 설명은 본 발명의 모든 실시 예에 적용될 수 있다.

도 3은 본 발명의 일 실시 예에 따른 개별 게이트 저항을 갖는 SPDT(Single-Pole Double-Throw) 고주파 스위치의 일 예시도이고, 도 4는 본 발명의 일 실시 예에 따른 개별 게이트 저항을 갖는 SPDT 고주파 스위치의 일 예시도이다.

도 3을 참조하면, 본 발명의 일 실시 예에 따른 SPDT 고주파 스위치는, 도 1의 회로구조에, 제2 시리즈 스위치(SE2), 제2 션트 스위치(SH2), 제2 시리즈 게이트 저항 회로(RG-SE2), 및 제2 션트 게이트 저항 회로(RG-SH2)를 더 포함할 수 있다.

제2 시리즈 스위치(SE2)는, 제2 단자(T2)와 공통 노드(Ncom) 사이에 직렬로 접속된 복수의 시리즈 FET(M31~M3j)를 포함할 수 있다.

제2 션트 스위치(SH2)는, 상기 제2 단자(T2)와 제2 접지(TG2) 사이에 직렬로 접속된 복수의 션트 FET(M41~M4k)(여기서, k는2이상의 자연수)를 포함할 수 있다.

제2 시리즈 게이트 저항 회로(RG-SE2)는, 상기 제2 시리즈 스위치(SE2)의 복수의 션트 FET(M41~M4j)(여기서, j는 2이상의 자연수) 각각의 게이트에 접속된 복수의 게이트 저항(RG1~RGj)을 포함할 수 있다.

제2 션트 게이트 저항 회로(RG-SH2)는, 상기 제2 션트 스위치(SH2)의 복수의 션트 FET(M41~M4k) 각각의 게이트에 접속된 복수의 게이트 저항(RG1~RGk)을 포함할 수 있다.

도 4를 참조하면, 상기 SPDT 고주파 스위치는, 도 3의 회로구조에, 제2 시리즈 바디 저항 회로(RB-SE2) 및 제2 션트 바디 저항 회로(RB-SH2)를 더 포함할 수 있다.

제2 시리즈 바디 저항 회로(RB-SE2)는, 상기 제2 시리즈 스위치(SE2)의 복수의 션트 FET(M41~M4j) 각각의 바디에 접속된 복수의 바디 저항(RB1~RBj)을 포함할 수 있다.

제2 션트 바디 저항 회로(RB-SH2)는, 상기 제2 션트 스위치(SH2)의 복수의 션트 FET(M41~M4k) 각각의 바디에 접속된 복수의 바디 저항(RB1~RBk)을 포함할 수 있다.

도 3 및 도 4를 참조하면, 상기 제2 션트 게이트 저항 회로(RG-SH2)의 복수의 게이트 저항(RG1~RGk)은, 상기 제2 접지(TG2)에서 상기 제2 단자(T2) 방향으로 접속위치가 멀어질수록 큰 저항값을 가질 수 있다.

상기 제2 션트 바디 저항 회로(RB-SH2)의 복수의 바디 저항(RB1~RBk)은, 상기 제2 접지(TG2)에서 상기 제2 단자(T2) 방향으로 접속위치가 멀어질수록 큰 저항값을 가질 수 있다.

도 1 내지 도 4를 참조하면, 상기 제1 션트 게이트 저항 회로(RG-SH1)의 상기 복수의 게이트 저항(RG1~RGn) 각각은, 하기 수학식1에 따라 결정되는 저항값을 갖다.

[수학식1]

RGm = PV*RG(m-1)(여기서, m은 2이상의 자연수이다.)

상기 수학식 1에서, m 은 m 번째 FET 를 나타내고 m >2 이다. 따라서 RGm은 m 번째 FET의 게이트(gate)에 연결된 저항 값을 나타낸다. PV < 1 보다 작은 값이다.

또한, 본 발명의 각 실시 예에서, 복수의 게이트 저항 RG1 ~ RGm에서, m번째 FET gate 저항은 RGm으로 표기하고, m은 m 번째 FET이고, m > 2이며, n은 스택 개수(stack)이고, n > 3이다.

상기 제1 션트 게이트 저항 회로(RG-SH1)의 상기 복수의 게이트 저항(RG1~RGn) 각각은, 하기 수학식 2에 따라 결정되는 저항값을 갖다.

[수학식2]

RG2 = [2n-3/2n-1]*RG1

RG3 = [2n-5/2n-3]*RG2

...

RGm = {(2n-2m+1)/(2n-2m+3)}*RG(m-1)

상기 수학식2에서, n은 복수의 션트 FET의 전체 스택 개수(스택수)이고, m은 n개의 션트 FET중 해당 FET의 배치 위치를 의미하고, 2를 초과하고, n 이하의 자연수이다.

예를 들어, n개의 FET 로 구성된 switch 에서 각 게이트 저항을 구해하면 하기 수학식 2과 같이 표현될 수 잇다.

[수학식 3]

RG2=(2n-2m+1)/(2n-2m+3)*RG1=(2n-4+1)/(2n-4+3)*RG1=(2n-3)/(2n-1)*RG1

RG3=(2n-2m+1)/(2n-2m+3)*RG2=(2n-6+1)/(2n-6+3)*RG1=(2n-5)/(2n-3)*RG2

RG4=(2n-2m+1)/(2n-2m+3)*RG1=(2n-8+1)/(2n-8+3)*RG1=(2n-7)/(2n-5)*RG3

RG5=(2n-2m+1)/(2n-2m+3)*RG2=(2n-10+1)/(2n-10+3)*RG1=(2n-9)/(2n-7)*RG4

...

상기 수학식 3에서, 예를 들어, n=5, 즉 스택(stack)된 FET가 5개 라고 하고, RG1 = 1000K라고 가정하면, RG1 = 1000K, RG2 = 7/9 * 1000K = 778K, RG3 = 5/7 * 778K = 556K, RG4 = 3/5 * 556K = 333K, 그리고, RG5 = 1/3 333K = 111K가 될 수 있다.

상기 제1 션트 바디 저항 회로(RB-SH1)의 상기 복수의 바디 저항 각각은 하기 수학식 4에 따라 결정되는 저항값을 가질 수 있다.

[수학식4]

RBm = PV*RB(m-1)

상기 수학식 4에서, m 은 m 번째 FET 를 나타내고 m >2 이다. 따라서 RBm은 m 번째 FET의 바디(body)에 연결된 저항 값을 나타낸다. PV는 1보다 작은 값( PV < 1)이다.

또한, 본 발명의 각 실시 예에서, 복수의 게이트 저항 RB1 ~ RBm에서, m번째 FET body 저항은 RBm으로 표기하고, m은 m 번째 FET이고, m > 2이며, n은 스택 개수(stack)이고, n > 3이다.

상기 제1 션트 바디 저항 회로(RB-SH1)의 상기 복수의 바디 저항 각각은 하기 수학식 5에 따라 결정되는 저항값을 가질 수 있다.

[수학식5]

RB2 = [2n-3/2n-1]*RB1

RB3 = [2n-5/2n-3]*RB2

...

RBm = {(2n-2m+1)/(2n-2m+3)}*RB(m-1)

상기 수학식4에서, n은 복수의 션트 FET의 전체 스택 개수(스택수)이고, m은 n개의 션트 FET중 해당 FET의 배치 위치를 의미하고, 2를 초과하고, n 이하의 자연수이다.

도 5는 본 발명의 일 실시 예에 따른 공통 게이트 저항을 갖는 고주파 스위치의 일 예시도이고, 도 6은 본 발명의 일 실시 예에 따른 공통 게이트 저항을 갖는 고주파 스위치의 일 예시도이다.

도 5를 참조하면, 본 발명의 일 실시 예에 따른 고주파 스위치는, 제1 시리즈 스위치(SE1), 제1 션트 스위치(SH1), 제1 시리즈 게이트 저항 회로(RG-SE1), 및 제1 션트 게이트 저항 회로(RG-SH1)를 포함할 수 있다.

제1 시리즈 스위치(SE1)는, 제1 단자(T1)와 공통 노드(Ncom) 사이에 직렬로 접속된 복수의 시리즈 FET(M11~M1m)를 포함할 수 있다.

제1 션트 스위치(SH1)는, 상기 제1 단자(T1)와 제1 접지(TG1) 사이에 직렬로 접속된 복수의 션트 FET(M21~M2n)를 포함할 수 있다.

제1 시리즈 게이트 저항 회로(RG-SE1)는, 상기 제1 시리즈 스위치(SE1)의 복수의 션트 FET(M21~M2m) 각각의 게이트에 접속된 복수의 게이트 저항(RG1~RGm)과, 상기 복수의 게이트 저항(RG1~RGm)의 공통 접속노드(NG1)와 제1 시리즈 게이트 전압(VG-SE1) 단자 사이에 접속된 공통 게이트 저항(RG1)을 가질 수 있다.

제1 션트 게이트 저항 회로(RG-SH1)는, 상기 제1 션트 스위치(SH1)의 복수의 션트 FET(M21~M2n) 각각의 게이트에 접속된 복수의 게이트 저항(RG1~RGn)과, 상기 복수의 게이트 저항(RG1~RGn)의 공통 접속노드(NG2)와 제1 션트 게이트 전압(VG-SH1) 단자 사이에 접속된 공통 게이트 저항(RG2)을 가질 수 있다.

도 6을 참조하면, 고주파 스위치는, 도 5의 회로 구조에, 제1 시리즈 바디 저항 회로(RB-SE1)와 제1 션트 바디 저항 회로(RB-SH1)를 더 포함할 수 있다.

제1 시리즈 바디 저항 회로(RB-SE1)는, 상기 제1 시리즈 스위치(SE1)의 복수의 션트 FET(M21~M2m) 각각의 바디에 접속된 복수의 바디 저항(RB1~RBm)과, 상기 복수의 바디 저항(RB1~RBm)의 공통 접속노드(NB1)와 제1 시리즈 바디 전압(VB-SE1) 단자 사이에 접속된 공통 바디 저항(RB1)을 가질 수 있다.

제1 션트 바디 저항 회로(RB-SH1)는, 상기 제1 션트 스위치(SH1)의 복수의 션트 FET(M21~M2n) 각각의 바디에 접속된 복수의 바디 저항(RB1~RBn)과, 상기 복수의 바디 저항(RB1~RBn)의 공통 접속노드(NB1)와 제1 션트 바디 전압(VB-SH1) 단자 사이에 접속된 공통 바디 저항(RB2)을 가질 수 있다.

도 5 및 도 6을 참조하면, 상기 제1 션트 게이트 저항 회로(RG-SH1)의 복수의 게이트 저항(RG1~RGn)은, 상기 복수의 게이트 저항(RG1~RGn)이 홀수개인 경우에는, 접속위치상, 상기 복수의 게이트 저항(RG1~RGn)의 중앙에 위치한 게이트 저항을 기준위치로 하고, 상기 복수의 게이트 저항(RG1~RGn)이 짝수개인 경우에는, 접속위치상, 상기 복수의 게이트 저항(RG1~RGn)의 중앙에 위치한 접속노드를 기준위치로 하여, 상기 기준위치에서 접속위치가 멀어질수록 큰 저항값을 가질 수 있다.

또한, 상기 제1 션트 바디 저항 회로(RB-SH1)의 복수의 바디 저항(RB1~RBn)은, 상기 복수의 바디 저항(RB1~RBn)이 홀수개인 경우에는, 접속위치상, 상기 복수의 바디 저항(RB1~RBn)의 중앙에 위치한 바디 저항을 기준위치로 하고, 상기 복수의 바디 저항(RB1~RBn)이 짝수개인 경우에는, 접속위치상, 상기 복수의 바디 저항(RB1~RBn)의 중앙에 위치한 접속노드를 기준위치로 하여, 상기 기준위치에서 접속위치가 멀어질수록 큰 저항값을 가질 수 있다.

한편, 본 서류에서, 복수의 스택된 FET 각각에는 게이트 저항이 접속되므로, 접속위치에 관련해서, 복수의 FET중에서의 접속위치는 게이트 저항의 접속위치에 대응될 수 있다.

도 7은 본 발명의 일 실시 예에 따른 공통 게이트 저항을 갖는 SPDT 고주파 스위치의 일 예시도이고, 도 8은 본 발명의 일 실시 예에 따른 공통 게이트 저항을 갖는 SPDT 고주파 스위치의 일 예시도이다.

도 7에 도시된 SPDT 고주파 스위치는, 도 5의 회로 구조에, 제2 시리즈 스위치(SE2), 제2 션트 스위치(SH2), 제2 시리즈 게이트 저항 회로(RG-SE2), 및 제2 션트 게이트 저항 회로(RG-SH2)를 더 포함할 수 있다.

도 8에 도시된 SPDT 고주파 스위치는, 도 7의 회로구조에, 제2 시리즈 바디 저항 회로(RB-SE2) 및 제2 션트 바디 저항 회로(RB-SH2)를 더 포함할 수 있다.

도 7 및 도 8을 참조하면, 제2 시리즈 스위치(SE2)는, 제2 단자(T2)와 공통 노드(Ncom) 사이에 직렬로 접속된 복수의 시리즈 FET(M31~M3j)를 포함할 수 있다.

제2 션트 스위치(SH2)는, 상기 제2 단자(T2)와 제2 접지(TG2) 사이에 직렬로 접속된 복수의 션트 FET(M41~M4k)를 포함할 수 있다.

제2 시리즈 게이트 저항 회로(RG-SE2)는, 상기 제2 시리즈 스위치(SE2)의 복수의 션트 FET(M41~M4j) 각각의 게이트에 접속된 복수의 게이트 저항(RG1~RGj)을 포함할 수 있다.

도 8을 참조하면, 제2 시리즈 바디 저항 회로(RB-SE2)는, 상기 제2 시리즈 스위치(SE2)의 복수의 션트 FET(M41~M4j) 각각의 바디에 접속된 복수의 바디 저항(RB1~RBj)을 포함할 수 있다.

도 7 및 도 8을 참조하면, 상기 제2 션트 게이트 저항 회로(RG-SH2)의 복수의 게이트 저항(RG1~RGk)은, 상기 복수의 게이트 저항(RG1~RGk)이 홀수개인 경우에는, 접속위치상, 상기 복수의 게이트 저항(RG1~RGk)의 중앙에 위치한 게이트 저항을 기준위치로 하고, 상기 복수의 게이트 저항(RG1~RGk)이 짝수개인 경우에는 상기 복수의 게이트 저항(RG1~RGk)의 중앙에 위치한 접속노드를 기준위치로 하여, 상기 기준위치에서 접속위치가 멀어질수록 큰 저항값을 가질 수 있다.

또한, 상기 제2 션트 바디 저항 회로(RB-SH2)의 복수의 바디 저항(RB1~RBk)은, 상기 복수의 바디 저항(RB1~RBk)이 홀수개인 경우에는, 접속위치상, 상기 복수의 바디 저항(RB1~RBk)의 중앙에 위치한 바디 저항을 기준위치로 하고, 상기 복수의 바디 저항(RB1~RBk)이 짝수개인 경우에는, 접속위치상, 상기 복수의 바디 저항(RB1~RBn)의 중앙에 위치한 접속노드를 기준위치로 하여, 상기 기준위치에서 접속위치가 멀어질수록 큰 저항값을 가질 수 있다.

도 4 내지 도 8을 참조하면, 상기 제1 션트 게이트 저항 회로(RG-SH1)의 상기 복수의 게이트 저항(RG1~RGn)에 대해, 상기 제1 단자(T1)에서 상기 기준위치까지의 복수의 게이트 저항 각각과, 상기 제1 접지(TG1)에서 상기 기준위치까지의 복수의 게이트 저항 각각은, 하기 수학식 6에 따라 결정되는 저항값을 가질 수 있다.

[수학식6]

RGm' = PV*RG(m'-1)

상기 수학식 6에서, 상기 m'은 상기 제1 단자(T1)에서 상기 기준위치까지 및 상기 제1 접지(TG1)에서 상기 기준위치까지의 복수의 션트 FET중에서 m' 번째 션트 FET를 나타내고, 따라서 RGm'은 m'번째 게이트 저항값을 나타낸다. m'=1은 상기 제1단자(T1)에 가장 가까운 FET를 나타내고 동시에 상기 제1 접지(TG1)에 가장 가까운 FET를 나타내며, 상기 기준위치를 기준으로 대칭적인 값을 갖는다.

상기 제1 션트 게이트 저항 회로(RG-SH1)의 상기 복수의 게이트 저항(RG1~RGmm)에 대해, 상기 제1 단자(T1)에서 상기 기준위치까지의 복수의 게이트 저항 각각과, 상기 제1 접지(TG1)에서 상기 기준위치까지의 복수의 게이트 저항 각각은, 하기 수학식 7에 따라 결정되는 저항값을 가질 수 있다.

[수학식7]

RG2 = [2n'-3/2n'-1]*RG1

RG3 = [2n'-5/2n'-3]*RG2

...

RGm' = {(2n-2m'+1)/(2n-2m'+3)}*RG(m'-1)

상기 수학식 7에서, n'은 상기 제1 단자(T1)에서 상기 기준위치까지 또는 상기 제1 접지(TG1)에서 상기 기준위치까지의 션트 FET의 스택 개수이다. m'는 n'개의 션트 FET중 해당 FET의 배치 위치를 의미하고, 2를 초과하고, n' 이하의 자연수이다.

상기 제1 션트 바디 저항 회로(RB-SH1)의 상기 복수의 바디 저항(RB1~RBn)에 대해, 상기 제1 단자(T1)에서 상기 기준위치까지의 복수의 바디 저항 각각과, 상기 제1 접지(TG1)에서 상기 기준위치까지의 복수의 게이트 바디 각각은, 하기 수학식 8에 따라 결정되는 저항값을 가질 수 있다.

[수학식8]

RBm' = PV*RB(m'-1)

상기 수학식 8에서, 상기 m'은 상기 제1 단자(T1)에서 상기 기준위치까지 및 상기 제1 접지(TG1)에서 상기 기준위치까지의 복수의 션트 FET중에서 m' 번째 션트 FET를 나타내고, 따라서 RBm'은 m'번째 바디 저항값을 나타낸다. m'=1은 상기 제1단자(T1)에 가장 가까운 FET를 나타내고 동시에 상기 제1 접지(TG1)에 가장 가까운 FET를 나타내며, 상기 기준위치를 기준으로 대칭적인 값을 갖는다.

상기 제1 션트 바디 저항 회로(RB-SH1)의 상기 복수의 게이트 저항(RB1~RBn)에 대해, 상기 제1 단자(T1)에서 상기 기준위치까지의 복수의 바디 저항 각각과, 상기 제1 접지(TG1)에서 상기 기준위치까지의 복수의 바디 저항 각각은, 하기 수학식 9에 따라 결정되는 저항값을 가질 수 있다.

[수학식 9]

RB2 = [2n'-3/2n'-1]*RB1

RB3 = [2n'-5/2n'-3]*RB2

...

RBm' = {(2n-2m'+1)/(2n-2m'+3)}*RB(m'-1)

상기 수학식 9에서, n'은 상기 제1 단자(T1)에서 상기 기준위치까지 또는 상기 제1 접지(TG1)에서 상기 기준위치까지의 션트 FET의 스택 개수이다. m'는 n'개의 션트 FET중 해당 FET의 배치 위치를 의미하고, 2를 초과하고, n' 이하의 자연수이다.

도 9는 본 발명의 일 실시 예에 따른 스위치 및 오프 상태인 스위치의 등가 회로 예시도이다.

도 9를 참조하여, 게이트 저항을 통하는 누설전류와 해당 게이트 저항의 저항값과의 상관 관계를 검토한다.

도 9의 스위치는 하나의 시리즈 스위치 및 하나의 션트 스위치를 포함하는 스위치 구조에서는 시리즈 스위치 또는 션트 스위치가 될 수 있고, 제1 및 제2 시리즈 스위치와, 제1 및 제2 션트 스위치를 포함하는 스위치 구조에서는 제1 션트 스위치 또는 제2 션트 스위치가 될 수 있다.

도 9의 좌측은 3개의 FET를 포함하는 스위치이고, 도 9의 우측은 좌측의 스위치에 대한 등가회로이고, 좌측의 스위치는, 제1 단자(T1)와 제1 접지(TG1) 사이에 직렬로 접속된 3개의 FET (M1,M2,M3)를 포함한다.

도 9에서, 오프 스위치 게이트 전압(VG)은 0V 이하의 전압을 사용하고, 3개의 FET를 포함하는 스위치는 수백 MHz이상의 주파수 신호에서 사용되기 때문에 도9의 우측과 같이 등가적으로 표현될 수 있다.

도 9에서, 각 FET가 오프상태에서 채널의 저항은 매우 크기 때문에 생략되었고, 커패시터는 각 FET의 게이트-소스 커패시터와 게이트-드레인 커패시터를 나타낸 것이다.

일 예로, 도 9에서, 각 FET는 게이트-소스 커패시터(Cgs)와 게이트-드레인 커패시터(Cgd)는 비슷한 값을 갖도록 대칭적으로 제작되지만, 공정 편차와 인가되는 전압에 따라 다른 값을 가질 수 있다. 또한, 각 커패시터에 걸리는 전압은, 누설 전류(leakage current)에 의한 영향보다 작기 때문에 같은 값을 갖는다고 가정한다.

제1 단자(T1)에 RF 신호가 인가되면 제1 단자(T1)에서 접지로 바라본 임피던스(impedance)를 통해 전류(I)가 흐르게 된다. 오프상태의 스위치의 임피던스는 매우 큰 값이기 때문에 전류(I)는 수 uA 내지 수십 uA 정도로 작은 값이 되고, RF 신호의 위상에 따라 전압과 전류의 방향은 변하게 되는데, 설계자는 FET를 스택할 때, 각 FET에 걸리는 전압(Vds)이 균등하게 분배되기를 희망하고, 각 FET가 견딜 수 있는 전압이 정해져 있기 때문에 모든 FET가 균등한 전압을 나누어 가질 때, 최소의 FET 수택개수를 갖는 스위치를 제작할 수 있다.

도 9의 좌측의 스위치에서, 3개의 FET 각각의 게이트에 접속된 게이트 저항(RG1, RG2, RG3)의 저항값이 충분히 커서 게이트 저항(RG1, RG2, RG3)을 통해 접지로 흐르는 누설전류(I1, I2, I3)를 무시할 수 있다면, 각 커패시터를 통해 흐르는 전류는 I가 될 수 있다. 이 경우, 도 9의 우측 등가회로에서, C1 = C2 = C3 = C4라면 'Vds1 = Vds2 =Vds3'이 되어 각 FET가 동일한 전압을 나누어 갖는다.

그런데, 게이트 전압이 공급되는 단자에서 각 FET의 게이트를 바라볼 때, 각 FET의 게이트 저항(RG)은 게이트 커패시턴스(CG)와 함께 스위칭 턴온/턴오프 타임을 결정하는데, 게이트 저항(RG)을 게이트 누설 전류(gate leakage current)를 무시할 만큼 충분히 크게 한다면 턴온/턴오프 타임 역시 커지게 될 수밖에 없다.

이러한 이유로, 게이트 저항(RG)은 통상적으로 스위칭 타임(switching time)이 허용하는 범위 내에서 최대한 큰 값으로 설계한다. 이때 각 FET의 등가 커패시터 각각에 걸리는 전압은 하기 수학식 10과 같을 수 있다.

[수학식 10]

V1 = I*1/Zc

V2 = (I-I1)*1/Zc (여기서, Zc는 커패시터의 임피던스이다)

V3 = (I-I1-I2)*1/Zc

V4 = (I-I1-I2-I3)*1/Zc

여기서 M1의 Cgs와 M2의 Cgd는 누설 경로(leakage path)가 없기 때문에 같은 전압(V2)이 걸린다.

따라서 각 FET에 걸리는 Vds를 구해보면, 하기 수학식 11과 같다.

[수학식 11]

Vds1 = V1+V2 = (2*I - I1) / Zc,

Vds2 = V2+V3 = (2*I - 2*I1 - I2) /Zc,

Vds3 = V3+V4 = (2*I - 2*I1 - 2* I2 - I3) /Zc

한편, 스위칭 타임 이외에서 고조파(harmonic) 성능 등 다른 특성에 영향을 주기 때문에 최소화 되어야 하는 게이트 누설 전류(Gate leakage current)는, 각 FET의 게이트 전압과 게이트 저항에 의해서 결정되는데, 성능 비교를 위해 게이트 누설 전류가 일정한 상수라고 가정한다.

먼저, 'I1 + I2 + I3 = A (constant)'라고 하면, 하기 수학식 12과 같은 등식이 성립한다.

[수학식 12]

△Vds1 = Vds1 - Vds2 = (I1 + I2) /Zc

△Vds2 = Vds2 - Vds3 = (I2 + I3) /Zc

상기 수학식 12을 참조하면, I1 = I2 = I3 일 때, △Vds(각 Vds의 차이)가 최소가 된다. 따라서, 게이트 저항(RG)을 같은 값을 사용하면, 누설전류는, 'I1 > I2 > I3'이 되서 각 FET에 분배되는 전압(Vds)의 차이가 크게 되고, 게이트 저항(RG)을 'I1 = I2 = I3' 가 되도록 적절한 값으로 설정한다면 각 FET에 분배되는 전압(Vds)의 차이를 줄일 수 있음을 알 수 있게 되었다.

그렇다면, 누설 전류(leakage current)가 같도록 각 게이트 저항의 저항값을 어떻게 설정해야 하는지에 대해 살펴본다.

먼저, 제1 단자(T1)의 걸리는 RF 신호의 피크(peak) 전압을 Vpk라 하고 n단의 FET가 스택되어 있다면, 각 FET의 게이트 전압은 하기 수학식 13와 같다.

[수학식 12]

VG1 = Vpk - Vpk/2n

VG2 = Vpk - Vpk/2n - 2*Vpk/2n = Vpk - 3*Vpk/2n,

VG3 = Vpk - 5*Vpk/2n

VG4 = Vpk - 7*Vpk/2n

따라서 각 FET의 게이트 누설 전류(gate leakage current)는 하기 수학식 14과 같다.

[수학식 14]

I1 = VG1 / RG1 = (Vpk - Vpk/2N) / RG1

I2 = VG2 / RG2 = (Vpk - 3*Vpk/2N) / RG2

I3 = VG3 / RG3 = (Vpk - 5*Vpk/2N) / RG3

…

IN = VGN / RGN = (Vpk - (2N-1)*Vpk/2N) / RGN

예들 들어, I1 =I2 = I3 = … = IN 가 되도록 각각의 게이트 저항(RG)의 저항값은 하기 수학식 15에 따라 정할 수 있다.

[수학식 15]

RG2 = [2n-3/2n-1]*RG1

RG3 = [2n-5/2n-3]*RG2

...

RGm = {(2n-2m+1)/(2n-2m+3)}*RG(m-1)

상기 수학식 15에서, n은 상기 제1 단자(T1)에서 제1 접지(TG1)까지의 션트 FET의 스택 개수이다. m는 n개의 션트 FET중 해당 FET의 배치 위치를 의미하고, 2를 초과하고, n 이하의 자연수이다.

예를 들어, n=5, 즉 스택(stack)된 FET가 5개 라고 하고, RG1 = 1000K라고 가정하면, RG1 = 1000K, RG2 = (7 / 9) * 1000K = 778K, RG3 = (5 / 7) * 778K = 556K, RG4 = (3 / 5) * 556K = 333K, 그리고, RG5 = (1 / 3)* 333K = 111K가 될 수 있다.

이하, 도 10, 도 11 및 도 12를 참조하여, 션트 스위치가 게이트 저항 및 바디 저항을 2단 이상으로 포함하는 경우에 대해, 게이트 저항 및 바디 저항 각각의 저항값을 설정하는 내용에 대해 보다 자세히 설명한다.

도 10은 본 발명의 일 실시 예에 따른 공통 게이트 저항 및 공통 바디 저항을 갖는 션트 스위치의 일 예시도이다.

도 10을 참조하면, 본 발명의 일 실시 예에 따른 션트 스위치는, 제1, 제2 및 제3 션트 FET(M1,M2,M3)를 포함하는 경우, 상기 제1, 제2 및 제3 션트 FET(M1,M2.M3) 각각의 게이트에는 개별 게이트 저항(RG1,RG2,RG3)이 접속될 수 있고, 상기 제1, 제2 및 제3 션트 FET(M1,M2.M3) 각각의 바디에는 개별 바디 저항(RB1,RB2,RB3)이 접속될 수 있다.

또한, 상기 션트 스위치는 개별 게이트 저항(RG1,RG2,RG3)의 공통 접속노드에 연결된 공통 게이트 저항(RG)과, 개별 바디 저항(RB1,RB2,RB3)의 공통 접속노드에 연결된 공통 바디 저항(RB)을 포함할 수 있다.

그리고, 상기 션트 스위치는, 상기 제1, 제2 및 제3 션트 FET(M1,M2.M3) 각각의 드레인-소스 사이에 접속된 드레인-소스 저항(Rds1,Rds2,Rds3)을 포함할 수 있다.

이때, 개별 게이트 저항(RG1과 RG2, RG3)에 흐르는 누설전류(leakage current)가 일정하도록 게이트 저항값을 적절히 설정하면 제1,제2,제3 션트 FET(M1,M2,M3)들간의 드레인-소스 전압(VDS) 편차를 완화 할 수 있다.

일 예로, 제1 단자(T1)로 신호가 입력되고, 제2 단자(T2)가 접지된 경우, 공통 게이트 저항(RG)의 영향으로 공통노드에서 Vx 전압이 발생하고, 상기 Vx 전압은 제1 션트 FET(M1)의 게이트 전압보다 낮고 제3 션트 FET(M3)의 게이트 전압보다 높게 될 수 있다. 이에 따라, 제1 션트 FET(M1)의 누설 전류(leakage current)중 일부는 제3 션트 FET(M3)로 들어가는 동작을 한다. 이 경우 제1 션트 FET(M1)과 제3 션트 FET(M3)에 걸리는 VDS가 높고 제2 션트 FET(M2)에 걸리는 VDS가 작아질 수 있다. 여기서, 바디 저항과 바디 누설 전류에 대한 효과도, 전술한 게이트의 경우와 동일하다.

도 10과 같이, 개별 게이트 저항(RG1,RG2,RG3)과 공통 게이트 저항(RG)을 포함하는 경우, 또는 개별 바디 저항(RB1,RB2,RB2)과 공통 바디 저항(RB)을 포함하는 경우, 즉, 게이트 및 바디 저항을 2단 이상으로 포함하는 경우, 개별 게이트 저항 및 개별 바디 저항을 결정하는 방법은, 상기 복수의 게이트 저항중에서 중앙의 저항(스택된 FET 개수가 홀수인 경우) 또는 중앙의 지점(스택된 FET 개수가 짝수인 경우)을 기준으로 양쪽 방향으로 멀어질수록 저항값이 점점 큰 값을 갖도록 설정할 수 있다. 예를 들어, 전체 n개의 스택(stack)을 포함하는 경우에, 제1 단자(T1) 또는 제2 단자(T2)에서 (n+1)/2 번째의 접속위치에 배치된 중앙의 FET(홀수인 경우) 또는 중앙의 접속노드(짝수인 경우)를 기준위치로 해서 양쪽으로 저항이 커지도록 설정할 수 있다.

도 11은 공통 게이트 저항 및 짝수개의 션트 FET를 갖는 제1 션트 회로의 일 예시도이다.

도 11을 참조하면, 션트 스위치에 포함된 전체 스택 FET의 개수가 짝수인 경우, 복수의 션트 FET중 중앙에 위치하는 접속노드를 기준위치로 하여, Vpk1 = Vpk/2로 설정하고, 이 경우 새로운 스택 개수 n' = [n/2]의 정수 (n은 전체 스택 개수)로 설정하고, 상기 수학식 13 및 수학식 14를 적용 할 수 있다. 이 경우 게이트 저항 및 바디 저항 각각의 저항값은 기준위치를 중심으로 대칭으로 설정될 수 있다.

도 12는 공통 게이트 저항 및 홀수개의 션트 FET를 갖는 제1 션트 회로의 일 예시도이다.

도 12를 참조하면, 션트 스위치에 포함된 전체 스택 FET 개수가 홀수인 경우, 복수의 션트 FET중 중앙에 위치하는 FET를 기준위치로 하여, Vpk1 = Vpk/2로 설정하고, 이 경우 새로운 스택 개수 n'= [n/2]의 정수(n은 전체 스택 개수)로 설정하고, 상기 수학식 13 및 수학식 14를 적용 할 수 있다. 이 경우 게이트 및 바디 저항 각각의 저항값은 기준위치를 중심으로 대칭으로 설정될 수 있다.

이때, 중앙에 위치된 FET의 게이트 저항의 저항값은 임의로 설정할 수 있다. 이 경우, 게이트 저항 및 바디 저항 각각의 저항값은 중앙의 게이트 저항 또는 바디 저항에서 제1 단자 또는 제2 단자를 향하는 방향으로 점차 크도록 설정할 수 있고, 서로 대칭으로 설정할 수 있다.

도 13은 개별 게이트 저항을 갖는 제1 션트 회로의 션트 FET 개수와 드레인-소스 전압(Vds)간의 상관 예시 그래프이다.

도 13에 도시된 그래프는, 도 10에 도시된 션트 스위치에서, FET 스택 개수를 10개로 확장하여 오프상태에서 각 FET의 Vds를 표시한 시뮬레이션 결과 그래프이다. 도 13의 그래프를 참조하면, Vpk는 36Vpk로 설정 되었고, 게이트 저항은 RG1 = 400K, …… RG10 = 60K까지 순차적으로 적용하였다. 누설 전류(Leakage current)를 일정하게 하려면 전체 스택 개수 n=10일 경우, RG1/RG2 = 3.5이므로 RG10은 매우 작은 값이 된다.

따라서 누설 전류의 차이를 최소화 하면서 누설 전류의 합이 균일한 저항을 사용했을 경우와 동일하도록 RG10 값을 신중히 설정하여야 한다.

도 14는 공통 게이트 저항을 갖는 제1 션트 회로의 션트 FET 개수와 드레인-소스 전압(Vds)간의 상관 예시 그래프이다.

도 14에 도시된 그래프는, 도 10에 도시된 션트 스위치에서, FET 스택 개수를 10개로 확장하여 오프상태에서 기존의 션트 스위치와 비교하여 VDS를 시뮬레이션한 결과 그래프이다. 기존의 구조 대비, 본 발명에 따라 게이트 저항의 저항값을 설정한 경우, 편차가 월등히 개선됨을 확인 할 수 있다.

도 15는 기존의 션트 스위치에서, 션트 FET의 접속위치별 게이트 누설전류 예시도이다. 도 16은 본 발명의 션트 스위치에서, 션트 FET의 접속위치별 게이트 누설전류 예시도이다.

도 15 및 도 16에 도시된 그래프 RG1~RG10는 각 해당 게이트 저항을 통하는 누설전류 그래프이고, 이러한 그래프를 참조하면, 기존의 션트 스위치에서는 FET마다 누설 전류크기가 많이 달라서 누설 전류 편차가 크지만, 본 발명에 의한 션트 스위치에서는 중앙에 배치된 FET를 중심으로 양측의 FET 각각의 누설 전류는 서로 비슷한 전류크기를 갖는다. 즉, 중앙의 기준위치에서의 전압과 가운데 FET의 게이트 전압이 유사하여 가운데 FET는 누설이 거의 없음을 알 수 있다.

이상에서는 본 발명을 실시 예로써 설명하였으나, 본 발명은 상기한 실시 예에 한정되지 아니하며, 특허청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형이 가능할 것이다.

SE1: 제1 시리즈 스위치
SH1: 제1 션트 스위치
SE2: 제2 시리즈 스위치
SH2: 제2 션트 스위치
RG-SH1: 제1 션트 게이트 저항 회로
RG-SH2: 제2 션트 게이트 저항 회로
RB-SH1: 제1 션트 바디 저항 회로
RB-SH2: 제2 션트 바디 저항 회로

Claims

제1 단자와 제2 단자 사이에 직렬로 접속된 복수의 시리즈 FET를 갖는 제1 시리즈 스위치;
상기 제1 단자와 제1 접지 사이에 직렬로 접속된 복수의 션트 FET를 갖는 제1 션트 스위치;
상기 제1 션트 스위치의 복수의 션트 FET 각각의 게이트에 접속된 복수의 게이트 저항을 갖는 제1 션트 게이트 저항 회로; 를 포함하고,
상기 복수의 게이트 저항은 상기 제1 접지에서 상기 제1 단자 방향으로 멀어질수록 큰 저항값을 갖고,
상기 복수의 게이트 저항 각각은 상기 복수의 션트 FET 각각의 게이트와 상기 복수의 션트 FET 각각의 게이트가 공통으로 접속되는 제1 션트 게이트 전압 단자 사이에 직접 연결되는 고주파 스위치.
제1항에 있어서, 상기 제1 션트 게이트 저항 회로의 상기 복수의 게이트 저항 각각은
하기 수학식 1에 따라 결정되는 저항값을 갖고
[수학식 1]
RGm = PV*RG(m-1)
상기 수학식 1에서, 상기 m은 상기 션트 스위치에 포함되는 복수의 션트 FET중 m번째 FET를 나타내고, 2보다 큰 자연수이며, 상기 PV는 비율값으로, 1보다 작은
고주파 스위치.
제2항에 있어서, 상기 제1 션트 게이트 저항 회로의 상기 복수의 게이트 저항 각각은
하기 수학식 2에 따라 결정되는 저항값을 갖고
[수학식 2]
RG2 = [2n-3/2n-1]*RG1
RG3 = [2n-5/2n-3]*RG2
...
RGm = {(2n-2m+1)/(2n-2m+3)}*RG(m-1)
상기 수학식2에서, n은 상기 제1 단자에서 제1 접지까지의 션트 FET의 스택 개수이고, 3보다 큰 자연수이며, 상기 m은 n개의 션트 FET중 해당 FET의 배치 위치를 의미하고, 2를 초과하고, n 이하의 자연수인
고주파 스위치.
제1항에 있어서,
상기 제1 션트 스위치의 복수의 션트 FET 각각의 바디에 접속된 복수의 바디 저항을 갖는 제1 션트 바디 저항 회로; 를 더 포함하는 고주파 스위치.
제4항에 있어서, 상기 제1 션트 바디 저항 회로의 복수의 바디 저항은,
상기 제1 접지에서 상기 제1 단자 방향으로 멀어질수록 큰 저항값을 갖는 고주파 스위치.
제5항에 있어서, 상기 제1 션트 바디 저항 회로의 상기 복수의 바디 저항 각각은
하기 수학식 3에 따라 결정되는 저항값을 갖고
[수학식 3]
RBm = PV*RB(m-1)
상기 수학식 3에서, 상기 m은 상기 션트 스위치에 포함되는 복수의 션트 FET중에서 m번째 FET를 나타내고, 2보다 큰 자연수이며, 상기 PV는 비율값으로, 1보다 작은
고주파 스위치.
제6항에 있어서, 상기 제1 션트 바디 저항 회로의 상기 복수의 바디 저항 각각은
하기 수학식 4에 따라 결정되는 저항값을 갖고
[수학식 4]
RB2 = [2n-3/2n-1]*RB1
RB3 = [2n-5/2n-3]*RB2
...
RBm = {(2n-2m+1)/(2n-2m+3)}*RB(m-1)
상기 수학식4에서, 상기 n은 상기 제1 단자에서 제1 접지까지의 션트 FET의 스택 개수이고, 3보다 큰 자연수이며, 상기 m은 n개의 션트 FET중 해당 FET의 배치 위치를 의미하고, 2를 초과하고, n 이하의 자연수인
고주파 스위치.
제7항에 있어서,
제2 단자와 공통 노드 사이에 직렬로 접속된 복수의 시리즈 FET를 갖는 제2 시리즈 스위치;
상기 제2 단자와 제2 접지 사이에 직렬로 접속된 복수의 션트 FET를 갖는 제2 션트 스위치;
상기 제2 션트 스위치의 복수의 션트 FET 각각의 게이트에 접속된 복수의 게이트 저항을 갖는 제2 션트 게이트 저항 회로; 및
상기 제2 션트 스위치의 복수의 션트 FET 각각의 바디에 접속된 복수의 바디 저항을 갖는 제2 션트 바디 저항 회로; 을 더 포함하고,
상기 제2 션트 게이트 저항 회로의 복수의 게이트 저항은,
상기 제2 접지에서 상기 제2 단자 방향으로 멀어질수록 큰 저항값을 갖고,
상기 제2 션트 바디 저항 회로의 복수의 바디 저항은,
상기 제2 접지에서 상기 제2 단자 방향으로 멀어질수록 큰 저항값을 갖는
고주파 스위치.
제1 단자와 공통 노드 사이에 직렬로 접속된 복수의 시리즈 FET를 갖는 제1 시리즈 스위치;
상기 제1 단자와 제1 접지 사이에 직렬로 접속된 복수의 션트 FET를 갖는 제1 션트 스위치; 및
상기 제1 션트 스위치의 복수의 션트 FET 각각의 게이트에 접속된 복수의 게이트 저항과, 상기 복수의 게이트 저항의 공통 접속노드와 제1 션트 게이트 전압 단자 사이에 접속된 공통 게이트 저항을 갖는 제1 션트 게이트 저항 회로; 를 포함하고,
상기 제1 션트 게이트 저항 회로의 복수의 게이트 저항은, 상기 복수의 게이트 저항이 홀수개인 경우에는 상기 복수의 게이트 저항의 중앙에 위치한 게이트 저항을 기준위치로 하고, 상기 복수의 게이트 저항이 짝수개인 경우에는 상기 복수의 게이트 저항의 중앙에 위치한 접속노드를 기준위치로 하여, 상기 기준위치에서 멀어질수록 큰 저항값을 갖는
고주파 스위치.
제9항에 있어서, 상기 제1 션트 게이트 저항 회로의 상기 복수의 게이트 저항에 대해, 상기 제1 단자에서 상기 기준위치까지의 복수의 게이트 저항 각각과, 상기 제1 접지에서 상기 기준위치까지의 복수의 게이트 저항 각각은
하기 수학식 5에 따라 결정되는 저항값을 갖고
[수학식 5]
RGm' = PV*RG(m'-1)
상기 수학식 5에서, 상기 m'는 상기 제1 단자에서 상기 기준위치까지 및 상기 제1 접지에서 상기 기준위치까지의 복수의 FET 개수중 m'번째 FET를 나타내고, 2보다 큰 자연수이며, 상기 PV는 비율값으로, 1보다 작은
고주파 스위치.
제10항에 있어서, 상기 제1 션트 게이트 저항 회로의 상기 복수의 게이트 저항에 대해, 상기 제1 단자에서 상기 기준위치까지의 복수의 게이트 저항 각각과, 상기 제1 접지에서 상기 기준위치까지의 복수의 게이트 저항 각각은
하기 수학식 6에 따라 결정되는 저항값을 갖고
[수학식 6]
RG2 = [2n'-3/2n'-1]*RG1
RG3 = [2n'-5/2n'-3]*RG2
...
RBm' = {(2n-2m'+1)/(2n-2m'+3)}*RB(m'-1)
상기 수학식6에서, n'는 상기 제1 단자에서 상기 기준위치까지 또는 상기 제1 접지에서 상기 기준위치까지의 션트 FET의 스택 개수이고, 3보다 큰 자연수이며, 상기 m'는 n'개의 션트 FET중 해당 FET의 배치 위치를 의미하고, 2를 초과하고, n' 이하의 자연수인
고주파 스위치.
제9항에 있어서,
상기 제1 션트 스위치의 복수의 션트 FET 각각의 바디에 접속된 복수의 바디 저항과, 상기 복수의 바디 저항의 공통 접속노드와 제1 션트 바디 전압 단자 사이에 접속된 공통 바디 저항을 갖는 제1 션트 바디 저항 회로; 포함하는 고주파 스위치.
제12항에 있어서, 상기 제1 션트 바디 저항 회로의 복수의 바디 저항은,
상기 복수의 바디 저항이 홀수개인 경우에는 상기 복수의 바디 저항의 중앙에 위치한 바디 저항을 기준위치로 하고, 상기 복수의 바디 저항이 짝수개인 경우에는 상기 복수의 바디 저항의 중앙에 위치한 접속노드를 기준위치로 하여, 상기 기준위치에서 멀어질수록 큰 저항값을 갖는
고주파 스위치.
제13항에 있어서, 상기 제1 션트 바디 저항 회로의 상기 복수의 바디 저항에 대해, 상기 제1 단자에서 상기 기준위치까지의 복수의 바디 저항 각각과, 상기 제1 접지에서 상기 기준위치까지의 복수의 게이트 바디 각각은
하기 수학식 7에 따라 결정되는 저항값을 갖고
[수학식 7]
RBm' = PV*RB(m'-1)
상기 수학식 7에서, 상기 m'는 상기 제1 단자에서 상기 기준위치까지 및 상기 제1 접지에서 상기 기준위치까지의 복수의 FET중에서 m'번째 FET를 나타내고, 2보다 큰 자연수이며, 상기 PV는 비율값으로, 1보다 작은
고주파 스위치.
제14항에 있어서, 상기 제1 션트 바디 저항 회로의 상기 복수의 바디 저항에 대해, 상기 제1 단자에서 상기 기준위치까지의 복수의 바디 저항 각각과, 상기 제1 접지에서 상기 기준위치까지의 복수의 게이트 바디 각각은
하기 수학식 8에 따라 결정되는 저항값을 갖고
[수학식 8]
RB2 = [2n'-3/2n'-1]*RB1
RB3 = [2n'-5/2n'-3]*RB2
...

RBm' = {(2n-2m'+1)/(2n-2m'+3)}*RB(m'-1)
상기 수학식8에서, n'은 상기 제1 단자에서 상기 기준위치까지 또는 상기 제1 접지에서 상기 기준위치까지의 션트 FET의 스택 개수이고, 3보다 큰 자연수이며, 상기 m'는 n'개의 션트 FET 중 해당 FET의 배치 위치를 의미하고, 2를 초과하고, n 이하의 자연수인
고주파 스위치.
제9항에 있어서,
제2 단자와 공통 노드 사이에 직렬로 접속된 복수의 시리즈 FET를 갖는 제2 시리즈 스위치;
상기 제2 단자와 제2 접지 사이에 직렬로 접속된 복수의 션트 FET를 갖는 제2 션트 스위치; 및
상기 제2 션트 스위치의 복수의 션트 FET 각각의 게이트에 접속된 복수의 게이트 저항을 갖는 제2 션트 게이트 저항 회로; 를 더 포함하고,

상기 제2 션트 게이트 저항 회로의 복수의 게이트 저항은,
상기 복수의 게이트 저항이 홀수개인 경우에는 상기 복수의 게이트 저항의 중앙에 위치한 게이트 저항을 기준위치로 하고, 상기 복수의 게이트 저항이 짝수개인 경우에는 상기 복수의 게이트 저항의 중앙에 위치한 접속노드를 기준위치로 하여, 상기 기준위치에서 멀어질수록 큰 저항값을 갖는
고주파 스위치.
제16항에 있어서,
상기 제2 션트 스위치의 복수의 션트 FET 각각의 바디에 접속된 복수의 바디 저항을 갖는 제2 션트 바디 저항 회로; 을 더 포함하고,
상기 제2 션트 바디 저항 회로의 복수의 바디 저항은,
상기 복수의 바디 저항이 홀수개인 경우에는 상기 복수의 바디 저항의 중앙에 위치한 바디 저항을 기준위치로 하고, 상기 복수의 바디 저항이 짝수개인 경우에는 상기 복수의 바디 저항의 중앙에 위치한 접속노드를 기준위치로 하여, 상기 기준위치에서 멀어질수록 큰 저항값을 갖는
고주파 스위치.