CN111900970B - 一种天线调谐开关及提高其峰值电压的方法 - Google Patents

一种天线调谐开关及提高其峰值电压的方法 Download PDF

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Abstract

本发明提供一种天线调谐开关及提高其峰值电压的方法，第一至第N晶体管，其栅极分别连接一个第一电阻的一端；每个第一电阻的另一端共同连接至第二电阻的一端，第二电阻的另一端作为栅控制端连接栅电压VG；第一至第N晶体管的源漏两端分别连接一第三电阻；第一至第N晶体管的基极分别连接一第四电阻的一端，第四电阻的另一端共同连接至第五电阻的一端，第五电阻的另一端作为衬底控制端连接电压。本发明对传统天线调谐开关电路建立简化的等效电容电路，并导出了各级堆栈中寄生对地电容的解析表达式，用以确定各叠层电容器的值，以实现每一级堆栈相等电压分压，改善开关性能。

Description

一种天线调谐开关及提高其峰值电压的方法
技术领域
本发明涉及半导体技术领域，特别是涉及一种天线调谐开关及提高其峰值电压的方法。
背景技术
随着无线通信技术的发展，移动通信设备通常需要支持多模、多频带的要求，并且多输入多输出(MIMO)由于新频段的引入，需要更多的天线；同时需要天线调谐开关使天线工作在更广的频段范围。目前实现高峰值电压(Vpeak)的天线调谐开关有巨大技术挑战，而传统多级层叠的天线调谐开关每一级的电压分布是不均匀的，传统的天线调谐器开关采用多个堆叠场效应晶体管(FET)实现，然而，关态开关与地之间的耦合电容会导致电压分布不均匀，从而导致堆栈内前几个FET的电压降更大，并导致过早击穿。人们对传统的天线调谐开关的研究工作进一步优化了不平衡分压和功率处理能力，但没有给出场效应管堆栈的简化等效电路。虽然后续给出了场效应管堆栈的简化等效电路，提出了几种改善电压分布的有效方法，如基于前馈电容的补偿技术和体节点电压补偿技术。然而，这些技术是经验性的，需要大量的迭代才能得到期望的结果。此外，这些技术很难获得理想的均匀电压分布，而且会导致隔离性能下降。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种天线调谐开关及提高其峰值电压的方法，用于解决现有技术中天线调谐开关电路中每一级电压分布不均匀以及峰值电压低的问题。
为实现上述目的及其他相关目的，本发明提供一种提高天线调谐开关，至少包括：
N个依次串联的晶体管；所述N个依次串联的晶体管包括第一至第N晶体管；所述第一晶体管中未与所述第二晶体管连接的源漏一端作为所述天线调谐开关的信号输入端，所述第N晶体管未与所述第N-1晶体管连接的源漏一端作为所述天线调谐开关的信号输出端；所述第一至第N晶体管中，相邻晶体管之间的宽度关系为：其中Wn+1为第N个晶体管的宽度，Wn为第N-1个晶体管的宽度；
所述第一至第N晶体管的栅极分别连接一个第一电阻的一端；所述每个第一电阻的另一端共同连接至第二电阻的一端，所述第二电阻的另一端作为栅控制端连接栅电压VG；
所述第一至第N晶体管的源漏两端分别连接一第三电阻；所述第一至第N晶体管的基极分别连接一第四电阻的一端，所述第四电阻的另一端共同连接至第五电阻的一端，所述第五电阻的另一端作为衬底控制端连接电压VB。
优选地，所述第一至第N晶体管为相同类型的MOS管。
优选地，所述第一至第N晶体管为相同尺寸的NMOS管。
优选地，所述第一至第N晶体管为相同尺寸的PMOS管。
本发明提供一种提高天线调谐开关的峰值电压的方法，至少包括：
步骤一、将所述天线调谐开关的电路进行简化等效形成第一电路模型，所述第一电路模型至少包括：
N个依次串联且大小相等的源漏电容Cds，所述源漏电容Cds为所述天线调谐开关电路的第一至第N晶体管中每个晶体管源漏之间的电容；所述N个依次串联的源漏电容Cds形成的串联电路的首尾端分别作为所述第一电路模型的信号输入端和信号输出端，并且所述N个源漏电容Cds从所述信号输出端至所述信号输入端依次分别形成第一级堆栈至第N级堆栈；
所述第一级堆栈至第N级堆栈中的每一级堆栈的所述源漏电容Cds的两端分别连接一个大小相等的对地电容Cgnd，所述对地电容Cgnd为所述天线调谐开关电路中每个晶体管产生的寄生对地电容；
步骤二、利用步骤一中每一级堆栈中相同的源漏电容Cds将所述第一电路模型简化等效为每一级堆栈中源漏电容大小不同的第二电路模型，以使所述第二电路模型中每一级堆栈均匀分压；所述第二电路模型至少包括：N级堆栈，所述N级堆栈包括n+1个依次串联的等效源漏电容，并且n+1＝N；所述N级堆栈中第N级堆栈的等效源漏电容其中Cdsn为第N-1级堆栈的等效源漏电容；所述第二电路模型中的第N级堆栈和第N-1堆栈中的所述等效源漏电容之间还连接有第N级堆栈的所述晶体管的寄生对地电容Cgnd(n+1)；其中/>
如上所述，本发明的天线调谐开关及提高其峰值电压的方法，具有以下有益效果：本发明对传统天线调谐开关电路建立了一个简化的等效电容电路，并导出了各级堆栈中寄生对地电容的解析表达式，用以确定各叠层电容器的值，以实现每一级堆栈相等电压分压。本发明可以改变每个堆叠场效应晶体管的尺寸，以使晶体管漏源电容值等于所提出的解析表达式中的电容，使各级堆栈获得均匀的电压分布，从而使天线调谐开关获得更高的峰值电压。本发明的天线调谐开关具有均匀的电压分布特性，并在很大程度上改善了开关的性能。
附图说明
图1显示为本发明的天线调谐开关的电路示意图；
图2显示为图1中天线调谐开关的简化等效后且不考虑对地电容的第一电路模型示意图；
图3显示为图2的第一电路模型考虑对地电容后的第一电路模型示意图；
图4显示为本发明的第二电路模型示意图；
图5显示为本发明中堆栈级数与每级堆栈分压关系；
图6显示为本发明堆栈级数与峰值电压的关系。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图6。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
本发明的天线调谐开关至少包括：N个依次串联的晶体管；所述N个依次串联的晶体管包括第一至第N晶体管；所述第一晶体管中未与所述第二晶体管连接的源漏一端作为所述天线调谐开关的信号输入端，所述第N晶体管未与所述第N-1晶体管连接的源漏一端作为所述天线调谐开关的信号输出端；所述第一至第N晶体管中，相邻晶体管之间的宽度关系为：其中Wn+1为第N个晶体管的宽度，Wn为第N-1个晶体管的宽度；
所述第一至第N晶体管的栅极分别连接一个第一电阻的一端；所述每个第一电阻的另一端共同连接至第二电阻的一端，所述第二电阻的另一端作为栅控制端连接栅电压VG；
所述第一至第N晶体管的源漏两端分别连接一第三电阻；所述第一至第N晶体管的基极分别连接一第四电阻的一端，所述第四电阻的另一端共同连接至第五电阻的一端，所述第五电阻的另一端作为衬底控制端连接电压VB。
如图1所示，图1显示为本发明的天线调谐开关的电路示意图，本发明的天线调谐开关在本实施例中包括：N个依次串联的晶体管；所述N个依次串联的晶体管包括第一至第N晶体管；图1中的stack1～stack28示例性的表示为N个依次串联的晶体管中，第一晶体管至第N晶体管中的每一个构成一级堆栈，例如第一级堆栈stack1、第二级堆栈stack2…第28级堆栈stack28，图1中一共有28级堆栈，亦即N＝28。并且图1中每一级堆栈对应的所述晶体管的宽度依次为W1、W2…W28。
本发明进一步地，所述第一至第N晶体管为相同类型的MOS管。再进一步地，所述第一至第N晶体管为相同尺寸的NMOS管。也就是说，本实施例中的所述每一级堆栈对应的晶体管的类型都为相同尺寸的NMOS管。或者进一步地，在本发明的其他实施例中，所述第一至第N晶体管也可以为相同尺寸的PMOS管。
所述第一晶体管中未与所述第二晶体管连接的源漏一端作为所述天线调谐开关的信号输入端，所述第N晶体管未与所述第N-1晶体管连接的源漏一端作为所述天线调谐开关的信号输出端；如图1所示，本发明的所述第一晶体管对应于所述第一级堆栈(stack1)，并且所述第一晶体管的一端(源端或漏端)作为所述天线调谐开关的信号输出端(RF2)，所述第一晶体管的另一端与对应于所述第二级堆栈(stack2)的所述第二晶体管的一端连接，以此类推，直到所述第28级堆栈(stack28)对应的所述第二十八晶体管的一端与所述第27级堆栈(stack27)对应的所述第二十七晶体管的一端连接，而所述第28级堆栈对应的所述第二十八晶体管的另一端作为所述天线调谐开关的信号输入端(RF1)。所述第一至第N晶体管中，相邻晶体管之间的宽度关系为：其中Wn+1为第N个晶体管的宽度，Wn为第N-1个晶体管的宽度。
如图1所示，所述第一级堆栈stack1对应的第一晶体管的栅极连接一个所述第一电阻1的一端，同样，所述第二级堆栈对应的所述第二晶体管的栅极连接一个所述第一电阻1的一端，以此类推所述第N级堆栈对应的第N晶体管的栅极连接一个所述第一电阻1的一端。图1中所述第一电阻1的另一端连接一个所述第二电阻2的一端，并且所述第二电阻2的另一端作为所述天线调谐开关的控制端连接栅电压VG。
参阅图1，所述第一晶体管至第N晶体管的源漏两端分别连接一个第三电阻，亦即所述第一级堆栈对应的所述第一晶体管的源漏两端连接一个所述第三电阻3；所述第二级堆栈对应的所述第二晶体管的源漏两端连接一个所述第三电阻3，以此类推，所述第28级堆栈对应的第二十八晶体管的源流两端连接一个所述第三电阻3，所述第N级堆栈对应的所述第N晶体管的源漏两端连接一个所述第三电阻3。也就是说，所述每一级堆栈对应的所述晶体管分别并联一个所述第三电阻3。
如图1所示，本发明的所述第一级堆栈(stack1)对应的所述第一晶体管至第N级堆栈stack N对应的所述第N晶体管的基极分别连接一第四电阻4的一端，与所述第一至第N晶体管连接的所述第四电阻4的另一端共同连接至一个第五电阻5的一端，，所述第五电阻5的另一端作为所述第一至第N晶体管的衬底控制端连接电压VB。
本发明还提供提高所述天线调谐开关峰值电压的方法，至少包括以下步骤：
步骤一、将所述天线调谐开关的电路进行简化等效形成第一电路模型，所述第一电路模型至少包括：
N个依次串联且大小相等的源漏电容Cds，所述每个源漏电容Cds为所述天线调谐开关电路的的第一至第N晶体管中每个晶体管源漏之间的电容；所述N个依次串联的源漏电容Cds形成的串联电路的首尾端分别作为所述第一电路模型的信号输入端和信号输出端，并且所述N个源漏电容Cds从所述信号输出端至所述信号输入端依次分别形成第一级堆栈至第N级堆栈；
所述第一级堆栈至第N级堆栈中的每一级堆栈的所述源漏电容Cds的两端分别连接一个大小相等的对地电容Cgnd，所述对地电容Cgnd为所述天线调谐开关电路中每个晶体管产生的寄生对地电容；
如图2所示，图2显示为图1中天线调谐开关的简化等效后且不考虑对地电容的第一电路模型示意图；本发明的步骤一中将所述天线调谐开关的电路进行简化等效后形成如图2所示的第一电路模型，所述第一电路模型在本发明中至少包括：N个依次串联且大小相等的源漏电容Cds，也就是说，所述N个串联的源漏电容Cds的电容值大小相等，该步骤一中的所述每个源漏电容Cds为本发明中的所述天线调谐开关电路中的所述第一至第N晶体管中每个晶体管关态源漏两端的电容Cds。当N个所述源漏电容Cds串联后形成如图2所示的第一电路模型后，其中首个所述源漏电容Cds的一端作为所述第一电路模型的信号输入端RFIN，所述第一电路模型中末尾的所述源漏电容Cds的一端作为所述第一电路模型的信号输出端RFOUT。
如图2所示，所述N个源漏电容Cds从所述信号输出端RFOUT至所述信号输入端RFIN依次分别形成第一级堆栈至第N级堆栈，所述第一级堆栈至第N级堆栈分别对应于图1电路中第一至第N晶体管所属的堆栈。
图2的所述第一电路模型中，所述第一级堆栈至第N级堆栈中的每一级堆栈的所述源漏电容Cds的两端分别连接一个大小相等的对地电容Cgnd形成的第二电路模型如图3所示，图3显示为图2的第一电路模型考虑对地电容后的第一电路模型示意图，所述对地电容Cgnd为本发明的所述天线调谐开关电路中每个晶体管产生的寄生对地电容，并且所述第一电路模型中，本发明的所述天线调谐开关电路中每个晶体管产生的寄生对地电容Cgnd的值大小相等。
步骤二、利用步骤一中每一级堆栈中相同的源漏电容Cds将所述第一电路模型简化等效为每一级堆栈中源漏电容大小不同的第二电路模型，以使所述第二电路模型中每一级堆栈均匀分压；所述第二电路模型至少包括：N级堆栈，所述N级堆栈包括n+1个依次串联的等效源漏电容，并且n+1＝N；所述N级堆栈中第N级堆栈的等效源漏电容其中Cdsn为第N-1级堆栈的等效源漏电容；所述第二电路模型中的第N级堆栈和第N-1堆栈中的所述等效源漏电容之间还连接有第N级堆栈的所述晶体管的寄生对地电容Cgnd(n+1)；其中/>
如图4所示，图4显示为本发明的第二电路模型示意图，从所述第一电路模型等效为第二电路模型后，对于本发明的所述天线调谐开关而言，每一级堆栈对应的源漏电容由原来第一电路模型中相同的Cds变成第二电路模型中每一级堆栈对应的大小不等的所述等效源漏电容Cdsn，所述第二电路模型中的第N级堆栈和第N-1堆栈中的所述等效源漏电容之间还连接有第N级堆栈的所述晶体管的寄生对地电容Cgnd(n+1)，并且每一级堆栈对应的所述寄生对地电容Cgnd(n+1)彼此也不相同。
传统的天线调谐器开关采用多个堆叠场效应晶体管FET实现，以承受高射频电压摆幅。然而，关态开关与地之间的耦合电容会导致电压分布不均匀，从而导致堆栈内前几个FET的电压降更大，并导致过早击穿。文献【A Joseph et al.,"Power handlingcapability of an SOI RF switch,"2013IEEE Radio Frequency Integrated CircuitsSymposium(RFIC),Seattle,WA,2013,pp.385-388,doi:10.1109/RFIC.2013.6569611】论了不平衡分压和功率处理能力，但没有给出关态源漏电容Coff(相当于本发明的等效源漏电容Cdsn)和峰值电压Vpeak的解析表达式。
根据本发明的图2和图3，并根据文献【Y.Zhu,O.Klimashov and D.Bartle,"Analytical model of voltage division inside stacked-FET switch,"2014Asia-Pacific Microwave Conference,Sendai,Japan,2014,pp.750-752】以及Kirchhoff’s定律，关态源漏电容(公式1)；/>(公式2)，其中/>BV是本发明的第一至第N晶体管中每个晶体管的击穿电压，根据公式1和公式2，可以获得Coff的最小值和Vpeak的最大值，依次分别为：假设Cds＞＞Cgnd，并且根据图3可得，/>(公式3)；/>(公式4)；其中Cgnd(n+1)＝(Cds(n+1)+Cds)/2A，其中A为关态源漏电容与寄生对地电容的比值；与由公式3和公式4可推出，/>(公式5)；/>(公式6)；进一步得到，/>(公式7)；进一步得到，/>(公式8)；因此，可以得到所述第二电路模型中每一级堆栈均匀分压，并且每一级堆栈的分压等于每个晶体管的击穿电压BV，并且Vpeak＝N*BV。通过改变每一级堆栈的晶体管宽度尺寸并且保持堆栈的级数和每一级堆栈晶体管长度不变，可以调整Cds，并且保持Cds与Cgnd的比值不变，满足公式8。因此，相邻堆栈晶体管宽度Wn+1的关系为：/>如图5和图6所示，其中图5显示为本发明中堆栈级数与每级堆栈分压关系；图6显示为本发明堆栈级数与峰值电压的关系。由此可见，本发明简化等效后的电路模型中电压分配得到了极大的优化，并呈现出相对均匀的电压分布。
综上所述，本发明对传统天线调谐开关电路建立了一个简化的等效电容电路，并导出了各级堆栈中寄生对地电容的解析表达式，用以确定各叠层电容器的值，以实现每一级堆栈相等电压分压。本发明可以改变每个堆叠场效应晶体管的尺寸，以使晶体管漏源电容值等于所提出的解析表达式中的电容，使各级堆栈获得均匀的电压分布，从而使天线调谐开关获得更高的峰值电压。本发明的天线调谐开关具有均匀的电压分布特性，并在很大程度上改善了开关的性能。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (2)

1.提高天线调谐开关的峰值电压的方法，其特征在于，所述天线调谐开关至少包括：N个依次串联的晶体管；所述N个依次串联的晶体管包括第一至第N晶体管；所述第一晶体管中未与所述第二晶体管连接的源漏一端作为所述天线调谐开关的信号输入端，所述第N晶体管未与所述第N-1晶体管连接的源漏一端作为所述天线调谐开关的信号输出端；所述第一至第N晶体管中，相邻晶体管之间的宽度关系为：其中Wn+1为第N个晶体管的宽度，Wn为第N-1个晶体管的宽度；其中/>
所述第一至第N晶体管的栅极分别连接一个第一电阻的一端；所述每个第一电阻的另一端共同连接至第二电阻的一端，所述第二电阻的另一端作为栅控制端连接栅电压VG；
所述第一至第N晶体管的源漏两端分别连接一第三电阻；所述第一至第N晶体管的基极分别连接一第四电阻的一端，所述第四电阻的另一端共同连接至第五电阻的一端，所述第五电阻的另一端作为衬底控制端连接电压VB；
至少包括以下步骤：
步骤一、将所述天线调谐开关的电路进行简化等效形成第一电路模型，所述第一电路模型至少包括：
N个依次串联且大小相等的源漏电容Cds，所述每个源漏电容Cds为所述天线调谐开关电路的第一至第N晶体管中每个晶体管源漏之间的电容；所述N个依次串联的源漏电容Cds形成的串联电路的首尾端分别作为所述第一电路模型的信号输入端和信号输出端，并且所述N个源漏电容Cds从所述信号输出端至所述信号输入端依次分别形成第一级堆栈至第N级堆栈；
所述第一级堆栈至第N级堆栈中的每一级堆栈的所述源漏电容Cds的两端分别连接一个大小相等的对地电容Cgnd，所述对地电容Cgnd为所述天线调谐开关电路中每个晶体管产生的寄生对地电容；
步骤二、利用步骤一中每一级堆栈中相同的源漏电容Cds将所述第一电路模型简化等效为每一级堆栈中源漏电容大小不同的第二电路模型，以使所述第二电路模型中每一级堆栈均匀分压；所述第二电路模型至少包括：N级堆栈，所述N级堆栈包括n+1个依次串联的等效源漏电容，并且n+1＝N；所述N级堆栈中第N级堆栈的等效源漏电容其中Cdsn为第N-1级堆栈的等效源漏电容；所述第二电路模型中的第N级堆栈和第N-1堆栈中的所述等效源漏电容之间还连接有第N级堆栈的所述晶体管的寄生对地电容Cgnd(n+1)；其中/>
2.根据权利要求1所述的提高天线调谐开关的峰值电压的方法，其特征在于：所述第一至第N晶体管为相同类型的MOS管。
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