CN110719092A - 一种射频开关电路结构 - Google Patents
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Abstract
本发明公开了一种射频开关电路结构,其特征在于,包括N个堆叠的晶体管,第一个晶体管的漏极作为射频输入端,最后一个晶体管的源极作为射频输出端;当晶体管存在体区时,最后一个晶体管的体区通过体公共电阻连接体偏置电压。每相邻的两个晶体管中,前一个晶体管的源极与后一个晶体管的漏极相连,前一个晶体管的栅极通过栅电阻连接后一个晶体管的栅极,且每个晶体管的漏极和源极之间均连接有漏源电阻。本发明通过改变栅偏置电阻和体偏置电阻的拓扑结构有效地改善大电压摆幅在各个堆叠的晶体管上的不均匀分布,一方面可以提高开关的功率处理能力和线性度,另一方面可以有效防止堆叠链上靠前的晶体管率先出现高电压击穿现象,提高开关的可靠性。
Description
技术领域
本发明涉及无线通信的射频开关电路技术领域,具体涉及一种能改善堆叠晶体管电压摆幅不均匀、提高功率处理能力和线性度的射频开关电路结构。
背景技术
随着无线移动通信标准的不断演进,例如第五代(5G)和窄带物联网 (NB-IoT),射频开关在所有的多频带前端模组和天线调谐器中扮演了越来越重要的作用。除了插入损耗和隔离度,高功率处理能力和线性度也是射频开关非常重要的指标。对于主天线开关,在考虑电路损耗和天线失配的情况下,功率处理能力应达到+40dBm(10W)。类似地,采用射频开关技术的主动天线调谐对高功率能力的要求同样十分苛刻。
堆叠晶体管(Stacked-FET)是最通用的用于提高开关功率处理能力的方法。现有的开关结构如图1所示,其不足是在关断状态下流经堆叠链的第一个晶体管到最后一个晶体管上的泄漏电流会逐渐减小,这将引起堆叠晶体管上电压摆幅不均匀分布的现象,堆叠链上第一个晶体管将承载最大的峰值电压摆幅压力;电压摆幅的不均匀分布会降低开关能够处理的最大输入功率和总体线性度,甚至导致堆叠链上靠前的晶体管(例如M1和M2)出现高电压击穿,降低可靠性。因此有必要改善现有射频开关电路的结构,降低分配在堆叠晶体管漏极和源极之间的最大压差。
发明内容
本发明的目的是提供一种射频开关电路结构,用于改善堆叠晶体管链上电压摆幅不均匀分布的问题,使射频电压摆幅尽量均匀地分布在每个晶体管上,提高开关的功率处理能力和线性度,同时减小堆叠晶体管链靠前的晶体管被高电压击穿的风险,提高可靠性。
为了实现上述任务,本发明采用以下技术方案:
一种射频开关电路结构,包括N个堆叠的晶体管;所述的N个堆叠的晶体管包括第一晶体管M1至第N晶体管MN,其中:
所述第一晶体管M1的漏极作为射频输入端RFin,第一晶体管M1的源极与第二晶体管M2的漏极相连;第二晶体管M2的源极与所述第三晶体管M3的漏极相连,以此类推,第N-1个晶体管MN-1的源极与第N个晶体管MN的漏极相连,第N 个晶体管MN的源极作为射频输出端RFout;
所述第一晶体管M1的栅极通过栅偏置电阻RG连接至第二晶体管M2的栅极,第二晶体管M2的栅极通过栅偏置电阻RG连接至第三晶体管M3的栅极,以此类推,第N-1晶体管MN-1的栅极通过栅偏置电阻RG连接至第N晶体管MN的栅极,第N晶体管MN的栅极通过栅公共电阻RGC连接至栅偏置电压VG;
所述N个堆叠的晶体管中,每个晶体管的漏极和源极之间均连接有漏源电阻RDS。
进一步地,所述的N个堆叠的晶体管均存在体区时:
所述第一晶体管M1的体区通过体偏置电阻RB连接至第二晶体管M2的体区,所述第二晶体管M2的体区通过体偏置电阻RB连接至第三晶体管M3的体区,以此类推,第N-1晶体管MN-1的体区通过体偏置电阻RB连接至第N晶体管MN的体区,第N晶体管MN的体区通过体公共电阻RBC连接至体偏置电压VB。
进一步地,所述的栅公共电阻RGC的元件值大于栅偏置电阻RG,即RGC>RG;体公共电阻RBC的元件值大于体偏置电阻RB,即RBC>RB。
进一步地,所述的栅公共电阻RGC、栅偏置电阻RG、体公共电阻RBC、体偏置电阻RB的元件值介于10K欧姆至于100K欧姆之间。
进一步地,所述的漏源电阻RDS的元件值介于5K欧姆至于50K欧姆之间。
进一步地,当栅偏置电压VG为正电压、体偏置电压VB为0V时,射频开关电路结构处于接通状态;当栅偏置电压VG为负电压、体偏置电压VB为负电压时,射频开关电路结构处于关断状态。
本发明与现有技术相比具有以下技术特点:
本发明的开关电路改进了传统开关偏置电阻网络的拓扑结构。当开关处于关断状态时,由于将同一栅偏置电阻RG和同一体偏置电阻RB放置于每个晶体管的栅极之间,根据分压原理,使得每个堆叠晶体管栅极和体区承受着均匀的电压摆幅,有效防止了泄漏电流从每个晶体管栅和体区流出,使得开关在关断状态下流经堆叠链第一个晶体管到最后一个晶体管上的漏源泄漏电流保持不变,在漏源泄漏电流不变的情况下,每个堆叠晶体管等效的关断电容将保持相等,进而让每个晶体管的漏极和源极之间承受比较均匀的电压摆幅,有效地改善电压摆幅在各个堆叠晶体管上的不均匀分布问题。这一方面可以防止堆叠链上靠前的晶体管(例如M1和M2)接近或反向导通,提高开关的功率处理能力和线性度,另一方面可以防止堆叠链上靠前的晶体管(例如M1和M2)率先出现高电压击穿现象,提高开关的可靠性。
附图说明
图1是现有技术的射频开关电路结构的示意图;
图2为本发明的射频开关电路结构的第一实施例的示意图;
图3为本发明的射频开关电路结构的第二实施例的示意图;
图4为采用本发明第二实施例的射频开关电路结构与现有技术的单刀双掷(SPDT)开关在输入功率为36dBm时,并联支路处于关断状态的堆叠晶体管承受的最大电压摆幅仿真对比曲线。
具体实施方式
实施例一
本发明的实施例一提供了一种射频开关电路结构,如图2所示,包括N个堆叠的晶体管:第一晶体管M1、第二晶体管M2、第三晶体管M3至第N-1晶体管 MN-1和第N晶体管MN;所述的N个堆叠的晶体管均不包含体区。
所述第一晶体管M1的漏极作为射频输入端RFin,第一晶体管M1的源极与第二晶体管M2的漏极相连;第二晶体管M2的源极与所述第三晶体管M3的漏极相连,以此类推,第N-1个晶体管MN-1的源极与第N个晶体管MN的漏极相连,第N 个晶体管MN的源极作为射频输出端RFout;所述的以此类推,是指相邻的晶体管均采用相同的连接结构,即前一个晶体管的源极与后一个晶体管的漏极连接。
所述第一晶体管M1的栅极通过一个栅偏置电阻RG连接至第二晶体管M2的栅极,第二晶体管M2的栅极通过一个栅偏置电阻RG连接至第三晶体管M3的栅极,以此类推,第N-1晶体管MN-1的栅极通过一个栅偏置电阻RG连接至第N晶体管 MN的栅极,第N晶体管MN的栅极通过栅公共电阻RGC连接至栅偏置电压VG;所述的以此类推,是指相邻的晶体管均采用相同的连接结构,即前一个晶体管的栅极与后一个晶体管的栅极之间连接有一个栅偏置电阻RG。
所述N个堆叠的晶体管中,每个晶体管的漏极和源极之间均连接有漏源电阻RDS。
可选地,本实施例中栅公共电阻RGC的元件值大于栅偏置电阻RG,即RGC> RG。需要说明的是,一般情况下,RGC和RG的元件值介于10K欧姆至于100K欧姆之间,RDS的元件值介于5K欧姆至于50K欧姆之间,可根据射频开关的具体情况来设置。
当栅偏置电压VG为正电压(例如为+2.5V)时,开关处于接通状态;当栅偏置电压VG为负电压(例如为-2.5V)时,开关处于关断状态。需要说明的是,发明中所提及的栅偏置电压VG和栅偏置电压VB的值,可以根据射频开关的具体情况来设定。
实施例二
在本发明实施例一的基础上,实施例二中,所述的N个堆叠的晶体管均包含体区,则射频开关电路结构如图3所示,所述的N个堆叠的晶体管包括第一晶体管M1至第N晶体管MN,其中:
所述第一晶体管M1的漏极作为射频输入端RFin,第一晶体管M1的源极与第二晶体管M2的漏极相连;第二晶体管M2的源极与所述第三晶体管M3的漏极相连,以此类推,第N-1个晶体管MN-1的源极与第N个晶体管MN的漏极相连,第N 个晶体管MN的源极作为射频输出端RFout;
所述第一晶体管M1的栅极通过栅偏置电阻RG连接至第二晶体管M2的栅极,第二晶体管M2的栅极通过栅偏置电阻RG连接至第三晶体管M3的栅极,以此类推,第N-1晶体管MN-1的栅极通过栅偏置电阻RG连接至第N晶体管MN的栅极,第N晶体管MN的栅极通过栅公共电阻RGC连接至栅偏置电压VG;
所述N个堆叠的晶体管中,每个晶体管的漏极和源极之间均连接有漏源电阻RDS。
所述第一晶体管M1的体区通过体偏置电阻RB连接至第二晶体管M2的体区,所述第二晶体管M2的体区通过体偏置电阻RB连接至第三晶体管M3的体区,以此类推,第N-1晶体管MN-1的体区通过体偏置电阻RB连接至第N晶体管MN的体区,第N晶体管MN的体区通过体公共电阻RBC连接至体偏置电压VB。所述的以此类推,是指相邻的晶体管均采用相同的连接结构,即前一个晶体管的体区与后一个晶体管的体区之间连接有一个体偏置电阻RB。
可选地,本实施例中栅公共电阻RGC的元件值大于栅偏置电阻RG,即RGC> RG;体公共电阻RBC的元件值大于体偏置电阻RB,即RBC>RB。
需要说明的是,一般情况下,RGC、RG、RBC和RB的元件值介于10K欧姆至于100K欧姆之间,RDS的元件值介于5K欧姆至于50K欧姆之间,可根据射频开关的具体情况来设计。
当栅偏置电压VG为正电压(例如为+2.5V)、体偏置电压VB为0V时,开关处于接通状态;当栅偏置电压VG为负电压(例如为-2.5V)、体偏置电压VB为负电压(例如为-2.5V)时,开关处于关断状态。需要说明的是,发明中所提及的栅偏置电压VG和栅偏置电压VB的值,可以根据射频开关的具体情况来设定。
本发明的开关电路通过改变栅偏置电阻和体偏置电阻的拓扑结构,使得开关在关断状态下流经堆叠链的第一个晶体管到最后一个晶体管上的泄漏电流保持不变,进而有效地改善大电压摆幅在各个堆叠的MOS晶体管上的不均匀分布,让每个晶体管都承受比较均匀的电压摆幅,一方面可以提高开关的功率处理能力和线性度,另一方面可以有效防止堆叠链上靠前的晶体管(例如M1和M2)率先出现高电压击穿现象,提高开关的可靠性。
需要说明的是,一般情况下晶体管的源极和漏极是可以互换的,因此在本发明的描述中,所有晶体管的源极和漏极也是可以互换的,这对于本领域技术人员来讲是易于理解的。
本发明提出的技术方案,不局限于特定的开关工艺技术,可以很容易应用在基于体硅(bulk)CMOS、SOI(绝缘硅)CMOS、SiGeBiCMOS、GaAs pHEMT或者GaNHEMT等工艺技术实现的开关电路中,这对于本领域技术人员来讲是易于理解的。
本发明提出的技术方案,可以很容易应用到不同掷数的开关场合,例如单刀多掷开关(如单刀四掷开关、单刀十掷开关等)和多刀多掷开关的应用(如双刀双掷开关,四刀十掷开关等);本发明提出的技术方案,也可以很容易扩展到不同的开关应用场合,例如天线开关、频带选择应用和调谐器等。
图4是采用本发明实施例二与现有技术的单刀双掷(SPDT)开关在输入功率为36dBm时,并联支路处于关断状态的堆叠晶体管承受的最大电压摆幅仿真对比曲线。结果表明,采用本发明的开关结构可以使射频电压摆幅相对均匀地分布在各个堆叠的MOS晶体管上,进而有利于功率处理能力和线性度的提升。
Claims (6)
1.一种射频开关电路结构,其特征在于,包括N个堆叠的晶体管;所述的N个堆叠的晶体管包括第一晶体管M1至第N晶体管MN,其中:
所述第一晶体管M1的漏极作为射频输入端RFin,第一晶体管M1的源极与第二晶体管M2的漏极相连;第二晶体管M2的源极与所述第三晶体管M3的漏极相连,以此类推,第N-1个晶体管MN-1的源极与第N个晶体管MN的漏极相连,第N个晶体管MN的源极作为射频输出端RFout;
所述第一晶体管M1的栅极通过栅偏置电阻RG连接至第二晶体管M2的栅极,第二晶体管M2的栅极通过栅偏置电阻RG连接至第三晶体管M3的栅极,以此类推,第N-1晶体管MN-1的栅极通过栅偏置电阻RG连接至第N晶体管MN的栅极,第N晶体管MN的栅极通过栅公共电阻RGC连接至栅偏置电压VG;
所述N个堆叠的晶体管中,每个晶体管的漏极和源极之间均连接有漏源电阻RDS。
2.如权利要求1所述的射频开关电路结构,其特征在于,当所述的N个堆叠的晶体管均存在体区时:
所述第一晶体管M1的体区通过体偏置电阻RB连接至第二晶体管M2的体区,所述第二晶体管M2的体区通过体偏置电阻RB连接至第三晶体管M3的体区,以此类推,第N-1晶体管MN-1的体区通过体偏置电阻RB连接至第N晶体管MN的体区,第N晶体管MN的体区通过体公共电阻RBC连接至体偏置电压VB。
3.如权利要求1所述的射频开关电路结构,其特征在于,所述的栅公共电阻RGC的元件值大于栅偏置电阻RG,即RGC>RG;体公共电阻RBC的元件值大于体偏置电阻RB,即RBC>RB。
4.如权利要求1所述的射频开关电路结构,其特征在于,所述的栅公共电阻RGC、栅偏置电阻RG、体公共电阻RBC、体偏置电阻RB的元件值介于10K欧姆至于100K欧姆之间。
5.如权利要求1所述的射频开关电路结构,其特征在于,所述的漏源电阻RDS的元件值介于5K欧姆至于50K欧姆之间。
6.如权利要求1所述的射频开关电路结构,其特征在于,当栅偏置电压VG为正电压、体偏置电压VB为0V时,射频开关电路结构处于接通状态;当栅偏置电压VG为负电压、体偏置电压VB为负电压时,射频开关电路结构处于关断状态。
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