CN117118393B - 赝电阻电路及放大器电路 - Google Patents
赝电阻电路及放大器电路 Download PDFInfo
- Publication number
- CN117118393B CN117118393B CN202311075269.1A CN202311075269A CN117118393B CN 117118393 B CN117118393 B CN 117118393B CN 202311075269 A CN202311075269 A CN 202311075269A CN 117118393 B CN117118393 B CN 117118393B
- Authority
- CN
- China
- Prior art keywords
- transistor
- circuit
- terminal
- balancing
- target
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000000758 substrate Substances 0.000 claims abstract description 59
- 239000003990 capacitor Substances 0.000 claims description 63
- 230000003071 parasitic effect Effects 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 38
- 238000000034 method Methods 0.000 description 6
- 230000008569 process Effects 0.000 description 6
- 230000035945 sensitivity Effects 0.000 description 6
- 238000004088 simulation Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000010606 normalization Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/32—Networks for transforming balanced signals into unbalanced signals and vice versa, e.g. baluns
Landscapes
- Networks Using Active Elements (AREA)
Abstract
本申请涉及一种赝电阻电路及放大器电路。赝电阻电路包括：多个晶体管，相邻两个晶体管中，其中一个晶体管的第一端与另一个晶体管的第二端连接；多个平衡电路，每一平衡电路分别对应与一晶体管的目标端对应连接，其中，多个平衡电路连接的目标端包括晶体管的控制端和衬底端中的至少一个，平衡电路用于平衡目标端分别与平衡电路的第一端和第二端之间的电压，平衡电路的第一端的第一端点电压和平衡电路的第二端的第二端点电压之和小于阈值电压，其中，阈值电压与平衡电路连接的目标端相关。本申请中的赝电阻电路的线性度较好。
Description
技术领域
本申请涉及电路设计技术领域，特别是涉及一种赝电阻电路及放大器电路。
背景技术
随着科学技术的发展，电子设备在生物医学领域被广泛利用，然而生物医学领域的电信号通常非常微弱，例如对人体生理信号进行检测时，电极与皮肤的接触经常会使生理信号引入较大的直流成分或超低频率成分的干扰信号，在人体运动时，生理信号中也会叠加运动伪影噪声干扰信号，这些干扰信号都是极低频率的信号，因此生物医学领域来说，需要设计噪声效率因子低的电路，这样的电路需要极低截止频率的滤波器去滤除干扰信号，即需要特别大的电阻和电容来构建超大的时间常数。而在集成电路工艺中，多晶硅电阻或扩散电阻等电阻率较低，所以使用多晶硅电阻制作大电阻或制作大电容都需要占用特别大的面积，而且会引入特别大的寄生参数。
传统技术中，通过晶体管构成伪电阻电路结构，能够提供大电阻，然而，传统技术中的伪电阻电路的线性度较差。
发明内容
基于此，有必要针对上述技术问题，提供一种能够具备较好的线性度，使得信号的传输更为准确的赝电阻电路及放大器电路。
一种赝电阻电路，包括：多个晶体管，相邻两个所述晶体管中，其中一个晶体管的第一端与另一个晶体管的第二端连接；多个平衡电路，每一所述平衡电路分别对应与一所述晶体管的目标端对应连接，其中，所述多个平衡电路连接的目标端包括所述晶体管的控制端和衬底端中的至少一个，所述平衡电路用于平衡所述目标端分别与所述平衡电路的第一端和第二端之间的电压，所述平衡电路的第一端的第一端点电压和所述平衡电路的第二端的第二端点电压之和小于阈值电压，其中，所述阈值电压与所述平衡电路连接的目标端相关。
在其中一个实施例中，所述多个平衡电路包括多个第一平衡电路，其中，每一所述第一平衡电路分别对应与一所述晶体管的控制端连接。
在其中一个实施例中，所述多个平衡电路包括多个第二平衡电路，其中，每一所述第二平衡电路分别对应与一所述晶体管的衬底端连接。
在其中一个实施例中，所述多个平衡电路包括多个所述第一平衡电路和多个所述第二平衡电路。
在其中一个实施例中，所述平衡电路包括第一平衡单元和第二平衡单元，所述第一平衡单元的第一端作为所述平衡电路的第一端，所述第一平衡单元的第二端分别与所述目标端、所述第二平衡单元的第一端连接，所述第二平衡单元的第二端作为所述平衡电路的第二端，其中，所述第一平衡单元的电容值和所述第二平衡单元的电容值相等。
在其中一个实施例中，所述第一平衡单元包括第一电容，所述第二平衡单元包括第二电容。
在其中一个实施例中，所述第一平衡单元包括多个第一电容，所述第二平衡单元包括多个第二电容，其中，多个所述第一电容依次串联连接，多个所述第二电容依次串联连接。
在其中一个实施例中，所述第一平衡单元包括多个第一电容，所述第二平衡单元包括多个第二电容，其中，多个所述第一电容并联连接，多个所述第二电容并联连接。
在其中一个实施例中，所述第一平衡单元包括多个第一电容，所述第二平衡单元包括多个第二电容，其中，所述多个第一电容中的至少部分并联连接，至少部分所述第一电容串联连接，所述多个第二电容中的至少部分并联连接，至少部分所述第二电容串联连接。
在其中一个实施例中，所述平衡电路的第一端和第二端中的一个与所述晶体管的第一端连接，和/或，所述平衡电路的第一端和第二端中的另一个与所述晶体管的第二端连接。
在其中一个实施例中，所述晶体管包括MOS管、BJT寄生晶体管、PN结寄生晶体管中的一种。
一种放大器电路，包括前述的赝电阻电路和运算放大器，其中，所述赝电阻电路分别与所述运算放大器的输入端和输出端连接。
上述赝电阻电路及放大器电路，该赝电阻电路，通过设置多个晶体管，每相邻两个晶体管中，其中一个晶体管的第一端与另一个晶体管的第二端连接，从而多个晶体管依次串联连接，且多个晶体管都保持关断的状态，从而构成了一个具备较大的电阻值的赝电阻电路。通过设置多个平衡电路，每一平衡电路分别对应与一晶体管的目标端对应连接，而每一个平衡电路连接的目标端包括晶体管的控制端或衬底端，平衡电路能够平衡晶体管的目标端分别与平衡电路的第一端和第二端之间的电压，也就是说平衡电路能够将晶体管的目标端上存在的电荷均匀的导向平衡电路的两端，从而使得晶体管的目标端的电位不受额外电荷的影响。一般而言，晶体管在工艺制造过程中目标端会存在电荷，例如静电电荷，而这个电荷没有回路释放，就会累积在晶体管的目标端上，从而导致晶体管的目标端的电位不稳定，而晶体管的目标端的电位会影响晶体管的第一端和第二端之间的电阻，其晶体管的电阻值不稳定，进而使得晶体管的第一端和第二端之间的电阻率不稳定，这样，由多个晶体管构成的赝电阻电路的线性度会受晶体管的目标端上累积的电荷的影响，导致赝电阻电路的线性度较差。本申请实施例提供的赝电阻电路中通过设置平衡电路，使得晶体管的目标端的电压(或电位)能够保持平衡，进而使得晶体管的电阻值保持稳定，且晶体管的目标端的电位稳定后，晶体管的第一端和第二端之间的电阻率也就稳定了，在各个晶体管的电阻率都稳定的情况下，由多个晶体管构成的赝电阻电路的线性度会更好。当将本申请中的赝电阻电路应用于采集微弱的电信号的电子电路中时，能够提高该电子电路，例如放大器电路，采集信号的准确性。
附图说明
为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一个实施例中赝电阻电路的结构示意图；
图2为一个实施例中赝电阻电路的结构示意图之二；
图3为一个实施例中赝电阻电路的结构示意图之三；
图4为一个实施例中赝电阻电路的结构示意图之四；
图5为一个实施例中赝电阻电路的局部结构示意图；
图6为一个实施例中赝电阻电路的结构示意图之五；
图7为一个实施例中赝电阻电路的结构示意图之六；
图8为一个实施例中赝电阻电路的结构示意图之七；
图9为一个实施例中赝电阻电路的局部结构示意图之二；
图10为一个实施例中赝电阻电路的结构示意图之八；
图11为一个实施例中赝电阻电路的结构示意图之九；
图12为一个实施例中赝电阻电路的结构示意图之十；
图13为一个实施例中赝电阻电路的局部结构示意图之三；
图14为一个实施例中赝电阻电路的结构示意图之十一；
图15为一个实施例中赝电阻电路的结构示意图之十二；
图16为一个实施例中赝电阻电路的结构示意图之十三；
图17为一个实施例中赝电阻电路的结构示意图之十四；
图18为一个实施例中赝电阻电路的结构示意图之十五；
图19为一个实施例中赝电阻电路的结构示意图之十六；
图20为一个实施例中赝电阻电路的归一化电压敏感度曲线图；
图21为另一个实施例中赝电阻电路的归一化电压敏感度曲线图；
图22为又一个实施例中赝电阻电路的结构示意图；
图23为一个实施例中赝电阻电路的结构示意图之十七；
图24为一个实施例中赝电阻电路的结构示意图之十八；
图25为一个实施例中赝电阻电路的结构示意图之十九；
图26为一个实施例中赝电阻电路的结构示意图之二十；
图27为一个实施例中赝电阻电路的结构示意图之二十一；
图28为一个实施例中赝电阻电路的结构示意图之二十二；
图29为一个实施例中赝电阻电路的结构示意图之二十三；
图30为一个实施例中赝电阻电路的结构示意图之二十四；
图31为一个实施例中赝电阻电路的结构示意图之二十五；
图32为一个实施例中赝电阻电路的结构示意图之二十六；
图33为一个实施例中赝电阻电路的结构示意图之二十七；
图34为一个实施例中赝电阻电路的结构示意图之二十八；
图35为一个实施例中赝电阻电路的结构示意图之二十九；
图36为一个实施例中赝电阻电路的结构示意图之三十；
图37为一个实施例中赝电阻电路的结构示意图之三十一；
图38为一个实施例中赝电阻电路的结构示意图之三十二；
图39为一个实施例中放大器电路的结构图；
图40为另一个实施例中放大器电路的结构图。
附图标记说明：
10-晶体管，20-平衡电路，21-第一平衡电路，22-第二平衡电路，201-第一平衡单元，202-第二平衡单元，C1-第一电容，C2-第二电容，M-晶体管，100-赝电阻电路，101-运算放大器。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
可以理解，本申请所使用的术语“第一”、“第二”等可在本文中用于描述各种元件，但这些元件不受这些术语限制。这些术语仅用于将第一个元件与另一个元件区分。
需要说明的是，当一个元件被认为是“连接”另一个元件时，它可以是直接连接到另一个元件，或者通过居中元件连接另一个元件。此外，以下实施例中的“连接”，如果被连接的对象之间具有电信号或数据的传递，则应理解为“电连接”、“通信连接”等。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。同时，在本说明书中使用的术语“和/或”包括相关所列项目的任何及所有组合。
在一个实施例中，如图1所示，提供了一种赝电阻电路，包括：多个晶体管10、多个平衡电路20。其中，相邻两个晶体管10中，其中一个晶体管10的第一端与另一个晶体管10的第二端连接，如此，多个晶体管10之间依次串联连接。各晶体管10都保持关断的状态，可对电流具有较大的阻碍作用，多个晶体管10串联连接，可构成一个具备较大的电阻值的赝电阻电路。
示例性地，晶体管10包括但不限于MOS管(Metal Oxide Semiconductor FieldEffect Transistor，金属氧化物半导体型场效应管)、BJT(bipolar junctiontransistor，双极性结型晶体管)寄生晶体管、PN(Positive Negative)结寄生晶体管中的一种。
可选地，多个晶体管10中的各个晶体管10的类型均完全相同，能够进一步的提高多个晶体管10相互之间的电压/电荷平衡性，这是因为各个晶体管10均完全相同，所以各个晶体管10的目标端上累积的电荷的差异较小，在对晶体管10进行平衡时，平衡所需的时间，以及平衡的程度都会相近似，所以在进行电荷平衡后，各晶体管10呈现出的线性度也相似，能够进一步提高整体的赝电阻电路的线性度。为了便于说明，本申请实施例中，以晶体管为MOS管为例进行说明。
可选地，多个晶体管10中的各个晶体管10的类型也可以完全不同，或者至少部分相同，至少部分不同。在本申请实施例中，对晶体管的类型不做进一步地限定。
每一平衡电路20分别对应与一晶体管10的目标端对应连接。其中，针对一个平衡电路20而言，平衡电路连接的目标端可以为晶体管10的控制端或衬底端。
在本申请实施例中，多个平衡电路20连接的目标端包括晶体管10的控制端和衬底端中的至少一个。示例性的，若晶体管10为MOS管，晶体管10的控制端为MOS管的栅极，衬底端为MOS管的衬底。
可以理解的，多个平衡电路20连接的目标端可以都可以为晶体管10的控制端。或者，多个平衡电路20连接的目标端可以都可以为晶体管10的衬底端。或者，部分平衡电路20连接的目标端为晶体管10的控制端，部分平衡电路20连接的目标端为晶体管10的衬底端。
平衡电路20用于平衡目标端分别与平衡电路20的第一端和第二端之间的电压，其中，平衡电路20的第一端的第一端点电压和平衡电路20的第二端的第二端点电压之和小于阈值电压。平衡电路20能够将晶体管10的目标端上存在的电荷均匀的导向平衡电路20的两端，从而使得晶体管10的目标端的电位不受额外电荷的影响，需要说明的是，晶体管10在工艺制造过程中目标端会存在电荷，类似静电，而这个电荷没有回路释放，就会累积在晶体管10的目标端上，从而导致晶体管10的目标端的电位不稳定，而晶体管10的目标端的电位会影响晶体管10的第一端和第二端之间的电阻，所以晶体管10的目标端上的电荷，会导致晶体管10的目标端的电位不稳定，也就使得晶体管10的电阻值不稳定，进而使得晶体管10的第一端和第二端之间的电阻率不稳定，从而由多个晶体管10构成的赝电阻电路的线性度会由于晶体管10的目标端上累积的电荷的影响而受到影响，导致赝电阻电路的线性度较差。
其中，平衡电路20的第一端接入第一端点电位(Vi，其中，i＝1，2，3…)，平衡电路20的第二端接入第二端点电位(Vi，其中，i＝1，2，3…)，第一端点电位可以是独立的电位也可以是晶体管的一端，第二端点电位可以是独立的电位也可以是晶体管的另一端。可选地，第一端点电位(Vi，其中，i＝1，2，3…)和第二端点电位(Vi，其中，i＝1，2，3…)之和等于晶体管10的第一端电位和第二端电位之和。
其中，阈值电压与平衡电路20连接的目标端相关。具体来说，当目标端为晶体管10的控制端时，阈值电压为晶体管10的导通电压的两倍，这是因为由于平衡电路20的平衡作用，晶体管10的目标端的电位是平衡电路20的两端的电位的中间值，所以平衡电路20的第一端的第一端点电压和平衡电路20的第二端的第二端点电压之和就是晶体管10的目标端的电位的两倍，而为了保证晶体管10不会导通，所以平衡电路20的第一端的第一端点电压和平衡电路20的第二端的第二端点电压之和要小于晶体管10的导通电压的两倍。
当目标端为晶体管10的衬底端时，阈值电压为晶体管10的衬底端的最大承受电压的两倍，这是因为平衡电路20的第一端的第一端点电压和平衡电路20的第二端的第二端点电压之和就是晶体管10的目标端的电位的两倍，而为了保证晶体管10不会损坏，所以平衡电路20的第一端的第一端点电压和平衡电路20的第二端的第二端点电压之和要小于衬底端的最大承受电压的两倍。
示例性地，可以通过如下公式表示晶体管10的目标端的电位：
V＝(Va+Vc)/2
其中，V为晶体管10的目标端的电位，Va为平衡电路20的第一端的第一端点电压，Vc为平衡电路20的第二端的第二端点电压。
在本实施例中，通过设置多个晶体管，每相邻两个晶体管中，其中一个晶体管的第一端与另一个晶体管的第二端连接，从而多个晶体管依次串联连接，且多个晶体管都保持关断的状态，从而构成了一个具备较大的电阻值的赝电阻电路。通过设置多个平衡电路，每一平衡电路分别对应与一晶体管的目标端对应连接，而每一个平衡电路连接的目标端包括晶体管的控制端或衬底端，平衡电路能够平衡晶体管的目标端分别与平衡电路的第一端和第二端之间的电压，也就是说平衡电路能够将晶体管的目标端上存在的电荷均匀的导向平衡电路的两端，从而使得晶体管的目标端的电位不受额外电荷的影响。一般而言，晶体管在工艺制造过程中目标端会存在电荷，例如静电电荷，而这个电荷没有回路释放，就会累积在晶体管的目标端上，从而导致晶体管的目标端的电位不稳定，而晶体管的目标端的电位会影响晶体管的第一端和第二端之间的电阻，其晶体管的电阻值不稳定，进而使得晶体管的第一端和第二端之间的电阻率不稳定，这样，由多个晶体管构成的赝电阻电路的线性度会受晶体管的目标端上累积的电荷的影响，导致赝电阻电路的线性度较差。本申请实施例提供的赝电阻电路中通过设置平衡电路，使得晶体管的目标端的电压(或电位)能够保持平衡，进而使得晶体管的电阻值保持稳定，且晶体管的目标端的电位稳定后，晶体管的第一端和第二端之间的电阻率也就稳定了，在各个晶体管的电阻率都稳定的情况下，由多个晶体管构成的赝电阻电路的线性度会更好。当将本申请中的赝电阻电路应用于采集微弱的电信号的电子电路中时，能够提高该电子电路，例如放大器电路，采集信号的准确性。
在一个实施例中，如图2所示，多个平衡电路包括多个第一平衡电路21，其中，每一第一平衡电路21分别对应与一晶体管10的控制端连接。
具体地，多个第一平衡电路21分别对应与一晶体管10的控制端连接，此时晶体管10的目标端即为其控制端，通过第一平衡电路21将晶体管10的控制端上累积的电荷均匀的导向第一平衡电路21的两端，从而使得晶体管10的控制端的电位稳定，避免晶体管10的控制端的电位受到额外电荷的影响。
在本实施例中，通过设置多个第一平衡电路21，能够平衡晶体管10的控制端分别与第一平衡电路21的第一端和第二端之间的电压，也就是说第一平衡电路21能够将晶体管10的控制端上存在的电荷均匀的导向第一平衡电路21的两端，从而使得晶体管10的控制端的电位不受额外电荷的影响，使得晶体管10的控制端的电压能够保持平衡，进而使得晶体管10的控制端的电位稳定，而由于晶体管10的控制端的电位会影响晶体管10关断时的电阻值，所以晶体管10的控制端的电位平衡稳定后，晶体管10的电阻值保持稳定，且晶体管10的控制端的电位稳定后，晶体管10的第一端和第二端之间的电阻率也就稳定了，在各个晶体管10的电阻率都稳定的情况下，由多个晶体管10构成的赝电阻电路的线性度会更好。
在一个实施例中，如图3所示，多个平衡电路包括多个第二平衡电路22，其中，每一第二平衡电路22分别对应与一晶体管10的衬底端连接。
具体地，多个第二平衡电路22分别对应与一晶体管10的衬底端连接，此时晶体管10的目标端即为其衬底端，通过第二平衡电路22将晶体管10的衬底端上累积的电荷均匀的导向第二平衡电路22的两端，从而使得晶体管10的衬底端的电位稳定，避免晶体管10的衬底端的电位受到额外电荷的影响。
在本实施例中，通过设置多个第二平衡电路22，能够平衡晶体管10的衬底端分别与第二平衡电路22的第一端和第二端之间的电压，也就是说第二平衡电路22能够将晶体管10的衬底端上存在的电荷均匀的导向第二平衡电路22的两端，从而使得晶体管10的衬底端的电位不受额外电荷的影响，使得晶体管10的衬底端的电压能够保持平衡，进而使得晶体管10的衬底端的电位稳定，而由于晶体管10的衬底端的电位会影响晶体管10关断时的电阻值，所以晶体管10的衬底端的电位平衡稳定后，晶体管10的电阻值保持稳定，且晶体管10的衬底端的电位稳定后，晶体管10的第一端和第二端之间的电阻率也就稳定了，在各个晶体管10的电阻率都稳定的情况下，由多个晶体管10构成的赝电阻电路的线性度会更好。
在一个实施例中，如图4所示，多个平衡电路包括多个第一平衡电路21和多个第二平衡电路22。
其中，每一第一平衡电路21分别对应与一晶体管10的控制端连接，每一第二平衡电路22分别对应与一晶体管10的衬底端连接。
具体地，多个第一平衡电路21分别对应与一晶体管10的控制端连接，从而使得晶体管10的控制端的电位稳定，避免晶体管10的控制端的电位受到额外电荷的影响。
具体地，多个第二平衡电路22分别对应与一晶体管10的衬底端连接，从而使得晶体管10的衬底端的电位稳定，避免晶体管10的衬底端的电位受到额外电荷的影响。
在本实施例中，通过设置多个第一平衡电路21，能够平衡晶体管10的控制端分别与第一平衡电路21的第一端和第二端之间的电压，通过设置多个第二平衡电路22，能够平衡晶体管10的衬底端分别与第二平衡电路22的第一端和第二端之间的电压，从而使得晶体管10的第一端和第二端之间的电阻率稳定，在各个晶体管10的电阻率都稳定的情况下，由多个晶体管10构成的赝电阻电路的线性度会更好。
在一个实施例中，如图5所示，平衡电路20的第一端和第二端中的一个与晶体管10的第一端连接。
其中，平衡电路20的第一端和第二端中的一个与晶体管10的第一端连接，平衡电路的第一端和第二端中的另一个接入独立的第一端点电位(Vi，其中，i＝1，2，3…)。
如图6所示，晶体管M的目标端为晶体管M的控制端(栅极)。如图7所示，晶体管M的目标端为晶体管M的衬底端(背栅极)。如图8所示，第一平衡电路与晶体管M的目标端，例如，控制端(栅极)连接，第二平衡电路与晶体管M的目标端例如，衬底端(背栅极)连接。其中，平衡电路包括第一电容C1和第二电容C2。第一平衡电路中的第一电容C1可以为C1-1，第一平衡电路中的第二电容C2可以为C2-1，第二平衡电路中的第一电容可为C1-2，第二平衡电路中的第二电容可为C2-2。
如图9所示，平衡电路20的第一端和第二端中的一个与晶体管10的第二端连接。
其中，平衡电路20的第一端和第二端中的一个与晶体管10的第二端连接，平衡电路的第一端和第二端中的另一个接入独立的第二端点电位(Vi，其中，i＝1，2，3…)。如图10所示，晶体管M的目标端为晶体管M的控制端(栅极)。如图11所示，晶体管M的目标端为晶体管M的衬底端(背栅极)。如图12所示，晶体管M的目标端为晶体管M的控制端(栅极)和衬底端(背栅极)。多个平衡电路中既包括第一平衡电路，也包括第二平衡电路，其中，第一平衡电路连接的晶体管M的目标端为晶体管的控制端(栅极)，第二平衡电路连接的晶体管M的目标端为衬底端(背栅极)。
如图13所示，平衡电路20的第一端和第二端中的一个与晶体管10的第一端连接，平衡电路20的第一端和第二端中的另一个与晶体管10的第二端连接。
示例性地，平衡电路20的第一端和第二端中的一个与晶体管10的第一端连接，平衡电路20的第一端和第二端中的另一个与晶体管10的第二端连接。如图14所示，晶体管M的目标端为晶体管M的控制端(栅极)。如图15所示，晶体管M的目标端为晶体管M的衬底端(背栅极)。如图16所示，晶体管M的目标端为晶体管M的控制端(栅极)和衬底端(背栅极)。多个平衡电路中既包括第一平衡电路，也包括第二平衡电路，其中，第一平衡电路连接的晶体管M的目标端为晶体管的控制端(栅极)，第二平衡电路连接的晶体管M的目标端为衬底端(背栅极)。
请继续参见图1，平衡电路20的第一端和第二端中的一个接入独立的第一端点电位，平衡电路20的第一端和第二端中的另一个接入独立的第二端点电位。
示例性地，平衡电路20的第一端和第二端中的一个接入独立的第一端点电位，平衡电路20的第一端和第二端中的另一个接入独立的第二端点电位，如图17所示，晶体管M的目标端为晶体管M的控制端(栅极)。如图18所示，晶体管M的目标端为晶体管M的衬底端(背栅极)。如图19所示，晶体管M的目标端为晶体管M的控制端(栅极)和衬底端(背栅极)。多个平衡电路中既包括第一平衡电路，也包括第二平衡电路，其中，第一平衡电路连接的晶体管M的目标端为晶体管的控制端(栅极)，第二平衡电路连接的晶体管M的目标端为衬底端(背栅极)。可选地，第一端点电位和第二端点电位之和等于晶体管10的第一端电位和第二端电位之和。
示例性地，对如图14所示的赝电阻电路进行归一化的电压敏感度仿真试验，其中，归一化参考阻值为最大电阻值，仿真条件为常温典型工艺角，扫描电压范围-0.7v-0.7v，得到的曲线图如图20所示。对如图16所示的赝电阻电路进行归一化的电压敏感度仿真试验，其中，归一化参考阻值为最大电阻值，仿真条件为常温典型工艺角，扫描电压范围-0.7v-0.7v，得到的曲线图如图21所示，可以看出，图21的曲线的抛物线相比图20的曲线的抛物线的开口更宽，归一化电阻比例(最大电阻值为归一化参考值)随电压变化总体上更为缓和，电压敏感度相比下降，从而赝电阻电路的线性度进一步提高。所以目标端为控制端和衬底端的情况下，赝电阻电路的线性度更好。
在本实施例中，平衡电路20可以与晶体管10的一端连接，也可以接入独立的电位，只要满足平衡电路20的第一端的第一端点电压和平衡电路20的第二端的第二端点电压之和小于阈值电压即可，从而可以平衡晶体管10的目标端的电荷，提高其线性度。
在一个实施例中，如图22所示，每一平衡电路20包括第一平衡单元201和第二平衡单元202，第一平衡单元201的电容值和第二平衡单元202的电容值相等。第一平衡单元201的第一端作为平衡电路20的第一端，第一平衡单元201的第二端分别与目标端、第二平衡单元202的第一端连接，第二平衡单元202的第二端作为平衡电路20的第二端。
其中，平衡电路20包括第一平衡单元201和第二平衡单元202两部分，第一平衡单元201用于将晶体管10的目标端上的电荷导向平衡电路20的第一端以实现晶体管10的目标端和平衡电路20的第一端之间的电压平衡，第二平衡单元202用于将晶体管10的目标端上的电荷导向平衡电路20的第二端以实现晶体管10的目标端和平衡电路20的第二端之间的电压平衡。在本实施例中，通过设置平衡电路20包括第一平衡单元201和第二平衡单元202两部分，且第一平衡单元201的电容值和第二平衡单元202的电容值相等，从而可以使得晶体管10的目标端上的电荷均匀的被分配至第一平衡单元201和第二平衡单元202，实现了晶体管10的目标端、平衡电路20的第一端、平衡电路20的第二端整体的电荷平衡。
在一个实施例中，如图23所示，第一平衡单元包括第一电容C1，第二平衡单元包括第二电容C2。其中，第一平衡单元的等效电容值与第二平衡单元的等效电容值相等，也即，第一电容C1和第二电容C2的电容值相等。
示例性地，如图24所示，晶体管M的目标端为晶体管M的控制端(栅极)。如图25所示，晶体管M的目标端为晶体管M的衬底端(背栅极)。如图26所示，晶体管M的目标端为晶体管M的控制端(栅极)和衬底端(背栅极)。多个平衡电路中既包括第一平衡电路，也包括第二平衡电路，其中，第一平衡电路连接的晶体管M的目标端为晶体管的控制端(栅极)，第二平衡电路连接的晶体管M的目标端为衬底端(背栅极)。
示例性地，可以通过如下公式表示晶体管10的目标端的电位：
V＝(Va+Vc)/2+Q/2C
其中，V为晶体管10的目标端的电位，Va为平衡电路的第一端的第一端点电压，Vc为平衡电路的第二端的第二端点电压，Q为目标端累积的电荷，C为第一平衡单元的等效电容值。由此可见，目标端为栅极时，栅电压或栅电荷被两电容平衡，栅压为两点电压的平均值，栅电荷则为两电容平分，各晶体管10都实现栅电压或栅电荷平衡，从而实现赝电阻电路整体的电荷平衡。目标端为衬底端时，其原理类似。在本实施例中，通过设置第一电容C1和第二电容C2，能够平衡目标端累积的电荷，从而实现晶体管10的电荷平衡，提高其线性度。
在一个实施例中，如图27所示，第一平衡单元包括多个第一电容C1，第二平衡单元包括多个第二电容C2。其中，多个第一电容C1依次串联连接，多个第二电容C2依次串联连接。
示例性地，如图28所示，晶体管M的目标端为晶体管M的控制端(栅极)。如图29所示，晶体管M的目标端为晶体管M的衬底端(背栅极)。如图30所示，多个平衡电路中既包括第一平衡电路，也包括第二平衡电路，其中，第一平衡电路连接的晶体管M的目标端为晶体管的控制端(栅极)，第二平衡电路连接的晶体管M的目标端为衬底端(背栅极)。
在本实施例中，通过设置多个第一电容C1和多个第二电容C2分别串联，能够平衡目标端累积的电荷，从而实现晶体管10的电荷平衡，提高其线性度。
在一个实施例中，如图31所示，第一平衡单元包括多个第一电容C1，第二平衡单元包括多个第二电容C2。其中，多个第一电容C1并联连接，多个第二电容C2并联连接。
示例性地，如图32所示，晶体管M的目标端为晶体管M的控制端(栅极)。如图33所示，晶体管M的目标端为晶体管M的衬底端(背栅极)。如图34所示，晶体管M的目标端为晶体管M的控制端(栅极)和衬底端(背栅极)。多个平衡电路中既包括第一平衡电路，也包括第二平衡电路，其中，第一平衡电路连接的晶体管M的目标端为晶体管的控制端(栅极)，第二平衡电路连接的晶体管M的目标端为衬底端(背栅极)。
在本实施例中，通过设置多个第一电容C1和多个第二电容C2分别并联，能够平衡目标端累积的电荷，从而实现晶体管10的电荷平衡，提高其线性度。
在一个实施例中，如图35所示，第一平衡单元包括多个第一电容C1，第二平衡单元包括多个第二电容C2。其中，多个第一电容C1中的至少部分并联连接，至少部分第一电容C1串联连接，多个第二电容C2中的至少部分并联连接，至少部分第二电容C2串联连接。
示例性地，如图36所示，晶体管M的目标端为晶体管M的控制端(栅极)。如图37所示，晶体管M的目标端为晶体管M的衬底端(背栅极)。如图38所示，晶体管M的目标端为晶体管M的控制端(栅极)和衬底端(背栅极)。多个平衡电路中既包括第一平衡电路，也包括第二平衡电路，其中，第一平衡电路连接的晶体管M的目标端为晶体管的控制端(栅极)，第二平衡电路连接的晶体管M的目标端为衬底端(背栅极)。
在本实施例中，通过设置多个第一电容C1和多个第二电容C2部分并联，部分串联，能够平衡目标端累积的电荷，从而实现晶体管10的电荷平衡，提高其线性度。
本申请实施还提供一种放大器电路，如图39所示，包括上述实施例中的赝电阻电路100和运算放大器101。其中，赝电阻电路100分别与运算放大器101的输入端和输出端连接。具体地，赝电阻电路也可以应用在其他结构的运算放大器上作为反馈电阻，或者其他电子设备(例如滤波器等)中。
示例性地，如图40所示，赝电阻电路100应用在全差分电容反馈式放大器电路中作为反馈电阻。
在本实施例中，将赝电阻电路作为放大器电路中的反馈电阻，能够提供极大的电阻，从而可以构建超大的时间常数，使得放大器电路的噪声效率因子极低，具备极低的输入噪声，极高的带宽，极小的电流损耗，从而使得放大器电路具有极高的增益和极高的信噪比，可以提高其采集和传输的信号的准确度。
在本说明书的描述中，参考术语“有些实施例”、“其他实施例”、“理想实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种赝电阻电路，其特征在于，包括：
多个晶体管，相邻两个所述晶体管中，其中一个晶体管的第一端与另一个晶体管的第二端连接；
多个平衡电路，所述多个平衡电路包括多个第一平衡电路和多个第二平衡电路，或，所述多个平衡电路包括多个所述第二平衡电路，每一所述平衡电路分别对应与一所述晶体管的目标端对应连接，其中，所述多个平衡电路连接的目标端包括所述晶体管的控制端和衬底端中的至少一个，每一所述第一平衡电路分别对应与一所述晶体管的控制端连接，每一所述第二平衡电路分别对应与一所述晶体管的衬底端连接；
所述平衡电路用于平衡所述目标端分别与所述平衡电路的第一端和第二端之间的电压，所述平衡电路的第一端的第一端点电压和所述平衡电路的第二端的第二端点电压之和小于阈值电压，其中，所述阈值电压与所述平衡电路连接的目标端相关。
2.根据权利要求1所述的赝电阻电路，其特征在于，所述平衡电路的第一端和第二端中的一个与所述晶体管的第一端连接，所述平衡电路的第一端和第二端中的另一个接入独立的第一端点电位。
3.根据权利要求1所述的赝电阻电路，其特征在于，所述平衡电路包括第一平衡单元和第二平衡单元，所述第一平衡单元的第一端作为所述平衡电路的第一端，所述第一平衡单元的第二端分别与所述目标端、所述第二平衡单元的第一端连接，所述第二平衡单元的第二端作为所述平衡电路的第二端，其中，所述第一平衡单元的电容值和所述第二平衡单元的电容值相等。
4.根据权利要求3所述的赝电阻电路，其特征在于，所述第一平衡单元包括第一电容，所述第二平衡单元包括第二电容。
5.根据权利要求3所述的赝电阻电路，其特征在于，所述第一平衡单元包括多个第一电容，所述第二平衡单元包括多个第二电容，其中，多个所述第一电容依次串联连接，多个所述第二电容依次串联连接。
6.根据权利要求3所述的赝电阻电路，其特征在于，所述第一平衡单元包括多个第一电容，所述第二平衡单元包括多个第二电容，其中，多个所述第一电容并联连接，多个所述第二电容并联连接。
7.根据权利要求3所述的赝电阻电路，其特征在于，所述第一平衡单元包括多个第一电容，所述第二平衡单元包括多个第二电容，其中，所述多个第一电容中的至少部分并联连接，至少部分所述第一电容串联连接，所述多个第二电容中的至少部分并联连接，至少部分所述第二电容串联连接。
8.根据权利要求1所述的赝电阻电路，其特征在于，所述平衡电路的第一端和第二端中的一个与所述晶体管的第一端连接，和/或，所述平衡电路的第一端和第二端中的另一个与所述晶体管的第二端连接。
9.根据权利要求1所述的赝电阻电路，其特征在于，所述晶体管包括MOS管、BJT寄生晶体管、PN结寄生晶体管中的一种。
10.一种放大器电路，其特征在于，包括如权利要求1-9任一项所述的赝电阻电路和运算放大器，其中，所述赝电阻电路分别与所述运算放大器的输入端和输出端连接。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311075269.1A CN117118393B (zh) | 2023-08-24 | 2023-08-24 | 赝电阻电路及放大器电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311075269.1A CN117118393B (zh) | 2023-08-24 | 2023-08-24 | 赝电阻电路及放大器电路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN117118393A CN117118393A (zh) | 2023-11-24 |
| CN117118393B true CN117118393B (zh) | 2024-03-26 |
Family
ID=88807085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202311075269.1A Active CN117118393B (zh) | 2023-08-24 | 2023-08-24 | 赝电阻电路及放大器电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117118393B (zh) |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101785162A (zh) * | 2007-07-26 | 2010-07-21 | 柏恩氏股份有限公司 | 具有制造中可调的阈值电流的瞬变阻断单元 |
| CN102158178A (zh) * | 2011-03-24 | 2011-08-17 | 中国科学院半导体研究所 | 采用t型电容网络反馈结构的cmos生理信号放大器 |
| CN103986450A (zh) * | 2014-05-12 | 2014-08-13 | 华为技术有限公司 | 一种开关、天线的调谐器和射频装置 |
| CN104283532A (zh) * | 2013-07-12 | 2015-01-14 | 台达电子工业股份有限公司 | 串叠开关装置 |
| CN111752328A (zh) * | 2020-06-02 | 2020-10-09 | 珠海泓芯科技有限公司 | 带隙基准电压产生电路 |
| CN111900970A (zh) * | 2020-07-14 | 2020-11-06 | 上海华虹宏力半导体制造有限公司 | 一种天线调谐开关及提高其峰值电压的方法 |
| CN112803895A (zh) * | 2020-12-31 | 2021-05-14 | 上海交通大学 | 一种基于开关电容的伪电阻矫正电路 |
-
2023
- 2023-08-24 CN CN202311075269.1A patent/CN117118393B/zh active Active
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101785162A (zh) * | 2007-07-26 | 2010-07-21 | 柏恩氏股份有限公司 | 具有制造中可调的阈值电流的瞬变阻断单元 |
| CN102158178A (zh) * | 2011-03-24 | 2011-08-17 | 中国科学院半导体研究所 | 采用t型电容网络反馈结构的cmos生理信号放大器 |
| CN104283532A (zh) * | 2013-07-12 | 2015-01-14 | 台达电子工业股份有限公司 | 串叠开关装置 |
| CN103986450A (zh) * | 2014-05-12 | 2014-08-13 | 华为技术有限公司 | 一种开关、天线的调谐器和射频装置 |
| CN111752328A (zh) * | 2020-06-02 | 2020-10-09 | 珠海泓芯科技有限公司 | 带隙基准电压产生电路 |
| CN111900970A (zh) * | 2020-07-14 | 2020-11-06 | 上海华虹宏力半导体制造有限公司 | 一种天线调谐开关及提高其峰值电压的方法 |
| CN112803895A (zh) * | 2020-12-31 | 2021-05-14 | 上海交通大学 | 一种基于开关电容的伪电阻矫正电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN117118393A (zh) | 2023-11-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN100426173C (zh) | 可切换的线性稳压器 | |
| EP0897561B1 (en) | Voltage-to-current converter | |
| KR100792705B1 (ko) | 병렬 바랙터를 이용한 커패시터 | |
| US5049831A (en) | Single-ended input to differential output amplifier with integral two-pole filter | |
| US20040227573A1 (en) | Active inductance circuit and differential amplifier circuit | |
| CN107947757B (zh) | 阻抗电路 | |
| WO1984003009A1 (en) | Tunable active filter | |
| KR20070042985A (ko) | 트랜스컨덕터 회로 | |
| US10536135B2 (en) | Pseudo resistor with tunable resistance | |
| CN1649261B (zh) | 有源滤波器和无线电收发机 | |
| CN117118393B (zh) | 赝电阻电路及放大器电路 | |
| US20040263211A1 (en) | On-chip high-pass filter with large time constant | |
| US20040201419A1 (en) | Amplifying circuit | |
| US6545502B1 (en) | High frequency MOS fixed and variable gain amplifiers | |
| US20010048342A1 (en) | Filter circuit | |
| US20070177323A1 (en) | High voltage switch using low voltage cmos transistors | |
| EP4033659B1 (en) | Drive circuit and memory chip | |
| GB2158666A (en) | Improvements in or relating to noise suppression interface circuits | |
| CN113641206B (zh) | 配置滤波功能的集成电路 | |
| US7071760B2 (en) | Filter circuit and detection circuit having filter circuit | |
| KR100211711B1 (ko) | 액티브 밴드패스 필터 | |
| CN110058150B (zh) | 差分时钟交叉点检测电路及检测方法 | |
| CN111049506A (zh) | 深n阱电压动态控制电路 | |
| US7196573B1 (en) | Systems and methods for creating complex poles | |
| CN113533829B (zh) | 电流检测电路及方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |