CN110058150B - 差分时钟交叉点检测电路及检测方法 - Google Patents

差分时钟交叉点检测电路及检测方法 Download PDF

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Abstract

本发明提供一种差分时钟交叉点检测电路及检测方法，所述差分时钟交叉点检测电路包括：第一MOS管、第二MOS管及电容；所述第一MOS管的漏端接差分时钟的负端，所述第一MOS管的栅端接所述差分时钟的正端，所述第一MOS管的源端接所述第二MOS管的漏端；所述第二MOS管的栅端接所述差分时钟的负端，所述第二MOS管的源端通过节点接输出端；所述电容的一端接所述节点，所述电容的另一端接地。本发明差分时钟交叉点检测电路的主要结构为两个MOS管和一个电容，并利用输入时钟采集输入时钟，结构相对简单；通过比较差分时钟交叉点调整前后输出端的输出电压的大小，就可以判断出调整前后差分时钟交叉点的相对位置，检测原理简单、易上手。

Description

差分时钟交叉点检测电路及检测方法
技术领域
本发明涉及信号处理技术领域，特别是涉及一种差分时钟交叉点检测电路及检测方法。
背景技术
在信号处理电路中，都需要时钟电路驱动内部信号处理单元处理输入信号(如数模转换器需要时钟进行数字信号到模拟信号的转换并通过时钟把转换结果输出)，而为了得到优秀的噪声和动态性能，时钟一般采用差分形式，并且要求时钟有理想的占空比和交叉点。针对差分时钟交叉点，需要检测电路来探测输出时钟交叉点的位置，再通过调节电路对差分时钟进行交叉点调节。
而现有的差分时钟交叉点检测电路一般采用4个MOS器，2个NMOS的栅极分别接时钟正负端，通过差分时钟同时开启两个NMOS时使输出下拉，2个PMOS的栅极分别接时钟正负端，通过差分时钟同时开启两个PMOS时使输出上拉，如专利US9154148B2里的交叉点检测电路，该交叉点检测电路通过采集静态电流来判断差分时钟的交叉点位置，整个交叉点检测电路的结构及检测过程比较复杂。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种差分时钟交叉点检测电路，用于解决现有技术中交叉点检测电路的结构及检测过程复杂问题。
为实现上述目的及其他相关目的，本发明提供一种差分时钟交叉点检测电路，包括：第一MOS管、第二MOS管及电容；
所述第一MOS管的漏端接差分时钟的负端，所述第一MOS管的栅端接所述差分时钟的正端，所述第一MOS管的源端接所述第二MOS管的漏端；所述第二MOS管的栅端接所述差分时钟的负端，所述第二MOS管的源端通过节点接输出端；所述电容的一端接所述节点，所述电容的另一端接地。
可选地，所述电容包括有极性电容，所述有极性电容的正端接所述节点，所述有极性电容的负端接地。
可选地，所述差分时钟交叉点检测电路还包括电阻，所述电阻串联在所述第二MOS管的源端与所述节点之间。
为了实现上述目的及其他相关目的，本发明还提供一种差分时钟交叉点检测方法，包括步骤：
提供上述任意一项所述的差分时钟交叉点检测电路；
通过所述电容对所述差分时钟的负端电压在所述第一MOS管和所述第二MOS管的同时开启时间窗口内的那一部分进行采集存储，并通过所述输出端进行输出，得到第一输出电压；
对所述差分时钟的交叉点进行调整，再次对所述差分时钟的负端电压进行采集存储并输出，得到第二输出电压；以及
比较所述第一输出电压与所述第二输出电压的大小，并据此判断所述差分时钟前后两个交叉点的相对位置；
其中，所述电容的时间常数远大于所述差分时钟的频率，使得所述电容上存储的是所述差分时钟的负端电压在多个时钟周期中所述第一MOS管和所述第二MOS管的同时开启时间窗口内的平均值。
可选地，所述比较所述第一输出电压与所述第二输出电压的大小，并据此判断所述差分时钟前后两个交叉点的相对位置的步骤包括：
若所述第一输出电压大于所述第二输出电压，则调整后的交叉点相对于调整前的交叉点偏低；若所述第一输出电压小于所述第二输出电压，则调整后的交叉点相对于调整前的交叉点偏高。
如上所述，本发明的差分时钟交叉点检测电路具有以下有益效果：
本发明的检测电路通过两个MOS管和一个电容的结构设计利用输入时钟采集输入时钟，不需要采集静态电流，检测电路的结构原理简单、易操作。
附图说明
图1显示为本发明的差分时钟交叉点检测电路的电路结构示意图。
图2显示为差分时钟交叉点离中心偏高的一个时钟周期波形图。
图3显示为差分时钟交叉点在中心的一个时钟周期波形图。
图4显示为差分时钟交叉点离中心偏低的一个时钟周期波形图。
零件标号说明
M1 第一MOS管
M2 第二MOS管
R 电阻
C 电容
CLK+ 差分时钟的正端
CLK- 差分时钟的负端
Vout 输出端
Vss 地端
A 节点
100 差分时钟的正端波形图
110 差分时钟的负端波形图
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图4。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。
如前述在背景技术中所提及的，现有技术中的差分时钟交叉点检测电路的结构复杂、操作繁琐，基于此，本发明提供一种结构简单、易操作的差分时钟交叉点检测电路。
详细地，如图1所示，本发明的差分时钟交叉点检测电路包括：第一MOS管M1、第二MOS管M2及电容C；第一MOS管的漏端接差分时钟的负端CLK-，第一MOS管的栅端接差分时钟的正端CLK+，第一MOS管的源端接第二MOS管的漏端；第二MOS管的栅端接差分时钟的负端CLK-，所述第二MOS管的源端通过节点a接输出端Vout；电容C的一端接节点A，电容C的另一端接地Vss。此外，所述差分时钟交叉点检测电路还包括电阻R，电阻R串联在第二MOS管M2的源端与节点A之间。
可选地，电容C采用电容值较大的有极性电容如常见的铝电解电容，如图1所示，其正端接节点A、负端接地Vss。
在本发明的一个实施例中，采用标准65nm CMOS工艺，差分时钟频率在1GHz时，第一MOS管M1的宽长比为W/L＝120nm/60nm，第二MOS管M2的宽长比为W/L＝120nm/60nm，电阻R的电阻值为1kΩ，电容C的电容值为200fF。
如图2所示为差分时钟交叉点离中心偏高的一个时钟周期波形图，被检测的差分时钟的正端、负端输入波形图分别为100和110，结合图1和图2可知，所述差分时钟交叉点检测电路的工作原理如下：
在一个时钟周期内，第一MOS管M1和第二MOS管M2同时开启和同时关断，第一MOS管M1和第二MOS管M2同时开启在虚线a-b和c-d所示的区域，第一MOS管M1和第二MOS管M2同时关断在a的左边、b-c和d的右边区域，而在第一MOS管M1和第二MOS管M2同时开启情况下，信号110通过电阻R到达电容C上，此时计算存储到电容C上的电荷，在a-b区域内，电容C上存储的电荷为
Q1＝CV1，
其中，C为电容C的电容值，V1为信号110在a-b区域上的平均电压；
同理，在c-d区域内，电容C上存储的电荷为
Q2＝CV2
其中，V2为信号110在c-d区域上的平均电压；
故在一个时钟周期内，电容C采集存储的是差分时钟的负端电压在第一MOS管M1和第二MOS管M2的同时开启时间窗口(图2-4中虚线所示的a-b及c-d区域)内的那一部分，也就是电荷Q1与Q2的平均值。
此外，为消除偶然因素、保证电容C上采取存储电荷值的稳定可靠，取电阻R和电容C的时间常数τ远远大于差分时钟的频率，使得电容C就能在多个时钟周期内慢慢积累变化趋势，最后达到稳定的Q1与Q2的平均值。多个时钟周期后，电容C上存储的平均后的电荷会通过节点A转换为电压在输出端Vout输出，采集输出端Vout的输出电压，并据此判断出输入的差分时钟交叉点位置。
详细地，参见图2-图4，如果差分时钟交叉点离中心偏高，如图2所示，则信号110在a-b区域上的平均电压V1比在c-d区域上的平均电压V2略大，且第一MOS管M1和第二MOS管M2同时开启的区域大，整个平均电压V1和V2都比较大，二者的平均值明显要大于信号110的电压峰值的一半；如果差分时钟交叉点在中心位置，如图3所示，则信号110在a-b区域上的平均电压V1与在c-d区域上的平均电压V2相等，且第一MOS管M1和第二MOS管M2同时开启的区域适中，整个平均电压V1和V2的值适中，二者的平均值约等于信号110的电压峰值的一半；如果差分时钟交叉点离中心偏低，如图4所示，则信号110在a-b区域上的平均电压V1比在c-d区域上的平均电压V2略小，且第一MOS管M1和第二MOS管M2开启的区域小，整个平均电压V1和V2都比较小，二者的平均值明显小于信号110的电压峰值的一半。
基于上述分析可知，输出端Vout输出的输出电压就是第一MOS管M1和第二MOS管M2的同时开启窗口对差分时钟的负端的积分，积分结果在电容C上转换成电压输出，交叉点在离中心偏高位置时的输出电压比交叉点在中间位置和交叉点离中心偏低位置时的输出电压高，且交叉点在中心位置时的输出电压比交叉点离中心偏低位置时的输出电压高。可见，输出端Vout的输出电压的高低反映了差分时钟的交叉点位置。
因此，本发明还提供一种基于上述差分时钟交叉点检测电路的差分时钟交叉点检测方法，包括步骤：
S1、提供上述差分时钟交叉点检测电路；
S2、通过电容C对差分时钟的负端电压110进行采集存储，并通过输出端Vout进行输出，得到第一输出电压；
S3、对差分时钟的交叉点进行调整，再次对差分时钟的负端电压110进行采集存储并输出，得到第二输出电压；以及
S4、比较所述第一输出电压与所述第二输出电压的大小，并据此判断差分时钟前后两个交叉点的相对位置。
详细地，通过比较所述第一输出电压与所述第二输出电压的大小，并判断差分时钟前后两个交叉点的相对位置的步骤S4包括：
若所述第一输出电压大于所述第二输出电压，则调整后的交叉点相对于调整前的交叉点偏低；若所述第一输出电压小于所述第二输出电压，则调整后的交叉点相对于调整前的交叉点偏高。
综上所述，本发明差分时钟交叉点检测电路的主要结构为两个MOS管和一个电容，并利用输入时钟采集输入时钟，结构相对简单；通过比较差分时钟交叉点调整前后输出端的输出电压的大小，就可以判断出调整前后差分时钟交叉点的相对位置，检测原理简单、易上手；且电阻和电容的时间常数τ远远大于差分时钟的频率，使得最终采集输出的输出电压值更稳定，提高了检测结果的可靠性。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (5)

1.一种差分时钟交叉点检测电路，其特征在于，包括：第一MOS管、第二MOS管及电容；
所述第一MOS管的漏端接差分时钟的负端，所述第一MOS管的栅端接所述差分时钟的正端，所述第一MOS管的源端接所述第二MOS管的漏端；所述第二MOS管的栅端接所述差分时钟的负端，所述第二MOS管的源端通过节点接输出端；所述电容的一端接所述节点，所述电容的另一端接地。
2.根据权利要求1所述的差分时钟交叉点检测电路，其特征在于，所述电容包括有极性电容，所述有极性电容的正端接所述节点，所述有极性电容的负端接地。
3.根据权利要求1或2所述的差分时钟交叉点检测电路，其特征在于，所述差分时钟交叉点检测电路还包括电阻，所述电阻串联在所述第二MOS管的源端与所述节点之间。
4.一种差分时钟交叉点检测方法，其特征在于，包括步骤：
提供权利要求1至3中任意一项所述的差分时钟交叉点检测电路；
通过所述电容对所述差分时钟的负端电压在所述第一MOS管和所述第二MOS管的同时开启时间窗口内的那一部分进行采集存储，并通过所述输出端进行输出，得到第一输出电压；
对所述差分时钟的交叉点进行调整，再次对所述差分时钟的负端电压进行采集存储并输出，得到第二输出电压；以及
比较所述第一输出电压与所述第二输出电压的大小，并据此判断所述差分时钟前后两个交叉点的相对位置；
其中，所述电容的时间常数远大于所述差分时钟的频率，使得所述电容上存储的是所述差分时钟的负端电压在多个时钟周期中所述第一MOS管和所述第二MOS管的同时开启时间窗口内的平均值。
5.根据权利要求4所述的差分时钟交叉点检测方法，其特征在于，所述比较所述第一输出电压与所述第二输出电压的大小，并据此判断所述差分时钟前后两个交叉点的相对位置的步骤包括：
若所述第一输出电压大于所述第二输出电压，则调整后的交叉点相对于调整前的交叉点偏低；若所述第一输出电压小于所述第二输出电压，则调整后的交叉点相对于调整前的交叉点偏高。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110058150B (zh) 2019-04-23 2020-07-24 中国电子科技集团公司第二十四研究所 差分时钟交叉点检测电路及检测方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8004331B2 (en) * 2009-06-01 2011-08-23 Analog, Devices, Inc. CMOS clock receiver with feedback loop error corrections
CN202374244U (zh) * 2011-12-22 2012-08-08 苏州云芯微电子科技有限公司 一种占空比和交点位置可调的时钟信号反相器
CN104052479A (zh) * 2013-03-15 2014-09-17 美国亚德诺半导体公司 数模转换器中的时钟信号误差校正
CN104335488A (zh) * 2012-06-27 2015-02-04 国际商业机器公司 差分时钟信号发生器
CN108306648A (zh) * 2017-12-13 2018-07-20 北京时代民芯科技有限公司 一种可编程调节时钟交叉点的高速时钟接收电路

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6388943B1 (en) * 2001-01-29 2002-05-14 Advanced Micro Devices, Inc. Differential clock crossing point level-shifting device
US6774683B2 (en) * 2002-08-13 2004-08-10 Analog Devices, Inc. Control loop for minimal tailnode excursion of differential switches
US6798251B1 (en) * 2002-08-13 2004-09-28 Analog Devices, Inc. Differential clock receiver with adjustable output crossing point
US7671602B1 (en) * 2007-01-24 2010-03-02 Integrated Device Technology, Inc. Method and apparatus for cross-point detection
TWI334141B (en) * 2007-05-01 2010-12-01 Nanya Technology Corp Clock receiver, and the related semiconductor memory module and correction method
CN102545880B (zh) 2011-12-22 2014-07-02 苏州云芯微电子科技有限公司 一种占空比和交点位置可调的时钟信号反相器
US9479144B2 (en) * 2013-03-15 2016-10-25 Analog Devices, Inc. Extended range ring oscillator using scalable feedback
CN108649951A (zh) 2018-05-18 2018-10-12 中国电子科技集团公司第二十四研究所 一种具有相位自动调节功能的两相时钟信号产生电路
CN110058150B (zh) 2019-04-23 2020-07-24 中国电子科技集团公司第二十四研究所 差分时钟交叉点检测电路及检测方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8004331B2 (en) * 2009-06-01 2011-08-23 Analog, Devices, Inc. CMOS clock receiver with feedback loop error corrections
CN202374244U (zh) * 2011-12-22 2012-08-08 苏州云芯微电子科技有限公司 一种占空比和交点位置可调的时钟信号反相器
CN104335488A (zh) * 2012-06-27 2015-02-04 国际商业机器公司 差分时钟信号发生器
CN104052479A (zh) * 2013-03-15 2014-09-17 美国亚德诺半导体公司 数模转换器中的时钟信号误差校正
CN108306648A (zh) * 2017-12-13 2018-07-20 北京时代民芯科技有限公司 一种可编程调节时钟交叉点的高速时钟接收电路

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
14位5GSPS高速DAC研究与设计;张雷;《中国优秀硕士学位论文全文数据库 信息科技辑》;20190215(第2期);第135-551页 *
Differential clock cross-point correction method for pipeline ADCs;Arsen Hekimyan等;《2016 IEEE East-West Design & Test Symposium (EWDTS)》;20170109;第1-3页 *
高性能时钟驱动电路的研究与设计;廖浩勤;《中国优秀硕士学位论文全文数据库 信息科技辑》;20110115(第1期);第135-223页 *

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