CN202374244U

CN202374244U - 一种占空比和交点位置可调的时钟信号反相器

Info

Publication number: CN202374244U
Application number: CN2011205423131U
Authority: CN
Inventors: 廖浩勤; 李云初
Original assignee: Suzhou Yunchip Microelectronic Technology Co Ltd
Current assignee: Suzhou Yunchip Microelectronic Technology Co Ltd
Priority date: 2011-12-22
Filing date: 2011-12-22
Publication date: 2012-08-08
Anticipated expiration: 2021-12-22

Abstract

本实用新型公开了一种占空比和交点位置可调的时钟信号反相器，包含两路差分输入时钟信号端和两路差分输出时钟信号端，包含两个结构相同的输出电路，分别为第一输出电路和第二输出电路，其输出电路中均包含第一PMOS管、第二PMOS管、第三PMOS管、第一NMOS管、第二NMOS管和第三NMOS管。本实用新型的时钟信号反相器，通过改变占空比控制信号端、交点位置控制信号端，可以同时实现对差分时钟信号的占空比大小和交点位置的调整。本实用新型的电路降低了时钟信号的非对称性，提高了差分时钟信号的可控性。

Description

一种占空比和交点位置可调的时钟信号反相器

技术领域

本实用新型涉及一种，具体涉及一种占空比和交点位置同时可调的时钟信号反相器电路，属于半导体集成电路技术领域。

背景技术

近几十年来，在现代通信技术的推动下，微电子技术得到了迅猛发展。电子电路系统向着高性能、高集成度的方向不断前进。随着4G时代的逼近，更高速的宽带数字通信业务即将展开。这对系统中的射频（RF）收发模块、数据转换模块（ADC/DAC）以及数字处理器（DSP）都提出了更高的要求。电路工作速度的提高，大大地提升了电路系统的处理能力，但同时也增加了电路系统的设计难度。

在大多数系统中，都需要一个时钟信号协调各电路模块的工作状态。随着时钟信号频率的提高，单个时钟周期的时间长度变小。然而，由于工艺技术的限制，时钟信号经过传播或驱动增强等操作后，时钟信号的占空比会发生变化。当电路的工作状态与时钟信号的脉宽有关时，这将降低电路系统的最高工作速度，降低电路的处理能力。另外，时钟信号频率的提高，同时也会增加其上升、下降时间在单个时钟周期的比例，也会减小单个时钟周期的有效工作时间。为了充分利用整个时钟周期，人们开始注意到时钟信号交点位置对电路工作状态切换的重要性。在某些应用中，如射频混频器、采样开关，在进行高速工作时，必须合理设置时钟信号的交点位置，才能减少电路工作状态切换的过程中引入的非理想因素。

高速差分时钟信号在传输的过程中，外界的干扰、电路的非理想因素都会增加时钟信号的非对称性。其中最为明显的两个表现是占空比的变化和交点位置的非对称性。一般的时钟控制电路只能校正时钟信号的占空比，但对交点位置的控制，特别是非对称性的交点位置的控制则无能为力。

实用新型内容

本实用新型所要解决的技术问题是提供一种占空比和交点位置可调的时钟信号反相器，可以校正差分时钟信号的占空比，并控制差分时钟信号的交点位置，特别是非对称性的交点位置，提高差分时钟信号的可控性。

为解决上述技术问题，本实用新型提供一种占空比和交点位置可调的时钟信号反相器，包含两路差分输入时钟信号端和两路差分输出时钟信号端，其特征是，包含两个结构相同的输出电路，分别为第一输出电路和第二输出电路，其输出电路中均包含第一PMOS管、第二PMOS管、第三PMOS管、第一NMOS管、第二NMOS管和第三NMOS管；

所述第一PMOS管的漏极、第一NMOS管的漏极与所述第三PMOS管的栅极共连，并与一路差分输入时钟信号端连接；所述第二PMOS管的漏极、第二NMOS管的漏极与所述第三NMOS管的栅极共连，并与所述差分输入时钟信号端连接；所述第三PMOS管和第三NMOS管的漏极共连作为差分输出时钟信号；

所述第一NMOS管、第二NMOS管的栅极共连，并与占空比控制信号端连接；

所述第一输出电路中的第一PMOS管与所述第二输出电路中的第二PMOS管的栅极共连，并与一路交点位置控制信号端连接；

所述第一输出电路中的第二PMOS管与所述第二输出电路中的第一PMOS管的栅极共连，并与另一路交点位置控制信号端连接。

所述第一PMOS管、第二PMOS管和第三PMOS管的源极接工作电压，所述第一NMOS管、第二NMOS管和第三NMOS管的源极接地。

每个所述输出电路中还包含用于隔离各节点的直流电位的耦合电容。

所述耦合电容设在所述第一PMOS管的漏极、第一NMOS管的漏极、第三PMOS管的栅极共连形成的节点与所述差分输入时钟信号端之间。

所述耦合电容设在所述第二PMOS管的漏极、第二NMOS管的漏极、所述第三NMOS管的栅极共连形成的节点与所述差分输入时钟信号端之间。

本实用新型所达到的有益效果：

本实用新型的时钟信号反相器，通过改变占空比控制信号端、交点位置控制信号端，可以同时实现对差分时钟信号的占空比大小和交点位置的调整。本实用新型的电路降低了时钟信号的非对称性，提高了差分时钟信号的可控性。

附图说明

图1是本实用新型的时钟信号反相器电路图；

图2是图1输出的差分时钟信号图；

图3是图2的交点位置调节示意图；

图4是图2的占空比调节示意图；

图5是图1的占空比控制信号DCp、DCn电位同时调整的输出时钟信号示意图。

具体实施方式

下面结合附图对本实用新型作进一步描述。以下实施例仅用于更加清楚地说明本实用新型的技术方案，而不能以此来限制本实用新型的保护范围。

本实用新型的电路结构如图1所示，时钟信号反相器包括PMOS管Mp1、Mp2、Mp3、Mp4、Mp5、Mp6，NMOS管Mn1、Mn2、Mn3、Mn4、Mn5、Mn6，耦合电容C1、C2、C3、C4。PMOS管Mp1、Mp2、Mp4、Mp5，NMOS管Mn1、Mn2、Mn4、Mn5作为偏置管。电容C1-C4用于隔离各节点的直流电位。差分输入时钟信号Ckip、Ckin，差分输出时钟信号Ckop、Ckon，交点位置控制信号CPp、CPn，占空比控制信号DCp、DCn用于调整PMOS管Mp3、Mp6，NMOS管Mn3、Mn6的偏置电压Vp1、Vp2、Vn1、Vn2。

本实用新型电路主要通过改变节点偏置电压Vp1、Vp2、Vn1、Vn2的直流电位，实现对输出时钟信号Ckop、Ckon交点位置和占空比大小的调整。

交点位置控制信号CPp、CPn，占空比控制信号DCp、DCn用于改变PMOS管Mp1、Mp2、Mp4、Mp5，NMOS管Mn1、Mn2、Mn4、Mn5的偏置电流，从而改变节点偏置电压信号Vp1、Vp2、Vn1、Vn2的直流电位；改变PMOS管Mp3、Mp6，NMOS管Mn3、Mn6的驱动能力，可以改变输出时钟信号Ckop、Ckon的上升、下降时间，最终调整输出时钟信号Ckop、Ckon的交点位置和占空比大小。

对于差分输出时钟信号，每个时钟周期都存在两个交点Cp1、Cp2，如图2所示。将时钟信号Ckop上升过程与Ckon下降过程的交点记为Cp1；将时钟信号Ckop的下降过程与时钟信号Ckon的上升过程的交点记为Cp2。当交点位置控制信号CPp电位升高时，节点Vn1、Vp2的直流电位下降，NMOS管Mn3的放电能力减弱，输出时钟信号Ckon的下降沿变缓；而PMOS管Mp6的充电能力增强，输出时钟信号Ckop的上升沿变陡。输出时钟信号Ckop、Ckon的交点Cp1升高，如图3所示。同理可以知道交点位置控制信号CPn具有控制交点Cp2的能力。因此，输出时钟信号Ckop、Ckon的交点Cp1随着交点位置控制信号CPp的升高而升高；而输出时钟信号Ckop、Ckon的交点Cp2随着交点位置控制信号CPn的升高而升高。交点位置控制信号CPp电位升高时只是改变了信号Ckop的上升过程和Ckon的下降过程，信号Ckop的下降过程和Ckon的上升过程都不受影响。因而，交点位置控制信号CPp、CPn对时钟信号Ckop、Ckon的交点Cp1、Cp2的调整是独立的。

为了在单级反相器中同时实现交点位置与占空比的调整，本实用新型的占空比调整同样采用改变时钟跳变的时间来实现。如图4所示。在初始状态下，输出时钟信号Ckop的脉宽为DC1。将占空比控制信号DCp电位升高时，节点电压信号Vp2、Vn2的直流电位下降，增强了PMOS管Mp6的充电能力，而减弱了NMOS管Mn6的放电能力。时钟信号Ckop的上升时间变短，而下降时间变长。由于占空比控制信号DCp并不能改变时钟信号Ckon的上升、下降过程，因此，时钟信号Ckop的等效脉宽变为DC2，比原始状态下的脉宽DC1要大。占空比控制信号DCp具有增加输出时钟信号占空比的能力，

同理，通过占空比控制信号DCn，可以调整时钟信号 Ckon的脉宽比原始状态下的脉宽小。将占空比控制信号DCn的电位降低时，节点电压信号Vp1、Vn1的直流电位上升，减弱了PMOS管Mp3的充电能力，而增加了NMOS管Mn3的放电能力，使时钟信号Ckon的下降时间变短，而上升时间变长。且占空比控制信号DCn并不改变时钟信号Ckop的上升、下降过程，使时钟信号 Ckon的脉宽比原始状态下的脉宽小。因此，占空比控制信号DCn具有减小输出时钟信号占空比的能力。

当占空比控制信号DCp电位升高时，输出时钟信号Ckop、Ckon的交点Cp1、Cp2也会同时升高，变为交点Cp1＇、Cp2＇的位置，如图5。为了保证时钟信号Ckop、Ckon的交点Cp1、Cp2位置不随占空比控制信号DCp电位的改变而改变，在提高占空比控制信号DCp电位时必须同时降低占空比控制信号DCn的电位。占空比控制信号DCn的电位降低时，节点电压信号Vp1、Vn1的直流电位上升，减弱了PMOS管Mp3的充电能力，而增加了NMOS管Mn3的放电能力，使时钟信号Ckon的下降时间变短，而上升时间变长，使输出时钟信号Ckop、Ckon的交点Cp1＇、Cp2＇的位置变为交点Cp1″、Cp2″，保持与原交点Cp1″、Cp2″的位置高度相同，保证时钟信号Ckop、Ckon的交点位置不变，避免调整占空比时对交点位置的影响。而初始状态下的输出时钟信号Ckop的脉宽为DC1＇，经过提高占空比控制信号DCp电位时及同时降低占空比控制信号DCn的电位后，输出时钟信号Ckop的脉宽变为DC2＇，比初始状态下的脉宽DC1＇大，占空比增加，达到了调节占空比的目的。

以上所述仅是本实用新型的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本实用新型技术原理的前提下，还可以做出若干改进和变形，这些改进和变形也应视为本实用新型的保护范围。

Claims

1. 一种占空比和交点位置可调的时钟信号反相器，包含两路差分输入时钟信号端和两路差分输出时钟信号端，其特征是，包含两个结构相同的输出电路，分别为第一输出电路和第二输出电路，其输出电路中均包含第一PMOS管、第二PMOS管、第三PMOS管、第一NMOS管、第二NMOS管和第三NMOS管；

2.根据权利要求1所述的一种占空比和交点位置可调的时钟信号反相器，其特征是，所述第一PMOS管、第二PMOS管和第三PMOS管的源极接工作电压，所述第一NMOS管、第二NMOS管和第三NMOS管的源极接地。

3.根据权利要求1所述的一种占空比和交点位置可调的时钟信号反相器，其特征是，每个所述输出电路中还包含用于隔离各节点的直流电位的耦合电容。

4.根据权利要求3所述的一种占空比和交点位置可调的时钟信号反相器，其特征是，所述耦合电容设在所述第一PMOS管的漏极、第一NMOS管的漏极、第三PMOS管的栅极共连形成的节点与所述差分输入时钟信号端之间。

5.根据权利要求3或4所述的一种占空比和交点位置可调的时钟信号反相器，其特征是，所述耦合电容设在所述第二PMOS管的漏极、第二NMOS管的漏极、所述第三NMOS管的栅极共连形成的节点与所述差分输入时钟信号端之间。