CN108649951A - 一种具有相位自动调节功能的两相时钟信号产生电路 - Google Patents
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Abstract
本发明提供一种具有相位自动调节功能的两相时钟信号产生电路，包括：时钟相位调节电路，产生差分时钟信号；差分转单端电路，把差分时钟信号转换成单端时钟信号；脉冲宽度调节电路，用于调节单端时钟信号得到单端时钟信号；相位检测电路，用于检测单端时钟信号上升沿间的相位关系，并转换成差分时钟信号的占空比；积分电路，用于把差分时钟信号的占空比转换成差分电压信号；电压转电流电路，用于把差分电压信号转换成差分电流信号。本发明接收单时钟信号后产生两个具有180度相位关系的时钟信号，当输入时钟占空比、温度、电源电压等外部条件、器件老化等内部条件发生改变引起输出时钟相位关系偏离180度时，本发明电路能自动把相位调节回180度。
Description
技术领域
本发明涉及集成电路领域，特别涉及一种具有相位自动调节功能的两相时钟信号产生电路。
背景技术
在分时采样ADC中，多个ADC时间等间隔交替地对同一模拟信号进行采样和量化，以实现采样频率的倍增。ADC的采样行为由时钟信号控制，采样时刻发生在时钟信号的上升沿或者下降沿。要实现多个ADC时间等间隔交替地对同一模拟信号进行采样，各个ADC的时钟信号间需要保持准确的相位关系。
目前的多相时钟信号产生技术，用单一时钟信号产生多个具有不同相位的时钟。单一时钟信号的采用使得产生的多个时钟信号具有相同的频率，但是实现多个时钟信号间准确的相位关系却是目前的技术难点。现有技术采用数字校正技术来校正多个时钟信号间的相位误差，以满足高精度分时采样ADC的要求。数字校正技术的缺点是校正过程中ADC不能正常工作，每当温度、电源电压等外部条件发生改变时，需要重新校正。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种具有相位自动调节功能的两相时钟信号产生电路，该电路接收单一时钟信号后产生两个具有180度相位关系的时钟信号。当输入时钟占空比、温度、电源电压等外部条件、器件老化等内部条件发生改变引起输出时钟相位关系偏离180度时，自动把相位调节回180度，不影响ADC正常工作。
为实现上述目的及其他相关目的，本发明提供一种具有相位自动调节功能的两相时钟信号产生电路，在接收一差分时钟信号CLKi+/CLKi-后产生两个相位相差180度的具有CMOS电平的时钟信号CLKA与CLKB，该两相时钟信号产生电路包括：
一时钟相位调节电路101，适用于产生差分时钟信号CLK2+与CLK2-；
一差分转单端电路102，适用于把差分时钟信号CLK2+与CLK2-转换成两个具有CMOS电平的单端时钟信号CLKC与CLKD；
一第一脉冲宽度调节电路103，适用于调节单端时钟信号CLKC的脉冲宽度得到单端时钟信号CLKA；
一第二脉冲宽度调节电路104，适用于调节单端时钟信号CLKD的脉冲宽度得到单端时钟信号CLKB；
一相位检测电路105，适用于检测单端时钟信号CLKA与CLKB上升沿间的相位关系，并将所述相位关系转换成差分时钟信号CLK3+与CLK3-的占空比；
一积分电路106，适用于把差分时钟信号CLK3+与CLK3-的占空比转换成差分电压信号V+/V-；
一电压转电流电路107，适用于把差分电压信号V+与V-转换成差分电流信号I+与I-。
优选地，所述差分转单端电路102包括：
一前置放大电路120，适用于对差分时钟信号CLK2+与CLK2-进行放大，输出差分信号a+和a-；
一第一差分转单端放大器121，适用于将差分信号a+和a-转换成单端时钟信号CLKC；
一第二差分转单端放大器122，适用于将差分信号a+和a-转换成单端时钟信号CLKD；
一锁存器电路123，适用于减少单端时钟信号CLKC与CLKD的采样抖动时间。
优选地，所述前置放大电路120包括NMOS晶体管N3和N4以及PMOS晶体管P1～P4，该前置放大电路还包括电阻R3和R4；差分时钟信号CLK2+输入所述NMOS晶体管N3的栅极，差分时钟信号CLK2-输入所述NMOS晶体管N4的栅极；NMOS晶体管N3的源极连接NMOS晶体管N4的源极形成第三电气结点，所述第三电气结点经一尾电流U1到地；所述NMOS晶体管N3的漏极连接至PMOS晶体管P1的漏极形成第四电气结点，PMOS晶体管P1的栅极与PMOS晶体管P2的栅极连接；NMOS晶体管N4的漏极连接至PMOS晶体管P4的漏极形成第五电气节点，PMOS晶体管P4的栅极与PMOS晶体管P3的栅极连接；PMOS晶体管P2的漏极连接第五电气结点并输出差分信号a+，PMOS晶体管P3的漏极连接第四电气结点并输出差分信号a-；所述电阻R3并联于PMOS晶体管P1的栅极与漏极之间，电阻R4并联于PMOS晶体管的栅极与漏极之间；PMOS管P1～P4的源极接电源VDD。
优选地，所述第一差分转单端放大器121包括PMOS晶体管P5和P6以及NMOS晶体管N5和N6，所述PMOS晶体管P5的栅极接差分信号a+，PMOS晶体管P6的栅极接差分信号a-，PMOS晶体管P5的漏极连接NMOS晶体管N5的漏极，PMOS晶体管P6的漏极连接NMOS晶体管N6的漏极并输出单端时钟信号CLKC，所述PMOS晶体管P5和P6的源极接电源VDD，NMOS晶体管N5和N6的源极接地，NMOS管N5的栅极与NMOS管N6的栅极连接且NMOS管N5的栅极与漏极连接。
优选地，所述第二差分转单端放大器122包括PMOS晶体管P7和P8以及NMOS晶体管N7和N8，所述PMOS晶体管P7的栅极接差分信号a+，PMOS晶体管P8的栅极接差分信号a-，PMOS晶体管P7的漏极连接NMOS晶体管N7的漏极，PMOS晶体管P8的漏极连接NMOS晶体管N8的漏极并输出单端时钟信号CLKD，所述PMOS晶体管P7和P8的源极接电源VDD，NMOS晶体管N7和N8的源极接地，NMOS管N7的栅极与NMOS管N8的栅极连接且NMOS管N7的栅极与漏极连接。
优选地，所述锁存器电路123包括第一反相器与第二反相器，第一反相器的输入端连接第二反相器的输出端，第一反相器的输出端连接第二反相器的输入端；第一反相器的输入端连接第一差分转单端放大器的输出端，第一反相器的输出端连接第二差分转单端放大器的输入端。
优选地，所述第一脉冲宽度调节电路103包括四个串联的反相器和一个与门，单端时钟信号CLKC分别输入到第一个反相器的输入端和与门的一个输入端，最后一个反相器的输出端连接至与门的另一个输入端。
优选地，所述第二脉冲宽度调节电路104包括四个串联的反相器和一个与门，单端时钟信号CLKD分别输入到第一个反相器的输入端和与门的一个输入端，最后一个反相器的输出端连接至与门的另一个输入端。
优选地，所述相位检测电路包括由PMOS晶体管P9和NMOS晶体管N9组成的反相器和由PMOS晶体管P10和NMOS晶体管N10组成的反相器以及NMOS晶体管N11和NMOS晶体管N12，所述PMOS晶体管P9的源极与PMOS晶体管P10的源极分别接电源VDD，PMOS晶体管P9的漏极与NMOS晶体管N9的漏极连接；PMOS晶体管P10的漏极与NMOS晶体管N10的漏极连接；NMOS晶体管N9的源极与NMOS晶体管N10的源极分别接地，PMOS晶体管P9的栅极与NMOS晶体管N9的栅极连接形成第一电气结点，所述第一电气结点连接至PMOS晶体管P10的漏极与NMOS晶体管N10的漏极，PMOS晶体管P10的栅极与NMOS晶体管N10的栅极连接形成第二电气结点，所述第二电气结点连接至PMOS晶体管P9的漏极与PMOS晶体管N9的漏极；所述NMOS晶体管N11的源极与NMOS晶体管N12的源极分别接地；所述NMOS晶体管N11的栅极接时钟信号CLKA，漏极连接至第二电气结点并输出差分时钟信号CLK3-；所述NMOS晶体管N12的栅极接时钟信号CLKB，漏极连接至第一电气结点并输出差分时钟信号CLK3+。
如上所述，本发明的一种具有相位自动调节功能的两相时钟信号产生电路，具有以下有益效果：
本发明提出一种基于自动控制原理的两相时钟信号产生电路，接收单一时钟信号后产生两个具有180度相位关系的时钟信号。当输入时钟占空比、温度、电源电压等外部条件、器件老化等内部条件发生改变引起输出时钟相位关系偏离180度时，本发明能自动把相位调节回180度。本发明可用于分时采样ADC等需要精度时钟相位关系的场合。
附图说明
图1为本发明所述的两相时钟信号产生电路的电路图；
图2为没有引入相位自动调节系统的两相时钟产生电路的电路图；
图3为差分转单端电路102的电路图；
图4为差分转单端电路102工作时序；
图5为脉冲宽度调节电路103和104的电路图；
图6为脉冲宽度调节电路103和104工作时序；
图7为相位检测电路105的电路图；
图8为相位检测电路105工作时序；
图9为积分电路106工作时序；
图10为积分电路106工作时序；
图11为时钟相位调节电路101的电路图；
图12为当电流I+与I-相等时时钟相位调节电路101工作时序；
图13为当电流I+增加，I-减小时时钟相位调节电路101工作时序；
图14为当电流I+减小，I-增加时时钟相位调节电路101工作时序。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
如图1所示，本发明提出一种具有相位自动调节功能的两相时钟信号产生电路，该信号产生电路在接收一差分时钟信号CLKi+/CLKi-后产生两个相位相差180度的具有CMOS电平的时钟信CLKA和CLKB。本发明所述的具有相位自动调节功能的两相时钟信号产生电路为单电源电压VDD供电。差分时钟信号CLKi+/CLKi-具有一共模电平，该电平电平约为电源电压的三分之二；如1.8V电源电压，共模电平为1.2V。差分时钟信号CLKi+/CLKi-的差分摆幅约为600mV。输出的两个时钟信号CLKA和CLKB为具有CMOS电平的单端时钟信号，高电平为电源电压VDD，低电平为地GND。
如图1所示，本实施例提供一种具有相位自动调节功能的两相时钟信号产生电路，包括一时钟相位调节电路101、一差分转单端电路102、两个脉冲宽度调节电路(后文用第一脉冲宽度调节电路103、第二脉冲宽度调节电路104描述)、一相位检测电路105、一积分电路106和一电压转电流电路107。
时钟相位调节电路101，用于调节两个输出时钟信号CLKA与CLKB的相位关系，其包括两个NMOS源极耦合电路108、109。NMOS源极耦合电路为电流模逻辑电路，其产生的差分时钟信号CLK2+/CLK2-摆幅只有电源电压的三分之一左右，不能对ADC采样保持电路中的MOS开关晶体管进行有效的开启和关断。差分转单端电路102把差分时钟信号CLK2+/CLK2-转换成两个具有CMOS电平的单端时钟信号CLKC与CLKD。为了提高采样保持电路的采样频率，通常希望采样保持电路的跟踪相时间越长越好。因此，第一脉冲宽度调节电路103、第二脉冲宽度调节电路104分别调节单端时钟信号CLKC与CLKD的脉冲宽度得到脉冲宽度只有时钟周期四分之一左右的单端时钟信号CLKA与CLKB。
相位检测电路105，用于检测时钟信号CLKA与CLKB上升沿间的相位关系，并把这相位关系转换成差分时钟信号CLK3+/CLK3-的占空比。积分电路106把差分时钟信号CLK3+/CLK3-的占空比转换成差分电压信号V+/V-。电压转电流电路107把差分电压信号V+/V-转换成差分电流信号I+/I-。时钟相位调节电路101根据差分电流信号I+/I-调节输出时钟信号CLKA与CLKB上升沿间的相位关系。
如图1所示，相位检测电路105、积分电路106、电压转电流电路107和时钟相位调节电路101构成了时钟相位自动调节系统。当输入差分时钟信号CLKi+/CLKi-的占空比、环境温度、或者工艺条件等因素发生变化，使得输出时钟CLKA与CLKB的上升沿间相位差偏离180度时，时钟相位自动调节系统将调节输出时钟信号CLKA与CLKB的相位关系，使它们回到180度相差。下面介绍图1中各个部件的工作原理。
假设图1所示电路引入相位自动调节系统。去除相位自动调节系统后图1电路如图2所示。
如图3所示，图1和图2中差分转单端电路102包括三部分：前置放大电路120、差分转单端放大器(第一差分转单端放大器121和第二差分转单端放大器122)和锁存器电路123。前置放大电路120为一增益增强全差分放器，包括：输入差分对NMOS晶体管N3和N4、尾电流U1、负载PMOS晶体管P1和P4以及PMOS晶体管P2和P3。PMOS晶体管P2与P3交叉连接用于提高前置放大电路120的增益。电阻R3和R4分别与PMOS晶体管P1和P2、P3和P4的栅电容构成一低通滤波器，用于消除输出时钟信号自建立过程对偏置点的影响。
如图4所示，输入差分信号CLK2+/CLK2-经过前置放大电路120的作用后，产生差分信号a+/a-。由于前置放大电路120的放大作用，差分信号a+/a-具有更短的上升/下降时间，更大的信号摆幅，这有利于第一差分转单端放大器121和第二差分转单端放大器122进行差分到单端的转换。第一差分转单端放大器121和第二差分转单端放大器122具有相同的结构。PMOS晶体管P5和P6构成第一差分转单端放大器的输入差分对，分别接收差分信号a+和a-；通过NMOS晶体管N5和N6构成的电流镜的作用，把差分信号a+/a-转换成单端时钟信号CLKC。PMOS晶体管P7和P8构成第二差分转单端放大器122的输入差分对，分别接收差分信号a-和a+；通过NMOS晶体管N7和N8构成的电流镜的作用，把差分信号a+/a-转换成单端时钟信号CLKD，如图4所示。时钟信号CLKC和CLKD具有CMOS电平。由两个反相器首尾交叉连接构成的锁存器电路，在时钟信号CLKC与CLKD电平转换时形成一自建立过程，使得时钟信号CLKC和CLKD的上升/下降更快，即更陡上升/下降沿，如图4所示。对于采样保持电路来说，更陡的上升/下降沿意味着更小的采样抖动时间。
图4中，差分信号CLK2+上升/CLK2-下降交叉点(差分信号CLKi-CLKi-过零点)决定了时钟信号CLKC的上升沿发生时刻；差分信号CLKi+下降/CLKi-上升交叉点决定了时钟信号CLKD的上升沿发生时刻；也就是说差分信号CLKi+/CLKi-的占空比决定了时钟信号CLKC与CLKD的上升沿相位关系。
实际上，由于半导体制造工作的随机误差，图3中前置放大电路120、第一差分转单端放大器121和第二差分转单端放大器122存在失调电压，时钟信号CLKC与CLKD的上升沿间相位差还受失调电压的影响。同时，失调电压还受温度、电源电压等因素影响。
如图5所示，第一脉冲宽度调节电路103和第一脉冲宽度调节电路104具有相同的结构，均包括四个串联的反相器和一个与门。单端时钟信号CLKC分别输入到第一个反相器的输入端和与门的一个输入端，最后一个反相器的输出端连接至与门的另一个输入端。单端时钟信号CLKD分别输入到第一个反相器的输入端和与门的一个输入端，最后一个反相器的输出端连接至与门的另一个输入端。
如图6所示，当时钟信号CLKC的下降沿到来时，与门T5的输出CLKA会立刻跟随CLKC从高电平跳变为低电平；当时钟信号CLKC的上升沿到来时，与门T5的输出CLKA不会立刻跟随CLKC从低电平跳变为高电平，而要经历四个反相器的延迟td后才从低电平跳变为高电平。因此，时钟信号CLKA的脉宽变窄了。在具体实施电路中，可以根据需要增减图5中串联的反相器个数来调节脉冲宽度，本发明并不限制反相器的数量。
图2中第一脉冲宽度调节电路103和第二脉冲宽度调节电路104间的失调进一步加剧了输出时钟CLKA与CLKB间的相位误差。因此图2电路很难保证CLKA与CLKB间准确的180度相位关系，并且CLKA与CLKB相位关系很容易受到温度、电源电压等环境因此影响。
图1中相位检测电路105如图7所示，其包含由PMOS晶体管P9和NMOS晶体管N9组成的反相器124；由PMOS晶体管P10和NMOS晶体管N10组成的反相器125；反相器124和125构成一锁存器结构126。相位检测电路105的工作原理如下：
如图8所示，假设开始时CLK3-为高电平，CLK3+为低电平。在时刻t1，CLKA的上升沿到来，图7中NMOS晶体管N11被开启，CLK3-被拉低，从高电平跳变为低电平，CLK3+从低电平跳变为高电平，锁存器状态发生转换。如图8所示，在时刻t2，CLKB的上升沿到来，图7中NMOS晶体管N12被开启，CLK3+被拉低，从高电平跳变为低电平，CLK3-从低电平跳变为高电平，锁存器状态再次发生转换，完成一个时钟周期变化。可见，相位检测电路105能检测时钟信号CLKA和CLKB的上升沿，并把CLKA和CLKB的上升沿间相位关系转换成差分时钟信号CLK3+/CLK3-的占空比。
如图9所示，假设在t1时刻，积分电路106的输出电压V+等于V-。在t1时刻以后，CLK3+通过电阻R1对电容C1充电，V+按一固定斜率下降；CLK3-通过电阻R2对电容C2放电，V-按一固定斜率上升；R1和R2、C1和C2值相等，因此V+下降的斜率和V-上升的斜率相同。在t2时刻后，差分时钟信号CLK3+/CLK3-反生翻转，CLK3+通过电阻R3对电容C1放电，V+按相同的斜率上升；CLK3-通过电阻R4对电容C2充电，V-按相同斜率下降。可见在差分时钟信号CLK3+/CLK3-占空比大于50％的情况下(t2-t1大于t3-t2)，V-上升时间大于其下降时间，V-在时钟周期结束t3时刻的值大于其在时钟周期开始t1时刻值；V+下降时间大于其上升时间，V+在时钟周期结束时刻的值小于其在时钟周期开始时刻值。同理，如图10所示，在差分时钟信号CLK3+/CLK3-占空比小于50％的情况下(t2-t1小于t3-t2)，V-上升时间小于其下降时间，V-在时钟周期结束时刻的值小于其在时钟周期开始时刻值；V+下降时间小于其上升时间，V+在时钟周期结束时刻的值大于其在时钟周期开始时刻值。
如图11所示，时钟相位调节电路101包括基于NMOS管的第一源极耦合电路108、第二源极耦合电路109。可以通过改变源极耦合电路中电阻的大小来改变源极耦合电路的增益。第一源极耦合电路108被设计成增益为1，第二源极耦合电路109设计成具有一定的增益。
当来自电压转电流电路107的电流I+与I-相等时，如图12所示，差分时钟信号CLK1+/CLK1-和CLK2+/CLK2-与CLKi+/CLKi-占空比相等。由于第一源极耦合电路108被设计成增益为1，所以差分时钟信号CLK1+/CLK1-与差分时钟信号CLKi+/CLKi-上升/下降沿一样。第二源极耦合电路109设计成具有一定的增益，CLK2+/CLK2-是升/下降沿更陡。
当电流I+增加，I-减小时，如图13所示，信号CLK-下移，信号CLK+上升，交叉点A左移，交叉点B右移，时钟占空比增加。经过第二源极耦合电路109整形和得到占空比增大的时钟信号CLK2+/CLK2-。
当电流I+减小，I-增加时，如图14所示，信号CLK-上升，信号CLK+下降，交叉点A右移，交叉点B左移，时钟占空比减少。经过第二源极耦合电路109整形和得到占空减小的时钟信号CLK2+/CLK2-。
下面说明整个图1电路的工作原理。假设CLKB上升沿滞后CLKA的上升沿180度以上。那么，相位检测电路105输出的差分时钟信号CLK3+/CLK3-的占空比大于50％。一个时钟周期结束后，积分电路106的输出V+减小，V-增大。电压转电流电路107的输出电流I+减小，I-增大。时钟相位调节电路101的输出时钟信号CLK2+/CLK2-占空比减小，调节CLKB与CLKA的相位差向180度靠近。这个调节过程会一直持续下去，直到CLKB与CLKA上升沿间相位差为180度。
本发明两相时钟信号产生电路接收单一时钟信号后产生两个具有180度相位关系的时钟信号。当输入时钟占空比、温度、电源电压等外部条件、器件老化等内部条件发生改变引起输出时钟相位关系偏离180度时，本发明能自动把相位调节回180度，不影响ADC正常工作。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (9)
1.一种具有相位自动调节功能的两相时钟信号产生电路，其特征在于，在接收一差分时钟信号CLKi+/CLKi-后产生两个相位相差180度的具有CMOS电平的时钟信号CLKA与CLKB，该两相时钟信号产生电路包括：
一时钟相位调节电路(101)，适用于产生差分时钟信号CLK2+与CLK2-；
一差分转单端电路(102)，适用于把差分时钟信号CLK2+与CLK2-转换成两个具有CMOS电平的单端时钟信号CLKC与CLKD；
一第一脉冲宽度调节电路(103)，适用于调节单端时钟信号CLKC的脉冲宽度得到单端时钟信号CLKA；
一第二脉冲宽度调节电路(104)，适用于调节单端时钟信号CLKD的脉冲宽度得到单端时钟信号CLKB；
一相位检测电路(105)，适用于检测单端时钟信号CLKA与CLKB上升沿间的相位关系，并将所述相位关系转换成差分时钟信号CLK3+与CLK3-的占空比；
一积分电路(106)，适用于把差分时钟信号CLK3+与CLK3-的占空比转换成差分电压信号V+/V-；
一电压转电流电路(107)，适用于把差分电压信号V+与V-转换成差分电流信号I+与I-。
2.根据权利要求1所述的一种具有相位自动调节功能的两相时钟信号产生电路，其特征在于，所述差分转单端电路(102)包括：
一前置放大电路(120)，适用于对差分时钟信号CLK2+与CLK2-进行放大，输出差分信号a+和a-；
一第一差分转单端放大器(121)，适用于将差分信号a+和a-转换成单端时钟信号CLKC；
一第二差分转单端放大器(122)，适用于将差分信号a+和a-转换成单端时钟信号CLKD；
一锁存器电路(123)，适用于减少单端时钟信号CLKC与CLKD的采样抖动时间。
3.根据权利要求2所述的一种具有相位自动调节功能的两相时钟信号产生电路，其特征在于，所述前置放大电路(120)包括NMOS晶体管N3和N4以及PMOS晶体管P1～P4，该前置放大电路还包括电阻R3和R4；差分时钟信号CLK2+输入所述NMOS晶体管N3的栅极，差分时钟信号CLK2-输入所述NMOS晶体管N4的栅极；NMOS晶体管N3的源极连接NMOS晶体管N4的源极形成第三电气结点，所述第三电气结点经一尾电流U1到地；所述NMOS晶体管N3的漏极连接至PMOS晶体管P1的漏极形成第四电气结点，PMOS晶体管P1的栅极与PMOS晶体管P2的栅极连接；NMOS晶体管N4的漏极连接至PMOS晶体管P4的漏极形成第五电气节点，PMOS晶体管P4的栅极与PMOS晶体管P3的栅极连接；PMOS晶体管P2的漏极连接第五电气结点并输出差分信号a+，PMOS晶体管P3的漏极连接第四电气结点并输出差分信号a-；所述电阻R3并联于PMOS晶体管P1的栅极与漏极之间，电阻R4并联于PMOS晶体管的栅极与漏极之间；PMOS管P1～P4的源极接电源VDD。
4.根据权利要求3所述的一种具有相位自动调节功能的两相时钟信号产生电路，其特征在于，所述第一差分转单端放大器(121)包括PMOS晶体管P5和P6以及NMOS晶体管N5和N6，所述PMOS晶体管P5的栅极接差分信号a+，PMOS晶体管P6的栅极接差分信号a-，PMOS晶体管P5的漏极连接NMOS晶体管N5的漏极，PMOS晶体管P6的漏极连接NMOS晶体管N6的漏极并输出单端时钟信号CLKC，所述PMOS晶体管P5和P6的源极接电源VDD，NMOS晶体管N5和N6的源极接地，NMOS管N5的栅极与NMOS管N6的栅极连接且NMOS管N5的栅极与漏极连接。
5.根据权利要求3所述的一种具有相位自动调节功能的两相时钟信号产生电路，其特征在于，所述第二差分转单端放大器(122)包括PMOS晶体管P7和P8以及NMOS晶体管N7和N8，所述PMOS晶体管P7的栅极接差分信号a+，PMOS晶体管P8的栅极接差分信号a-，PMOS晶体管P7的漏极连接NMOS晶体管N7的漏极，PMOS晶体管P8的漏极连接NMOS晶体管N8的漏极并输出单端时钟信号CLKD，所述PMOS晶体管P7和P8的源极接电源VDD，NMOS晶体管N7和N8的源极接地，NMOS管N7的栅极与NMOS管N8的栅极连接且NMOS管N7的栅极与漏极连接。
6.根据权利要求4所述的一种具有相位自动调节功能的两相时钟信号产生电路，其特征在于，所述锁存器电路(123)包括第一反相器与第二反相器，第一反相器的输入端连接第二反相器的输出端，第一反相器的输出端连接第二反相器的输入端；第一反相器的输入端连接第一差分转单端放大器的输出端，第一反相器的输出端连接第二差分转单端放大器的输入端。
7.根据权利要求1所述的一种具有相位自动调节功能的两相时钟信号产生电路，其特征在于，所述第一脉冲宽度调节电路(103)包括四个串联的反相器和一个与门，单端时钟信号CLKC分别输入到第一个反相器的输入端和与门的一个输入端，最后一个反相器的输出端连接至与门的另一个输入端。
8.根据权利要求1所述的一种具有相位自动调节功能的两相时钟信号产生电路，其特征在于，所述第二脉冲宽度调节电路(104)包括四个串联的反相器和一个与门，单端时钟信号CLKD分别输入到第一个反相器的输入端和与门的一个输入端，最后一个反相器的输出端连接至与门的另一个输入端。
9.根据权利要求1所述的一种具有相位自动调节功能的两相时钟信号产生电路，其特征在于，所述相位检测电路包括由PMOS晶体管P9和NMOS晶体管N9组成的反相器和由PMOS晶体管P10和NMOS晶体管N10组成的反相器以及NMOS晶体管N11和NMOS晶体管N12，所述PMOS晶体管P9的源极与PMOS晶体管P10的源极分别接电源VDD，PMOS晶体管P9的漏极与NMOS晶体管N9的漏极连接；PMOS晶体管P10的漏极与NMOS晶体管N10的漏极连接；NMOS晶体管N9的源极与NMOS晶体管N10的源极分别接地，PMOS晶体管P9的栅极与NMOS晶体管N9的栅极连接形成第一电气结点，所述第一电气结点连接至PMOS晶体管P10的漏极与NMOS晶体管N10的漏极，PMOS晶体管P10的栅极与NMOS晶体管N10的栅极连接形成第二电气结点，所述第二电气结点连接至PMOS晶体管P9的漏极与PMOS晶体管N9的漏极；所述NMOS晶体管N11的源极与NMOS晶体管N12的源极分别接地；所述NMOS晶体管N11的栅极接时钟信号CLKA，漏极连接至第二电气结点并输出差分时钟信号CLK3-；所述NMOS晶体管N12的栅极接时钟信号CLKB，漏极连接至第一电气结点并输出差分时钟信号CLK3+。
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