CN102946248A - 多相位时钟信号产生器及产生方法、信号相位调整回路 - Google Patents

多相位时钟信号产生器及产生方法、信号相位调整回路 Download PDF

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CN102946248A CN2012100478599A CN201210047859A CN102946248A CN 102946248 A CN102946248 A CN 102946248A CN 2012100478599 A CN2012100478599 A CN 2012100478599A CN 201210047859 A CN201210047859 A CN 201210047859A CN 102946248 A CN102946248 A CN 102946248A
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Abstract

本发明公开了一种多相位时钟信号产生器，包含：一环形相位偏移回路，包含多个可控式延迟单元，用以根据一输入时钟信号产生具有不同相位的输出时钟信号，其中可控式延迟单元的延迟量由一偏压电压所决定；一相位歪曲检测电路，用以计算输出时钟信号的相位差异来产生一相位歪曲检测信号；以及一偏压电路，用以根据该相位歪曲检测电路来提供该偏压电压。前述环形相位偏移回路可独立操作于多相位时钟信号产生器且不接收偏压电压，用以使一输入时钟信号相位偏移来产生具有不同相位的输出时钟信号。输出时钟信号分别在不同的相位偏移单元之间输出。

Description

多相位时钟信号产生器及产生方法、信号相位调整回路
技术领域
本发明有关于多相位时钟信号产生器、使用多相位时钟信号产生器的信号相位调整回路以及多相位信号产生方法，特别有关于包含环状相位偏移回路的多相位时钟信号产生器、使用多相位时钟信号产生器的信号相位调整回路以及多相位信号产生方法。
背景技术
电子装置(例如双倍速率存储器、DDR RAM)常常需要各种相位的时钟信号来执行不同的功能，此时通常会利用一多相位时钟信号产生器来产生所需要的多相位时钟信号。
然而，相关技术中的多相位时钟信号产生器或是多相位时钟信号产生方法通常需要较大的电路面积或是复杂的设计。举例来说，使用正交(quadrature)的振荡器的正交PLL(Phase Locked Loop，相位锁相回路)可用以产生多相位时钟信号。然而，正交振荡器的频率由电压所控制而且对供应电压的噪声非常敏感。此外，正交振荡器的频率并非由外部时钟频率来控制。而且，这种结构需要较大的电路面积以及高电能消耗。
除此之外，亦可控制使用了延迟链电路的模拟多相位产生器来产生多相位时钟信号，此延迟链电路通常由一电荷泵(charge pump)所控制。然而，这种结构亦需要较大的电路面积以及高电能消耗。此外，模拟电路的工艺亦较难达到弹性、高良率以及高灵敏度的需求。
此外，多相位时钟信号可能存在着相位歪曲(phase skew)的问题，相位歪曲可能会造成精确度的问题。举例来说，某些相关技术会使用多个延迟锁相回路来修正相位歪曲的问题。然而，这种结构亦需要较大的电路面积、高电能消耗以及相当复杂的控制逻辑，而且锁定时间也太久，无法使用在高速的电路中。
发明内容
本发明的一目的为提供具有小电路面积以及非常低电能消耗的多相位时钟信号产生器。
本发明的一实施例揭露了一种多相位时钟信号产生器，包含：一环形相位偏移回路，具有多个输出端以及相位偏移单元，用以使一输入时钟信号产生相位偏移以产生具有不同相位的输出时钟信号，其中所述输出时钟信号分别在相位偏移单元间的不同输出端输出。
本发明的又一实施例揭露了一种信号相位调整回路，包含：一多相位产生器，具有：一环形相位偏移回路，具有多个输出端以及相位偏移单元，用以使被延迟的输入时钟信号产生相位偏移以产生具有不同相位的输出时钟信号，其中所述输出时钟信号分别在相位偏移单元间的不同输出端输出；以及一相位调整电路，用以接收所述输出时钟信号其中之一以及一输入信号，并根据所述输出时钟信号其中之一的相位调整该输入信号的一相位。
本发明的又一实施例揭露了一种多相位时钟信号产生方法，包含：(a)提供多个相位偏移单元以形成一环形相位偏移回路；(b)使用所述相位偏移单元使一输入时钟信号产生相位偏移以产生具有不同相位的输出时钟信号；以及(c)选择至少一部份在相位偏移单元间的输出端来分别输出被选择的所述输出时钟信号。
本发明的又一实施例揭露了一种多相位时钟信号产生器，包含：一环形相位偏移回路，包含多个可控式延迟单元，用以根据一输入时钟信号通过该可控式延迟单元以产生具有不同相位的输出时钟信号，其中所述可控式延迟单元的延迟数量由一偏压电压所决定；一相位歪曲检测电路，用以计算所述输出时钟信号的相位差异以产生一相位歪曲检测信号；以及一偏压电路，用以根据该相位歪曲检测信号提供该偏压电压。
本发明的又一实施例揭露了一种多相位时钟信号产生方法，包含：根据一输入时钟信号，通过至少一可控式延迟单元产生具有不同相位的输出时钟信号，其中所述可控式延迟单元的延迟量由一偏压电压所决定；计算所述输出时钟信号的相位差异以产生一相位歪曲检测信号；以及根据该相位歪曲检测信号提供该偏压电压。
本发明的又一实施例揭露了一种多相位时钟信号产生器，包含：一环形相位偏移回路，包含多个可控式延迟单元，用以根据一输入时钟信号，通过所述可控式延迟单元产生具有不同相位的输出时钟信号，其中所述可控式延迟单元的延迟量由一偏压电压所决定；一相位歪曲检测电路，用以计算所述输出时钟信号的相位差异以产生一相位歪曲检测信号；以及一偏压电路，用以根据该相位歪曲检测信号提供该偏压电压，其中该偏压电路在一低电能保持模式下提供稳定的偏压电压，该低电能保持模式在进入电能模式时保持先前的偏压信息。
根据前述实施例，可使用少数元件便产生精确的多相位时钟信号，电路面积和电能消耗可因此而降低。而且，多相位时钟信号的精确度可经由自由的选择整数N来调整。此外，多相位时钟信号的频率仅由外部时钟信号决定且不会被供应电压的噪声影响。此外，通过使用本发明的相位歪曲计算机制，相位歪曲的差异可被线性检测以调整输出相位歪曲。
通过使用反馈偏压电压，可得到广范围频率下的高相位歪曲精确度。而且，本发明亦提供了低电能保持模式下的主动驱动偏压产生内容，其可维持在进入低电能模式前的先前偏压信息。
附图说明
图1绘示了根据本发明的一实施例的多相位时钟信号产生器。
图2至图5绘示了根据本发明的实施例的，图1所示的方块图的详细结构。
图6绘示了多相位时钟信号产生器使用在一延迟锁相回路的情形。
图7绘示了根据本发明的实施例的多相位时钟产生方法的流程图。
图8绘示了根据本发明的一实施例的具有相位歪曲反馈机制的多相位时钟信号产生器。
图9绘示了根据本发明的一实施例，图8所示的相位歪曲检测电路的详细结构。
图10绘示了根据本发明的一实施例，图8所示的环形相位偏移回路的详细结构。
图11绘示了可控式延迟单元其中一示范性电路结构。
图12绘示了相位歪曲问题的示意图。
图13绘示了低电能保持模式的示意图。
图14绘示了可提供待机拉升/拉低电流的偏压电路的电路图。
图15绘示了根据本发明的另一实施例的多相位时钟信号产生步骤的流程图。
其中，附图标记说明如下：
100环形相位偏移回路
200300400500多相位时钟信号产生器
201301401501环形相位偏移回路
203、205、207以及209303、305、307、309、311、313、315、317、503、505、507、509、511、513相位偏移单元
204、206、208以及210304、306、308、310、404、406、408、410、504、506、506、508、510、512、514输出端
211、213、413、415、515、517负载匹配元件
215、217、323、417、419、523、525时钟驱动器
219、221、223、225、325、327、329、331、421、423、425、427、526、527、529、531、533输出驱动器
319、320、321、403、405、407、409、411、519、521闭锁元件
600DLL
602相位调整电路
601可控式延迟线
603相位检测器
605延迟控制电路
800多相位时钟信号产生器
801环状相位偏移回路
803偏压电路
805相位歪曲检测电路
903、905、907、909检测电路
902、904、906、908、1102、1104、1403、1405、1409、1411、1413、1417 P型金属氧化物半导体
910、912、914、916、1108、1110、1419、1421N型金属氧化物半导体
918、920开关元件
1002-1016可控式延迟单元
1106P/N金属氧化物半导体
1401偏压电路
1415、1423电流源
具体实施方式
在说明书及之前的权利要求当中使用了某些词汇来指称特定的元件。本领域的技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个元件。本说明书及之前的权利要求并不以名称的差异来作为区分元件的方式，而是以元件在功能上的差异来作为区分的准则。在通篇说明书及之前的权利要求当中所提及的「包含」为一开放式的用语，故应解释成「包含但不限定于」。以外，「耦接」一词在此包含任何直接及间接的电连接手段。因此，若文中描述一第一装置耦接于一第二装置，则代表该第一装置可直接电连接于该第二装置，或通过其他装置或连接手段间接地电连接至该第二装置。
图1绘示了根据本发明的一实施例的多相位时钟信号产生器100。如图1所示，多相位时钟信号产生器100包含一环形相位偏移回路101。环形相位偏移回路101包含了多个输出端以及相位偏移单元，用以使输入时钟信号CLKi、CLKiF产生相位偏移以产生具有不同相位的输出时钟信号CLK1、CLK2、CLK3以及CLK4。于此实施例中，输入时钟信号CLKi、CLKiF为一差动信号，但在其他实施例中，可为一单端信号。输出时钟信号CLK1、CLK2、CLK3以及CLK4分别在不同的输出端输出。而且，在此实施例中，输出时钟信号的数目以及输出端的数目均为4。输出时钟信号CLK1、CLK2、CLK3以及CLK4根据外部时钟信号来产生(也就是输入时钟信号CLKi、CLKiF)。若无外部时钟信号输入其中，环形相位偏移回路101会保持闲置的状态。
图2至图5绘示了根据本发明的实施例的，图1所示的方块图的详细结构。图2至图5所示的实施例的共同特征为：环形相位偏移回路具有形成环状的多个相位偏移单元，且在这些相位偏移单元之间具有多个输出端来输出具有不同相位的输出时钟信号。
在图2A所示的实施例中，环形相位偏移回路201具有形成环状结构的四个相位偏移单元203、205、207以及209。此外，环形相位偏移回路201具有4个输出端204、206、208以及210，分别位于相位偏移单元203、205、207以及209之间。此外，环形相位偏移回路201具有多个负载匹配元件211和213，耦接于输出端204、206、208、210以及相位偏移单元203、205、207以及209。相位偏移单元203、205、207以及209于此实施例中为用以混合相位的相位混合单元，其可用以对输入时钟信号CLKi、CLKiF进行相位划分或是内插，以产生具有不同相位的时钟信号。请留意，相位偏移单元203、205、207以及209可为环形相位偏移回路201内部的驱动器。负载匹配元件211和213用以提供均衡的负载给环形相位偏移回路201，使得输出端204、206、208以及210可以具有理想的相位偏移。于此实施例中，输出时钟信号可以跟输入时钟信号CLKi具有0°，90°，180°以及270°的相位差异。也就是说，多相位时钟信号产生器200具有N＝4的整数。请留意，随着相位偏移单元的数目或是被选择的输出端数目的不同，N会随着改变。
除了环形相位偏移回路201之外，多相位时钟信号产生器200可包含其他元件如时钟驱动器215、217以及输出驱动器219、221以及223，但并不表示用以限定本发明的范围。时钟驱动器215、217用以驱动输入时钟信号CLKi和CLKiF。输出驱动器219、221以及223用以驱动输出时钟信号，使得输出时钟信号可以匹配后续程序的需求。
图2B绘示了图2A所示的实施例的波形示意图。如图2B所示，相位φ，90°，180°，270°分别跟输入时钟信号CLKi具有0°，90°，180°以及270°的相位差异。不同时钟信号间的相位歪曲可以因为装置延迟或是其他原因而存在，但在图2B中被忽略。
请参阅图3，其为根据本案的另一实施例的电路图。在此实施例中，多相位时钟信号产生器300亦包含一相位偏移回路301、一时钟驱动器323、以及输出驱动器325、327、329以及331。然而，相位偏移回路301的结构和相位偏移回路201的结构略有不同。相位偏移回路301具有八个相位偏移单元303-317，而不像图2的实施例，仅有四个相位偏移单元。此外，相位偏移回路301具有闭锁元件319和321，用以锁定在输出端304、306、308以及310的时钟信号的相位，而且相位偏移回路301可具有或不具有图2中的负载匹配元件。此外，在此例中输入时钟信号可以为一单端输入信号。
虽然相位偏移回路301具有八个相位偏移元件，相位偏移回路301仍具有四个输出端304、306、308以及310。此种结构称为2N结构，其代表输出端的数量为相位偏移单元的一半。这样的结构在产生奇数的时钟时特别有用。
请参阅图4，其为根据本发明的另一实施例的电路图。图4亦包含了一相位偏移回路401、时钟驱动器417、419以及输出驱动器421、423、425以及427。相位偏移回路401包含闭锁元件403、405、407以及409。闭锁元件403、405、407以及409作为相位偏移单元使用，其锁住输入时钟信号的相位以产生相位偏移的时钟信号，来产生具有不同相位的时钟信号。闭锁元件411的种类可以和闭锁元件403、405、407以及409不同。通过将闭锁元件做为相位偏移单元的做法，可以降低输出端之间的不匹配。闭锁元件411用以锁住输出端404、406、408以及410上的时钟信号的相位。此外，相位偏移回路401包含了负载匹配元件413和415，用以提供均衡的负载给环形相位偏移回路401，使得输出端404、406、408以及410可以具有理想的相位偏移。于此实施例中，输出时钟信号可以跟输入时钟信号CLKi具有0°，90°，180°以及270°的相位差异。在此实施例中，输入时钟信号CLKi、CLKiF以及输出信号的波形与图2B所示相同，故在此不再赘述。
请参阅图5，其绘示了根据本发明的另一实施例的电路图。如图5所示，多相位时钟信号产生器500包含了时钟驱动器523和525，以及相位偏移回路501。相位偏移回路501具有六个相位偏移单元503-513。因此，六个输出端502、504、506、508、510以及512分别输出跟输入时钟信号CLKi具有0°，60°，120°，180°240°以及300°的相位差异的输出信号。也就是说，图5中的N为6。此外，相位偏移回路501包含了负载匹配元件515、517以及闭锁元件519、521。所有的时钟相位均由CLKi和CLKiF的相位内插所产生。请留意，图3中所示之内容，亦可施行在图5的实施例中。也就是说，图5中的N＝6，但亦可延伸成N＝2×3或N＝2×6。N＝2×3表示相位偏移单元的数量是6，但输出端的数量是3。此外，N＝2×6表示相位偏移单元的数量是12，但输出端的数量是6。使用更多的相位偏移单元，多相位时钟信号产生器所消耗的电能越多，但电路的精确度越高。相反的，使用更少的相位偏移单元，多相位时钟信号产生器所消耗的电能越少，但电路的精确度越低。
图6绘示了多相位时钟信号产生器使用在一延迟锁相回路(Delay LockedLoop、DLL)的情形。此种DLL可以使用在如DDR RAM(双倍速率随机存取存储器)的存储器，但并非用以限定本发明。如图6所示，DLL 600包含了一可控式延迟线601、一相位检测器603以及一延迟控制电路605。可控式延迟线601根据一控制信号CS延迟了一输入时钟信号IS以产生一被延迟输入时钟信号CLKi、CLKiF(也就是图2、图4以及图5所示的输入时钟信号。
多相位产生器607(其可使用图2A、图3、图4以及图5的电路)，来根据被延迟输入时钟信号CLKi、CLKiF产生多个输出时钟信号CLK1、CLK2以及CLK3。相位检测器603接收所述输出时钟信号其中之一(此例中为CLK1)，并用以检测输出时钟信号CLK1的相位以及输入时钟信号IS，来产生一相位差异信息。此例中输出时钟信号CLK1的相位与被延迟输入信号IS的相位相同。延迟控制电路605根据相位差异信息产生控制信号CS来调整可控式延迟线601的延迟数量。通过此方法，多相位产生器607不仅可产生输出时钟信号CLK1，更可以产生具有其他相位的输出时钟信号。这些具有其他相位的输出时钟信号可用在其他的目之上。举例来说，所有的输出时钟信号CLK1、CLK2以及CLK3…可以形成一时钟总线以及逻辑电路，并将其传输至一数据输出缓冲器609以输出数据。
请留意，多相位产生器607并不限定使用在DLL上。其可被使用在其他的相位调整电路上，例如一PLL (Phase lock Loop，相位锁相回路)。延迟线601、相位检测器603以及延迟控制电路605可视为一相位调整电路602。相位调整电路602接收输入时钟信号IS以及输出时钟信号CLK1、CLK2以及CLK3….其中之一。而且，相位调整电路602根据输出时钟信号(此例中为CLK1)调整输入时钟信号IS的相位。对一DLL来说，相位调整电路602包含延迟线601、相位检测器603以及延迟控制电路605。然而，若多相位产生器607被使用在一PLL，相位调整电路602可包含一相位检测器、一电荷泵以及一低通滤波器。这些变化亦应包含在本发明的范围之内。
根据前述实施例可得到一多相位时钟信号产生方法。图7绘示了根据本发明的一实施例的多相位时钟信号产生方法的流程图。此多相位产生方法包含下列步骤：
步骤701
提供多个相位偏移单元以形成一环形相位偏移回路。
步骤703
使用所述相位偏移单元使一输入时钟信号产生相位偏移以产生具有不同相位的输出时钟信号。
步骤705
选择至少一部份在相位偏移单元间的输出端来分别输出被选择的所述输出时钟信号。
图7中的其他详细步骤可根据前述的实施例推得，故于此不再赘述。
除了前述内容之外，本发明更提供了另一反馈机制，其检测相位歪曲并提供反馈机制来维持广范围操作频率下的高相位歪曲精确度。图8绘示了根据本发明的一实施例的具有相位歪曲反馈机制的多相位时钟信号产生器800。如图8所示，多相位时钟信号产生器800包含了一环状相位偏移回路801、一偏压电路803以及一相位歪曲检测电路805。相位歪曲检测电路805自环状相位偏移回路801接收输出时钟信号CLK1、CLK2以及CLK3….以产生一相位歪曲检测信号ΔDN。相位歪曲检测信号ΔDN被传输至偏压电路803以产生偏压电压Vbias。此处所指的偏压电压Vbias可包含来自N型和P型金属氧化物半导体装置的偏压电压，其被使用在延迟量的调整上。
与图2A、图3-5类似，环状相位偏移回路801具有排列成环状的可控式延迟单元。然而，环状相位偏移回路801的可控式延迟单元可由偏压电压Vbias所控制。通过此方法，环状相位偏移回路801的可控式延迟单元的延迟量可根据输出时钟信号的相位歪曲调整，以产生精确的输出时钟信号。
图9绘示了根据本发明的一实施例，图8所示的相位歪曲检测电路的详细结构。如图9所示，相位歪曲检测电路805包含多个检测电路903、905、907以及909。检测电路903、905、907以及909接收输出时钟信号CLK1、CLK2、CLK3…以计算输出时钟信号CLK1、CLK2、CLK3…之间的相位差异来产生相位差异信号ΔP1，ΔP2，ΔP3以及ΔP4。于此实施例中，检测电路903、905、907以及909分别包含P型金属氧化物半导体902、904、906以及908，以及N型金属氧化物半导体910、912、914以及916。请留意本发明的范围并不限定于图9所示的P型和N型金属氧化物半导体的次序以及连结关系。只要符合相位歪曲检测以及偏压设计的逻辑定义，其连结关系可予以变动。此外，开关元件918以及920可合并成单一元件，或如图9所示的独立元件。
此外，相位歪曲检测电路805可更包含开关元件918以及920(于此例中，N型金属氧化物半导体晶体管)以接收一致能信号EN，来开启/关闭相位歪曲检测电路805。
图10绘示了根据本发明的一实施例的，图8所示的环形相位偏移回路的详细结构。如图10所示，环状相位偏移回路801包含多个排列成环状的可控式延迟单元1002-1016。如前所述，延迟单元的数量以及输出时钟信号输出的位置可被更改。此外，至少一闭锁单元可被提供于延迟单元之间的端点。延迟单元1002-1016接收偏压电压Vbias，(其在这实施例中可被分为Pbias以及Nbias)，使得延迟单元1002-1016的延迟量可被调整。
图11绘示了可控式延迟单元1002-1016其中一示范性电路结构。如图11所示，可控式延迟单元可包含P型金属氧化物半导体1102、1104、一P/N金属氧化物半导体1106以及N型金属氧化物半导体1108、1110。P/N金属氧化物半导体1106用以接收一输入时钟信号IN。P型金属氧化物半导体1102以及N型金属氧化物半导体1108分别接收偏压电压Pbias以及Nbias。输入时钟信号IN的延迟信号-被延迟时钟信号DIN亦通过此机制而产生。延迟量与偏压电压Pbias以及Nbias有关。然而，请留意可控式延迟单元的电路结构并不限定于图11所示的结构，其他可达成相同功能的电路结构亦可被使用在可控式延迟单元上。
图12绘示了相位歪曲问题的示意图。如图12所示，输出时钟信号CLK1、CLK2、CLK3以及CLK4的相位可能因为相当多原因造成飘移。因此，相位差异信号ΔP1，ΔP2，ΔP3以及ΔΔ4理想上应具有相同的相位间隔，其代表输出时钟信号CLK1、CLK2、CLK3以及CLK4具有相同的相位差异，但实际上并非如此。因为图9所示的差动对结构，相位歪曲检测信号ΔDN仅在ΔP1＝ΔP2＝ΔP3＝ΔP4时保持低准位。若输出时钟信号CLK1、CLK2、CLK3以及CLK4被调整成这种状态(称为相位歪曲锁定状态)，其表示相位歪曲为可检测状态下的最小值。在公知技术中，需要较大面积的电路或是复杂的设计以调整输入信号至相位歪曲锁定状态。
图13绘示了低电能保持模式的示意图。在低电能保持模式，相位歪曲的差异被忽略，不管是否在相位歪曲锁定状态下。如图13所示，相位差异信号ΔP1，ΔP2，ΔP3以及ΔΔP4中的区域Y1、Y2、Y3以及Y4代表实际相位差异。在调整过后，区域Y1、Y2、Y3以及Y4将被调整成脉冲X1、X2、X3以及X4。也就是说，相位差异信号ΔP1，ΔP2，ΔP3以及ΔΔP4之间的差异将被调整成相同的值，即使输出时钟信号之间存在着相位差异。通过这样的机制，相位歪曲检测信号ΔDN可保持在一低位准，且相位歪曲的问题可被忽略。脉冲X1、X2、X3以及X4的区域可由拉升/拉低待机电流量所决定。此种情形被称为较低相位歪曲锁定状态。
图14绘示了可提供待机拉升/拉低电流的偏压电路的电路图。此偏压电路被整合在相位歪曲检测电路805。如图14所示，偏压电路1401耦接至P型金属氧化物半导体906以及908的漏极端。在此实施例中，偏压电路1401可以经由Pbias端点通过提供小量且稳定的拉升/拉低电流(I1、I2)来提供稳定的Pbias以及Nbias。通过此方法，可达成较低相位歪曲锁定状态。此外，在此实施例中，偏压电路1401包含P型金属氧化物半导体晶体管1403、1405、1409、1413以及1417、电流源1415、1423以及N型金属氧化物半导体晶体管1419、1421。P型金属氧化物半导体晶体管1403、1407用以接收低电能控制信号PCS以及
Figure BDA0000139167200000111
以决定低电能保持模式是否开始。因此，P型金属氧化物半导体晶体管1403、1405以及1407可被视为一开关电路。请留意，相位歪曲检测电路805中的部份元件在此被省略。
此外，N型金属氧化物半导体晶体管1419、1421以及电流源1415、1423可视为一电流提供电路，用以提供电流I1或是汲取电流I2。然而，其他能够提供相同功能的电路亦可做为偏压电路使用。
通过前述的实施例，可得到如图15所示的多相位产生方法：
图15绘示了根据本发明的另一实施例的多相位时钟信号产生步骤的流程图，其包含了下列步骤：
步骤1501
根据一输入时钟信号，通过至少一可控式延迟单元产生具有不同相位的输出时钟信号，其中所述可控式延迟单元的延迟量由一偏压电压所决定。
步骤1503
计算输出时钟信号的相位差异以产生一相位歪曲检测信号。
步骤1505
根据相位歪曲检测信号提供偏压电压。
其他详细技术特征可由前述实施例推得，故在此不再赘述。
根据前述实施例，可使用少数元件便产生精确的多相位时钟信号，电路面积和电能消耗可因此而降低。而且，多相位时钟信号的精确度可经由自由的选择整数N来调整。此外，多相位时钟信号的频率仅由外部时钟信号决定且不会被供应电压的噪声影响。此外，通过使用本发明的相位歪曲计算机制，相位歪曲的差异可直接被忽视，不论多相位时钟信号有没有进入相位歪曲锁定状态。此外，通过使用回馈偏压电压，可得到广范围操作频率下的高精确度相位歪曲。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (34)

1.一种多相位时钟信号产生器，其特征是，包含：
一环形相位偏移回路，具有多个输出端以及相位偏移单元，用以使一输入时钟信号产生相位偏移以产生具有不同相位的输出时钟信号，其中所述输出时钟信号分别在相位偏移单元间的不同输出端输出。
2.如权利要求1所述的多相位时钟信号产生器，其特征是，所述相位偏移单元为相位混合单元。
3.如权利要求2所述的多相位时钟信号产生器，其特征是，该环形相位偏移回路包含多个负载匹配元件，耦接于所述输出端。
4.如权利要求2所述的多相位时钟信号产生器，其特征是，该环形相位偏移回路包含多个闭锁元件，耦接于所述输出端。
5.如权利要求1所述的多相位时钟信号产生器，其特征是，所述相位偏移单元为第一闭锁元件。
6.如权利要求5所述的多相位时钟信号产生器，其特征是，该环形相位偏移回路包含多个负载匹配元件，耦接于所述输出端。
7.如权利要求5所述的多相位时钟信号产生器，其特征是，该环形相位偏移回路包含至少一第二闭锁单元，耦接于所述输出端之间。
8.如权利要求7所述的多相位时钟信号产生器，其特征是，该第一闭锁单元与该第二闭锁单元不同。
9.如权利要求1所述的多相位时钟信号产生器，其特征是，所述相位偏移单元的数量为所述输出端的数量的两倍。
10.如权利要求1所述的多相位时钟信号产生器，其特征是，该两输出端之间有至少两个相位偏移单元。
11.一种信号相位调整回路，其特征是，包含：
一多相位产生器，包含：
一环形相位偏移回路，具有多个输出端以及相位偏移单元，用以使被延迟的输入时钟信号产生相位偏移以产生具有不同相位的输出时钟信号，其中所述输出时钟信号分别在相位偏移单元间的不同输出端输出；以及
一相位调整电路，用以接收所述输出时钟信号其中之一以及一输入信号，并根据所述输出时钟信号其中之一的相位调整该输入信号的一相位。
12.如权利要求11所述的信号相位调整回路，其特征是，该相位调整电路包含：
一可控延迟线，用以根据一控制信号来延迟该输入时钟信号以调整该输入信号的相位以产生该被延迟输入信号；
一相位检测器，用以接收所述输出时钟信号其中之一，并用以检测所述输出时钟信号其中之一的相位以及该输入时钟信号，来产生一相位检测结果，该被接收的输出时钟信号的相位与该被延迟输入信号的相位相同；以及
一延迟控制电路，用以根据该相位检测结果来产生该控制信号。
13.一种多相位时钟信号产生方法，其特征是，包含：
(a)提供多个相位偏移单元以形成一环形相位偏移回路；
(b)使用所述相位偏移单元使一输入时钟信号产生相位偏移以产生具有不同相位的输出时钟信号；以及
(c)选择至少一部份在相位偏移单元间的输出端来分别输出被选择的所述输出时钟信号。
14.如权利要求13所述的多相位时钟信号产生方法，其特征是，该步骤(b)使用相位混合单元做为相位偏移单元。
15.如权利要求14所述的多相位时钟信号产生方法，其特征是，更包含：提供耦接于所述输出端的多个负载匹配元件。
16.如权利要求14所述的多相位时钟信号产生方法，其特征是，更包含：提供耦接于所述输出端的多个闭锁元件。
17.如权利要求13所述的多相位时钟信号产生方法，其特征是，该步骤(b)使用第一闭锁元件做为相位偏移单元。
18.如权利要求17所述的多相位时钟信号产生方法，其特征是，更包含：提供耦接于所述输出端的负载匹配元件。
19.如权利要求17所述的多相位时钟信号产生方法，其特征是，更包含：提供耦接于所述输出端的第二闭锁单元。
20.如权利要求19所述的多相位时钟信号产生方法，其特征是，该第一闭锁单元与该第二闭锁单元不同。
21.如权利要求13所述的多相位时钟信号产生方法，其特征是，所述相位偏移单元的数量为所述输出端的数量的两倍。
22.如权利要求13所述的多相位时钟信号产生方法，其特征是，更包含：于该两输出端之间，提供至少二相位偏移单元。
23.一种多相位时钟信号产生器，其特征是，包含：
一环形相位偏移回路，包含多个可控式延迟单元，用以根据一输入时钟信号通过该可控式延迟单元以产生具有不同相位的输出时钟信号，其中所述可控式延迟单元的延迟数量由一偏压电压所决定；
一相位歪曲检测电路，用以计算所述输出时钟信号的相位差异以产生一相位歪曲检测信号；以及
一偏压电路，用以根据该相位歪曲检测信号提供该偏压电压。
24.如权利要求23所述的多相位时钟信号产生器，其特征是，该可控式延迟单元延迟一时钟信号以产生一被延迟时钟信号并包含：
一P/N型金属氧化物半导体晶体管对，用以接收一时钟信号；
一第一P型金属氧化物半导体晶体管，用以在其一栅极接收该偏压电压；
一第二P型金属氧化物半导体晶体管，具有连接至该第一P型金属氧化物半导体晶体管的一漏极的一漏极；
一第一N型金属氧化物半导体晶体管，用以在其栅极接收该偏压电压；以及
一第二N型金属氧化物半导体晶体管，具有连接至该第一P型金属氧化物半导体晶体管的一源极的一源极，其中该被延迟时钟信号在该第二P型金属氧化物半导体晶体管的该栅极以及该第二N型金属氧化物半导体晶体管的该栅极产生。
25.如权利要求23所述的多相位时钟信号产生器，其特征是，该相位歪曲检测电路包含多个检测电路，用以接收一或多个不同的输出时钟信号以比较被接收的至少一该输出时钟信号的相位差异。
26.如权利要求25所述的多相位时钟信号产生器，其特征是，该检测电路包含一P型金属氧化物半导体晶体管以及一N型金属氧化物半导体晶体管，其中该P型金属氧化物半导体晶体管的一漏极耦接至该N型金属氧化物半导体晶体管的一漏极，其中该输出时钟信号在该P型金属氧化物半导体晶体管的一栅极以及另一检测电路的该N型金属氧化物半导体晶体管的一栅极被接收。
27.如权利要求23所述的多相位时钟信号产生器，其特征是，该偏压电路在一低电能保持模式下提供稳定的偏压电压，该低电能保持模式在进入电能模式时保持先前的偏压信息。
28.如权利要求27所述的多相位时钟信号产生器，其特征是，该偏压电路整合于该相位歪曲检测电路中，且该偏压电压包含一第一偏压电压以及一第二偏压电压，其中该偏压电路通过提供待机拉升/拉低电流来维持住稳定的该第一偏压电压以及稳定的该第二偏压电压，其中该待机拉升/拉低电流通过该第一偏压电压所输出的一端点来被提供。
29.如权利要求28所述的多相位时钟信号产生器，其特征是，该偏压电路包含：
一开关电路，用以接收一低电能控制信号；以及
一电流提供电路，由该开关电路控制以提供该待机拉升/拉低电流。
30.如权利要求29所述的多相位时钟信号产生器，其特征是，该可控式延迟单元延迟一时钟信号以产生一被延迟时钟信号并包含：
一P/N型金属氧化物半导体晶体管对，用以接收一时钟信号；
一第一P型金属氧化物半导体晶体管，用以在其一栅极接收该偏压电压；
一第二P型金属氧化物半导体晶体管，具有连接至该第一P型金属氧化物半导体晶体管的一漏极的一漏极；
一第一N型金属氧化物半导体晶体管，用以在其栅极接收该偏压电压；以及
一第二N型金属氧化物半导体晶体管，具有连接至该第一P型金属氧化物半导体晶体管的一源极的一源极，其中该被延迟时钟信号在该第二P型金属氧化物半导体晶体管的该栅极以及该第二N型金属氧化物半导体晶体管的该栅极产生；
其中该开关电路包含：
一第三P型金属氧化物半导体晶体管，具有一源极来接收该低电能控制信号；
一第四P型金属氧化物半导体晶体管，具有一源极，耦接至该第三P型金属氧化物半导体晶体管的一漏极；
一第五P型金属氧化物半导体晶体管，具有一源极，耦接至该第三P型金属氧化物半导体晶体管的该漏极；
其中该第四以及该第五P型金属氧化物半导体的栅极接收该低电能控制信号的反相信号，其中该第四以及该第五P型金属氧化物半导体的该漏极分别耦接至该第二以及该第三P型金属氧化物半导体的该源极。
31.一种多相位时钟信号产生方法，其特征是，包含：
根据一输入时钟信号，通过至少一可控式延迟单元产生具有不同相位的输出时钟信号，其中所述可控式延迟单元的延迟量由一偏压电压所决定；
计算所述输出时钟信号的相位差异以产生一相位歪曲检测信号；以及
根据该相位歪曲检测信号提供该偏压电压。
32.如权利要求31所述的多相位时钟信号产生方法，其特征是，该偏压电压具有一第一偏压电压以及一第二偏压电压，而该多相位时钟信号产生方法更包含：
通过提供待机拉升/拉低电流来维持住稳定的该第一偏压电压以及稳定的该第二偏压电压，其中该待机拉升/拉低电流通过该第一偏压电压所输出的一端点来被提供。
33.一种多相位时钟信号产生器，包含：
一环形相位偏移回路，包含多个可控式延迟单元，用以根据一输入时钟信号，通过所述可控式延迟单元产生具有不同相位的输出时钟信号，其中所述可控式延迟单元的延迟量由一偏压电压所决定；
一相位歪曲检测电路，用以计算所述输出时钟信号的相位差异以产生一相位歪曲检测信号；以及
一偏压电路，用以根据该相位歪曲检测信号提供该偏压电压，其中该偏压电路在一低电能保持模式下提供稳定的偏压电压，该低电能保持模式在进入电能模式时保持先前的偏压信息。
34.一种偏压电路，其特征是，用以在一低电能保持模式下提供稳定的偏压电压，该低电能保持模式在进入电能模式时保持先前的偏压信息。
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