TWI433475B - 相位調整裝置以及其相關之時脈產生器、以及調整相位的方法 - Google Patents
相位調整裝置以及其相關之時脈產生器、以及調整相位的方法 Download PDFInfo
- Publication number
- TWI433475B TWI433475B TW100129248A TW100129248A TWI433475B TW I433475 B TWI433475 B TW I433475B TW 100129248 A TW100129248 A TW 100129248A TW 100129248 A TW100129248 A TW 100129248A TW I433475 B TWI433475 B TW I433475B
- Authority
- TW
- Taiwan
- Prior art keywords
- voltage
- phase
- clock signal
- signals
- core
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
Description
本發明係關於一種相位調整裝置、時脈產生器與調整時脈相位的方法。
當代的電視或是通訊產品,都是需要從載波(carrier)中擷取其中所傳輸的信號。因此,接收端就需要產生一個非常精確的本地震盪信號或是時脈信號,來對載波進行解調(demodulation)。不單是時脈信號的頻率必須精確,時脈信號的相位也必須精確。
如同業界所知的,鎖相迴路(phase lock loop,PLL)可以產生一個頻率跟一參考信號大約相同的原始時脈信號。但是,原始時脈信號中的相位,可能跟實際需要的相位有所差異。要得到相位與頻率都準確的時脈信號,有可能需要對原始時脈信號之相位進行調整。
本發明實施例揭露一種相位調整裝置,用以提供一時脈信號至一核心電路。該核心電路係以一核心電壓供電。該相位調整裝置包含有二時脈接收端、數個數位接收端、以及一合成電路。該二時脈接收端接收二原始時脈信號。該二原始時脈信號具有實質相同之頻率,不相同之相位。該等數位接收端接收數個相位選擇信號。該合成電路由一第一電壓供電,該第一電壓低於該核心電壓,用以依據該等相位控制信號以及該二原始時脈信號,產生該時脈信號。
本發明實施例揭露一種時脈產生器。該時脈產生器,包含有一鎖相迴路以及一相位調整裝置。該鎖相迴路有一電壓控制震盪器以及一迴圈濾波器。該電壓控制震盪器產生頻率相同,但相位不同之二原始時脈信號。該迴圈濾波器產生一控制電壓,用以控制該二原始時脈信號之頻率。該相位調整裝置,由一第一電壓供電,用以依據一比例以及該二原始時脈信號,產生一時脈信號。該時脈信號係提供至一核心電路。該核心電路由一核心電壓供電。該第一電壓小於該核心電壓。
本發明實施例揭露一種調整相位的方法,用以提供一時脈信號至一核心電路,該核心電路係以一核心電壓供電。該方法包含有:依據二原始時脈信號以及一比例,合成一時脈信號,該二原始時脈信號具有實質相同之頻率,不相同之相位。該時脈信號的信號擺幅(signal swing),小於該核心電壓。
第1圖顯示一操作系統,其具有時脈產生器10以及核心電路12。時脈產生器10具有相位調整裝置28。時脈產生器10中更包括有鎖相迴路(PLL)11。鎖相迴路11包括有一接收參考信號ClkREF
之相位偵測器(phase detector)14、一充電泵(charge pump)16、一迴路濾波器(loop filter)18、一電壓緩衝器(voltage buffer)20、一控制電壓控制震盪器(voltage-controlled oscillator,VCO)22、以及一除頻器24。
其中,相位偵測器(phase detector)14比較參考信號ClkREF
以及除頻後時脈ClkDIV
兩者的相位差,以驅動充電泵(charge pump)16。充電泵16所推出或是汲取的電流,經過迴路濾波器(loop filter)18後,形成控制電壓VCTL
。
如第1圖所示的,控制電壓VCTL
經過電壓緩衝器(voltage buffer)20,成為調控電壓VRNG
,或是,控制電壓VCTL
亦可以直接作為控制電壓控制震盪器(voltage-controlled oscillator,簡稱為VCO)22的調控電壓VRNG
,用以控制VCO 22所產生的複數原始時脈信號Clk1
~ClkK
之頻率。原始時脈信號Clk1
~ClkK
具有相同的頻率,只是相位不同。原始時脈信號Clk1
~ClkK
其中之一可被除頻器24除頻,以產生除頻後時脈ClkDIV
迴授給相位偵測器14。
相位調整裝置28接收上述的原始時脈信號Clk1
~ClkK
。另外,相位調整裝置28更接受相位選擇信號P1
~PN
。數位的相位選擇信號P1
~PN
可以控制相位調整裝置28,使其將部分原始時脈訊號合成產生時脈信號Clk0
。時脈信號Clk0
送至核心電路12,做為其時序控制。核心電壓VCORE1
與核心電壓VCORE2
分別供電給核心電路12以及相位調整裝置28。其中,核心電壓VCORE1
可能相等於核心電壓VCORE2
。
以第2A圖所示之相位調整裝置28作為一例。相位調整裝置28更包含兩驅動電路30、32。相位調整裝置28可以用內插法,自兩個原始時脈信號Clkm
、Clkm+1
合成時脈信號Clk0
。相位調整裝置28包含一合成電路,其依據原始時脈信號Clkm
、Clkm+1’
調整其分別所占的比重,來產生時脈信號Clk0
。
詳細來說,相位選擇信號P1
~PN
係用以決定兩驅動電路30與32的驅動力,相位調整裝置28並進而根據驅動電路30與32的驅動力比例,調整原始時脈信號Clkm
、Clkm+1
分別所占的比重,以產生時脈信號Clk0
。
舉例來說,如果驅動電路30與32的驅動力比例,被當下的相位選擇信號P1
~PN
決定為5:5,原始時脈信號Clkm
、Clkm+1
分別所占的比重即為5:5;如此,時脈信號Clk0
的相位就會大約位於原始時脈信號Clkm
、Clkm+1
兩個相位之正中間。
第2B圖顯示第2A圖中的驅動電路30。驅動電路30具有相同的驅動單元(driving cell)D1
~DN
,每一驅動單元有一單位的驅動力。開關SW1
~SWN
受相位選擇信號P1
~PN
控制,每一開關決定一相對應驅動單元是否驅動時脈信號Clk0
。舉例說,如果相位選擇信號P1
~PN
使開關SW1
~SW3
短路,而第2B圖中其他開關開路,則驅動電路30當下的驅動力就是3單位。驅動電路32可以具有與驅動電路30相類似的電路,不再贅述。
以下將以第3A圖以及第3B圖分別顯示,在兩種不同時脈頻率下,第2A圖中之時脈信號Clk0
以及信號Sm
與Sm+1
的彼此關係。信號Sm
表示驅動電路30與32的驅動力比例為10:0時,時脈信號Clk0
的波形,其大致對應到原始時脈信號Clkm
;信號Sm+1
表示驅動電路30與32的驅動力比例為0:10時,時脈信號Clk0
的波形,其大致對應到原始時脈信號Clkm+1
。信號Sm
與Sm+1
的擺幅,由供電電源所決定,大約就會是核心電壓VCORE2
。
從第3A圖中可知,時脈信號Clk0
大約是由50%的Sm
與50%的Sm+1
所合成。儘管時脈信號Clk0
沒有軌對軌(rail to rail),但是時脈信號Clk0
的相位確實是大約在信號Sm
、Sm+1
兩個相位之正中間,也就是大約在原始時脈信號Clkm
與Clkm+1
的正中間。
第3B圖也是顯示時脈信號Clk0
大約是由50%的Sm
與50%的Sm+1
所合成,只是信號Sm
與Sm+1
的頻率相對地比較低。從第3B圖中可以發現,因為信號Sm
與Sm+1
會出現高平頂以及低平谷,所以時脈信號Clk0
有一段時間準位維持在中間地帶的一個定值,這會使得時脈信號Clk0
的相位難以辨別或是使用。因此,相位調整裝置28往往需要針對不同的時脈頻率進行調整,以避免第3B圖之情形發生。
第4圖顯示本發明實施例之另一操作系統,其具有時脈產生器10a
以及核心電路12。第4圖中的時脈產生器10a
與第1圖中的時脈產生器10主要不同之處在於,相位調整裝置28a
是由調控電壓VRNG
所供電,且調控電壓VRNG
比核心電壓VCORE
低至一比例,該比例須具有致使信號Tm
與Tm+1
的變化斜率低至具有特定特性之程度,詳述如後。核心電路12中有放大器66,放大時脈信號Clk0
,產生軌對軌時脈信號Clkadj
,其信號擺幅為核心電壓VCORE
。
以第5圖所示之相位調整裝置28a
作為本發明一實施例。相位調整裝置28a
之運作方式與前述相位調整裝置28極為相似,亦使用內插法,把從兩個時脈接收端所接收到的兩個原始時脈信號Clkm
、Clkm+1
,合成時脈信號Clk0
。其並同樣使用從數位接收端接收的相位選擇信號P1
~PN
決定兩驅動電路30a
與32a
的驅動力之間的一比例。
舉例來說,如果驅動電路30a
與32a
的驅動力比例,被當下的相位選擇信號P1
~PN
決定為5:5,如此,時脈信號Clk0
的相位就會大約位於原始時脈信號Clkm
、Clkm+1
兩個相位之正中間。如果相位選擇信號P1
~PN
決定此比例為7:3,則時脈信號Clk0
的相位就會比較接近原始時脈信號Clkm
。
第6A圖以及第6B圖分別顯示,在兩種不同時脈頻率下,第5圖中之時脈信號Clk0
、以及信號Tm
與Tm+1
的彼此關係。類似第3A圖與第3B圖中的信號Sm
與Sm+1
,信號Tm
表示驅動電路30a
與32a
的驅動力比例為10:0時,時脈信號Clk0
的波形,其大致對應到原始時脈信號Clkm
;信號Tm+1
表示驅動電路30a
與32a
的驅動力比例為0:10時,時脈信號Clk0
的波形,其大致對應到原始時脈信號Clkm+1
。應特別注意的是,因為相位調整裝置28a
由調控電壓VRNG
供電,所以信號Tm
與Tm+1
的擺幅大約等於調控電壓VRNG
。時脈信號Clk0
的擺幅,也因此,不會大於調控電壓VRNG
。
從第6A圖中可知,時脈信號Clk0
大約是由50%的信號Tm
與50%的信號Tm+1
所合成。換言之,時脈信號Clk0
的相位大約在時脈信號Clkm
、Clkm+1
兩個相位之正中間。第6A圖與第3A圖中之時脈信號Clk0
除擺幅大小不同之外,波形上並無明顯差異。然而,比較第6B圖與第3B圖中時脈信號Clk0
之波形,則有明顯的差異。
第6B圖亦顯示時脈信號Clk0
大約是由50%的信號Tm
與50%的信號Tm+1
所合成,只是信號Tm
與Tm+1
的頻率相對地比較低。比較第6B圖與第3B圖,其不同之處在於,第6B圖中的時脈信號Clk0
並不會停留在中間地帶,所以其相位比較容易辨別或是使用。其中一個原因分析如下。
如前所述,相位調整裝置28a
係由調控電壓VRNG
供電。相較於獨立於原始時脈信號Clkm
、Clkm+1
之外的核心電壓VCORE
,調控電壓VRNG
具有隨著原始時脈信號Clkm
、Clkm+1
的頻率降低而降低的特性。據此,降低的調控電壓VRNG
使得驅動電路30a
與32a
的驅動力變小,信號Tm
與Tm+1
的變化斜率就相對的變小(相較於第6A圖),所以信號Tm
與Tm+1
較不易出現如同信號Sm
與Sm+1
的高平頂與低平谷。因此,由信號Tm
與Tm+1
合成的時脈信號Clk0
就不會停留在中間地帶。
在第4圖中,相位調整裝置28a
是直接由調控電壓VRNG
所供電,利用調控電壓VRNG
隨著原始時脈信號Clkm
、Clkm+1
的頻率降低而降低的特性,進而避免時脈信號Clk0
之波形出現準位停留在中間地帶之一定值之情況。但是直接由調控電壓VRNG
供電並非本發明之必要特徵,僅為一實施例。
為求詳細說明本發明之精神,請參考第7圖及第8圖。第7圖顯示另一操作系統,其中,一電壓緩衝器60依據調控電壓VRNG
,產生供電電壓VSPLY
,對相位調整裝置28a
供電。第8圖顯示另一操作系統,其中,一電壓緩衝器62依據迴路濾波器18所輸出的控制電壓VCTL
,產生供電電壓VSPLY
,對相位調整裝置28a
供電。供電電壓VSPLY
,最好是不大於核心電路12的核心電壓VCORE
。
總括來說,控制電壓VCTL
、調控電壓VRNG
、以及供電電壓VSPLY
間為正相關。當控制電壓VCTL
變高、調控電壓VRNG
與供電電壓VSPLY
就隨著變高。換言之,本發明之精神在於,透過與原始時脈信號Clkm
、Clkm+1
的頻率連動之一電壓,或低於供電電壓VCORE
之一電壓,對相位調整裝置28a
供電,進而避免時脈信號Clk0
之波形出現準位停留在中間地帶之一定值之情況。在一實施例中,控制電壓VCTL
:調控電壓VRNG
:供電電壓VSPLY
等於1:1:1。在另一實施例中,控制電壓VCTL
、調控電壓VRNG
、以及供電電壓VSPLY
彼此的電壓值並不相等。
以上所述僅為本發明之較佳實施例,凡依本發明申請專利範圍所做之均等變化與修飾,皆應屬本發明之涵蓋範圍。
10、10a
、10b
、10c
...時脈產生器
11...鎖相迴路
12...核心電路
14...相位偵測器
16...充電泵
18...迴路濾波器
20...電壓緩衝器
22...電壓控制震盪器
24...除頻器
28、28a
...相位調整裝置
30、30a
、32、32a
...驅動電路
60、62...電壓緩衝器
66...放大器
Clk0
、Clkadj
...時脈信號
Clk1
~ClkK
、Clkm
、Clkm+1
...原始時脈信號
ClkDIV
...除頻後時脈
ClkREF
...參考信號
D1
~DN
...驅動單元
P1
~PN
...相位選擇信號
Sm
、Sm+1
、Tm
、Tm+1
...信號
SW1
~SWN
...開關
VCORE
、VCORE1
、VCORE2
...核心電壓
VCTL
...控制電壓
VRNG
...調控電壓
VSPLY
...供電電壓
第1圖顯示一操作系統。
第2A圖示例第1圖中的相位調整裝置。
第2B圖顯示第2A圖中的一驅動電路。
第3A圖以及第3B圖分別顯示,在兩種不同時脈頻率下,第2A圖中之時脈信號Clk0
以及信號Sm
與Sm+1
的彼此關係。
第4圖顯示另一操作系統。
第5圖示例第4圖中的相位調整裝置。
第6A圖以及第6B圖分別顯示,在兩種不同時脈頻率下,第5圖中之時脈信號Clk0
、以及信號Tm
與Tm+1
的彼此關係。
第7圖與第8圖顯示另二操作系統。
10a
...時脈產生器
11...鎖相迴路
12...核心電路
14...相位偵測器
16...充電泵
18...迴路濾波器
20...電壓緩衝器
22...電壓控制震盪器
24...除頻器
28a
...相位調整裝置
66...放大器
Clk0
...時脈信號
Clk1
~ClkK
...原始時脈信號
ClkREF
...參考信號
Pl
~PN
...相位選擇信號
VCORE
...核心電壓
VRNG
...調控電壓
Claims (11)
- 一種相位調整裝置,用以提供一時脈信號至一核心電路,該核心電路係以一核心電壓供電,該相位調整裝置包含有:二時脈接收端,接收二原始時脈信號,該二原始時脈信號具有實質相同之頻率,不相同之相位;複數個數位接收端,接收複數個相位選擇信號;以及一合成電路,用以依據該等相位選擇信號以及該二原始時脈信號,產生該時脈信號,其中,該合成電路係由一第一電壓供電,該第一電壓低於該核心電壓。
- 如申請專利範圍第1項所述之相位調整裝置,其中,該二原始時脈信號之頻率受控於一調控電壓,該第一電壓相關於該調控電壓。
- 如申請專利範圍第2項所述之相位調整裝置,其中,該第一電壓等於該調控電壓。
- 如申請專利範圍第2項所述之相位調整裝置,另包含有:一電壓緩衝器,依據該調控電壓,提供該第一電壓。
- 如申請專利範圍第1項所述之相位調整裝置,耦接於一鎖相迴路,該鎖相迴路係用以提供該第一電壓以及該二原始時脈信號,該鎖相迴路包含有:一迴圈濾波器,用以提供一控制電壓,其中,該第一電壓係依據該控制電壓而產生;一電壓緩衝器,用以接收該控制電壓並產生一調控電壓;以及一電壓控制震盪器,用以接收該調控電壓並產生該二原始時脈信號,其中,該調控電壓控制該二原始時脈信號之頻率。
- 如申請專利範圍第1項所述之相位調整裝置,其中,該合成電路依據該等相位選擇信號,決定一比例,該相位調整裝置根據該比例產生該時脈信號。
- 一種時脈產生器,包含有:一鎖相迴路,包含有:一迴圈濾波器,用以產生一控制電壓;以及一電壓控制震盪器,用以根據該控制電壓產生頻率相同,但相位不同之二原始時脈信號;以及一相位調整裝置,由一第一電壓供電,用以依據一比例以及該二原始時脈信號,產生一時脈信號;其中,該時脈信號係提供至一核心電路,且該核心電路由一核心電壓供電,該第一電壓低於該核心電壓。
- 如申請專利範圍第7項所述之時脈產生器,其中,該第一電壓係相關於該控制電壓,該比例係根據數個相位選擇信號決定。
- 一種調整相位的方法,用以提供一時脈信號至一核心電路,該核心電路係以一核心電壓供電,該方法包含以下步驟:利用電壓控制震盪根據一控制電壓產生二原始時脈信號;依據該二原始時脈信號以及一比例,合成該時脈信號,該二原始時脈信號具有實質相同之頻率及相異相位,其中該時脈信號的一信號擺幅(signal swing)小於該核心電壓;提供一合成電路,依據該二原始時脈信號,以產生該時脈信號;以及以一第一電壓,對該合成電路供電,其中該第一電壓小於該核心電壓。
- 如申請專利範圍第9項所述之調整相位的方法,其中,一控制電壓另控制該二原始時脈信號之頻率,該方法另包含以下步驟:依據該控制電壓,產生該第一電壓;以及依據數個相位選擇信號,決定該比例。
- 如申請專利範圍第9項所述之調整相位的方法,另包含以下步驟:放大該時脈信號以產生一放大後時脈信號,其中該放大後時脈信號之一信號擺幅等於該核心電壓。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW100129248A TWI433475B (zh) | 2011-08-16 | 2011-08-16 | 相位調整裝置以及其相關之時脈產生器、以及調整相位的方法 |
US13/343,056 US8570071B2 (en) | 2011-08-16 | 2012-01-04 | Phase adjustment apparatus and clock generator thereof and method for phase adjustment |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW100129248A TWI433475B (zh) | 2011-08-16 | 2011-08-16 | 相位調整裝置以及其相關之時脈產生器、以及調整相位的方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
TW201310923A TW201310923A (zh) | 2013-03-01 |
TWI433475B true TWI433475B (zh) | 2014-04-01 |
Family
ID=47712227
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW100129248A TWI433475B (zh) | 2011-08-16 | 2011-08-16 | 相位調整裝置以及其相關之時脈產生器、以及調整相位的方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8570071B2 (zh) |
TW (1) | TWI433475B (zh) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9430346B2 (en) | 2013-03-26 | 2016-08-30 | Texas Instruments Incorporated | Processor power measurement |
Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5087829A (en) * | 1988-12-07 | 1992-02-11 | Hitachi, Ltd. | High speed clock distribution system |
JPH1028111A (ja) * | 1996-07-10 | 1998-01-27 | Oki Electric Ind Co Ltd | ビット位相同期方法およびビット位相同期回路 |
US6244668B1 (en) | 1998-10-30 | 2001-06-12 | Specialty Blanks, Inc. | Cold formed light alloy automotive wheel rim |
JP3415574B2 (ja) * | 2000-08-10 | 2003-06-09 | Necエレクトロニクス株式会社 | Pll回路 |
US6754147B2 (en) * | 2002-11-18 | 2004-06-22 | Mediatek Incorporation | Phase locked loop for controlling recordable optical disk drive |
US7463710B2 (en) * | 2003-06-27 | 2008-12-09 | Analog Devices, Inc. | Fractional-N synthesizer and method of programming the output phase |
JP4404351B2 (ja) * | 2004-04-12 | 2010-01-27 | 株式会社リコー | 画素クロック生成回路及び画像形成装置 |
FR2873243A1 (fr) | 2004-07-13 | 2006-01-20 | St Microelectronics Sa | Circuit d'alimentation adaptable |
EP1640880B1 (en) | 2004-07-20 | 2009-06-17 | Alcatel Lucent | A method, a web document description language, a web server, a web document transfer protocol and a computer software product for retrieving a web document |
TWI278735B (en) * | 2005-03-21 | 2007-04-11 | Realtek Semiconductor Corp | Multi-phase clock generator and method thereof |
US7688928B2 (en) * | 2006-09-05 | 2010-03-30 | Lsi Corporation | Duty cycle counting phase calibration scheme of an input/output (I/O) interface |
WO2008032701A1 (en) * | 2006-09-13 | 2008-03-20 | Nec Corporation | Clock adjusting circuit and semiconductor integrated circuit device |
US20100020257A1 (en) | 2008-07-23 | 2010-01-28 | Samsung Electronics Co., Ltd. | Liquid crystal display device and manufacturing method thereof |
JP4924630B2 (ja) * | 2009-02-06 | 2012-04-25 | 富士通株式会社 | クロック生成回路 |
US7932763B2 (en) * | 2009-04-02 | 2011-04-26 | Mediatek Inc. | Signal processing circuit and signal processing method |
US7948260B1 (en) * | 2010-05-27 | 2011-05-24 | Xilinx, Inc. | Method and apparatus for aligning the phases of digital clock signals |
JP2012060606A (ja) * | 2010-09-13 | 2012-03-22 | Toshiba Corp | 半導体集積回路および無線通信装置 |
US8624645B2 (en) * | 2011-08-15 | 2014-01-07 | Nanya Technology Corp. | Multi phase clock signal generator, signal phase adjusting loop utilizing the multi phase clock signal generator, and multi phase clock signal generating method |
-
2011
- 2011-08-16 TW TW100129248A patent/TWI433475B/zh active
-
2012
- 2012-01-04 US US13/343,056 patent/US8570071B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
TW201310923A (zh) | 2013-03-01 |
US20130043909A1 (en) | 2013-02-21 |
US8570071B2 (en) | 2013-10-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9025715B1 (en) | Systems and methods for compensating a phase of a local clock of a storage device | |
JP4158465B2 (ja) | クロック再生装置、および、クロック再生装置を用いた電子機器 | |
JP3564392B2 (ja) | 二重ループの遅延同期ループ | |
US8169265B2 (en) | Phase lock loop circuits | |
US6456128B1 (en) | Oversampling clock recovery circuit | |
JP4667196B2 (ja) | 位相調整回路 | |
US7312666B2 (en) | PLL circuit configured to distribute its loop control signal to CDR circuits | |
KR20040095981A (ko) | 디엘엘 장치 | |
TW201010267A (en) | Voltage-controlled oscillator, PLL circuit, clock generator, and HDMI TX PHY | |
US6992536B2 (en) | Voltage-controlled oscillator | |
JP2003198339A (ja) | 半導体装置 | |
US7446614B2 (en) | Logical level converter and phase locked loop using the same | |
US7183821B1 (en) | Apparatus and method of controlling clock phase alignment with dual loop of hybrid phase and time domain for clock source synchronization | |
US6967536B2 (en) | Phase-locked loop circuit reducing steady state phase error | |
TWI433475B (zh) | 相位調整裝置以及其相關之時脈產生器、以及調整相位的方法 | |
CN101527566A (zh) | 应用于锁相回路的电流装置及其方法 | |
JP2004356701A (ja) | ハーフレートcdr回路 | |
US8588358B2 (en) | Clock and data recovery using LC voltage controlled oscillator and delay locked loop | |
US7639087B2 (en) | Phase-locked loop | |
US20180234098A1 (en) | Phase-locked loop, phase-locking method, and communication unit | |
CN102931978B (zh) | 相位调整装置以及其相关的时钟脉冲产生器以及调整相位的方法 | |
US20080094115A1 (en) | DLL circuit | |
US20070152715A1 (en) | Locked loop circuit for improving locking speed and clock locking method using the same | |
TWI481199B (zh) | 延遲鎖相迴路電路及延遲鎖相方法 | |
KR101207072B1 (ko) | 위상 보간 기능을 갖는 위상고정루프 및 위상고정루프에서 위상 보간을 수행하는 방법 |