TWI491176B - 多相位時脈訊號產生器、使用多相位時脈訊號產生器的訊號相位調整迴路以及多相位訊號產生方法 - Google Patents

多相位時脈訊號產生器、使用多相位時脈訊號產生器的訊號相位調整迴路以及多相位訊號產生方法 Download PDF

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    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
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Description

多相位時脈訊號產生器、使用多相位時脈訊號產生器的訊號相位調整迴路以及多相位訊號產生方法
本發明有關於多相位時脈訊號產生器、使用多相位時脈訊號產生器的訊號相位調整迴路以及多相位訊號產生方法，特別有關於包含環狀相位偏移迴路的多相位時脈訊號產生器、使用多相位時脈訊號產生器的訊號相位調整迴路以及多相位訊號產生方法。
電子裝置(例如雙倍速率記憶體、DDR RAM)常常需要各種相位的時脈訊號來執行不同的功能，此時通常會利用一多相位時脈訊號產生器來產生所需要的多相位時脈訊號。
然而，相關技術中的多相位時脈訊號產生器或是多相位時脈訊號產生方法通常需要較大的電路面積或是複雜的設計。舉例來說，使用正交(quadrature)之振盪器的正交PLL(Phase Locked Loop,相位鎖相迴路)可用以產生多相位時脈訊號。然而，正交振盪器的頻率由電壓所控制而且對供應電壓的雜訊非常敏感。此外，正交振盪器的頻率並非由外部時脈頻率來控制。而且，這種結構需要較大的電路面積以及高電能消耗。
除此之外，亦可控制使用了延遲鍊的類比多相位產生器來產生多相位時脈訊號，此延遲鍊通常由一電荷幫浦(charge pump)所控制。然而，這種結構亦需要較大的電路面積以及高電能消耗。此外，類比電路的製程亦較難達到彈性、高良率以及高靈敏度的需求。
此外，多相位時脈訊號可能存在著相位歪曲(phase skew)的問題，相位歪曲可能會造成精確度的問題。舉例來說，某些相關技術會使用多個延遲鎖相迴路來修正相位歪曲的問題。然而，這種結構亦需要較大的電路面積、高電能消耗以及相當複雜的控制邏輯，而且鎖定時間也太久，無法使用在高速的電路中。
本發明之一目的為提供具有小電路面積以及非常低電能消耗的多相位時脈訊號產生器。
本發明之一實施例揭露了一種多相位時脈訊號產生器，包含：一環形相位偏移迴路，具有多數輸出端以及相位偏移單元，用以使一輸入時脈訊號產生相位偏移以產生具有不同相位的輸出時脈訊號，其中該些輸出時脈訊號分別在相位偏移單元間的不同輸出端輸出。
本發明之又一實施例揭露了一種訊號相位調整迴路，包含：一多相位產生器，具有：一環形相位偏移迴路，具有多數輸出端以及相位偏移單元，用以使被延遲的輸入時脈訊號產生相位偏移以產生具有不同相位的輸出時脈訊號，其中該些輸出時脈訊號分別在相位偏移單元間的不同輸出端輸出；以及一相位調整電路，用以接收該些輸出時脈訊號其中之一以及一輸入訊號，並根據該些輸出時脈訊號其中之一的相位調整該輸入訊號之一相位。
本發明之又一實施例揭露了一種多相位時脈訊號產生方法，包含：(a)提供多數相位偏移單元以形成一環形相位偏移迴路；(b)使用該些相位偏移單元使一輸入時脈訊號產生相位偏移以產生具有不同相位的輸出時脈訊號；以及(c)選擇至少一部份在相位偏移單元間的輸出端來分別輸出被選擇的該些輸出時脈訊號。
本發明之又一實施例揭露了一種多相位時脈訊號產生器，包含：一環形相位偏移迴路，包含多數可控式延遲單元，用以根據一輸入時脈訊號透過該可控式延遲單元以產生具有不同相位的輸出時脈訊號，其中該些可控式延遲單元的延遲數量係由一偏壓電壓所決定；一相位歪曲偵測電路，用以計算該些輸出時脈訊號的相位差異以產生一相位歪曲偵測訊號；以及一偏壓電路，用以根據該相位歪曲偵測訊號提供該偏壓電壓。
本發明之又一實施例揭露了一種多相位時脈訊號產生方法，包含：根據一輸入時脈訊號，透過至少一可控式延遲單元產生具有不同相位的輸出時脈訊號，其中該些可控式延遲單元的延遲量由一偏壓電壓所決定；計算該些輸出時脈訊號的相位差異以產生一相位歪曲偵測訊號；以及根據該相位歪曲偵測訊號提供該偏壓電壓。
本發明之又一實施例揭露了一種多相位時脈訊號產生器，包含：一環形相位偏移迴路，包含多數可控式延遲單元，用以根據一輸入時脈訊號，透過該些可控式延遲單元產生具有不同相位的輸出時脈訊號，其中該些可控式延遲單元的延遲量由一偏壓電壓所決定；一相位歪曲偵測電路，用以計算該些輸出時脈訊號的相位差異以產生一相位歪曲偵測訊號；以及一偏壓電路，用以根據該相位歪曲偵測訊號提供該偏壓電壓，其中該偏壓電路在一低電能保持模式下提供穩定的偏壓電壓，該低電能保持模式在進入電能模式時保持先前的偏壓資訊。
根據前述實施例，可使用少數元件便產生精確的多相位時脈訊號，電路面積和電能消耗可因此而降低。而且，多相位時脈訊號的精確度可經由自由的選擇整數N來調整。此外，多相位時脈訊號的頻率僅由外部時脈訊號決定且不會被供應電壓的雜訊影響。此外，透過使用本發明的相位歪曲計算機制，相位歪曲的差異可被線性偵測以調整輸出相位歪曲。
透過使用迴授偏壓電壓，可得到廣範圍頻率下的高相位歪曲精確度。而且，本發明亦提供了低電能保持模式下的主動驅動偏壓產生內容，其可維持在進入低電能模式前的先前偏壓資訊。
在說明書及後續的申請專利範圍當中使用了某些詞彙來指稱特定的元件。所屬領域中具有通常知識者應可理解，硬體製造商可能會用不同的名詞來稱呼同一個元件。本說明書及後續的申請專利範圍並不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的準則。在通篇說明書及後續的請求項當中所提及的「包含」係為一開放式的用語，故應解釋成「包含但不限定於」。以外，「耦接」一詞在此係包含任何直接及間接的電氣連接手段。因此，若文中描述一第一裝置耦接於一第二裝置，則代表該第一裝置可直接電氣連接於該第二裝置，或透過其他裝置或連接手段間接地電氣連接至該第二裝置。
第1圖繪示了根據本發明之一實施例的多相位時脈訊號產生器 100。如第1圖所示，多相位時脈訊號產生器100包含一環形相位偏移迴路101。環形相位偏移迴路101包含了多數輸出端以及相位偏移單元，用以使輸入時脈訊號CLKi 、CLKiF 產生相位偏移以產生具有不同相位的輸出時脈訊號CLK1 、CLK2 、CLK3 以及CLK4 。於此實施例中，輸入時脈訊號CLKi 、CLKiF 為一差動訊號，但在其他實施例中，可為一單端訊號。輸出時脈訊號CLK1 、CLK2 、CLK3 以及CLK4 分別在不同的輸出端輸出。而且，在此實施例中，輸出時脈訊號的數目以及輸出端的數目均為4。輸出時脈訊號CLK1 、CLK2 、CLK3 以及CLK4 根據外部時脈訊號來產生(也就是輸入時脈訊號CLKi 、CLKiF )。若無外部時脈訊號輸入其中，環形相位偏移迴路101會保持閒置的狀態。
第2圖至第5圖繪示了根據本發明之實施例的，第1圖所示之方塊圖的詳細結構。第2圖至第5圖所示的實施例之共同特徵為：環形相位偏移迴路具有形成環狀的多個相位偏移單元，且在這些相位偏移單元之間具有多個輸出端來輸出具有不同相位的輸出時脈訊號。
在第2A圖所示的實施例中，環形相位偏移迴路201具有形成環狀結構的四個相位偏移單元203、205、207以及209。此外，環形相位偏移迴路201具有4個輸出端204、206、208以及210，分別位於相位偏移單元203、205、207以及209之間。此外，環形相位偏移迴路201具有多個負載匹配元件211和213，耦接於輸出端204、206、208、210以及相位偏移單元203、205、207以及209。請留意，相位偏移單元203、205、207以及209可為環形相位偏移 迴路201內部的驅動器。負載匹配元件211和213用以提供均衡的負載給環形相位偏移迴路201，使得輸出端204、206、208以及210可以具有理想的相位偏移。於此實施例中，輸出時脈訊號可以跟輸入時脈訊號CLKi 具有0°,90°,180°以及270°的相位差異。也就是說，多相位時脈訊號產生器200具有N=4之整數。請留意，隨著相位偏移單元之數目或是被選擇的輸出端數目之不同，N會隨著改變。
除了環形相位偏移迴路201之外，多相位時脈訊號產生器200可包含其他元件如時脈驅動器215、217以及輸出驅動器219、221以及223，但並不表示用以限定本發明之範圍。時脈驅動器215、217用以驅動輸入時脈訊號CLKi 和CLKiF 。輸出驅動器219、221以及223用以驅動輸出時脈訊號，使得輸出時脈訊號可以匹配後續程序的需求。
第2B圖繪示了第2A圖所示之實施例的波形示意圖。如第2B圖所示，相位,90°,180°,270°分別跟輸入時脈訊號CLKi 具有0°,90°,180°以及270°的相位差異。不同時脈訊號間的相位歪曲可以因為裝置延遲或是其他原因而存在，但在第2B圖中被忽略。
請參閱第3圖，其為根據本案之另一實施例的電路圖。在此實施例中，多相位時脈訊號產生器300亦包含一相位偏移迴路301、一時脈驅動器323、以及輸出驅動器325、327、329以及331。然而，相位偏移迴路301之結構和相位偏移迴路201之結構略有不同。相位偏移迴路301具有八個相位偏移單元303-317，而不像第2圖的實施例，僅有四個相位偏移單元。此外，相位偏移迴路301具有閉鎖元件319和321，用以鎖定在輸出端304、306、308以及310的 時脈訊號之相位，而且相位偏移迴路301可具有或不具有第2圖中的負載匹配元件。此外，在此例中輸入時脈訊號可以為一單端輸入訊號。
雖然相位偏移迴路301具有八個相位偏移元件，相位偏移迴路301仍具有四個輸出端304、306、308以及310。此種結構稱為2N結構，其代表輸出端的數量為相位偏移單元的一半。這樣的結構在產生奇數的時脈時特別有用。
請參閱第4圖，其為根據本發明之另一實施例的電路圖。第4圖亦包含了一相位偏移迴路401、時脈驅動器417、419以及輸出驅動器421、423、425以及427。相位偏移迴路401包含閉鎖元件403、405、407以及409。閉鎖元件403、405、407以及409作為相位偏移單元使用，其鎖住輸入時脈訊號的相位以產生相位偏移的時脈訊號，來產生具有不同相位的時脈訊號。閉鎖元件411之種類可以和閉鎖元件403、405、407以及409不同。透過將閉鎖元件做為相位偏移單元的做法，可以降低輸出端之間的不匹配。閉鎖元件411用以鎖住輸出端404、406、408以及410上的時脈訊號之相位。此外，相位偏移迴路401包含了負載匹配元件413和415，用以提供均衡的負載給環形相位偏移迴路401，使得輸出端404、406、408以及410可以具有理想的相位偏移。於此實施例中，輸出時脈訊號可以跟輸入時脈訊號CLKi 具有0°,90°,180°以及270°的相位差異。在此實施例中，輸入時脈訊號CLKi 、CLKiF 以及輸出訊號的波形與第2B圖所示相同，故在此不再贅述。
請參閱第5圖，其繪示了根據本發明之另一實施例的電路圖。如 第5圖所示，多相位時脈訊號產生器500包含了時脈驅動器523和525，以及相位偏移迴路501。相位偏移迴路501具有六個相位偏移單元503-513。因此，六個輸出端502、504、506、508、510以及512分別輸出跟輸入時脈訊號CLKi 具有0°,60°,120°,180°240°以及300°的相位差異之輸出訊號。也就是說，第5圖中的N為6。此外，相位偏移迴路501包含了負載匹配元件515、517以及閉鎖元件519、521。所有的時脈相位均由CLKi 和CLKiF之相位內插所產生。請留意，第3圖中所示的內容，亦可施行在第5圖的實施例中。也就是說，第5圖中的N=6，但亦可延伸成N=2×3或N=2×6。N=2×3表示相位偏移單元的數量是6，但輸出端的數量是3。此外，N=2×6表示相位偏移單元的數量是12，但輸出端的數量是6。使用更多的相位偏移單元，多相位時脈訊號產生器所消耗的電能越多，但電路的精確度越高。相反的，使用更少的相位偏移單元，多相位時脈訊號產生器所消耗的電能越少，但電路的精確度越低。
第6圖繪示了多相位時脈訊號產生器使用在一延遲鎖相迴路(Delay Locked Loop、DLL)的情形。此種DLL可以使用在如DDR RAM(雙倍速率隨機存取記憶體)的記憶體，但並非用以限定本發明。如第6圖所示，DLL 600包含了一可控式延遲線601、一相位偵測器603以及一延遲控制電路605。可控式延遲線601根據一控制訊號CS延遲了一輸入時脈訊號IS以產生一被延遲輸入時脈訊號CLKi 、CLKiF (也就是第2圖、第4圖以及第5圖所示的輸入時脈訊號。
多相位產生器607(其可使用第2A圖、第3圖、第4圖以及第5 圖之電路)，來根據被延遲輸入時脈訊號CLKi 、CLKiF 產生多數輸出時脈訊號CLK1 、CLK2 以及CLK3 。相位偵測器603接收該些輸出時脈訊號其中之一(此例中為CLK1 )，並用以偵測輸出時脈訊號CLK1 的相位以及輸入時脈訊號IS，來產生一相位差異資訊。此例中輸出時脈訊號CLK1 之相位與被延遲輸入訊號IS之相位相同。延遲控制電路605根據相位差異資訊產生控制訊號CS來調整可控式延遲線601的延遲數量。藉由此方法，多相位產生器607不僅可產生輸出時脈訊號CLK1 ，更可以產生具有其他相位的輸出時脈訊號。這些具有其他相位的輸出時脈訊號可用在其他的目的上。舉例來說，所有的輸出時脈訊號CLK1 、CLK2 以及CLK3 ...可以形成一時脈匯流排以及邏輯電路，並將其傳輸至一資料輸出緩衝器609以輸出資料。
請留意，多相位產生器607並不限定使用在DLL上。其可被使用在其他的相位調整電路上，例如一PLL(Phase lock Loop，相位鎖相迴路)。延遲線601、相位偵測器603以及延遲控制電路605可視為一相位調整電路602。相位調整電路602接收輸入時脈訊號IS以及輸出時脈訊號CLK1 、CLK2 以及CLK3 ....其中之一。而且，相位調整電路602根據輸出時脈訊號(此例中為CLK1 )調整輸入時脈訊號IS之相位。對一DLL來說，相位調整電路602包含延遲線601、相位偵測器603以及延遲控制電路605。然而，若多相位產生器607被使用在一PLL，相位調整電路602可包含一相位偵測器、一電荷幫浦以及一低通濾波器。這些變化亦應包含在本發明的範圍之內。
根據前述實施例可得到一多相位時脈訊號產生方法。第7圖繪示 了根據本發明之一實施例的多相位時脈訊號產生方法之流程圖。此多相位產生方法包含下列步驟：
步驟701
提供多數相位偏移單元以形成一環形相位偏移迴路。
步驟703
使用該些相位偏移單元使一輸入時脈訊號產生相位偏移以產生具有不同相位的輸出時脈訊號。
步驟705
選擇至少一部份在相位偏移單元間的輸出端來分別輸出被選擇的該些輸出時脈訊號。
第7圖中的其他詳細步驟可根據前述之實施例推得，故於此不再贅述。
除了前述內容之外，本發明更提供了另一迴授機制，其感測相位歪曲並提供迴授機制來維持廣範圍操作頻率下的高相位歪曲精確度。第8圖繪示了根據本發明之一實施例的具有相位歪曲迴授機制的多相位時脈訊號產生器800。如第8圖所示，多相位時脈訊號產生器800包含了一環狀相位偏移迴路801、一偏壓電路803以及一相位歪曲偵測電路805。相位歪曲偵測電路805自環狀相位偏移迴路801接收輸出時脈訊號CLK1 、CLK2 以及CLK3 ....以產生一相位 歪曲偵測訊號△D N 。相位歪曲偵測訊號△D N 被傳輸至偏壓電路803以產生偏壓電壓Vbias 。此處所指之偏壓電壓Vbias 可包含來自N型和P型金氧半導體裝置的偏壓電壓，其被使用在延遲量的調整上。
與第2A圖、第3-5圖類似，環狀相位偏移迴路801具有排列成環狀的可控式延遲單元。然而，環狀相位偏移迴路801的可控式延遲單元可由偏壓電壓Vbias 所控制。藉由此方法，環狀相位偏移迴路801的可控式延遲單元之延遲量可根據輸出時脈訊號的相位歪曲調整，以產生精確的輸出時脈訊號。
第9圖繪示了根據本發明之一實施例，第8圖所示之相位歪曲偵測電路的詳細結構。如第9圖所示，相位歪曲偵測電路805包含多數偵測電路903、905、907以及909。偵測電路903、905、907以及909接收輸出時脈訊號CLK1 、CLK2 、CLK3 ...以計算輸出時脈訊號CLK1 、CLK2 、CLK3 ...之間的相位差異來產生相位差異訊號△P 1 ,△P 2 ,△P 3 以及△P 4 。於此實施例中，偵測電路903、905、907以及909分別包含P型金氧半導體902、904、906以及908，以及N型金氧半導體910、912、914以及916。請留意本發明的範圍並不限定於第9圖所示之P型和N型金氧半導體之次序以及連結關係。只要符合相位歪曲感測以及偏壓設計之邏輯定義，其連結關係可予以變動。此外，開關元件918以及920可合併成單一元件，或如第9圖所示的獨立元件。
此外，相位歪曲偵測電路805可更包含開關元件918以及920(於此例中，N型金氧半導體電晶體)以接收一致能訊號EN，來開啟/關閉相位歪曲偵測電路805。
第10圖繪示了根據本發明之一實施例的，第8圖所示之環形相位偏移迴路的詳細結構。如第10圖所示，環狀相位偏移迴路801包含多數排列成環狀的可控式延遲單元1002-1016。如前所述，延遲單元的數量以及輸出時脈訊號輸出的位置可被更改。此外，至少一閉鎖單元可被提供於延遲單元之間的端點。延遲單元1002-1016接收偏壓電壓Vbias ，(其在這實施例中可被分為Pbias 以及Nbias )，使得延遲單元1002-1016的延遲量可被調整。
第11圖繪示了可控式延遲單元1002-1016其中一示範性電路結構。如第11圖所示，可控式延遲單元可包含P型金氧半導體1102、1104、一P/N金氧半導體1106以及N型金氧半導體1108、1110。P/N金氧半導體1106用以接收一輸入時脈訊號IN。P型金氧半導體1102以及N型金氧半導體1108分別接收偏壓電壓Pbias 以及Nbias 。輸入時脈訊號IN的延遲訊號-被延遲時脈訊號DIN亦藉由此機制而產生。延遲量與偏壓電壓Pbias 以及Nbias 有關。然而，請留意可控式延遲單元的電路結構並不限定於第11圖所示之結構，其他可達成相同功能的電路結構亦可被使用在可控式延遲單元上。
第12圖繪示了相位歪曲問題的示意圖。如第12圖所示，輸出時脈訊號CLK1 、CLK2 、CLK3 以及CLK4 的相位可能因為相當多原因造成飄移。因此，相位差異訊號△P 1 ,△P 2 ,△P 3 以及△P 4 理想上應具有相同的相位間隔，其代表輸出時脈訊號CLK1 、CLK2 、CLK3 以及CLK4 具有相同的相位差異，但實際上並非如此。因為第9圖所示的差動對結構，相位歪曲偵測訊號△D N 僅在△P 1 =△P 2 =△P 3 =△P 4 時保持低準位。若輸出時脈訊號CLK1 、CLK2 、CLK3 以及CLK4 被調整成這種狀態 (稱為相位歪曲鎖定狀態)，其表示相位歪曲為可偵測狀態下之最小值。在習知技術中，需要較大面積的電路或是複雜的設計以調整輸入訊號至相位歪曲鎖定狀態。
第13圖繪示了低電能保持模式的示意圖。在低電能保持模式，相位歪曲的差異被忽略，不管是否在相位歪曲鎖定狀態下。如第13圖所示，相位差異訊號△P 1 ,△P 2 ,△P 3 以及△P 4 中的區域Y1 、Y2 、Y3 以及Y4 代表實際相位差異。在調整過後，區域Y1 、Y2 、Y3 以及Y4 將被調整成脈衝X1 、X2 、X3 以及X4 。也就是說，相位差異訊號△P 1 ,△P 2 ,△P 3 以及△P 4 之間的差異將被調整成相同的值，即使輸出時脈訊號之間存在著相位差異。藉由這樣的機制，相位歪曲偵測訊號△D N 可保持在一低位準，且相位歪曲的問題可被忽略。脈衝X1 、X2 、X3 以及X4 的區域可由拉升/拉低待機電流量所決定。此種情形被稱為較低相位歪曲鎖定狀態。
第14圖繪示了可提供待機拉升/拉低電流的偏壓電路之電路圖。此偏壓電路被整合在相位歪曲偵測電路805。如第14圖所示，偏壓電路1401耦接至P型金氧半導體906以及908的汲極端。在此實施例中，偏壓電路1401可以經由Pbias 端點透過提供小量且穩定的拉升/拉低電流(I1 、I2 )來提供穩定的Pbias 以及Nbias 。藉由此方法，可達成較低相位歪曲鎖定狀態。此外，在此實施例中，偏壓電路1401包含P型金氧半導體電晶體1403、1405、1409、1413以及1417、電流源1415、1423以及N型金氧半導體電晶體1419、1421。P型金氧半導體電晶體1403、1407用以接收低電能控制訊號PCS 以及，以決定低電能保持模式是否開始。因此，P型金氧半導體電晶 體1403、1405以及1407可被視為一開關電路。請留意，相位歪曲偵測電路805中的部份元件在此被省略。
此外，N型金氧半導體電晶體1419、1421以及電流源1415、1423可視為一電流提供電路，用以提供電流I1 或是汲取電流I2 。然而，其他能夠提供相同功能的電路亦可做為偏壓電路使用。
透過前述之實施例，可得到如第15圖所示之多相位產生方法：
第15圖繪示了根據本發明之另一實施例的多相位時脈訊號產生步驟之流程圖，其包含了下列步驟：
步驟1501
根據一輸入時脈訊號，透過至少一可控式延遲單元產生具有不同相位的輸出時脈訊號，其中該些可控式延遲單元的延遲量由一偏壓電壓所決定。
步驟1503
計算輸出時脈訊號的相位差異以產生一相位歪曲偵測訊號。
步驟1505
根據相位歪曲偵測訊號提供偏壓電壓。
其他詳細技術特徵可由前述實施例推得，故在此不再贅述。
根據前述實施例，可使用少數元件便產生精確的多相位時脈訊號，電路面積和電能消耗可因此而降低。而且，多相位時脈訊號的 精確度可經由自由的選擇整數N來調整。此外，多相位時脈訊號的頻率僅由外部時脈訊號決定且不會被供應電壓的雜訊影響。此外，透過使用本發明的相位歪曲計算機制，相位歪曲的差異可直接被忽視，不論多相位時脈訊號有沒有進入相位歪曲鎖定狀態。此外，藉由使用回饋偏壓電壓，可得到廣範圍操作頻率下的高精確度相位歪曲。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100‧‧‧環形相位偏移迴路
200 300 400 500‧‧‧多相位時脈訊號產生器
201 301 401 501‧‧‧環形相位偏移迴路
203、205、207以及209303、305、307、309、311、313、315、317、503、505、507、509、511、513‧‧‧相位偏移單元
204、206、208以及210304、306、308、310、404、406、408、410、504、506、506、508、510、512、514‧‧‧輸出端
211、213、413、415、515、517‧‧‧負載匹配元件
215、217、323、417、419、523、525‧‧‧時脈驅動器
219、221、223、225、325、327、329、331、421、423、425、427、526、527、529、531、533‧‧‧輸出驅動器
319、320、321、403、405、407、409、411、519、521‧‧‧閉鎖元件
600‧‧‧DLL
602‧‧‧相位調整電路
601‧‧‧可控式延遲線
603‧‧‧相位偵測器
605‧‧‧延遲控制電路
800‧‧‧多相位時脈訊號產生器
801‧‧‧環狀相位偏移迴路
803‧‧‧偏壓電路
805‧‧‧相位歪曲偵測電路
903、905、907、909‧‧‧偵測電路
902、904、906、908、1102、1104、1403、1405、1409、1411、1413、1417‧‧‧P型金氧半導體
910、912、914、916、1108、1110、1419、1421‧‧‧N型金氧半導體
918、920‧‧‧開關元件
1002-1016‧‧‧可控式延遲單元
1106‧‧‧P/N金氧半導體
1401‧‧‧偏壓電路
1415、1423‧‧‧電流源
第1圖繪示了根據本發明之一實施例的多相位時脈訊號產生器。
第2圖至第5圖繪示了根據本發明之實施例的，第1圖所示之方塊圖的詳細結構。
第6圖繪示了多相位時脈訊號產生器使用在一延遲鎖相迴路的情形。
第7圖繪示了根據本發明之實施例的多相位時脈產生方法的流程圖。
第8圖繪示了根據本發明之一實施例的具有相位歪曲迴授機制的多相位時脈訊號產生器。
第9圖繪示了根據本發明之一實施例，第8圖所示之相位歪曲偵測電路的詳細結構。
第10圖繪示了根據本發明之一實施例，第8圖所示之環形相位偏移迴路的詳細結構。
第11圖繪示了可控式延遲單元其中一示範性電路結構。
第12圖繪示了相位歪曲問題的示意圖。
第13圖繪示了低電能保持模式的示意圖。
第14圖繪示了可提供待機拉升/拉低電流的偏壓電路之電路圖。
第15圖繪示了根據本發明之另一實施例的多相位時脈訊號產生步驟之流程圖。
100．．．環形相位偏移迴路

Claims (11)

  1. 一種多相位時脈訊號產生器，包含：一環形相位偏移迴路，包含多數可控式延遲單元，用以根據一輸入時脈訊號透過該可控式延遲單元以產生具有不同相位的輸出時脈訊號，其中該些可控式延遲單元的延遲數量係由一偏壓電壓所決定，該些可控式延遲單元中的每一個的輸出都會傳送到另一個該可控式延遲單元的輸入；一相位歪曲偵測電路，用以計算該些輸出時脈訊號的相位差異以產生一相位歪曲偵測訊號；以及一偏壓電路，用以根據該相位歪曲偵測訊號提供該偏壓電壓。
  2. 如請求項第1項所述之多相位時脈訊號產生器，其中該可控式延遲單元延遲一時脈訊號以產生一被延遲時脈訊號並包含：一P/N型金氧半導體電晶體對，用以接收一時脈訊號；一第一P型金氧半導體電晶體，用以在其一閘極接收該偏壓電壓；一第二P型金氧半導體電晶體，具有連接至該第一P型金氧半導體電晶體之一汲極的一汲極；一第一N型金氧半導體電晶體，用以在其閘極接收該偏壓電壓；以及一第二N型金氧半導體電晶體，具有連接至該第一P型金氧半導體電晶體之一源極的一源極，其中該被延遲時脈訊號係在該第二P型金氧半導體電晶體的該閘極以及該第二N型金氧半導體電晶體的該閘極產生。
  3. 如請求項第1項所述之多相位時脈訊號產生器，其中該相位歪曲偵測電路包含多數偵測電路，用以接收一或多個不同的輸出時脈訊號以比較被接收的至少一該輸出時脈訊號之相位差異。
  4. 如請求項第3項所述之多相位時脈訊號產生器，其中該偵測電路包含一P型金氧半導體電晶體以及一N型金氧半導體電晶體，其中該P型金氧半導體電晶體的一汲極耦接至該N型金氧半導體電晶體的一汲極，其中該輸出時脈訊號在該P型金氧半導體電晶體的一閘極以及另一偵測電路的該N型金氧半導體電晶體之一閘極被接收。
  5. 如請求項第1項所述之多相位時脈訊號產生器，其中該偏壓電路在一低電能保持模式下提供穩定的偏壓電壓，該低電能保持模式在進入電能模式時保持先前的偏壓資訊。
  6. 如請求項第5項所述之多相位時脈訊號產生器，其中該偏壓電路整合於該相位歪曲偵測電路中，且該偏壓電壓包含一第一偏壓電壓以及一第二偏壓電壓，其中該偏壓電路透過提供待機拉升/拉低電流來維持住穩定的該第一偏壓電壓以及穩定的該第二偏壓電壓，其中該待機拉升/拉低電流透過該第一偏壓電壓所輸出的一端點來被提供。
  7. 如請求項第6項所述之多相位時脈訊號產生器，其中該偏壓電路包含：一開關電路，用以接收一低電能控制訊號；以及一電流提供電路，由該開關電路控制以提供該待機拉升/拉低電流。
  8. 如請求項第7項所述之多相位時脈訊號產生器，其中該可控式延遲單元延遲一時脈訊號以產生一被延遲時脈訊號並包含：一P/N型金氧半導體電晶體對，用以接收一時脈訊號；一第一P型金氧半導體電晶體，用以在其一閘極接收該偏壓電壓；一第二P型金氧半導體電晶體，具有連接至該第一P型金氧半導體電晶體之一汲極的一汲極；一第一N型金氧半導體電晶體，用以在其閘極接收該偏壓電壓；以及一第二N型金氧半導體電晶體，具有連接至該第一P型金氧半導體電晶體之一源極的一源極，其中該被延遲時脈訊號係在該第二P型金氧半導體電晶體的該閘極以及該第二N型金氧半導體電晶體的該閘極產生；其中該開關電路包含：一第三P型金氧半導體電晶體，具有一源極來接收該低電能控制訊號；一第四P型金氧半導體電晶體，具有一源極，耦接至該第三P型金氧半導體電晶體的一汲極；一第五P型金氧半導體電晶體，具有一源極，耦接至該第三P型金 氧半導體電晶體的該汲極；其中該第四以及該第五P型金氧半導體的閘極接收該低電能控制訊號的反相訊號，其中該第四以及該第五P型金氧半導體的該汲極分別耦接至該第二以及該第三P型金氧半導體的該源極。
  9. 一種多相位時脈訊號產生方法，包含：根據一輸入時脈訊號，透過一環形相位偏移迴路中至少一可控式延遲單元產生具有不同相位的輸出時脈訊號，其中該些可控式延遲單元的延遲量由一偏壓電壓所決定，該些可控式延遲單元中的每一個的輸出都會傳送到另一個該可控式延遲單元的輸入；計算該些輸出時脈訊號的相位差異以產生一相位歪曲偵測訊號；以及根據該相位歪曲偵測訊號提供該偏壓電壓。
  10. 如請求項第9項所述之多相位時脈訊號產生方法，其中該偏壓電壓具有一第一偏壓電壓以及一第二偏壓電壓，而該多相位時脈訊號產生方法更包含：透過提供待機拉升/拉低電流來維持住穩定的該第一偏壓電壓以及穩定的該第二偏壓電壓，其中該待機拉升/拉低電流透過該第一偏壓電壓所輸出的一端點來被提供。
  11. 一種多相位時脈訊號產生器，包含：一環形相位偏移迴路，包含多數可控式延遲單元，用以根據一輸入 時脈訊號，透過該些可控式延遲單元產生具有不同相位的輸出時脈訊號，其中該些可控式延遲單元的延遲量由一偏壓電壓所決定；一相位歪曲偵測電路，用以計算該些輸出時脈訊號的相位差異以產生一相位歪曲偵測訊號；以及一偏壓電路，用以根據該相位歪曲偵測訊號提供該偏壓電壓，其中該偏壓電路在一低電能保持模式下提供穩定的偏壓電壓，該低電能保持模式在進入電能模式時保持先前的偏壓資訊。
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