CN106712495A - 一种电荷泵电路 - Google Patents
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Abstract
本发明实施例提供一种电荷泵电路，包括：电荷泵主体电路的第一输入端接收第一时钟信号，第二输入端接收第二时钟信号，第三输入端与反馈电路的输出端相连，电荷泵主体电路根据第一时钟信号、第二时钟信号和反馈电路输出的反馈信号输出驱动电压；第二时钟信号和第一时钟信号互为差分时钟信号；采样电路与电荷泵主体电路的输出端相连，根据驱动电压生成采样电压；反馈电路的输入端与采样电路的输出端相连，根据采样电压和预设参考电压调整反馈信号，当采样电压小于预设参考电压时，反馈电路增大反馈信号，当采样电压大于预设参考电压时，反馈电路减小反馈信号。与传统电荷泵电路相比，本发明实施例的电荷泵电路能大幅提升输出电流，并减小输出纹波。
Description
技术领域
本发明涉及集成电路技术领域，特别是涉及一种电荷泵电路。
背景技术
传统4V电荷泵电路的设计架构如图1所示。其中，Vref’为电荷泵电路的输入电压，VCC’为电荷泵电路的电源电压，V4V’为电荷泵电路的输出电压，CLK’为电荷泵电路的输入时钟，N型场效应晶体管N1’为电荷泵电路的控制开关。控制开关N1’接收使能控制信号ENABLE’，输出电压V4V’经电阻R’分压后的电压VDIV’和输入电压Vref’接到比较器COMP’的输入端，比较器COMP’的输出信号DIFOUT’和输入时钟CLK’接到与门进行与操作，来控制电荷泵电路的时钟信号的开关，与门的输出信号CLK_D’接到电荷泵主体电路。
图2是传统4V电荷泵电路中电荷泵主体电路1’的设计架构。其中，CLK_D’和CLK_D_B’为差分时钟信号，CLK_D’通过驱动电路接到电容C1’的一端，CLK_D_B’通过驱动电路接到电容C2’的一端，驱动电路的电源是VCC’，电容C1’的另一端接电荷泵主体电路1’的内部结点na1’，电容C2’的另一端接电荷泵主体电路1’的内部结点na2’。电荷泵主体电路1’采用差分交叉耦合的架构，N2’和N3’是N型场效应晶体管，P1’和P2’是P型场效应晶体管，输入信号Vin’接电源VCC’。该电荷泵主体电路1’利用电容的高通特性不断的对结点na1’和na2’充电，使输出电压V4V’维持在高电压。
传统4V电荷泵电路的设计架构存在以下缺点：通过控制时钟信号的开关来控制电荷泵电路的输出电压V4V’，本质上是调节时钟信号的频率，使得稳态时输出电流较小，同时纹波也较大。
发明内容
鉴于上述问题，本发明实施例的目的在于提供一种电荷泵电路，以解决传统4V电荷泵电路的设计架构稳态时输出电流较小，同时纹波也较大的问题。
为了解决上述问题，本发明实施例公开了一种电荷泵电路，包括电荷泵主体电路、采样电路和反馈电路，其中，所述电荷泵主体电路的第一输入端接收第一时钟信号，所述电荷泵主体电路的第二输入端接收第二时钟信号，所述电荷泵主体电路的第三输入端与所述反馈电路的输出端相连，所述电荷泵主体电路根据所述第一时钟信号、所述第二时钟信号和所述反馈电路输出的反馈信号输出驱动电压；所述第二时钟信号和所述第一时钟信号互为差分时钟信号；所述采样电路与所述电荷泵主体电路的输出端相连，所述采样电路根据所述驱动电压生成采样电压；所述反馈电路的输入端与所述采样电路的输出端相连，所述反馈电路根据所述采样电压和预设参考电压调整所述反馈信号，其中，当所述采样电压小于所述预设参考电压时，所述反馈电路增大所述反馈信号，当所述采样电压大于所述预设参考电压时，所述反馈电路减小所述反馈信号。
可选地，所述电荷泵主体电路包括倍压模块，所述倍压模块的电源端与所述反馈电路的输出端相连。
可选地，所述电荷泵主体电路还包括：第一电源转换模块，所述第一电源转换模块的输入端接收所述第一时钟信号，所述第一电源转换模块的电源端与所述反馈电路的输出端相连，所述第一电源转换模块的输出端与所述倍压模块的第一时钟输入端相连，所述第一电源转换模块用于输出第三时钟信号，所述第三时钟信号的摆幅等于所述反馈信号的摆幅；第二电源转换模块，所述第二电源转换模块的输入端接收所述第二时钟信号，所述第二电源转换模块的电源端与所述反馈电路的输出端相连，所述第二电源转换模块的输出端与所述倍压模块的第二时钟输入端相连，所述第二电源转换模块用于输出第四时钟信号，所述第四时钟信号的摆幅等于所述反馈信号的摆幅，所述第四时钟信号和所述第三时钟信号互为差分时钟信号。
可选地，所述第一电源转换模块包括：第一PMOS管，所述第一PMOS管的源端与所述反馈电路的输出端相连；第二PMOS管，所述第二PMOS管的源端与所述反馈电路的输出端相连；第一NMOS管，所述第一NMOS管的栅端接收所述第一时钟信号，所述第一NMOS管的源端接地，所述第一NMOS管的漏端分别与所述第一PMOS管的漏端和所述第二PMOS管的栅端相连；第二NMOS管，所述第二NMOS管的源端接地，所述第二NMOS管的漏端分别与所述第二PMOS管的漏端和所述第一PMOS管的栅端相连，所述第二NMOS管的漏端与所述第二PMOS管的漏端作为所述第一电源转换模块的输出端；第一反相器，所述第一反相器的输入端接收所述第一时钟信号，所述第一反相器的电源端与电源相连，所述第一反相器的输出端与所述第二NMOS管的栅端相连，所述第一NMOS管的栅端和所述第一反相器的输入端作为所述第一电源转换模块的输入端。
可选地，所述第二电源转换模块包括：第三PMOS管，所述第三PMOS管的源端与所述反馈电路的输出端相连；第四PMOS管，所述第四PMOS管的源端与所述反馈电路的输出端相连；第三NMOS管，所述第三NMOS管的栅端接收所述第二时钟信号，所述第三NMOS管的源端接地，所述第三NMOS管的漏端分别与所述第三PMOS管的漏端和所述第四PMOS管的栅端相连；第四NMOS管，所述第四NMOS管的源端接地，所述第四NMOS管的漏端分别与所述第四PMOS管的漏端和所述第三PMOS管的栅端相连，所述第四NMOS管的漏端与所述第四PMOS管的漏端作为所述第二电源转换模块的输出端；第二反相器，所述第二反相器的输入端接收所述第二时钟信号，所述第二反相器的电源端与电源相连，所述第二反相器的输出端与所述第四NMOS管的栅端相连，所述第三NMOS管的栅端和所述第二反相器的输入端作为所述第二电源转换模块的输入端。
可选地，所述倍压模块的输入端与电源相连，或所述倍压模块的输入端与所述反馈电路的输出端相连。
可选地，所述反馈电路包括：运算放大器，所述运算放大器的反相输入端与预设参考电压的提供端相连，所述运算放大器的同相输入端与所述采样电路的输出端相连；第五PMOS管，所述第五PMOS管的栅端与所述运算放大器的输出端相连，所述第五PMOS管的源端与电源相连，所述第五PMOS管的漏端与所述电荷泵主体电路的第三输入端相连。
可选地，所述采样电路包括：第一电阻，所述第一电阻的一端与所述电荷泵主体电路的输出端相连；第二电阻，所述第二电阻的一端分别与所述第一电阻的另一端和所述反馈电路相连，所述第二电阻的另一端与所述电荷泵电路的使能电路相连。
本发明实施例包括以下优点：通过采样电路根据电荷泵主体电路输出的驱动电压生成采样电压，进而通过反馈电路根据采样电压和预设参考电压调整输出的反馈信号，即当采样电压小于预设参考电压时，反馈电路增大反馈信号，当采样电压大于预设参考电压时，反馈电路减小反馈信号，实现负反馈调节电荷泵主体电路的第三输入端电压，由于电荷泵主体电路根据第一时钟信号、第二时钟信号和反馈电路输出的反馈信号输出驱动电压，继而实现调节驱动电压，有效减小了输出纹波。另外，由于第一时钟信号和第二时钟信号始终存在，相对于传统电荷泵电路的设计架构中控制时钟信号处于开关状态而言，本发明实施例的电荷泵电路还能大幅提升稳态时的输出电流。
附图说明
图1是传统4V电荷泵电路的设计架构的结构示意图；
图2是传统4V电荷泵电路中电荷泵主体电路的设计架构的结构示意图；
图3是本发明的一种电荷泵电路实施例的结构框图；
图4是本发明的一种电荷泵电路实施例中电荷泵主体电路的结构示意图；
图5是本发明的一种电荷泵电路实施例中第一电源转换模块的结构示意图；
图6是本发明的一种电荷泵电路实施例中第二电源转换模块的结构示意图；
图7是本发明的一种电荷泵电路具体实施例的结构示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
参照图3，其示出了本发明的一种电荷泵电路实施例的结构框图，具体可以包括：电荷泵主体电路1、采样电路2和反馈电路3，其中，电荷泵主体电路1的第一输入端接收第一时钟信号CLK，电荷泵主体电路1的第二输入端接收第二时钟信号CLKB，电荷泵主体电路1的第三输入端与反馈电路3的输出端相连，电荷泵主体电路1根据第一时钟信号CLK、第二时钟信号CLKB和反馈电路3输出的反馈信号VP_SRC输出驱动电压VDD；第二时钟信号CLKB和第一时钟信号CLK互为差分时钟信号；采样电路2与电荷泵主体电路1的输出端相连，采样电路2根据驱动电压VDD生成采样电压；反馈电路3的输入端与采样电路2的输出端相连，反馈电路3根据采样电压和预设参考电压VREF调整反馈信号VP_SRC，其中，当采样电压小于预设参考电压VREF时，反馈电路3增大反馈信号VP_SRC，当采样电压大于预设参考电压VREF时，反馈电路3减小反馈信号VP_SRC，实现负反馈调节电荷泵主体电路1的第三输入端电压，继而实现调节驱动电压VDD，有效减小了电荷泵电路的输出纹波。
其中，预设参考电压VREF可以根据电荷泵电路所驱动电路的期望驱动电压进行设置。当电荷泵电路处于稳态时，电荷泵电路输出该期望驱动电压。
可选地，参照图4，电荷泵主体电路1可以包括倍压模块11，倍压模块11的电源端与反馈电路3的输出端相连，电荷泵主体电路1还可以包括：第一电源转换模块12，第一电源转换模块12的输入端接收第一时钟信号CLK，第一电源转换模块12的电源端与反馈电路3的输出端相连，第一电源转换模块12的输出端与倍压模块11的第一时钟输入端相连，第一电源转换模块12用于输出第三时钟信号CLK1，第三时钟信号CLK1的摆幅等于反馈信号VP_SRC的摆幅；第二电源转换模块13，第二电源转换模块13的输入端接收第二时钟信号CLKB，第二电源转换模块13的电源端与反馈电路3的输出端相连，第二电源转换模块13的输出端与倍压模块11的第二时钟输入端相连，第二电源转换模块13用于输出第四时钟信号CLKB1，第四时钟信号CLKB1的摆幅等于反馈信号VP_SRC的摆幅，第四时钟信号CLKB1和第三时钟信号CLK1互为差分时钟信号。从而实现调节电荷泵电路的时钟摆幅和倍压模块11的输入电压，便于减小电荷泵电路的输出纹波。
可选地，参照图5，第一电源转换模块12可以包括：第一PMOS管P1，第一PMOS管P1的源端与反馈电路3的输出端相连；第二PMOS管P2，第二PMOS管P2的源端与反馈电路3的输出端相连；第一NMOS管N1，第一NMOS管N1的栅端接收第一时钟信号CLK，第一NMOS管N1的源端接地，第一NMOS管N1的漏端分别与第一PMOS管P1的漏端和第二PMOS管P2的栅端相连；第二NMOS管N2，第二NMOS管N2的源端接地，第二NMOS管N2的漏端分别与第二PMOS管P2的漏端和第一PMOS管P1的栅端相连，第二NMOS管N2的漏端与第二PMOS管P2的漏端作为第一电源转换模块12的输出端；第一反相器F1，第一反相器F1的输入端接收第一时钟信号CLK，第一反相器F1的电源端与电源相连，电源电压为VCC，第一反相器F1的输出端与第二NMOS管N2的栅端相连，第一反相器F1的输出端可以输出第二时钟信号CLKB，第一NMOS管N1的栅端和第一反相器F1的输入端作为第一电源转换模块12的输入端。
可选地，参照图6，第二电源转换模块13可以包括：第三PMOS管P3，第三PMOS管P3的源端与反馈电路3的输出端相连；第四PMOS管P4，第四PMOS管P4的源端与反馈电路3的输出端相连；第三NMOS管N3，第三NMOS管N3的栅端接收第二时钟信号CLKB，第三NMOS管N3的源端接地，第三NMOS管N3的漏端分别与第三PMOS管P3的漏端和第四PMOS管P4的栅端相连；第四NMOS管N4，第四NMOS管N4的源端接地，第四NMOS管N4的漏端分别与第四PMOS管P4的漏端和第三PMOS管P3的栅端相连，第四NMOS管N4的漏端与第四PMOS管P4的漏端作为第二电源转换模块13的输出端；第二反相器F2，第二反相器F2的输入端接收第二时钟信号CLKB，第二反相器F2的电源端与电源相连，第二反相器F2的输出端与第四NMOS管N4的栅端相连，第二反相器F2的输出端可以输出第一时钟信号CLK，第三NMOS管N3的栅端和第二反相器F2的输入端作为第二电源转换模块13的输入端。
可选地，倍压模块11的输入端与电源相连，或倍压模块11的输入端与反馈电路3的输出端相连。
可选地，参照图7，在本发明的一个具体实施例中，反馈电路3可以包括：运算放大器AMP，运算放大器AMP的反相输入端与预设参考电压VREF的提供端相连，运算放大器AMP的同相输入端与采样电路2的输出端相连，运算放大器AMP输出比较信号DIFOUT；第五PMOS管P5，第五PMOS管P5的栅端与运算放大器AMP的输出端相连，第五PMOS管P5的源端与电源相连，第五PMOS管P5的漏端与电荷泵主体电路1的第三输入端相连。当采样电压小于预设参考电压VREF时，运算放大器AMP使得反馈电路3输出的反馈信号VP_SRC增大，这样，倍压模块11的输入时钟、电源电压等增大，电荷泵主体电路1输出的驱动电压VDD也增大；当采样电压大于预设参考电压VREF时，运算放大器AMP使得反馈电路3输出的反馈信号VP_SRC减小，这样，倍压模块11的输入时钟、电源电压等减小，电荷泵主体电路1输出的驱动电压VDD也减小。
可选地，参照图7，采样电路2可以包括：第一电阻R1，第一电阻R1的一端与电荷泵主体电路1的输出端相连；第二电阻R2，第二电阻R2的一端分别与第一电阻R1的另一端和反馈电路3相连，第二电阻R2的另一端与电荷泵电路的使能电路4相连。其中，第一电阻R1的阻值/(第一电阻R1的阻值+第二电阻R2的阻值)，等于预设参考电压VREF/电荷泵电路所驱动电路的期望驱动电压。例如，当电荷泵电路所驱动电路的期望驱动电压为4V，预设参考电压VREF为1V时，可以设置第一电阻R1的阻值/(第一电阻R1的阻值+第二电阻R2的阻值)为1/4。
具体地，参照图4，倍压模块11可以包括：第一驱动单元111、第二驱动单元112、第一电容C1、第二电容C2、第五NMOS管N5、第六NMOS管N6、第六PMOS管P6和第七PMOS管P7。
其中，第一驱动单元111的输入端与第一电源转换模块12的输出端相连，第一驱动单元111的电源端与反馈电路3的输出端相连，第一驱动单元111的输出端与第一电容C1的一端相连；第二驱动单元112的输入端与第二电源转换模块13的输出端相连，第二驱动单元112的电源端与反馈电路3的输出端相连，第二驱动单元112的输出端与第二电容C2的一端相连；第五NMOS管N5的漏端和第六NMOS管N6的源端作为倍压模块11的输入端；第六PMOS管P6的漏端与第五NMOS管N5的源端相连，第六PMOS管P6的栅端与第五NMOS管N5的栅端相连，第六PMOS管P6的漏端与第五NMOS管N5的源端之间具有第一节点na1，第一节点na1与第一电容C1的另一端相连，第六PMOS管P6的栅端与第五NMOS管N5的栅端之间具有第二节点；第七PMOS管P7的源端与第六NMOS管N6的漏端相连，第七PMOS管P7的栅端与第六NMOS管N6的栅端相连，第七PMOS管P7的源端与第六NMOS管N6的漏端之间具有第三节点na2，第三节点na2分别与第二电容C2的另一端和第二节点相连，第七PMOS管P7的栅端与第六NMOS管N6的栅端之间具有第四节点，第四节点与第一节点na1相连，第七PMOS管P7的漏端与第六PMOS管P6的源端相连，第七PMOS管P7的漏端与第六PMOS管P6的源端作为倍压模块11的输出端。
具体地，参照图4，第一驱动单元111可以包括：第三反相器F3，第三反相器F3的电源端与反馈电路3的输出端相连，第三反相器F3的输入端与第一电源转换模块12的输出端相连，第三反相器F3对第三时钟信号CLK1进行反相处理；第四反相器F4，第四反相器F4的电源端与反馈电路3的输出端相连，第四反相器F4的输入端与第三反相器F3的输出端相连，第四反相器F4对反相处理后的第三时钟信号CLK1进行反相处理，第四反相器F4的输出端作为第一驱动单元111的输出端。
具体地，参照图4，第二驱动单元112可以包括：第五反相器F5，第五反相器F5的电源端与反馈电路3的输出端相连，第五反相器F5的输入端与第二电源转换模块13的输出端相连，第五反相器F5对第四时钟信号CLKB1进行反相处理；第六反相器F6，第六反相器F6的电源端与反馈电路3的输出端相连，第六反相器F6的输入端与第五反相器F5的输出端相连，第六反相器F6对反相处理后的第四时钟信号CLKB1进行反相处理，第六反相器F6的输出端作为第二驱动单元112的输出端。
具体地，参照图7，电荷泵电路的使能电路4可以包括第七NMOS管N7，第七NMOS管N7的栅端接收电荷泵电路的使能控制信号ENABLE，第七NMOS管N7的漏端与第二电阻R2的另一端相连，第七NMOS管N7的源端接地。
本发明实施例包括以下优点：通过采样电路根据电荷泵主体电路输出的驱动电压生成采样电压，进而通过反馈电路根据采样电压和预设参考电压调整输出的反馈信号，即当采样电压小于预设参考电压时，反馈电路增大反馈信号，当采样电压大于预设参考电压时，反馈电路减小反馈信号，实现负反馈调节电荷泵主体电路的第三输入端电压，由于电荷泵主体电路根据第一时钟信号、第二时钟信号和反馈电路输出的反馈信号输出驱动电压，继而实现调节驱动电压，有效减小了输出纹波。另外，由于第一时钟信号和第二时钟信号始终存在，相对于传统电荷泵电路的设计架构中控制时钟信号处于开关状态而言，本发明实施例的电荷泵电路还能大幅提升稳态时的输出电流。
本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
尽管已描述了本发明实施例的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例做出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明实施例范围的所有变更和修改。
最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者终端设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者终端设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者终端设备中还存在另外的相同要素。
以上对本发明所提供的一种电荷泵电路，进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。
Claims (8)
1.一种电荷泵电路，其特征在于，包括电荷泵主体电路、采样电路和反馈电路，其中，
所述电荷泵主体电路的第一输入端接收第一时钟信号，所述电荷泵主体电路的第二输入端接收第二时钟信号，所述电荷泵主体电路的第三输入端与所述反馈电路的输出端相连，所述电荷泵主体电路根据所述第一时钟信号、所述第二时钟信号和所述反馈电路输出的反馈信号输出驱动电压；所述第二时钟信号和所述第一时钟信号互为差分时钟信号；
所述采样电路与所述电荷泵主体电路的输出端相连，所述采样电路根据所述驱动电压生成采样电压；
所述反馈电路的输入端与所述采样电路的输出端相连，所述反馈电路根据所述采样电压和预设参考电压调整所述反馈信号，其中，当所述采样电压小于所述预设参考电压时，所述反馈电路增大所述反馈信号，当所述采样电压大于所述预设参考电压时，所述反馈电路减小所述反馈信号。
2.根据权利要求1所述的电荷泵电路，其特征在于，所述电荷泵主体电路包括倍压模块，所述倍压模块的电源端与所述反馈电路的输出端相连。
3.根据权利要求2所述的电荷泵电路，其特征在于，所述电荷泵主体电路还包括：
第一电源转换模块，所述第一电源转换模块的输入端接收所述第一时钟信号，所述第一电源转换模块的电源端与所述反馈电路的输出端相连，所述第一电源转换模块的输出端与所述倍压模块的第一时钟输入端相连，所述第一电源转换模块用于输出第三时钟信号，所述第三时钟信号的摆幅等于所述反馈信号的摆幅；
第二电源转换模块，所述第二电源转换模块的输入端接收所述第二时钟信号，所述第二电源转换模块的电源端与所述反馈电路的输出端相连，所述第二电源转换模块的输出端与所述倍压模块的第二时钟输入端相连，所述第二电源转换模块用于输出第四时钟信号，所述第四时钟信号的摆幅等于所述反馈信号的摆幅，所述第四时钟信号和所述第三时钟信号互为差分时钟信号。
4.根据权利要求3所述的电荷泵电路，其特征在于，所述第一电源转换模块包括：
第一PMOS管，所述第一PMOS管的源端与所述反馈电路的输出端相连；
第二PMOS管，所述第二PMOS管的源端与所述反馈电路的输出端相连；
第一NMOS管，所述第一NMOS管的栅端接收所述第一时钟信号，所述第一NMOS管的源端接地，所述第一NMOS管的漏端分别与所述第一PMOS管的漏端和所述第二PMOS管的栅端相连；
第二NMOS管，所述第二NMOS管的源端接地，所述第二NMOS管的漏端分别与所述第二PMOS管的漏端和所述第一PMOS管的栅端相连，所述第二NMOS管的漏端与所述第二PMOS管的漏端作为所述第一电源转换模块的输出端；
第一反相器，所述第一反相器的输入端接收所述第一时钟信号，所述第一反相器的电源端与电源相连，所述第一反相器的输出端与所述第二NMOS管的栅端相连，所述第一NMOS管的栅端和所述第一反相器的输入端作为所述第一电源转换模块的输入端。
5.根据权利要求3所述的电荷泵电路，其特征在于，所述第二电源转换模块包括：
第三PMOS管，所述第三PMOS管的源端与所述反馈电路的输出端相连；
第四PMOS管，所述第四PMOS管的源端与所述反馈电路的输出端相连；
第三NMOS管，所述第三NMOS管的栅端接收所述第二时钟信号，所述第三NMOS管的源端接地，所述第三NMOS管的漏端分别与所述第三PMOS管的漏端和所述第四PMOS管的栅端相连；
第四NMOS管，所述第四NMOS管的源端接地，所述第四NMOS管的漏端分别与所述第四PMOS管的漏端和所述第三PMOS管的栅端相连，所述第四NMOS管的漏端与所述第四PMOS管的漏端作为所述第二电源转换模块的输出端；
第二反相器，所述第二反相器的输入端接收所述第二时钟信号，所述第二反相器的电源端与电源相连，所述第二反相器的输出端与所述第四NMOS管的栅端相连，所述第三NMOS管的栅端和所述第二反相器的输入端作为所述第二电源转换模块的输入端。
6.根据权利要求2所述的电荷泵电路，其特征在于，所述倍压模块的输入端与电源相连，或所述倍压模块的输入端与所述反馈电路的输出端相连。
7.根据权利要求1所述的电荷泵电路，其特征在于，所述反馈电路包括：
运算放大器，所述运算放大器的反相输入端与预设参考电压的提供端相连，所述运算放大器的同相输入端与所述采样电路的输出端相连；
第五PMOS管，所述第五PMOS管的栅端与所述运算放大器的输出端相连，所述第五PMOS管的源端与电源相连，所述第五PMOS管的漏端与所述电荷泵主体电路的第三输入端相连。
8.根据权利要求1所述的电荷泵电路，其特征在于，所述采样电路包括：
第一电阻，所述第一电阻的一端与所述电荷泵主体电路的输出端相连；
第二电阻，所述第二电阻的一端分别与所述第一电阻的另一端和所述反馈电路相连，所述第二电阻的另一端与所述电荷泵电路的使能电路相连。
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