CN101847990A - 输出缓冲器电路 - Google Patents

Abstract

本发明提供一种降低输出噪声且加快响应速度的输出缓冲器电路。在输出电压VOUT从接地电压VSS变化至NOR的反相电压VL的场合，以及从电源电压VDD变化至NAND的反相电压VH的场合，2个MOS晶体管两个都控制输出电压VOUT，因此输出电压VOUT的压摆率(slew rate)变得陡峭。因而，输出缓冲器电路的响应速度变快。此外，当输出电压VOUT在电压(VDD/2)附近变化的上述以外的场合，只有1个MOS晶体管控制输出电压VOUT，因此输出电压VOUT的压摆率变得平缓。因而，输出缓冲器电路的响应速度变得迟缓，降低输出噪声。

Description

输出缓冲器电路

技术领域

本发明涉及调整输出端子的输出电压的压摆率的输出缓冲器电路。

背景技术

现在，在半导体集成电路中，经常使用输出缓冲器电路，用来使某一电路的输出电压以所希望的特性输出至后级的电路的输入端子。

在该输出缓冲器电路中，要求后级的电路不会因输出噪声降低而进行误动作。

对传统的输出缓冲器电路进行说明。

图8是表示传统输出缓冲器电路的图。图9是表示传统输出电压的时序图。

在传统输出缓冲器电路中，通过使PMOS81、NMOS82的输出电压VOUT的压摆率平缓来降低输出噪声。因此，构成为通过将反相器73、74的驱动能力设定为较低，以小电流驱动PMOS81、NMOS82。

具体而言，通过使反相器73及反相器75具有比通常的逻辑电路低的驱动能力，或者用小尺寸的晶体管构成。

在这样构成的传统输出缓冲器中，当输入电压VIN成为高电平时，反相器71的输出电压成为低电平，反相器72及反相器74的输出电压成为高电平，反相器73及反相器75的输出电压成为低电平，PMOS81导通，NMOS82截止，输出电压VOUT成为高电平。

这时，经电路设计，使反相器73的驱动能力较低，因此从反相器73到PMOS81的栅极的驱动电流小，所以PMOS81的栅极电压的变化量变小。

因此，PMOS81的输出电流的变化量也变小。

即，在使用驱动能力高的反相器73、74的情况下，如图9的虚线所示，输出电压VOUT的压摆率在期间t10～t11中变得陡峭，与之相对，由于反相器73、74的驱动能力低，如图9的实线所示，在期间t10～t12中变得平缓，其结果输出噪声降低。

再者，输入电压VIN成为低电平时也同样(例如，参照专利文献1：日本特开平11-145806号公报)。

但是，在传统技术中，虽然输出噪声降低，但PMOS81的输出电流的变化量少，且输出电压VOUT的压摆率变得平缓，因此输出缓冲器电路的响应速度会迟缓。

发明内容

本发明鉴于上述课题构思而成，其目的在于提供能够降低输出噪声且抑制响应速度的迟缓的输出缓冲器电路。

(1)在权利要求1中所述的发明中，提供一种输出缓冲器电路，调整输出端子的输出电压的压摆率，其特征在于包括：从电源端子向所述输出端子供给电流的多个第一晶体管；从所述输出端子向接地端子供给电流的多个第二晶体管；以及控制电路，控制所述第一及所述第二晶体管，以被输入输入电压并输出所述输出电压，所述控制电路通过驱动控制所述第一晶体管及第二晶体管的具有规定以下的驱动能力的逻辑电路，当所述输出电压在不包含所述电源电压的1/2倍的规定范围发生变化时，使规定数(2以上)的所述第一晶体管或所述第二晶体管导通，当所述输出电压在所述规定范围以外发生变化时，使比所述规定数少的数的所述第一晶体管或所述第二晶体管导通。

(2)在权利要求2所述的发明中，提供一种输出缓冲器电路，其特征在于：在权利要求1所述的输出缓冲器电路中，所述控制电路具备第二逻辑电路，该第二逻辑电路具有与所述电源电压的1/2倍不同的反相电压，通过所述输出电压和所述反相电压的大小关系，使对应于所述输出电压在所述规定范围或所述规定范围以外的数的所述第一晶体管或第二晶体管导通。

(3)在权利要求3所述的发明中，提供一种输出缓冲器电路，其特征在于：在权利要求2所述的输出缓冲器电路中，所述第二逻辑电路具有在所述电源电压降低时所述反相电压接近所述电源电压的1/2倍的特性。

(4)在权利要求4所述的发明中，提供一种输出缓冲器电路，其特征在于：在权利要求1所述的输出缓冲器电路中，所述控制电路具备第三逻辑电路，该第三逻辑电路具有在能够允许所述电源电压的变动的电源电压变动范围中常低于所述电源电压的1/2倍的第一反相电压和/或常高于所述电源电压的1/2倍的第二反相电压，通过所述输出电压和所述第一反相电压的大小关系和/或所述输出电压和所述第二反相电压的大小关系，使对应于所述输出电压在所述规定范围或所述规定范围以外的数的所述第一晶体管或第二晶体管导通。

(5)在权利要求5所述的发明中，提供一种输出缓冲器电路，其特征在于：在权利要求4所述的输出缓冲器电路中，所述第三逻辑电路具有在所述电源电压降低时所述第一及所述第二反相电压接近所述电源电压的1/2倍的特性。

(发明效果)

在本发明中，在包含容易发生输出噪声的电源电压的1/2倍的范围(规定范围以外)中，使用具有规定以下的驱动能力的逻辑电路，并使少于规定数的数的第一晶体管或第二晶体管导通，因此输出电压的压摆率变得平稳，且能够降低输出噪声。

另一方面，在不包含对输出噪声影响少的电源电压的1/2倍的规定范围中，即使使用具有规定以下的驱动能力的逻辑电路，也使规定数(2以上)的第一晶体管或第二晶体管导通，因此输出电压的压摆率变得陡峭且抑制输出缓冲器电路的响应速度变迟缓。

附图说明

图1是表示第一实施方式的输出缓冲器电路的图。

图2是表示第一实施方式的输出缓冲器电路的反相电压的图。

图3是表示第一实施方式的输出缓冲器电路的输出电压的时序图。

图4是表示电源电压高时和低时的输出电压的时序图。

图5是表示第二实施方式的输出缓冲器电路的图。

图6是表示第二实施方式的输出缓冲器电路的反相电压的图。

图7是表示第二实施方式的输出缓冲器电路的输出电压的时序图。

图8是表示传统输出缓冲器电路的图。

图9是表示传统输出电压的时序图。

具体实施方式

以下，参照附图，就本发明的实施方式进行说明。

(1)实施方式的概要

在本实施方式的输出缓冲器电路中，与传统技术同样地，通过电路设计成驱动输出级的晶体管的逻辑电路的驱动能力低于通常的逻辑电路的驱动能力，减小从逻辑电路到输出级的晶体管的栅极的驱动电流，并使输出级的晶体管的栅极电压的变化量少。因而，输出级的晶体管的输出电流的变化量也少，使输出级的晶体管的输出电压的压摆率缓和，因此降低输出噪声。

另一方面，对于输出电压变化的整个范围，若缓和输出级的晶体管的输出电压的压摆率，则输出缓冲器电路的响应速度的迟缓会成为问题。

于是在本实施方式中，着眼于成为输出噪声的原因在于电源电压的1/2倍的附近范围(规定范围以外)的情形，在该附近范围中使输出电压的压摆率平稳，而在规定范围(附近范围以外)中使压摆率陡峭。

具体而言，使附近范围中导通的输出级的晶体管的数多于在规定范围(附近范围外)中导通的输出级的晶体管的数，从而使规定范围中的压摆率陡峭，并抑制响应速度的迟缓。

(2)实施方式的详细

<第一实施方式>

首先，对输出缓冲器电路的结构进行说明。

图1是表示输出缓冲器电路的图。图2是表示反相电压的图。

输出缓冲器电路具备：控制电路10；作为第一晶体管起作用的PMOS晶体管(PMOS)31～32；以及作为第二晶体管起作用的NMOS晶体管(NMOS)33～34。

控制电路10具有反相器11～17、NOR18及NAND19。此外，输入至输出缓冲器电路的电压为输入电压VIN，从输出缓冲器电路输出的电压为输出电压VOUT，反相器13～14、反相器17和反相器15的输出电压分别为电压S1～S4，反相器11的输出电压为电压S5。

本实施方式的反相器13、14、15、17作为具有规定以下的驱动能力的逻辑电路起作用，而NOR18和NAND19作为具有与电源电压的1/2倍不同的反相电压的第二逻辑电路起作用。

控制电路10的第一输入端子in1与输出缓冲器电路的输入端子连接，第二输入端子in2与输出缓冲器电路的输出端子连接，第一输出端子out1与PMOS31的栅极连接，第二输出端子out2与PMOS32的栅极连接，第三输出端子out3与NMOS33的栅极连接，第四输出端子out4与NMOS34的栅极连接。PMOS31的源极与电源端子连接，而漏极与输出缓冲器电路的输出端子连接。PMOS32的源极与电源端子连接，而漏极与输出缓冲器电路的输出端子连接。NMOS33的源极与接地端子连接，而漏极与输出缓冲器电路的输出端子连接。NMOS34的源极与接地端子连接，而漏极与输出缓冲器电路的输出端子连接。

反相器11的输入端子与输出缓冲器电路的输入端子连接，而输出端子与反相器12的输入端子和NOR18的第一输入端子和NAND19的第一输入端子和反相器16的输入端子连接。反相器13的输入端子与反相器12的输出端子连接，而输出端子与PMOS31的栅极连接。反相器14的输入端子与NOR18的输出端子连接，而输出端子与PMOS32的栅极连接。反相器17的输入端子与反相器16的输出端子连接，而输出端子与NMOS33的栅极连接。反相器15的输入端子与NAND19的输出端子连接，而输出端子与NMOS34的栅极连接。输出缓冲器电路的输出端子与NOR18及NAND19的第二输入端子连接。

反相器13～15及反相器17的驱动能力低于通常的逻辑电路的驱动能力。具体而言，例如用小尺寸的晶体管构成反相器13～15及反相器17，以输出少于规定值的电流。

如图2所示，通过预先适当地调整NOR18内部的PMOS(未图示)及NMOS(未图示)的驱动能力，在能够允许电源电压VDD的变动的电源电压变动范围中，NOR18的反相电压VL具有常低于通常的逻辑电路的反相电压(VDD/2)的特性。即，NOR18具有反相电压VL低于电源电压变动的最低电压(VDD/2)的特性。

此外，NOR18具有当电源电压VDD降低时NOR18的反相电压VL升高而接近电压(VDD/2)的特性。

通过预先调整NAND19内部的PMOS(未图示)及NMOS(未图示)的驱动能力，在能够允许电源电压VDD的变动的电源电压变动范围中，NAND19的反相电压VH具有常高于通常的逻辑电路的反相电压(VDD/2)的特性。即，NAND19具有反相电压VH高于电源电压变动的最高电压(VDD/2)的特性。

此外，NAND19具有当电源电压VDD降低时NAND19的反相电压VH降低而接近电压(VDD/2)的特性。

如此，作为第二逻辑电路起作用的NOR18和NAND19具有当电源电压降低时反相电压VL、VH接近电源电压的1/2倍的特性。

从而，如在图4中后述的那样，当电源电压低时，能够缩窄使输出电压的压摆率平稳的1/2电源电压附近范围(规定范围以外)，并能扩大使压摆率陡峭的规定范围。其结果能够增大针对低电源电压时的响应速度迟缓的抑制效果。

再者，当电源电压低时，输出电压的压摆率变得平缓，因此即使缩窄1/2电源电压附近范围，也有效地降低输出噪声。

PMOS31～32将电流从电源端子供给至输出缓冲器电路的输出端子。NMOS33～34将电流从输出缓冲器电路的输出端子供给至接地端子。

控制电路10控制PMOS31～32及NMOS33～34的导通、截止，以被输入输入电压VIN，并输出电压VOUT。

控制电路10通过输出电压VOUT和NOR18的反相电压VL及NAND19的反相电压VH的大小关系，判定输出电压VOUT是否在规定范围变化。当输出电压VOUT在规定范围发生变化时，控制电路10使PMOS31～32两个或NMOS33～34两个导通，使输出电压VOUT的压摆率陡峭。

此外，当输出电压VOUT在规定范围以外且在电压(VDD/2)附近变化时，控制电路10只使PMOS31或只使NMOS33导通，从而使用规定驱动能力以下的反相器13、17维持平稳的输出电压VOUT的压摆率。

接着，对输出缓冲器电路的动作进行说明。

图3是表示输出电压的时序图。

在期间t0～t1中，输入电压VIN成为高电平，电压S1及电压S3成为低电平。因而，PMOS31导通，且NMOS33截止。

在此，反相器13的驱动能力被电路设计成低于通常的逻辑电路的驱动能力，因此从反相器13到PMOS31的栅极的驱动电流少，且PMOS31的栅极电压的变化量少。因而，PMOS31的输出电流的变化量也少，受PMOS31的控制的输出电压VOUT的压摆率变得平缓，因此降低输出噪声。此外，对于反相器14及PMOS32而言也同样，对于反相器17及NMOS3而言3也同样，对于反相器15及NMOS34而言也同样。

输出电压VOUT从低电平升高，但低于NOR18的反相电压VL，因此对于NOR18及NAND19而言是低电平。因而，在NOR18中输出电压VOUT为低电平且电压S5也为低电平，因此电压S2也成为低电平，PMOS32导通。此外，在NAND19中输出电压VOUT为低电平，因此电压S4也成为低电平，NMOS34截止。

即，这时，PMOS31～32两个都导通，输出电压VOUT的压摆率变为陡峭。因而，2个PMOS控制输出电压VOUT，因此输出缓冲器电路的响应速度变快。

在期间t1～t2中，输出电压VOUT高于NOR18的反相电压VL，因此对于NOR18而言是高电平。因而，在NOR18中输出电压VOUT为高电平，因此电压S2成为高电平，PMOS32截止。

即，这时控制电路10监视第二输入端子in2的输出电压VOUT，判定输出电压VOUT是否高于NOR18的反相电压VL。若输出电压VOUT高于NOR18的反相电压VL，则只使PMOS31导通，输出电压VOUT的压摆率变得平缓。因而，1个PMOS控制输出电压VOUT，因此输出缓冲器电路的响应速度变得迟缓。因而，当输出电压VOUT在电压(VDD/2)附近变化的时候是最担心输出噪声发生的时候，这时输出缓冲器电路的响应速度迟缓，因此输出噪声降低。

在期间t2～t3中，对应于输入电压VIN为高电平的期间，输出电压VOUT也为高电平。

在期间t3～t4中，输入电压VIN成为低电平，电压S1及电压S3成为高电平。因而，PMOS31截止，NMOS33导通。

输出电压VOUT从高电平降低，但高于NAND19的反相电压VH，因此对于NOR18及NAND19而言是高电平。因而，在NOR18中输出电压VOUT为高电平，因此电压S2也成为高电平，PMOS32截止。此外，在NAND19中输出电压VOUT为高电平，电压S5也为高电平，因此电压S4也成为高电平，NMOS34导通。

即，这时NMOS33～34两个都导通，输出电压VOUT的压摆率变得陡峭。因而，2个NMOS控制输出电压VOUT，因此输出缓冲器电路的响应速度变快。

在期间t4～t5中，输出电压VOUT低于NAND19的反相电压VH，因此对于NAND19而言是低电平。因而，在NAND19中输出电压VOUT为低电平，因此电压S4成为低电平，NMOS34截止。

即，这时控制电路10监视第二输入端子in2的输出电压VOUT，判定输出电压VOUT是否低于NAND19的反相电压VH。若输出电压VOUT低于NAND19的反相电压VH，则只使NMOS33导通，输出电压VOUT的压摆率变得平缓。因而，1个NMOS控制输出电压VOUT，因此输出缓冲器电路的响应速度变得迟缓。因而，输出电压VOUT在电压(VDD/2)附近变化的时候为最担心输出噪声发生的时候，但这时输出缓冲器电路的响应速度变得迟缓，因此输出噪声降低。

接着，比较电源电压VDD高的场合与低的场合，并对输出缓冲器电路的动作进行说明。

图4是表示电源电压高时和低时的输出电压的时序图，(A)为电源电压高的场合，(B)为电源电压低的场合。

当电源电压VDD高时，如图4的(A)所示，PMOS31～32及NMOS33～34的整个输出电流的变化量增多，因此与图4的(B)的电源电压VDD低的场合相比，输出电压VOUT的压摆率整体变得陡峭，从而输出缓冲器的响应速度变快，但处于噪声变大的状态。

因此，在本实施方式中，通过加长最担心输出噪声发生的电压(VDD/2)附近(规定范围以外)的期间，使输出电压VOUT的压摆率平缓，降低输出噪声。

具体而言，当电源电压VDD高时，NOR18的反相电压VL变低(参照图2)，因此如图4的(A)所示，NOR18的反相电压VL与电压(VDD/2)的差值变大，图3的输出电压VOUT的压摆率陡峭的期间t0～t1变短，输出电压VOUT的压摆率平缓的期间t1～t2变长。

此外，NAND19的反相电压VH和电压(VDD/2)的差值变大，图3的期间t3～t4变短，期间t4～t5加长。

当电源电压VDD低时，如图4的(B)所示，PMOS31～32及NMOS33～34的输出电流的变化量变少，因此与图4的(A)的电源电压VDD高的场合相比，输出电压VOUT的压摆率整体变得平缓，输出噪声降低，但处于响应速度显著迟缓的状态。

该场合，输出噪声小(在VDD/2附近的压摆率平稳)，因此最担心输出噪声发生的电压(VDD/2)附近的输出电压VOUT的压摆率变平缓的期间短也可。

于是，在本实施方式中，一方面缩短最担心输出噪声发生的电压(VDD/2)附近(规定范围以外)的期间，另一方面加长输出电压VOUT的压摆率变得陡峻的规定范围的期间，从而抑制响应速度显著迟缓。

具体而言，当电源电压VDD低时，NOR18的反相电压VL变高(参照图2)，如图4的(B)所示，NOR18的反相电压VL和电压(VDD/2)的差值变小，图3的输出电压VOUT的压摆率陡峭的期间t0～t1变长，输出电压VOUT的压摆率平缓的期间t1～t2变短。此外，NAND19的反相电压VH和电压(VDD/2)的差值变小，图3的期间t3～t4变长，期间t4～t5变短。

这样，当输出电压VOUT从接地电压VSS变化到NOR18的反相电压VL时，以及从电源电压VDD变化到NAND19的反相电压VH时，2个MOS晶体管两方控制输出电压VOUT，因此输出电压VOUT的压摆率变得陡峭。因而，输出缓冲器电路的响应速度变快。

此外，当输出电压VOUT在电压(VDD/2)附近变化的上述以外的场合，只有1个MOS晶体管控制输出电压VOUT，因此输出电压VOUT的压摆率得到缓和。因而，输出缓冲器电路的响应速度变迟缓，因此输出噪声降低。

再者，在期间t0～t2的动作中，输出电压VOUT的压摆率的斜率，在图3中变更1次，但变更规定次数也可(未图示)。这时要适当准备具有反相电压的逻辑电路及MOS晶体管，并且基于反相电压及输出电压VOUT，控制电路10适当控制MOS晶体管。

<第二实施方式>

接着对第二实施方式进行说明。

首先，对输出缓冲器电路的结构进行说明。

图5是表示输出缓冲器电路的图。图6是表示反相电压的图。

输出缓冲器电路具备：控制电路40；作为第一晶体管起作用的PMOS晶体管61～62；以及作为第二晶体管起作用的NMOS晶体管63～64。

控制电路40具有反相器41～49、NAND51、NAND52、NOR53及NOR54。此外，输入至输出缓冲器电路的电压为输入电压VIN，从输出缓冲器电路输出的电压为输出电压VOUT，反相器43、NAND52、反相器49和NOR54的输出电压分别为电压S9～S12。

本实施方式的反相器44、46作为第三逻辑电路起作用。

控制电路40的第一输入端子in1与输出缓冲器电路的输入端子连接，第二输入端子in2与输出缓冲器电路的输出端子连接，第一输出端子out1与PMOS61的栅极连接，第二输出端子out2与PMOS62的栅极连接，第三输出端子out3与NMOS63的栅极连接，第四输出端子out4与NMOS64的栅极连接。PMOS61的源极与电源端子连接，而漏极与输出缓冲器电路的输出端子连接。PMOS62的源极与电源端子连接，而漏极与输出缓冲器电路的输出端子连接。NMOS63的源极与接地端子连接，而漏极与输出缓冲器电路的输出端子连接。NMOS64的源极与接地端子连接，而漏极与输出缓冲器电路的输出端子连接。

反相器41的输入端子与输出缓冲器电路的输入端子连接，而输出端子与反相器42及反相器48的输入端子连接。反相器43的输入端子与反相器42的输出端子连接，而输出端子与PMOS61的栅极连接。反相器49的输入端子与反相器48的输出端子连接，而输出端子与NMOS63的栅极连接。NAND51的第一输入端子与反相器42的输出端子连接，而第二输入端子与反相器44的输出端子连接，且第三输入端子与反相器47的输出端子连接，而输出端子与NAND52的第二输入端子连接。NAND53的第一输入端子与反相器48的输出端子连接，而第二输入端子与反相器46的输出端子连接，且第三输入端子与反相器45的输出端子连接，而输出端子与NOR54的第二输入端子连接。NAND52的第一输入端子与反相器42的输出端子连接，而输出端子与PMOS62的栅极连接。NOR54的第一输入端子与反相器48的输出端子连接，而输出端子与NMOS64的栅极连接。反相器44的输入端子与输出缓冲器电路的输出端子连接，输出端子与反相器45的输入端子连接。反相器46的输入端子与输出缓冲器电路的输出端子连接，而输出端子与反相器47的输入端子连接。

反相器43和NAND52和NOR54和反相器49的驱动能力低于通常的逻辑电路的驱动能力。具体而言，例如用小尺寸的晶体管构成反相器43和NAND52和NOR54和反相器49，以输出少于规定值的电流。

如图6所示，反相器46的反相电压VL具有与第一实施方式的NOR18的反相电压VL相同的特性。

反相器44的反相电压VH具有与第一实施方式的NAND19的反相电压VH相同的特性。

接着，对输出缓冲器电路的动作进行说明。

图7是表示输出电压的时序图。在期间t0～t1中，输入电压VIN成为高电平，电压S5及电压S8成为高电平，电压S9及电压S11成为低电平。因而，PMOS61导通，NMOS63截止。

输出电压VOUT从低电平升高，但低于反相器46的反相电压VL，因此对于反相器44及反相器46而言是低电平。因而，电压S1及电压S4成为高电平，电压S2～S3成为低电平。在NAND51中电压S3为低电平，因此电压S6成为高电平，在NAND52中电压S5～S6为高电平，因此电压S10成为低电平，PMOS62导通。此外，在NOR53中电压S4为高电平，因此电压S7成为低电平，在NOR54中电压S8为高电平，因此电压S12成为低电平，NMOS64截止。

即，这时PMOS61～62的两个都导通，输出电压VOUT的压摆率变得陡峭。因而，2个PMOS控制输出电压VOUT。

在期间t1～t2中，输出电压VOUT高于反相器46的反相电压VL，因此对于反相器46而言是高电平。因而，电压51及电压53成为高电平，电压S2及电压S4成为低电平。在NAND51中电压S1和电压S3和电压S5为高电平，因此电压S6成为低电平，在NAND52中电压S6为低电平，因此电压S10成为高电平，PMOS62截止。

即，这时控制电路40监视第二输入端子in2的输出电压VOUT，并判定输出电压VOUT是否高于反相器46的反相电压VL。若输出电压VOUT高于反相器46的反相电压VL，则只使PMOS61导通，输出电压VOUT的压摆率变得平缓。因而，1个PMOS控制输出电压VOUT。

在期间t2～t3中，输出电压VOUT高于反相器44的反相电压VH，因此对于反相器44而言是高电平。因而，电压51及电压54成为低电平，电压S2～S3成为高电平。在NAND51中电压S1为低电平，因此电压S6成为高电平，在NAND52中电压S5～S6为高电平，因此电压S10成为低电平，PMOS62导通。

即，这时控制电路40监视第二输入端子in2的输出电压VOUT，并判定输出电压VOUT是否高于反相器44的反相电压VH。若输出电压VOUT高于反相器44的反相电压VH，则PMOS61～62两个都导通，输出电压VOUT的压摆率变得陡峭。因而，2个PMOS控制输出电压VOUT。

在期间t3～t4中，对应于输入电压VIN为高电平的期间，输出电压VOUT也为高电平。

在期间t4～t5中，输入电压VIN成为低电平，电压S5及电压S8成为低电平，电压S9及电压S11成为高电平。因而，PMOS61截止，NMOS63导通。

输出电压VOUT从高电平降低，但高于反相器44的反相电压VH，因此对于反相器44及反相器46而言是高电平。因而，电压S1及电压S4成为低电平，电压S2～S3成为高电平。在NOR53中电压S2为高电平，因此电压S7成为低电平，在NOR54中电压S7～S8为低电平，因此电压S12成为高电平，NMOS64导通。此外，在NAND51中电压S1为低电平，因此电压S6成为高电平，在NAND52中电压S5为低电平，因此电压S12也成为高电平，PMOS62截止。

即，这时NMOS63～64两个都导通，输出电压VOUT的压摆率变得陡峭。因而，2个NMOS控制输出电压VOUT。

在期间t5～t6中，输出电压VOUT低于反相器44的反相电压VH，因此对于反相器44而言是低电平。因而，电压51及电压53成为高电平，电压S2及电压S4成为低电平。在NOR53中电压S2和电压S4和电压S8为低电平，因此电压S7成为高电平，在NOR54中电压S7为高电平，因此电压S12成为低电平，NMOS64截止。

即，这时控制电路40监视第二输入端子in2的输出电压VOUT，并判定输出电压VOUT是否低于反相器44的反相电压VH。若输出电压VOUT低于反相器44的反相电压VH，则只使NMOS63导通，输出电压VOUT的压摆率变得平缓。因而，1个NMOS控制输出电压VOUT。

在期间t6～t7中，输出电压VOUT低于反相器46的反相电压VL，因此对于反相器46而言是低电平。因而，电压51及电压54成为高电平，电压S2～S3成为低电平。在NORR53中电压S4为高电平，因此电压S7成为低电平，在NOR54中电压S7～S8为低电平，因此电压S12成为高电平，NMOS64导通。

即，这时控制电路40监视第二输入端子in2的输出电压VOUT，并判定输出电压VOUT是否低于反相器46的反相电压VL。若输出电压VOUT低于反相器46的反相电压VL，则NMOS63～64两个都导通，输出电压VOUT的压摆率变得陡峭。因而，2个NMOS控制输出电压VOUT。

这样，在输出电压VOUT从接地电压VSS变化至反相器46的反相电压VL的场合；从反相器44的反相电压VH变化至电源电压VDD的场合；从电源电压VDD变化至反相器44的反相电压VH的场合；以及从反相器46的反相电压VL变化至接地电压VSS的场合，2个MOS晶体管两个都控制输出电压VOUT，因此输出电压VOUT的压摆率变得陡峭。因而，输出缓冲器电路的响应速度变快。

此外，当输出电压VOUT在电压(VDD/2)附近变化的上述以外的场合，只1个MOS晶体管控制输出电压VOUT，因此输出电压VOUT的压摆率变得平缓。因而，输出缓冲器电路的响应速度变得迟缓，因此输出噪声降低。

再者，在期间t0～t3的动作中，输出电压VOUT的压摆率的斜率，在图7中变更2次，但变更规定次数也可(未图示)。这时，适当准备具有反相电压的逻辑电路及MOS晶体管，并基于反相电压及输出电压VOUT，控制电路40适当控制MOS晶体管。

符号说明

10 控制电路

31～32 PMOS晶体管

33～34 NMOS晶体管

11～17 反相器

18 NOR

19 NAND

Claims (5)

1.一种输出缓冲器电路，调整输出端子的输出电压的压摆率，其特征在于包括：

从电源端子向所述输出端子供给电流的多个第一晶体管；

从所述输出端子向接地端子供给电流的多个第二晶体管；以及

控制电路，控制所述第一及所述第二晶体管，以被输入输入电压并输出所述输出电压，

所述控制电路通过驱动控制所述第一晶体管及第二晶体管的具有规定以下的驱动能力的逻辑电路，

当所述输出电压在不包含所述电源电压的1/2倍的规定范围发生变化时，使规定数的所述第一晶体管或所述第二晶体管导通，其中规定数为2以上的数，

当所述输出电压在所述规定范围以外发生变化时，使比所述规定数少的数的所述第一晶体管或所述第二晶体管导通。

2.如权利要求1所述的输出缓冲器电路，其特征在于：

所述控制电路具备第二逻辑电路，该第二逻辑电路具有与所述电源电压的1/2倍不同的反相电压，

通过所述输出电压和所述反相电压的大小关系，使对应于所述输出电压在所述规定范围或所述规定范围以外的数的所述第一晶体管或第二晶体管导通。

3.如权利要求2所述的输出缓冲器电路，其特征在于：所述第二逻辑电路具有在所述电源电压降低时所述反相电压接近所述电源电压的1/2倍的特性。

4.如权利要求1所述的输出缓冲器电路，其特征在于：

所述控制电路具备第三逻辑电路，该第三逻辑电路具有在能够允许所述电源电压的变动的电源电压变动范围中常低于所述电源电压的1/2倍的第一反相电压和/或常高于所述电源电压的1/2倍的第二反相电压，

通过所述输出电压和所述第一反相电压的大小关系和/或所述输出电压和所述第二反相电压的大小关系，使对应于所述输出电压在所述规定范围或所述规定范围以外的数的所述第一晶体管或第二晶体管导通。

5.如权利要求4所述的输出缓冲器电路，其特征在于：所述第三逻辑电路具有在所述电源电压降低时所述第一及所述第二反相电压接近所述电源电压的1/2倍的特性。

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