JP2001292563A - チャージポンプ回路 - Google Patents

Abstract

(57)【要約】 【課題】高い信頼性を保ちつつ、その電圧変換効率を向
上することの可能なチャージポンプ回路を提供する。 【解決手段】チャージポンプ回路は、２個のスイッチン
グトランジスタＴＲ１，ＴＲ２、キャパシタＣ１、及び
出力キャパシタＣｏｕｔ、タイミング調整回路１０、そ
のＮチャネル型ＭＯＳトランジスタのソース端子Ｓがト
ランジスタＴＲ１，ＴＲ２のソース端子Ｓにそれぞれ接
続されるＣＭＯＳインバータ１，２、及びバッファ回路
Ｂ１を備える。タイミング調整回路１０は、トランジス
タＴＲ１，ＴＲ２を互いに一方のオフ期間内に他方をオ
ンさせる制御クロック信号φＴ１，φＴ２を生成する。
制御クロック信号φＴ１をバッファ回路Ｂ１を介して所
定時間遅延させて形成されるキャパシタクロック信号φ
Ｃ１がキャパシタＣ１に入力される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、キャパシタを用
いて電圧を変換するチャージポンプ回路に関する。

【０００２】

【従来の技術】図１０に、従来のチャージポンプ回路の
構成の概要を示す。ここで、同図１０（ａ）に示す回路
は、２個のダイオードＤ１，Ｄ２、キャパシタＣ１、及
び出力キャパシタＣｏｕｔ等を備えて構成される。ま
た、図１０（ｂ）には、前記ダイオードＤ１，Ｄ２をＰ
チャネル型ＭＯＳトランジスタＴ１，Ｔ２にて構成した
例を示す。

【０００３】これらチャージポンプ回路はいずれも、キ
ャパシタＣ１を介してノードＮ１にクロック信号ＣＬＫ
が供給されることにより、同クロック信号ＣＬＫの論理
「Ｈ（ハイ）」レベル値である電源電圧ＶＤＤに基づき
その出力電圧Ｖｏｕｔとして負の電圧「−ＶＤＤ」を出
力する（負側に昇圧する）タイプのチャージポンプ回路
である。

【０００４】次に、図１１を参照して同回路の電圧変換
動作の概要を説明する。同図１１に示す時刻ｔ１以前の
クロック信号ＣＬＫが論理「Ｈ」レベルにある状態にお
いては、ダイオードＤ１（あるいはトランジスタＴＲ
１）がオンしてノードＮ１の電圧Ｖｎ１はほぼ「０」ボ
ルト（グランド電圧ＧＮＤ）にあるとする。またこのと
き、出力電圧Ｖｏｕｔもほぼグランド電圧ＧＮＤである
とする。

【０００５】そして図１に示す時刻ｔ１において、クロ
ック信号ＣＬＫが論理「Ｌ（ロー）」レベル（０ボル
ト）に低下すると、キャパシタＣ１によってノード電圧
Ｖｎ１はほぼ「−ＶＤＤ」まで引っ張られる。このとき
ダイオードＤ１（トランジスタＴＲ１）はオフし、ダイ
オードＤ２（トランジスタＴＲ２）がオンするため、出
力電圧Ｖｏｕｔもほぼ「−ＶＤＤ」となり（図１１
（ｃ）参照）、出力キャパシタＣｏｕｔは「−ＶＤＤ」
に充電されることとなる。

【０００６】続いて、時刻ｔ２においてクロック信号Ｃ
ＬＫが再び論理「Ｈ」レベルになると、キャパシタＣ１
によって、ノード電圧Ｖｎ１はほぼグランド電圧ＧＮＤ
に引き上げられる。そのため、ダイオードＤ２（トラン
ジスタＴＲ２）はオフし、出力電圧Ｖｏｕｔは出力キャ
パシタＣｏｕｔの充電電圧「−ＶＤＤ」近傍に保持され
る。

【０００７】次に、時刻ｔ３においてクロック信号ＣＬ
Ｋが再び論理「Ｌ」レベルになると、ノード電圧Ｖｎ１
は再びほぼ「−ＶＤＤ」まで引っ張られる。このときダ
イオードＤ１（トランジスタＴＲ１）はオフし、ダイオ
ードＤ２（トランジスタＴＲ２）がオンするため、出力
電圧Ｖｏｕｔは再び「−ＶＤＤ」となり、出力キャパシ
タＣｏｕｔは−ＶＤＤに充電されることとなる。このよ
うな出力キャパシタＣｏｕｔへの充電が繰り返されるこ
とによって、出力電圧Ｖｏｕｔはほぼ「−ＶＤＤ」に保
持されるようになる。

【０００８】なお、このようなチャージポンプ回路は、
キャパシタＣ１，Ｃｏｕｔを外付けするだけでＩＣ（集
積回路）化が可能なため、ＩＣ内において所望の電圧値
を得るための電圧変換手段として、例えばＣＣＤ（電荷
移送素子）ドライバの電源回路やメモリＩＣ等に使用さ
れている。

【０００９】

【発明が解決しようとする課題】ところで、こうしたチ
ャージポンプ回路においては、簡単な構成にて電圧変換
を行うことができる、すなわち電圧を昇圧したり降圧し
たりすることができるものの、上記ダイオードＤ１，Ｄ
２（あるいはトランジスタＴ１，Ｔ２）のしきい値電圧
Ｖｔｈによる電圧降下の影響によって、その出力電圧の
絶対値が減少してしまうという不都合が生じる。例え
ば、上記従来のチャージポンプ回路にあっては、その出
力電圧の絶対値の理論値は（ＶＤＤ−２Ｖｔｈ）とな
り、その最大理論値ＶＤＤより２Ｖｔｈだけ低下するこ
ととなる。そして、このような出力電圧の絶対値の低下
が、チャージポンプ回路としての電圧変換効率の低下を
招いている。

【００１０】なお、このしきい値電圧Ｖｔｈによる出力
電圧（絶対値）の低下を回避すべく、例えば先の図
（ｂ）に示したＰチャネル型ＭＯＳトランジスタＴ１，
Ｔ２をダイオード結線とせずトランジスタ結線とするこ
とも考えられるが、その場合には、それらトランジスタ
のオン・オフ制御時の貫通電流等による電圧変換効率の
低下や、トランジスタ自身の信頼性の低下が無視できな
いものとなる。

【００１１】本発明は上記実情に鑑みてなされたもので
あり、その目的とするところは、高い信頼性を保ちつ
つ、その電圧変換効率を向上することの可能なチャージ
ポンプ回路を提供することにある。

【００１２】

【課題を解決するための手段】以下、上記目的を達成す
るための手段及びその作用効果について記載する。請求
項１記載の発明は、出力端と基準電位端との間に直列接
続される複数のスイッチングトランジスタと、互いに隣
接するトランジスタ間のノードに一方の端子が接続さ
れ、それら隣接するトランジスタのうちの前記基準電位
端側のトランジスタの導通制御端子に他方の端子が接続
されるキャパシタとを有し、前記複数のトランジスタの
各導通制御端子に対して、奇数段と偶数段とで互いに位
相の反転するクロック信号を印加して前記出力端に所定
の出力電位を発生するチャージポンプ回路において、前
記キャパシタの他方の端子とこれに接続されるトランジ
スタ導通制御端子との間に遅延回路を設け、当該トラン
ジスタの導通制御端子に印加されるクロック信号を所定
期間遅延させて前記キャパシタの他方の端子に印加する
ようにしたことをその要旨とする。

【００１３】請求項２記載の発明は、請求項１記載のチ
ャージポンプ回路において、前記クロック信号は、所定
の電源電位と前記ノードの電位との間で動作するバッフ
ァ回路を介して前記スイッチングトランジスタの導通制
御端子に印加されることをその要旨とする。

【００１４】請求項３記載の発明は、請求項１または２
に記載のチャージポンプ回路において、前記複数のスイ
ッチングトランジスタの奇数段と偶数段とが同時に非導
通状態となる期間を設定するように前記互いに位相の反
転したクロック信号のタイミングを調整するタイミング
調整回路をさらに備えることをその要旨とする。

【００１５】請求項４記載の発明は、請求項３記載のチ
ャージポンプ回路において、前記タイミング調整回路
は、前記隣接するトランジスタの一方のトランジスタの
導通制御端子に印加されるクロック信号を受けてその位
相を反転する第１のインバータ回路と、当該チャージポ
ンプ回路に入力されるクロック信号とこの第１のインバ
ータ回路の出力クロック信号とを入力してそのＮＡＮＤ
条件をとる第１のＮＡＮＤ回路と、当該チャージポンプ
回路に入力されるクロック信号を反転する第２のインバ
ータ回路と、前記隣接するトランジスタの他方のトラン
ジスタの導通制御端子に印加されるクロック信号を受け
てその位相を反転する第３のインバータ回路と、これら
第２及び第３のインバータ回路の出力クロック信号を入
力してそのＮＡＮＤ条件をとる第２のＮＡＮＤ回路とを
備え、前記第１及び第２のＮＡＮＤ回路の出力をもって
前記タイミングの調整されたクロック信号とすることを
その要旨とする。

【００１６】請求項５記載の発明は、請求項３記載のチ
ャージポンプ回路において、前記タイミング調整回路
は、当該チャージポンプ回路に入力されるクロック信号
を反転する第１のインバータ回路と、前記隣接するトラ
ンジスタの一方のトランジスタの導通制御端子に印加さ
れるクロック信号と前記第１のインバータ回路の出力ク
ロック信号とを入力してそのＮＯＲ条件をとる第１のＮ
ＯＲ回路と、同第１のＮＯＲ回路の出力クロック信号を
反転する第２のインバータ回路と、当該チャージポンプ
回路に入力されるクロック信号と前記隣接するトランジ
スタの他方のトランジスタの導通制御端子に印加される
クロック信号とを入力してそのＮＯＲ条件をとる第２の
ＮＯＲ回路と、同第２のＮＯＲ回路の出力クロック信号
を反転する第３のインバータ回路とを備え、前記第２及
び第３のインバータ回路の出力をもって前記タイミング
の調整されたクロック信号とすることをその要旨とす
る。

【００１７】請求項６記載の発明は、請求項１〜３のい
ずれか一項に記載のチャージポンプ回路において、前記
遅延回路は、前記キャパシタの他方の端子を開放して一
旦ハイインピーダンス状態とし、前記トランジスタの導
通制御端子に印加される前記クロック信号が反転した
後、所定の遅延期間を経過して前記キャパシタの他方の
端子に所定の電位を与えることをその要旨とする。

【００１８】請求項７記載の発明は、請求項６記載のチ
ャージポンプ回路において、前記遅延回路は、一対の電
源端子の間に直列に接続される一対のトランジスタと、
前記一対のトランジスタの導通制御端子を駆動する一対
の論理回路と、を備え、前記一対の論理回路の一方が他
方の出力と前記クロック信号とを合成して前記一対のト
ランジスタが同時に非導通状態となる期間を設定し、前
記一対のトランジスタの間の電位を前記キャパシタに与
えることをその要旨とする。

【００１９】請求項８記載の発明は、請求項７記載のチ
ャージポンプ回路において、前記一対のトランジスタ
は、高電位側の電源端子と前記キャパシタとの間の導通
を制御するＰチャネル型トランジスタ及び、低電位側の
電源端子と前記キャパシタとの間の導通を制御するＮチ
ャネル型トランジスタからなると共に、前記一対の論理
回路は、ＡＮＤ回路及びＮＯＲ回路からなり、前記ＡＮ
Ｄ回路は、入力されるクロック信号と前記Ｐチャネル型
トランジスタの導通制御端子に印加される信号との論理
積信号を前記Ｎチャネル型トランジスタの導通制御端子
に印加し、前記ＮＯＲ回路は、当該遅延回路に入力され
るクロック信号と前記ＡＮＤ回路の出力信号とのＮＯＲ
条件信号を前記スイッチングトランジスタの導通制御端
子に印加し、前記ＮＯＲ回路の出力信号を反転させて前
記Ｐチャネル型トランジスタの導通制御端子に印加する
ことをその要旨とする。

【００２０】

【発明の実施の形態】（第１の実施の形態）以下、本発
明にかかるチャージポンプ回路の第１の実施の形態につ
いて、図１及び図２を参照して説明する。なお、本実施
の形態にかかるチャージポンプ回路も、電源電圧ＶＤＤ
から出力電圧として負電圧「−ＶＤＤ」を出力するタイ
プのチャージポンプ回路である。

【００２１】図１は、本実施の形態にかかるチャージポ
ンプ回路の構成を示すもので、同図１に示すように、こ
の回路は、基本的には先の従来のチャージポンプ回路と
同様に、２個のスイッチングトランジスタＴＲ１，ＴＲ
２、キャパシタＣ１、及び出力キャパシタＣｏｕｔ等を
備えて構成される。なお、同トランジスタＴＲ１，ＴＲ
２は、ここではＮチャネル型ＭＯＳトランジスタにて構
成されるこれらチャージポンプ回路としての基本構成に
加え、本実施の形態のチャージポンプ回路はさらに、タ
イミング調整回路１０、ＣＭＯＳインバータ１，２、及
びバッファ回路Ｂ１を備えている。

【００２２】ここで、タイミング調整回路１０は、イン
バータ１１，１２，１３、ＮＡＮＤ回路１４,１５を備
えて構成され、クロック信号ＣＬＫを入力し、同クロッ
ク信号ＣＬＫに基づいて、上記スイッチングトランジス
タＴＲ１，ＴＲ２をオン・オフさせる制御クロック信号
φＴ１，φＴ２を生成するとともにそのタイミングを調
整する。

【００２３】また、ＣＭＯＳインバータ１，２は、それ
ぞれそのＮチャネル型ＭＯＳトランジスタ１ａ，２ａの
ソース端子Ｓが上記スイッチングトランジスタＴＲ１，
ＴＲ２のソース端子Ｓ（ノード）に接続される。これ
は、スイッチングトランジスタＴＲ１，ＴＲ２のソース
が負電圧となるときに、上記制御クロック信号φＴ１，
φＴ２の論理「Ｌ」レベルの電圧値も負電圧として、同
トランジスタＴＲ１，ＴＲ２を確実にオフに維持するた
めである。

【００２４】また、上記バッファ回路Ｂ１が上記ＣＭＯ
Ｓインバータ１の出力とキャパシタＣ１間に設けられて
いる。同バッファ回路Ｂ１は、上記制御クロック信号φ
Ｔ１の信号レベルを変換するとともに、同クロック信号
φＴ１を所定時間遅延させ、その遅延されたクロック信
号φＴ１をキャパシタクロック信号φＣ１としてキャパ
シタＣ１に入力する。なお、このバッファ回路は、例え
ば複数のＣＭＯＳインバータ等により形成される。

【００２５】このように、本実施の形態においては上記
キャパシタクロック信号φＣ１を生成することにより、
スイッチングトランジスタＴＲ１のゲートにそのオン・
オフ信号を印加した後に、同キャパシタクロック信号φ
Ｃ１をキャパシタＣ１に印加することにより同トランジ
スタＴＲ１のソース電圧（ノードＮ１の電圧）Ｖｎ１を
変化させるようにしている。

【００２６】そのため、スイッチングトランジスタＴＲ
１のオン時にあっては、同トランジスタＴＲ１の半導体
基板内に形成される寄生トランジスタを導通させる等の
不具合が防止され、一方、トランジスタＴＲ１のオフ時
にあっては、同トランジスタＴＲ１を介してノード電圧
Ｖｎ１が変動することも防止されるようになる。

【００２７】次に、このように構成される本実施の形態
のチャージポンプ回路による負電圧の発生動作の概要を
図２のタイミングチャートを参照して説明する。なお、
同図２においては本チャージポンプ回路の定常的な推移
が示され、電源投入時等の過渡的な推移は割愛されてい
る。

【００２８】同図２に示す時刻ｔ１においてクロック信
号ＣＬＫが論理「Ｈ」レベル（ＶＤＤ）に変化すると
（図２（ａ））、まず上記インバータ１２の出力が論理
「Ｌ」レベル（０ボルト）となり、それに伴ってＮＡＮ
Ｄ回路１５の出力が論理「Ｈ」レベルとなる。それがＣ
ＭＯＳインバータ２に入力され、同インバータ２の出力
である制御クロック信号φＴ２が論理「Ｌ」レベル「−
ＶＤＤ」となる（図２（ｃ）参照）。

【００２９】このとき、スイッチングトランジスタＴＲ
２はオフするとともに、インバータ１１の出力が論理
「Ｈ」レベルとなり、それに伴ってＮＡＮＤ回路１４の
出力が論理「Ｌ」レベル（０ボルト）となる。それがＣ
ＭＯＳインバータ１に入力され、同図２に示す時刻ｔ２
において、同インバータ１の出力である制御クロック信
号φＴ１が論理「Ｈ」レベル（ＶＤＤ）となる（図２
（ｂ）参照）。続いてバッファ回路Ｂ１の遅延による所
定時間後、キャパシタクロック信号φＣ１が論理「Ｈ」
レベル（ＶＤＤ）となる（図２（ｄ）参照）。この上昇
に伴なって、ノード電圧Ｖｎ１は「−ＶＤＤ」から上昇
し、その後ほぼ０ボルトとなる（図２（ｅ）参照）。

【００３０】一方、時刻ｔ３においてクロック信号ＣＬ
Ｋが論理「Ｌ」レベル（０ボルト）に変化すると、まず
上記ＮＡＮＤ回路１４の出力が論理「Ｈ」レベルとな
り、それがＣＭＯＳインバータ１に入力され、同図２に
示す時刻ｔ４において、同インバータ１の出力である制
御クロック信号φＴ１が「Ｌ」レベル「−ＶＤＤ」とな
る（図２（ｂ）参照）。このとき、スイッチングトラン
ジスタＴＲ１はオフする。続いてバッファ回路Ｂ１の遅
延による所定時間後、キャパシタクロック信号φＣ１が
論理「Ｌ」レベル（０ボルト）となる（図２（ｄ）参
照）。また、このとき、インバータ１３の出力が論理
「Ｈ」レベル（ＶＤＤ）となり、それに伴ってＮＡＮＤ
回路１５の出力が論理「Ｌ」レベル（０ボルト）とな
る。それがＣＭＯＳインバータ２に入力され、同インバ
ータ２の出力である制御クロック信号φＴ２が論理
「Ｈ」レベル（ＶＤＤ）となる（図２（ｃ）参照）。こ
のときスイッチングトランジスタＴＲ２はオンする。そ
の後、時刻ｔ５においてクロック信号ＣＬＫが再び論理
「Ｈ」レベルに変化すると、上記時刻ｔ１と同様な動作
が行われる。

【００３１】本実施の形態のチャージポンプ回路におい
ては、このような動作が繰り返されることによって、ス
イッチングトランジスタＴＲ１，ＴＲ２のしきい電圧Ｖ
ｔｈの影響がなくなり、ほぼ理論値「−ＶＤＤ」に近い
出力電圧Ｖｏｕｔが得られるようになる（図２（ｆ）参
照）。

【００３２】また、本実施の形態のチャージポンプ回路
においては上述したように、スイッチングトランジスタ
ＴＲ１，ＴＲ２が同時にオンされることはない。すなわ
ち、同図２に示されるように、スイッチングトランジス
タＴＲ１のオフ期間τｏｆｆ１内においてスイッチング
トランジスタＴＲ２のオン期間τｏｎ２が設定され、一
方スイッチングトランジスタＴＲ２のオフ期間τｏｆｆ
２内においてスイッチングトランジスタＴＲ１のオン期
間τｏｎ１が設定される。そのため、効率よく所望の出
力電圧Ｖｏｕｔが得られるようになるとともに、スイッ
チングトランジスタＴＲ１，ＴＲ２に大きな貫通電流が
流れることも防止される。その結果、同トランジスタＴ
Ｒ１，ＴＲ２の信頼性が向上し、チャージポンプ回路と
しての信頼性も向上することとなる。

【００３３】以上説明したように、本実施の形態のチャ
ージポンプ回路によれば、以下のような効果を得ること
ができる。 （１）スイッチングトランジスタＴＲ１のゲート電圧を
先に確定してから同トランジスタＴＲ１のソース電圧
（ノードＮ１の電圧）Ｖｎ１を変化させるようにしてい
る。そのため、スイッチングトランジスタＴＲ１のスイ
ッチング時における寄生トランジスタの影響、及びノー
ド電圧Ｖｎ１の変動等が防止されるようになる。その結
果、チャージポンプ回路としての動作がより確実になる
とともに、その信頼性も向上するようになる。

【００３４】（２）ＣＭＯＳインバータ１，２のＮチャ
ネル型ＭＯＳトランジスタのソース端子Ｓをスイッチン
グトランジスタＴＲ１，ＴＲ２のソース端子Ｓに接続す
る構成としている。そのため簡易な構成により、同トラ
ンジスタＴＲ１，ＴＲ２のオフ動作の維持を確実とする
ゲート電圧（制御クロック信号φＴ１，φＴ２）を得る
ことができる。

【００３５】（３）タイミング調整回路１０によって、
スイッチングトランジスタＴＲ１，ＴＲ２が同時にオン
することのない制御クロック信号φＴ１，φＴ２が形成
される。そのため、同トランジスタＴＲ１，ＴＲ２に大
きな貫通電流の流れることが防止され、同トランジスタ
ＴＲ１，ＴＲ２の信頼性が向上するとともに、チャージ
ポンプ回路としての消費電力を低減することができる。

【００３６】（４）電圧変換に際してスイッチングトラ
ンジスタＴＲ１，ＴＲ２のしきい値電圧Ｖｔｈの影響を
受けない構成としたため、高い到達出力電圧値（絶対
値）が得られる。

【００３７】（第２の実施の形態）次に、本発明にかか
るチャージポンプ回路の第２の実施の形態を、前記第１
の実施の形態との相違点を中心に図３及び図４を参照し
て説明する。

【００３８】図３に示されるように、この第２の実施の
形態のチャージポンプ回路においては、タイミング調整
回路の構成が前記第１の実施の形態のタイミング調整回
路１０の構成と相違する。また、本実施の形態において
は、スイッチングトランジスタを４個、キャパシタを３
個備え、電源電圧ＶＤＤから出力電圧として負電圧「−
３ＶＤＤ」（理論値）を出力する。

【００３９】さて、本実施の形態のタイミング調整回路
２０は、３個のインバータ２１，２２，２３、及び２個
のＮＯＲ回路２４,２５を備えて構成される。先のタイ
ミング調整回路１０と同様に、互いに位相の反転したク
ロック信号が印加されるスイッチングトランジスタが同
時に導通状態となることのないよう、それらクロック信
号のタイミングを調整する。

【００４０】また、スイッチングトランジスタＴＲ１，
ＴＲ２，ＴＲ３に対してそれぞれＣＭＯＳインバータ
１，２，３、バッファ回路Ｂ１，Ｂ２，Ｂ３、及びキャ
パシタＣ１，Ｃ２，Ｃ３がそれぞれ設けられている。ま
た、スイッチングトランジスタＴＲ４にはＣＭＯＳイン
バータ４が設けられている。そして、ここでは制御クロ
ック信号φＴ１，φＴ３、制御クロック信号φＴ２，φ
Ｔ４、及びキャパシタクロック信号φＣ１，φＣ３は共
通化されている。

【００４１】次に図４のタイミングチャートを参照し
て、このように構成される本実施の形態のチャージポン
プ回路の動作の概要を説明する。ここでも先の図２に示
した場合と同様に、制御クロック信号φＴ１，φＴ３を
バッファ回路Ｂ１，Ｂ３を介して遅延させてキャパシタ
クロック信号φＣ１，φＣ３が形成されている（図４
（ｂ），（ｄ）参照）。また制御クロック信号φＴ２を
バッファ回路Ｂ２を介して遅延させてキャパシタクロッ
ク信号φＣ２が形成されている（図４（ｃ），（ｅ）参
照）。

【００４２】また、制御クロック信号φＴ１，φＴ３及
び制御クロック信号φＴ２，φＴ４は、互いに一方の論
理レベル「Ｌ」（トランジスタ「オフ」）期間内に他方
の論理レベル「Ｈ」（トランジスタ「オン」）期間が来
るように形成されている（図４（ｂ），（ｃ）参照）。
すなわち、同図４に示されるように、スイッチングトラ
ンジスタＴＲ２，ＴＲ４のオフ期間τｏｆｆ２内におい
てスイッチングトランジスタＴＲ１，ＴＲ３のオン期間
τｏｎ１が設定され、一方スイッチングトランジスタＴ
Ｒ１，ＴＲ３のオフ期間τｏｆｆ１内においてスイッチ
ングトランジスタＴＲ２，ＴＲ４のオン期間τｏｎ２が
設定される。

【００４３】図５に、本実施の形態のチャージポンプ回
路がＩＣ（集積回路）内に適用された例として、ＣＣＤ
ドライバの構成を示す。同ドライバはフレームトランス
ファ型ＣＣＤを駆動するものである。詳しくは同ＣＣＤ
の撮像部に発生した電荷を蓄積部に一挙に転送する、い
わゆる電荷の垂直転送駆動を実現するもので、１チップ
のＩＣ（集積回路）として形成される。そして、同図５
に示すように、負電圧発生用チャージポンプ回路３１、
高電圧発生用チャージポンプ回路３２、及び垂直ドライ
ブ回路３３等を備えて構成される。なお、ポンピングキ
ャパシタＣ１，Ｃ２，Ｃ３，出力キャパシタＣｏｕｔ等
は、当該ドライバに外付けされる。

【００４４】そしてここでは、本実施の形態のチャージ
ポンプ回路３１によって、理論値出力電圧Ｖｏｕｔとし
てほぼ−３ＶＤＤが得られ、同出力電圧Ｖｏｕｔは高電
圧発生用チャージポンプ回路３２及び垂直ドライブ回路
３３に出力される。

【００４５】また、高電圧発生用チャージポンプ回路３
２は、例えば先の図１に示したような回路構成に基づき
形成される。なお、同チャージポンプ回路３２にあって
は、前記スイッチングトランジスタＴＲ１，ＴＲ２はＰ
チャネル型ＭＯＳトランジスタにて構成されるととも
に、同トランジスタＴＲ１のドレイン端子は電源電圧Ｖ
ＤＤに接続される。また、前記ＣＭＯＳインバータ１，
２を構成するＰチャネル型ＭＯＳトランジスタのソース
（電源側端子）は上記ノードＮ１に接続され、一方、そ
のＮチャネル型ＭＯＳトランジスタのソースは接地され
る。また、クロック信号ＣＬＫは、上記チャージポンプ
回路３１の出力電圧Ｖｏｕｔに基づきレベル変換され
る。

【００４６】このように構成される本実施の形態のチャ
ージポンプ回路によっても、先の第１の実施の形態の回
路と同様に、以下のような効果を得ることができる。
（１）スイッチングトランジスタＴＲ１，ＴＲ２，ＴＲ
３のゲート電圧を先に確定してから各トランジスタＴＲ
１，ＴＲ２，ＴＲ３のソース電圧（ノードＮ１，Ｎ２，
Ｎ３の電圧）Ｖｎ１，Ｖｎ２，Ｖｎ３を変化させるよう
にしている。そのため、スイッチングトランジスタＴＲ
１，ＴＲ２，ＴＲ３のスイッチング時における寄生トラ
ンジスタの影響、及びノード電圧Ｖｎ１，Ｖｎ２，Ｖｎ
３の変動等が防止されるようになる。その結果、チャー
ジポンプ回路としての動作がより確実になるとともに、
その信頼性も向上するようになる。

【００４７】（２）ＣＭＯＳインバータ１，２，３，４
のＮチャネル型ＭＯＳトランジスタのソース端子Ｓをス
イッチングトランジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ
４のソース端子Ｓに接続する構成としている。そのため
簡易な構成により、それらトランジスタＴＲ１，ＴＲ
２，ＴＲ３，ＴＲ４のオフ動作の維持を確実とするゲー
ト電圧（制御クロック信号φＴ１，φＴ２，φＴ３，φ
Ｔ４）を得ることができる。

【００４８】（３）タイミング調整回路２０によって、
スイッチングトランジスタＴＲ１，ＴＲ２，ＴＲ３，Ｔ
Ｒ４の各隣接するトランジスタが同時にオンすることの
ない制御クロック信号φＴ１，φＴ２，φＴ３，φＴ４
が形成される。そのため、それらトランジスタＴＲ１，
ＴＲ２，ＴＲ３，ＴＲ４に大きな貫通電流の流れること
が防止され、同トランジスタＴＲ１，ＴＲ２，ＴＲ３，
ＴＲ４の信頼性が向上するとともに、チャージポンプ回
路としての消費電力を低減することができる。

【００４９】（４）電圧変換に際してスイッチングトラ
ンジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４のしきい値電
圧Ｖｔｈの影響を受けない構成としたため、高い到達出
力電圧値（絶対値）が得られる。

【００５０】（第３の実施の形態）以下、本発明にかか
るチャージポンプ回路の第３の実施の形態について、上
記第１の実施の形態との相違点を中心に図６及び図７を
参照して説明する。

【００５１】図１に示した第１の実施形態においては、
スイッチングトランジスタＴＲ１をオン・オフ制御させ
る制御クロック信号φ１を所定時間遅延させたキャパシ
タクロックＣφ１を生成すべく、バッファ回路Ｂ１が設
けられた。このように、バッファ回路Ｂ１を設けること
で、スイッチングトランジスタＴＲ１のゲート電圧を確
定してから同トランジスタＴＲ１のソース電圧（ノード
Ｎ１の電圧）Ｖｎ１を変化させることができ、ひいては
寄生トランジスタの影響等を防止することができるよう
になる。

【００５２】ただしこの場合、トランジスタＴＲ１がオ
ンしてからバッファ回路Ｂ１が論理「Ｈ」レベルの信号
を出力するまでの期間において、バッファ回路Ｂ１内で
無駄な電流が消費される懸念がある。すなわち、トラン
ジスタＴＲ１がオンして、そのドレイン及びソース間が
導通されることで、ＧＮＤからノードＮ１へ電流が流
れ、ノードＮ１の電位Ｖｎ１が上昇する。そして、これ
に伴ってバッファ回路Ｂ１の出力端子側の電位が変化す
る。しかし、この時点においては、例えばバッファ回路
Ｂ１が２段のＣＭＯＳインバータで構成される場合、出
力側のインバータ内のＮチャネル型ＭＯＳトランジスタ
がオンしているために、このＭＯＳトランジスタを介し
てキャパシタＣ１から同ＭＯＳトランジスタの論理
「Ｌ」レベル側の給電端子（接地端子）に電流が流れる
ようになる。

【００５３】このように、バッファ回路Ｂ１内におい
て、キャパシタＣ１への蓄電と関係のない電流が消費さ
れると、チャージポンプ回路としてもその昇圧変換効率
が低下する要因となる。特に、バッファ回路Ｂ１の出力
がキャパシタＣ１への入力となる関係上、その出力側の
ＭＯＳトランジスタの駆動電力が大きく設定されている
ために、上記消費される電力も大きなものとなり、チャ
ージポンプ回路としてのこうした昇圧変換効率の低下が
無視できないものとなる。

【００５４】そこで本実施の形態においては、前記制御
クロック信号φＴ１を所定時間遅延させてキャパシタク
ロックφＣ１を生成するバッファ回路（遅延回路）を、
次のように構成するようにしている。すなわち、上記制
御クロック信号φＴ１が論理「Ｈ」レベルとなる以前
は、キャパシタＣ１への給電ラインをハイインピーダン
ス状態としておき、同制御クロック信号φＴ１が論理
「Ｈ」レベルとなった後に、このキャパシタＣ１への給
電ラインの電位が論理「Ｈ」レベルになる構成としてい
る。

【００５５】図６に、このように構成されたバッファ回
路を備える本実施の形態にかかるチャージポンプ回路を
示す。図６に示されるように、この回路も、基本的には
先の第１の実施の形態と同様に、２個のスイッチングト
ランジスタＴＲ１、ＴＲ２と、キャパシタＣ１、出力キ
ャパシタＣｏｕｔ、及びトランジスタＴＲ１やＴＲ２へ
供給するクロック信号を調整するタイミング調整回路１
００を備えて構成される。

【００５６】そして、本実施の形態においては、上記構
成に加えて、第１の実施の形態におけるバッファ回路Ｂ
１の代わりとしてバッファ回路（遅延回路）１１０を備
えている。

【００５７】このバッファ回路１１０は、電源電圧「Ｖ
ＤＤ」が印加される給電端子１１２と、同端子１１２及
びキャパシタＣ１間の導通を制御するＰチャネル型ＭＯ
Ｓトランジスタ１１１と、接地端子１１４と、同端子１
１４及びキャパシタＣ２間の導通を制御するＮチャネル
型ＭＯＳトランジスタ１１３とを備えている。

【００５８】そしてバッファ回路１１０においては、上
記トランジスタＴＲ１がオンされてから、キャパシタＣ
１に論理「Ｈ」レベルの信号が供給されるまでの期間に
おける電力の浪費を抑制すべく、次のような手順で上記
各トランジスタ１１１及び１１３の制御信号を生成す
る。すなわち、制御クロック信号φＴ１を論理「Ｈ」レ
ベルにすべく指令信号がタイミング調整回路１０から入
力されると、この指令信号に基づいてまず、トランジス
タ１１３をオフとする制御信号を生成する。そして、こ
のトランジスタ１１３をオフとする制御信号に基づいて
論理「Ｈ」レベルの制御クロック信号φＴ１を生成す
る。更に、生成された論理「Ｈ」レベルの制御クロック
信号φＴ１に基づいて、トランジスタ１１１をオン状態
とする制御信号を生成する。

【００５９】具体的には、図６に示されるように、バッ
ファ回路１１０は、タイミング調整回路１００から供給
される制御クロック信号とトランジスタ１１１のゲート
端子へ印加される制御信号Ｓ１１１との論理積信号を制
御信号Ｓ１１３としてトランジスタ１１３のゲート端子
に印加するＡＮＤ回路１１５を備えている。また、同バ
ッファ回路１１０は、タイミング調整回路１００から供
給される制御クロック信号とＡＮＤ回路１１５の出力信
号との論理和反転信号（ＮＯＲ条件信号）を制御クロッ
ク信号φＴ１としてトランジスタＴＲ１のゲート端子に
印加するＮＯＲ回路１１６を備えている。更に、同バッ
ファ回路１１０は、ＮＯＲ回路１１６の出力信号の論理
反転信号Ｓ１１１を上記制御信号Ｓ１１１としてトラン
ジスタ１１１のゲート端子へ印加するインバータ１１７
を備えている。

【００６０】上記態様にて構成されるバッファ回路１１
０によれば、トランジスタＴＲ１のゲートへ印加される
制御クロック信号φＴ１が論理「Ｈ」レベルになる以前
には、トランジスタ１１３がオフ状態に保たれてキャパ
シタＣ１への給電ラインがハイインピーダンスとされ
る。そして、同制御クロック信号φＴ１が論理「Ｈ」レ
ベルになった後に、トランジスタ１１１がオン状態とさ
れて、このキャパシタＣ１への給電ラインに論理「Ｈ」
レベルの電圧が印加される。

【００６１】一方、タイミング調整回路１００は、先の
第１の実施の形態と同様、クロック信号ＣＬＫを入力
し、同クロック信号ＣＬＫに基づいて、トランジスタＴ
Ｒ１及びＴＲ２が同時にオンすることのないように調整
されたクロック信号を生成する。このような調整を行う
べく、タイミング調整回路１００は、クロック信号ＣＬ
Ｋの論理レベル変化に伴い、制御クロック信号φＴ２と
して論理「Ｌ」レベルの信号を出力する場合には、同制
御クロック信号φＴ２に基づいて、バッファ回路１１０
に論理「Ｈ」レベルの制御クロック信号φＴ１を生成す
るように指令する信号を生成する。更に、タイミング調
整回路１００は、論理「Ｌ」レベルの制御クロック信号
φＴ１を生成するよう指令する信号をバッファ回路１１
０に出力する場合には、この出力される信号に基づいて
論理「Ｈ」レベルの制御クロック信号φＴ２を生成す
る。

【００６２】具体的には、これも図６に示されるよう
に、タイミング調整回路１００は、クロック信号ＣＬＫ
を反転させる第１のインバータ１０１、バッファ回路１
１０内のトランジスタ１１３のゲート端子に印加される
制御信号Ｓ１１３とこの第１のインバータ１０１の出力
信号との論理積信号をトランジスタＴＲ２のゲート端子
へ印加するＡＮＤ回路１０２とを備えている。更に、タ
イミング調整回路１００は、上記トランジスタＴＲ２の
ゲート端子に印加される論理積信号を反転させる第２の
インバータ１０３，及びこの第２のインバータ１０３の
出力信号とクロック信号ＣＬＫとの論理積反転信号を上
述した制御クロック信号φＴ１の生成を指令する信号と
してバッファ回路１１０へ出力するＮＡＮＤ回路を備え
ている。

【００６３】なお、図６においては便宜上、先の図１に
例示したような、トランジスタＴＲ１及びＴＲ２のソー
スが負電圧となるときに、この電圧値を上記制御クロッ
ク信号φＴ１、φＴ２の論理「Ｌ」レベルの電圧値とす
る構成については図示しないこととした。これを実現す
るためには、例えばＡＮＤ回路１２及びＮＯＲ回路１１
６の本来接地される側の給電端子を、これらトランジス
タＴＲ１及びＴＲ２のソース端子に接続するなどすれば
よい。以下では、このように構成されていることを前提
にその動作を説明する。

【００６４】次に、上記態様にて構成されるチャージポ
ンプ回路の全体の動作について、図７のタイミングチャ
ートを併せ参照して更に詳述する。いま、図７に示す時
刻ｔ１において、クロック信号ＣＬＫが論理「Ｈ」レベ
ル（ＶＤＤ）に変化したとすると（図７（ａ））、ま
ず、第１のインバータ１０１の出力が論理「Ｌ」レベル
に変化するのに伴い、時刻ｔ２において、ＡＮＤ回路１
０２からトランジスタＴＲ２のゲート端子へ印加される
制御クロック信号φＴ２が論理「Ｌ」レベル（−ＶＤ
Ｄ）となる（図７（ｃ））。これにより、トランジスタ
ＴＲ２がオフ状態となる。

【００６５】一方、このＡＮＤ回路１０２の出力は、第
２のインバータ１０３によって反転され、論理「Ｈ」レ
ベルのクロック信号ＣＬＫとともに、ＮＡＮＤ回路１０
４に入力されるようになる。これにより、ＮＡＮＤ回路
１０４では、論理「Ｌ」レベルの信号を、制御クロック
信号φＴ１の生成を指令する信号としてバッファ回路１
１０へ出力する。

【００６６】このＮＡＮＤ回路１０４から出力される論
理「Ｌ」レベルの信号は、バッファ回路１１０において
ＡＮＤ回路１１５に入力され、図７に示す時刻ｔ３にお
いて、このＡＮＤ回路１１５から論理「Ｌ」レベルの信
号が上記制御信号Ｓ１１３としてトランジスタ１１３の
ゲート端子に印加される（図７（ｅ））。また、このＡ
ＮＤ回路１１５から出力される論理「Ｌ」レベルの信号
は、上記タイミング調整回路１０のＮＡＮＤ回路１０４
からの出力信号とともに、ＮＯＲ回路１１６に入力され
る。これにより、図７に示す時刻ｔ４において、ＮＯＲ
回路１１６からトランジスタＴＲ１のゲート端子へ論理
「Ｈ」レベルの制御クロック信号φＴ１が出力される
（図７（ｂ））。そして、この論理「Ｈ」レベルの制御
クロック信号φＴ１の印加によって、トランジスタＴＲ
１がオン状態となる。

【００６７】このように、トランジスタＴＲ１のゲート
端子へ論理「Ｈ」レベルの制御クロック信号φＴ１が供
給される以前に、まずトランジス１１３がオフ状態へと
制御されるために、トランジスタＴＲ１のオンに起因す
るキャパシタＣ１の電位変化（図７（ｆ））に伴って流
れるキャパシタＣ１及び接地端子１１４間に不要な電流
が流れてしまうことを防止することができる。

【００６８】また、上記ＮＯＲ回路１１６の出力信号
は、インバータ１１７で反転され、論理「Ｌ」レベルの
信号が制御信号Ｓ１１１としてトランジスタ１１１のゲ
ート端子へ印加されるため、図７に示す時刻ｔ５におい
て、トランジスタ１１１がオン状態となる（図７
（ｄ））。これにより、キャパシタＣ１に加えられる電
圧の電位は、論理「Ｈ」レベルに固定され（図７
（ｆ））、また、時刻ｔ４頃から上昇し始めたノードＮ
１の電位は、グランドレベルに固定される（図７
（ｇ））。

【００６９】一方、図７に示す時刻ｔ６において、クロ
ック信号ＣＬＫが論理「Ｌ」レベル（０ボルト）に変化
すると、まず、ＮＡＮＤ回路１０４からバッファ回路１
１０へ出力される信号が論理「Ｈ」レベルに変化する。
これによりバッファ回路１１０においては、ＮＯＲ回路
１１６から出力される制御クロック信号φＴ１が論理
「Ｌ」レベルとなり、トランジスタＴＲ１がオフとなる
（図７（ｂ））。また、このＮＯＲ回路１１６の出力
は、インバータ１１７を介して論理「Ｈ」レベルの制御
信号Ｓ１１１としてトランジスタ１１１のゲート端子に
加えられる（図７（ｄ））。

【００７０】更に、このインバータ１１７の出力は、Ａ
ＮＤ回路１１５に入力される。同ＡＮＤ回路１１５で
は、このインバータ１１７から出力される論理「Ｈ」レ
ベルの信号と上述したＮＡＮＤ回路１０４から出力され
る論理「Ｈ」レベルの信号との論理積条件に基づき、論
理「Ｈ」レベルの信号を出力する。そして、この論理
「Ｈ」レベルの信号が制御信号Ｓ１１３として、トラン
ジスタ１１３のゲートに印加される（図７（ｅ））とと
もに、ＡＮＤ回路１０２に入力される。そして、このＡ
ＮＤ回路１０２では、この論理「Ｈ」レベルの制御信号
Ｓ１１３と、クロック信号ＣＬＫがインバータ１０１を
介して反転された論理「Ｈ」レベルの信号との論理積条
件に基づいて、論理「Ｈ」レベルの制御クロック信号φ
Ｔ２を生成し、これをトランジスタＴＲ２のゲート端子
に印加する（図７（ｂ））。これにより、トランジスタ
ＴＲ２がオンとなり、同トランジスタＴＲ２を介してノ
ード電圧Ｖｎ１が出力電圧Ｖｏｕｔとして出力される。

【００７１】本実施の形態にかかるチャージポンプ回路
においては、このような動作が繰り返されることで、昇
圧効率を好適に維持している。以上説明したように、本
実施の形態によれば、第１の実施の形態の前記（１）〜
（４）あるいはこれに準じた効果に加えて、以下の効果
が得られるようになる。

【００７２】（５）バッファ回路１１０のトランジスタ
１１３をオフ状態とした後、トランジスタＴＲ１をオン
状態とすることで、トランジスタＴＲ１がオンされてか
らキャパシタクロック信号φＣ１が論理「Ｈ」レベルと
なるまでの間に、キャパシタＣ１と接地端子１１４との
間で電力が消費されることを的確に回避することができ
る。

【００７３】（６）トランジスタ１１３をオフ状態とし
てからトランジスタ１１１をオン状態とすることで、ト
ランジスタ１１３及び１１１間での貫通電流が流れるこ
とも回避される。

【００７４】（７）トランジスタ１１１がオフ状態とな
ってからトランジスタ１１３をオン状態とすることで、
トランジスタ１１３及び１１１間での貫通電流が流れる
ことも回避される。

【００７５】（第４の実施の形態）以下、本発明にかか
るチャージポンプ回路の第４の実施の形態について、先
の第２及び第３の実施の形態との相違点を中心に図８及
び図９を参照して説明する。

【００７６】本実施の形態にかかるチャージポンプ回路
は、図８に示されるように、先の第２の実施形態と同
様、４個のスイッチングトランジスタＴＲ１〜ＴＲ４
と、３個のキャパシタＣ１〜Ｃ３とを備え、電源電圧
「ＶＤＤ」から出力電圧として負電圧「−３ＶＤＤ」
（理論値）を出力する回路である。そして、これらトラ
ンジスタＴＲ１〜ＴＲ４のうち、隣接したトランジスタ
が同時に導通状態となることがないように、タイミング
調整回路２００を備えている。

【００７７】更に、本実施の形態にかかるチャージポン
プ回路は、前述した寄生トランジスタの影響を回避すべ
く、先の第２の実施の形態におけるバッファ回路Ｂ１〜
Ｂ３の代わりに、バッファ回路２１０及び２２０を備え
ている。ここで、バッファ回路２１０は、制御クロック
信号φＴ１及びφＴ３を生成するとともに、同信号を所
定期間遅延させて、キャパシタクロック信号φＣ１及び
φＣ３を出力する回路である。また、バッファ回路２２
０は、制御クロック信号φＴ２及びφＴ４を生成すると
ともに、同信号を所定期間遅延させて、キャパシタクロ
ックφＣ２及びφＣ４を出力する回路である。そして、
これらバッファ回路２１０及び２２０は、先の第３の実
施の形態のバッファ回路１１０と同様の機能を有して、
キャパシタＣ１〜Ｃ３と接地との間で電力が消費される
ことを防止する。

【００７８】すなわち、これらバッファ回路２１０及び
２２０では、タイミング調整回路２００から供給される
信号に基づき、スイッチングトランジスタ（ＴＲ１〜Ｔ
Ｒ４）のゲートに論理「Ｈ」レベルの制御クロック信号
を印加する場合に、まず、接地端子（２１４，２２４）
及びキャパシタ（Ｃ１〜Ｃ３）間の導通制御を行うトラ
ンジスタ（２１３，２２３）をオフとする。そして、こ
れらトランジスタ（２１３，２２３）をオフとする論理
「Ｌ」レベルの制御信号（Ｓ２１３，Ｓ２２３）に基づ
いて、スイッチングトランジスタ（ＴＲ１〜ＴＲ４）の
ゲート端子に印加する論理「Ｈ」レベルの制御クロック
信号（φＴ１〜φＴ４）を生成する。次に、この論理
「Ｈ」レベルの制御クロック信号（φＴ１〜φＴ４）に
基づいて電源電圧ＶＤＤが印加される給電端子（２１
２，２２２）及びキャパシタ（Ｃ１〜Ｃ３）間の導通制
御を行うトランジスタ（２１１，２２１）をオンとす
る。

【００７９】そして、こうした機能を得るために、バッ
ファ回路２１０，２２０はそれぞれ、先の第３の実施形
態と同様、ＡＮＤ回路（２１５，２２５）と、ＮＯＲ回
路（２１６，２２６）と、インバータ（２１７，２２
７）とを備えて構成されている。

【００８０】一方、上記タイミング調整回路２００は、
スイッチングトランジスタＴＲ１〜ＴＲ４の各々隣接す
るものが同時にオンすることのないようにタイミング調
整された信号を上記各バッファ回路２１０，２２０に供
給する回路である。すなわち、クロック信号ＣＬＫの変
化に伴い、制御クロック信号φＴ１及びφＴ３が論理
「Ｌ」レベルになる場合には、バッファ回路２１０によ
って生成される同信号φＴ１及びφＴ３に基づいて、論
理「Ｈ」レベルの制御クロック信号φＴ２及びφＴ４を
生成するように指令する信号をバッファ回路２２０に対
して出力する。逆に、クロック信号ＣＬＫの変化に伴
い、制御クロック信号φＴ２及びφＴ４が論理「Ｌ」レ
ベルになる場合には、バッファ回路２２０によって生成
される同信号φＴ２及びφＴ４に基づいて、論理「Ｈ」
レベルの制御クロック信号φＴ１及びφＴ３を生成する
ように指令する信号をバッファ回路２１０に対して出力
する。

【００８１】具体的には、図８に示されるように、タイ
ミング調整回路２００は、クロック信号ＣＬＫとバッフ
ァ回路２２０のトランジスタ２２３のゲート端子に印加
される信号との論理積反転信号（ＮＡＮＤ条件信号）を
バッファ回路２１０に対して出力する第１のＮＡＮＤ回
路２０２を備えている。また、タイミング調整回路２０
０は、クロック信号ＣＬＫを反転させるインバータ２０
１を介して加えられる信号とバッファ回路のトランジス
タ２１３のゲートに印加される信号との論理積反転信号
をバッファ回路２２０に対して出力する第２のＮＡＮＤ
回路２０３を備えている。

【００８２】なお、本実施の形態においても、上記スイ
ッチングトランジスタＴＲ１〜ＴＲ４を確実にオフさせ
るために、先の第２の実施形態と同様、それらトランジ
スタＴＲ１〜ＴＲ２のソースが負電圧となるときに、こ
の電圧を上記制御クロック信号φＴ１〜φＴ４の論理
「Ｌ」レベルの電圧値とする構成を採用しているが、図
８でのこの具体構成についての図示は割愛した。

【００８３】図９に、本実施の形態にかかるチャージポ
ンプ回路の動作を示す。図９に示されるように、本実施
の形態のチャージポンプ回路においても、基本的には先
の第３の実施の形態と同様、スイッチングトランジスタ
（ＴＲ１〜ＴＲ４）がオン状態となってからキャパシタ
クロック（φＣ１〜φＴ３）がオン状態となるまでの遅
延期間にキャパシタ（Ｃ１〜Ｃ３）と接地端子（２１
４，２２４）との間で電力が消費されることを回避する
ことができる態様で、各種タイミング信号が生成されて
いる。

【００８４】また、トランジスタ（２１１，２２１）が
オフしてからトランジスタ（２１３，２２３）がオン状
態となるため、これらトランジスタ間に貫通電流が流れ
ることもなくなる。

【００８５】このため、この第４の実施の形態によって
も、第２の実施形態による（１）〜（４）の効果に加え
て、第３の実施の形態による前記（５）〜（７）の効果
に準じた効果を得ることができるようになる。

【００８６】なお、上記第３及び第４の実施の形態は、
以下のように変更して実施することもできる。・バッフ
ァ回路１１０、２１０、２２０の構成は図６或いは図８
に例示したものに限られない。特に、バッファ回路内の
ＡＮＤ回路やＮＯＲ回路等の組み合わせについては、そ
の変更も極めて容易である。すなわち、バッファ回路内
に一対の論理回路を備え、、その一方の論理回路が、他
方の出力とバッファ回路への入力信号とを合成して、一
対の電源端子間に接続される一対のトランジスタが同時
に非導通状態となる期間を設定し、同期間の後にキャパ
シタに所定の電位を与えるものを極めて容易に構成する
ことができる。

【００８７】また、ここでは上記各実施の形態において
例示された、低電位の給電端子及びキャパシタ間を遮断
させる制御信号に基づいてトランジスタを導通制御する
活性信号を生成したり、同活性信号に基づいて高電位の
給電端子及びキャパシタ間を導通させる制御信号を生成
する構成にも限られない。例えば、配線遅延を利用する
などしてもよい。

【００８８】その他、上記全ての実施の形態に共通に変
更可能な要素としては次のようなものがある。 ・タイミング調整回路の回路構成は、先の図１及び図３
及び図６及び図８に示したタイミング調整回路１０，２
０，１００，２００の構成に限られるものではない。要
は、タイミング調整回路として、互いに位相の反転した
クロック信号が印加されるスイッチングトランジスタが
同時に導通状態となることのないよう、それらクロック
信号のタイミングを調整するものであれば、いかなる回
路構成にて構成されるものであってもよい。

【００８９】・スイッチングトランジスタとしてＮチャ
ネル型ＭＯＳトランジスタを使用する例を示したがこれ
に限られず、同スイッチングトランジスタとしてはその
他、例えばＰチャネル型ＭＯＳトランジスタを使用して
も、あるいはＮチャネル及びＰチャネル型ＭＯＳトラン
ジスタを併用しても、本発明のチャージポンプ回路を構
成することはできる。

【００９０】・また、本発明のチャージポンプ回路は、
電源電圧ＶＤＤを降圧して負電圧を発生させる適用例に
限られず、その他、例えば電源電圧ＶＤＤを昇圧した
り、あるいは負電圧を利用して正電圧を発生させたりす
る等、様々な電圧変換の態様に適用することができる。

【００９１】・また、スイッチングトランジスタの個
数、同トランジスタ間にその一方の電極が接続されてキ
ャパシタ（ポンピングキャパシタ）の個数は任意であ
り、それぞれ所望の出力電圧Ｖｏｕｔを得るに必要な個
数を適宜設けるようにすればよい。

【００９２】・また、上記各実施の形態では便宜上、ス
イッチングトランジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ
４のソースＳ及びドレインＤについてこれを図１あるい
は図３のごとく定めたが、これらの態様に固定されるも
のではない。

【００９３】・更に、上記第１又は第２の実施形態にお
けるバッファ回路Ｂ１〜Ｂ３や、第３及び第４の実施形
態におけるバッファ回路１１０，２１０，２２０におい
ては、キャパシタへの給電を行う給電端子を、電位「Ｖ
ＤＤ」、「０」を有するものにそれぞれ設定したが、こ
れに限定されるものでもない。要は、スイッチングトラ
ンジスタの導通制御端子に印加されるクロック信号の２
値的な値に対応した異なる２つの電位に設定されるもの
であればよい。そして、これら電位を適宜変更すること
で、チャージポンプ回路としての昇圧能力を調整するこ
ともできる。

【００９４】

【発明の効果】請求項１記載の発明によれば、遅延回路
（バッファ回路）により、先にスイッチングトランジス
タの例えばゲート端子（導通制御端子）に電圧を印加し
てから同トランジスタのソース電圧（ノードの電圧）を
変化させることができる。そのため、スイッチングトラ
ンジスタのスイッチング時における寄生トランジスタ
（当該トランジスタの半導体基板内に擬似形成されるト
ランジスタ）の影響、及びノード電圧の変動等が防止さ
れるようになる。その結果、チャージポンプ回路として
の動作がより確実になるとともに、その信頼性も向上す
るようになる。

【００９５】請求項２記載の発明によれば、所定の電源
電位と前記のノード電位との間で動作するバッファ回路
を設けることにより、簡易な構成により、前記スイッチ
ングトランジスタのオフ動作の維持を確実とする同トラ
ンジスタのゲート電圧（導通制御端子印加クロック信
号）を得ることができる。

【００９６】請求項３記載の発明によれば、タイミング
調整回路によって、複数のトランジスタの奇数段と偶数
段とが同時に非導通状態となる期間を設けるクロック信
号が形成される。そのため、それらトランジスタに大き
な貫通電流の流れることが防止され、同トランジスタの
信頼性が向上するとともに、チャージポンプ回路として
の消費電力を低減することができる。

【００９７】請求項４または５記載の発明によれば、前
記タイミング調整回路を簡易な回路構成にて好適に形成
することができる。請求項６記載の発明によれば、キャ
パシタの他方の端子を開放して一旦ハイインピーダンス
状態とすることで、トランジスタが導通制御されるのに
伴いキャパシタの他方の端子側の線路の電位が上昇した
としても、この遅延回路内で電力が消費されることを回
避することができるようになる。更に、同発明によれ
ば、トランジスタに印加されるクロック信号が反転した
後に、キャパシタの他方の端子に所定の電位を与えるこ
とで、寄生トランジスタ効果等を回避することができる
ようになる。

【００９８】請求項７及び８記載の発明によれば、請求
項６記載の遅延回路を簡易な回路構成にて好適に形成す
ることができる。

【図面の簡単な説明】

【図１】本発明にかかるチャージポンプ回路についてそ
の第１の実施の形態を示す回路図。

【図２】同実施の形態の回路の動作を示すタイミングチ
ャート。

【図３】本発明にかかるチャージポンプ回路についてそ
の第２の実施の形態を示す回路図。

【図４】同実施の形態の回路の動作を示すタイミングチ
ャート。

【図５】同実施の形態の回路の適用例を示すブロック
図。

【図６】本発明にかかるチャージポンプ回路についてそ
の第３の実施の形態を示す回路図。

【図７】同実施の形態の回路の動作を示すタイミングチ
ャート。

【図８】本発明にかかるチャージポンプ回路についてそ
の第４の実施の形態を示す回路図。

【図９】同実施の形態の回路の動作を示すタイミングチ
ャート。

【図１０】従来のチャージポンプ回路の構成例を示す回
路図。

【図１１】同従来のチャージポンプ回路の動作を示すタ
イミングチャート。

【符号の説明】 １，２，３，４…ＣＭＯＳインバータ、１ａ，２ａ…Ｎ
チャネル型ＭＯＳトランジスタ、１０，２０，１００，
２００…タイミング調整回路、Ｂ１，Ｂ２，Ｂ３，Ｂ４
…バッファ回路、Ｃ１，Ｃ２，Ｃ３，Ｃ４…キャパシ
タ、ＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４…スイッチングト
ランジスタ、１１０，２１０，２２０…遅延回路。

Claims (8)

【特許請求の範囲】
1. 【請求項１】出力端と基準電位端との間に直列接続され
   る複数のスイッチングトランジスタと、互いに隣接する
   トランジスタ間のノードに一方の端子が接続され、それ
   ら隣接するトランジスタのうちの前記基準電位端側のト
   ランジスタの導通制御端子に他方の端子が接続されるキ
   ャパシタとを有し、前記複数のトランジスタの各導通制
   御端子に対して、奇数段と偶数段とで互いに位相の反転
   するクロック信号を印加して前記出力端に所定の出力電
   位を発生するチャージポンプ回路において、 前記キャパシタの他方の端子とこれに接続されるトラン
   ジスタ導通制御端子との間に遅延回路を設け、当該トラ
   ンジスタの導通制御端子に印加されるクロック信号を所
   定期間遅延させて前記キャパシタの他方の端子に印加す
   るようにしたことを特徴とするチャージポンプ回路。
2. 【請求項２】前記クロック信号は、所定の電源電位と前
   記ノードの電位との間で動作するバッファ回路を介して
   前記スイッチングトランジスタの導通制御端子に印加さ
   れる請求項１記載のチャージポンプ回路。
3. 【請求項３】請求項１または２に記載のチャージポンプ
   回路において、 前記複数のスイッチングトランジスタの奇数段と偶数段
   とが同時に非導通状態となる期間を設定するように前記
   互いに位相の反転したクロック信号のタイミングを調整
   するタイミング調整回路をさらに備えることを特徴とす
   るチャージポンプ回路。
4. 【請求項４】前記タイミング調整回路は、前記隣接する
   トランジスタの一方のトランジスタの導通制御端子に印
   加されるクロック信号を受けてその位相を反転する第１
   のインバータ回路と、当該チャージポンプ回路に入力さ
   れるクロック信号とこの第１のインバータ回路の出力ク
   ロック信号とを入力してそのＮＡＮＤ条件をとる第１の
   ＮＡＮＤ回路と、当該チャージポンプ回路に入力される
   クロック信号を反転する第２のインバータ回路と、前記
   隣接するトランジスタの他方のトランジスタの導通制御
   端子に印加されるクロック信号を受けてその位相を反転
   する第３のインバータ回路と、これら第２及び第３のイ
   ンバータ回路の出力クロック信号を入力してそのＮＡＮ
   Ｄ条件をとる第２のＮＡＮＤ回路とを備え、前記第１及
   び第２のＮＡＮＤ回路の出力をもって前記タイミングの
   調整されたクロック信号とする請求項３記載のチャージ
   ポンプ回路。
5. 【請求項５】前記タイミング調整回路は、当該チャージ
   ポンプ回路に入力されるクロック信号を反転する第１の
   インバータ回路と、前記隣接するトランジスタの一方の
   トランジスタの導通制御端子に印加されるクロック信号
   と前記第１のインバータ回路の出力クロック信号とを入
   力してそのＮＯＲ条件をとる第１のＮＯＲ回路と、同第
   １のＮＯＲ回路の出力クロック信号を反転する第２のイ
   ンバータ回路と、当該チャージポンプ回路に入力される
   クロック信号と前記隣接するトランジスタの他方のトラ
   ンジスタの導通制御端子に印加されるクロック信号とを
   入力してそのＮＯＲ条件をとる第２のＮＯＲ回路と、同
   第２のＮＯＲ回路の出力クロック信号を反転する第３の
   インバータ回路とを備え、前記第２及び第３のインバー
   タ回路の出力をもって前記タイミングの調整されたクロ
   ック信号とする請求項３記載のチャージポンプ回路。
6. 【請求項６】前記遅延回路は、前記キャパシタの他方の
   端子を開放して一旦ハイインピーダンス状態とし、前記
   トランジスタの導通制御端子に印加される前記クロック
   信号が反転した後、所定の遅延期間を経過して前記キャ
   パシタの他方の端子に所定の電位を与える請求項１〜３
   のいずれか一項に記載のチャージポンプ回路。
7. 【請求項７】前記遅延回路は、一対の電源端子の間に直
   列に接続される一対のトランジスタと、前記一対のトラ
   ンジスタの導通制御端子を駆動する一対の論理回路と、
   を備え、前記一対の論理回路の一方が他方の出力と前記
   クロック信号とを合成して前記一対のトランジスタが同
   時に非導通状態となる期間を設定し、前記一対のトラン
   ジスタの間の電位を前記キャパシタに与える請求項６記
   載のチャージポンプ回路。
8. 【請求項８】前記一対のトランジスタは、高電位側の電
   源端子と前記キャパシタとの間の導通を制御するＰチャ
   ネル型トランジスタ及び、低電位側の電源端子と前記キ
   ャパシタとの間の導通を制御するＮチャネル型トランジ
   スタからなると共に、前記一対の論理回路は、ＡＮＤ回
   路及びＮＯＲ回路からなり、前記ＡＮＤ回路は、入力さ
   れるクロック信号と前記Ｐチャネル型トランジスタの導
   通制御端子に印加される信号との論理積信号を前記Ｎチ
   ャネル型トランジスタの導通制御端子に印加し、前記Ｎ
   ＯＲ回路は、当該遅延回路に入力されるクロック信号と
   前記ＡＮＤ回路の出力信号とのＮＯＲ条件信号を前記ス
   イッチングトランジスタの導通制御端子に印加し、前記
   ＮＯＲ回路の出力信号を反転させて前記Ｐチャネル型ト
   ランジスタの導通制御端子に印加する請求項７記載のチ
   ャージポンプ回路。