KR20010078330A - 차지 펌프 회로 - Google Patents

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KR20010078330A
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    • H02M3/075—Charge pumps of the Schenkel-type including a plurality of stages and two sets of clock signals, one set for the odd and one set for the even numbered stages

Abstract

높은 신뢰성을 유지하면서, 전압 변환 효율을 향상시키는 것이 가능한 차지 펌프 회로를 제공한다.
차지 펌프 회로는 2개의 스위칭 트랜지스터 TR1, TR2, 캐패시터 C1, 및 출력 캐패시터 Cout, 타이밍 조정 회로(10), N채널형 MOS 트랜지스터의 소스 단자 S가 트랜지스터 TR1, TR2의 소스 단자 S에 각각 접속되는 CMOS 인버터(1, 2) 및 버퍼 회로 B1을 구비한다. 타이밍 조정 회로(10)는 트랜지스터 TR1, TR2를 상호 한쪽의 오프 기간 내에 다른쪽을 온시키는 제어 클럭 신호 φT1, φT2를 생성한다. 제어 클럭 신호 φT1을 버퍼 회로 B1을 통해 소정 시간 지연시켜 형성되는 캐패시터 클럭 신호 φC1이 캐패시터 C1에 입력된다.

Description

차지 펌프 회로{CHARGE PUMP CIRCUIT}
본 발명은 캐패시터를 이용하여 전압을 변환하는 차지 펌프 회로에 관한 것이다.
도 10에 종래의 차지 펌프 회로의 구성의 개요를 나타낸다. 여기서, 도10의 (a)에 도시한 회로는 2개의 다이오드 D1, D2, 캐패시터 C1, 및 출력 캐패시터 Cout등을 구비하여 구성된다. 또한, 도 10의 (b)에는 상기 다이오드 D1, D2를 P채널형 MOS 트랜지스터 T1, T2로 구성한 예를 나타낸다.
이들 차지 펌프 회로는 어느 것이나, 캐패시터 C1을 통해 노드 N1에 클럭 신호 CLK가 공급됨으로써 클럭 신호 CLK의 논리 「H(하이)」레벨 값인 전원 전압 VDD에 기초하여 그 출력 전압 Vout으로서 음(-)전압「-VDD」를 출력하는 (마이너스측으로 승압되는) 타입의 차지 펌프 회로이다.
다음에, 도 11을 참조하여 회로의 전압 변환 동작의 개요를 설명한다.
도 11에 도시한 시각 t1 이전의 클럭 신호 CLK가 논리 「H」레벨에 있는 상태에서는, 다이오드 D1 (혹은 트랜지스터 TR1)이 온하여 노드 N1의 전압 Vn1은 대략「0」볼트(접지 전압 GND)에 있도록 한다.
또 이 때, 출력 전압 Vout도 대략 접지 전압 GND이도록 한다.
그리고 도 11에 도시한 시각 t1에 있어서, 클럭 신호 CLK가 논리 「L (로우)」레벨(O볼트)로 저하되면, 캐패시터 C1에 의해 노드 전압 Vn1은 대략 「-VDD」까지 인장된다. 이 때 다이오드 D1(트랜지스터 TR1)은 오프하고, 다이오드 D2(트랜지스터 TR2)가 온하기 때문에, 출력 전압 Vout도 대략「-VDD」로 되어(도 11의 (c) 참조), 출력 캐패시터 Cout은「-VDD」로 충전되게 된다.
계속해서, 시각 t2에 있어서 클럭 신호 CLK가 다시 논리 「H」레벨이 되면, 캐패시터 C1에 의해 노드 전압 Vn1은 대략 접지 전압 GND로 상승된다. 그 때문에, 다이오드 D2(트랜지스터 TR2)는 오프하고, 출력 전압 Vout은 출력 캐패시터 Cout의 충전 전압「-VDD」 근방에 보유된다.
다음에, 시각 t3에 있어서 클럭 신호 CLK가 다시 논리 「L」레벨이 되면, 노드 전압 Vn1은 다시 대략「-VDD」까지 인장된다. 이 때 다이오드 D1(트랜지스터 TR1)은 오프하고, 다이오드 D2(트랜지스터 TR2)가 온하기 때문에, 출력 전압 Vout은다시「-VDD」로 되고, 출력 캐패시터 Cout은 -VDD로 충전되게 된다. 이러한 출력 캐패시터 Cout에의 충전이 반복됨에 따라, 출력 전압 Vout은 대략「-VDD」로 보유되도록 된다.
또, 이러한 차지 펌프 회로는 캐패시터 C1, Cout을 외부 부착하는 것만으로 IC(집적 회로)화가 가능하기 때문에, IC 내에서 원하는 전압치를 얻기 위한 전압 변환 수단으로서, 예를 들면 CCD(전하 이송 소자) 드라이버의 전원 회로나 메모리 IC 등에 사용되고 있다.
그런데, 이러한 차지 펌프 회로에 있어서는 간단한 구성으로 전압 변환을 행할 수 있는, 즉 전압을 승압하거나 강압할 수가 있지만, 상기 다이오드 D1, D2(혹은 트랜지스터 T1, T2)의 임계치 전압 Vth에 의한 전압 강하의 영향에 의해, 출력 전압의 절대치가 감소된다고 하는 문제점이 생긴다. 예를 들면, 상기 종래의 차지 펌프 회로에 있어서는, 그 출력 전압의 절대치의 이론치는 (VDD-2Vth)로 되고, 그 최대 이론치 VDD보다 2Vth만큼 저하하게 된다. 그리고, 이러한 출력 전압의 절대치의 저하가 차지 펌프 회로로서의 전압 변환 효율의 저하를 초래하고 있다.
또, 임계치 전압 Vth에 의한 출력 전압(절대치)의 저하를 회피하기 위해, 예를 들면 앞의 도 11의 (b)에 도시한 P채널형 MOS 트랜지스터 T1, T2를 다이오드 결선으로 하지 않고 트랜지스터 결선으로 하는 것도 생각되지만, 그 경우에는, 이들 트랜지스터의 온·오프 제어 시의 관통 전류 등에 의한 전압 변환 효율의 저하나,트랜지스터 자신의 신뢰성의 저하를 무시할 수 없다.
본 발명은 상기 실정에 감안하여 이루어진 것으로, 그 목적으로 하는 바는 높은 신뢰성을 유지하면서, 전압 변환 효율을 향상시키는 것이 가능한 차지 펌프 회로를 제공하는 것이다.
이하, 상기 목적을 달성하기 위한 수단 및 그 작용 효과에 대하여 기재한다.
청구항1에 따른 발명은, 출력단과 기준 전위단 사이에 직렬 접속되는 복수의 스위칭 트랜지스터와, 상호 인접하는 트랜지스터 사이의 노드에 한쪽의 단자가 접속되고, 이들 인접하는 트랜지스터 중 상기 기준 전위단측의 트랜지스터의 도통 제어 단자에 다른쪽의 단자가 접속되는 캐패시터를 갖고, 상기 복수의 트랜지스터의 각 도통 제어 단자에 대하여, 홀수단과 짝수단에서 상호 위상이 반전된 클럭 신호를 인가하여 상기 출력단에 소정의 출력 전위를 발생시키는 차지 펌프 회로에 있어서, 상기 캐패시터의 다른쪽의 단자와 이것에 접속되는 트랜지스터 도통 제어 단자 사이에 지연 회로를 설치하고, 상기 트랜지스터의 도통 제어 단자에 인가되는 클럭 신호를 소정 기간 지연시켜 상기 캐패시터의 다른쪽의 단자에 인가하도록 한 것을 그 요지로 한다.
청구항2에 따른 발명은 청구항1 기재의 차지 펌프 회로에 있어서, 상기 클럭 신호는 소정의 전원 전위와 상기 노드의 전위 사이에서 동작하는 버퍼 회로를 통해 상기 스위칭 트랜지스터의 도통 제어 단자에 인가되는 것을 그 요지로 한다.
청구항3에 따른 발명은 청구항1 또는 청구항2 기재의 차지 펌프 회로에 있어서, 상기 복수의 스위칭 트랜지스터의 홀수단과 짝수단이 동시에 비도통 상태가 되는 기간을 설정하도록 상기 상호 위상이 반전된 클럭 신호의 타이밍을 조정하는 타이밍 조정 회로를 더 포함하는 것을 그 요지로 하다.
청구항4에 따른 발명은 청구항3 기재의 차지 펌프 회로에 있어서, 상기 타이밍 조정 회로는 상기 인접하는 트랜지스터의 한쪽의 트랜지스터의 도통 제어 단자에 인가되는 클럭 신호를 받아 그 위상이 반전된 제1 인버터 회로와, 상기 차지 펌프 회로에 입력되는 클럭 신호와 제1 인버터 회로의 출력 클럭 신호를 입력하여 NAND 조건을 취하는 제1 NAND 회로와, 상기 차지 펌프 회로에 입력되는 클럭 신호를 반전시키는 제2 인버터 회로와, 상기 인접하는 트랜지스터의 다른쪽의 트랜지스터의 도통 제어 단자에 인가되는 클럭 신호를 받아 그 위상을 반전시키는 제3 인버터 회로와, 이들 제2 및 제3 인버터 회로의 출력 클럭 신호를 입력하여 NAND 조건을 취하는 제2 NAND 회로를 구비하고, 상기 제1 및 제2 NAND 회로의 출력으로 상기 타이밍이 조정된 클럭 신호로 하는 것을 그 요지로 한다.
청구항5에 따른 발명은, 청구항3 기재의 차지 펌프 회로에 있어서, 상기 타이밍 조정 회로는 상기 차지 펌프 회로에 입력되는 클럭 신호를 반전시키는 제1 인버터 회로와, 상기 인접하는 트랜지스터의 한쪽의 트랜지스터의 도통 제어 단자에 인가되는 클럭 신호와 상기 제1 인버터 회로의 출력 클럭 신호를 입력하여 NOR 조건을 취하는 제1 NOR 회로와, 제1 NOR 회로의 출력 클럭 신호를 반전시키는 제2 인버터 회로와, 상기 차지 펌프 회로에 입력되는 클럭 신호와 상기 인접하는 트랜지스터의 다른쪽의 트랜지스터의 도통 제어 단자에 인가되는 클럭 신호를 입력하여NOR 조건을 취하는 제2 NOR 회로와, 제2 NOR 회로의 출력 클럭 신호를 반전시키는 제3 인버터 회로를 구비하고, 상기 제2 및 제3 인버터 회로의 출력으로 상기 타이밍이 조정된 클럭 신호로 하는 것을 그 요지로 한다.
청구항6에 따른 발명은, 청구항1 또는 청구항2 어느 한 항 기재의 차지 펌프 회로에 있어서, 상기 지연 회로는 상기 캐패시터의 다른쪽의 단자를 개방하여 일단 하이 임피던스 상태로 하고, 상기 트랜지스터의 도통 제어 단자에 인가되는 상기 클럭 신호가 반전된 후, 소정의 지연 기간을 경과하여 상기 캐패시터의 다른쪽의 단자에 소정의 전위를 제공하는 것을 그 요지로 한다.
청구항7에 따른 발명은 청구항6 기재의 차지 펌프 회로에 있어서, 상기 지연 회로는 한쌍의 전원 단자의 사이에 직렬로 접속되는 한쌍의 트랜지스터와, 상기 한쌍의 트랜지스터의 도통 제어 단자를 구동하는 한쌍의 논리 회로를 구비하고, 상기 한쌍의 논리 회로의 한쪽이 다른쪽의 출력과 상기 클럭 신호를 합성하여 상기 한쌍의 트랜지스터가 동시에 비도통 상태가 되는 기간을 설정하여, 상기 한쌍의 트랜지스터 사이의 전위를 상기 캐패시터에 제공하는 것을 그 요지로 한다.
청구항8에 따른 발명은 청구항7 기재의 차지 펌프 회로에 있어서, 상기 한쌍의 트랜지스터는 고전위측의 전원 단자와 상기 캐패시터 사이의 도통을 제어하는 P채널형 트랜지스터 및, 저전위측의 전원 단자와 상기 캐패시터 사이의 도통을 제어하는 N채널형 트랜지스터로 이루어짐과 함께, 상기 한쌍의 논리 회로는 AND 회로 및 NOR 회로로 이루어지며, 상기 AND 회로는 입력되는 클럭 신호와 상기 P채널형 트랜지스터의 도통 제어 단자에 인가되는 신호와의 논리곱 신호를 상기 N채널형 트랜지스터의 도통 제어 단자에 인가하고, 상기 NOR 회로는 상기 지연 회로에 입력되는 클럭 신호와 상기 AND 회로의 출력 신호와의 NOR 조건 신호를 상기 스위칭 트랜지스터의 도통 제어 단자에 인가하여, 상기 NOR 회로의 출력 신호를 반전시켜 상기 P채널형 트랜지스터의 도통 제어 단자에 인가하는 것을 그 요지로 한다.
도 1은 본 발명에 따른 차지 펌프 회로에 대하여 제1 실시예를 나타내는 회로도.
도 2는 제1 실시예의 회로의 동작을 나타내는 타이밍차트.
도 3은 본 발명에 따른 차지 펌프 회로에 대하여 제2 실시예를 나타내는 회로도.
도 4는 제2 실시예의 회로의 동작을 나타내는 타이밍차트.
도 5는 제2 실시예의 회로의 적용예를 나타내는 블록도.
도 6은 본 발명에 따른 차지 펌프 회로에 대하여 제3 실시예를 나타내는 회로도.
도 7은 제3 실시예의 회로의 동작을 나타내는 타이밍차트.
도 8은 본 발명에 따른 차지 펌프 회로에 대하여 제4 실시예를 나타내는 회로도.
도 9는 제4 실시예의 회로의 동작을 나타내는 타이밍차트.
도 10은 종래의 차지 펌프 회로의 구성예를 나타내는 회로도.
도 11은 종래의 차지 펌프 회로의 동작을 나타내는 타이밍차트.
〈도면의 주요 부분에 대한 부호의 설명〉
1, 2, 3, 4 : CMOS 인버터
1a, 2a : N채널형 MOS 트랜지스터
10, 20, 100, 200 : 타이밍 조정 회로
B1, B2, B3, B4 : 버퍼 회로
C1, C2, C3, C4 : 캐패시터
TR1, TR2, TR3, TR4 : 스위칭 트랜지스터
110, 210, 220 : 지연 회로
(제1 실시예)
이하, 본 발명에 따른 차지 펌프 회로의 제1 실시예에 대하여 도 1 및 도 2를 참조하여 설명한다. 또, 본 실시예에 따른 차지 펌프 회로도 전원 전압 VDD로부터 출력 전압으로서 음(-)전압 「-VDD」를 출력하는 타입의 차지 펌프 회로이다.
도 1은 본 실시예에 따른 차지 펌프 회로의 구성을 나타내는 것으로, 도 1에 도시한 바와 같이, 차지 펌프 회로는 기본적으로는 앞의 종래의 차지 펌프 회로와 마찬가지로 2개의 스위칭 트랜지스터 TR1, TR2, 캐패시터 C1, 및 출력 캐패시터 Cout등을 구비하여 구성된다. 또, 스위칭 트랜지스터 TR1, TR2는 여기서는 N채널형 MOS 트랜지스터로 구성된다.
이들 차지 펌프 회로로서의 기본 구성 외에 본 실시예의 차지 펌프 회로는 타이밍 조정 회로(10), CMOS 인버터(1, 2), 및 버퍼 회로 B1을 더 구비하고 있다.
여기서, 타이밍 조정 회로(10)는 인버터(11, 12, 13), NAND 회로(14, 15)를 구비하여 구성되며, 클럭 신호 CLK를 입력하고, 클럭 신호 CLK에 기초하여 상기 스위칭 트랜지스터 TR1, TR2를 온·오프시키는 제어 클럭 신호 φT1, φT2를 생성함과 함께 그 타이밍을 조정한다.
또한, CMOS 인버터(1, 2)는 각각 N채널형 MOS 트랜지스터(1a, 2a)의 소스 단자 S가 상기 스위칭 트랜지스터 TR1, TR2의 소스 단자 S(노드)에 접속된다. 이것은 스위칭 트랜지스터 TR1, TR2의 소스가 음전압으로 될 때, 상기 제어 클럭 신호 φT1, φT2의 논리 「L」레벨의 전압치도 음전압으로 하여, 스위칭 트랜지스터 TR1, TR2를 확실하게 오프로 유지하기 위해서이다.
또한, 상기 버퍼 회로 B1이 상기 CMOS 인버터(1)의 출력과 캐패시터 C1 사이에 설치되어 있다. 버퍼 회로 B1은 상기 제어 클럭 신호 φT1의 신호 레벨을 변환함과 함께 제어 클럭 신호 φT1을 소정 시간 지연시켜, 그 지연된 클럭 신호 φT1을 캐패시터 클럭 신호 φC1로서 캐패시터 C1에 입력한다. 또, 이 버퍼 회로는 예를 들면 복수의 CMOS 인버터 등에 의해 형성된다.
이와 같이, 본 실시예에 있어서는 상기 캐패시터 클럭 신호 φC1을 생성함으로써 스위칭 트랜지스터 TR1의 게이트에 그 온·오프 신호를 인가한 후에, 캐패시터 클럭 신호 φC1을 캐패시터 C1에 인가함으로써 스위칭 트랜지스터 TR1의 소스 전압(노드 N1의 전압) Vn1을 변화시키도록 하고 있다.
그 때문에, 스위칭 트랜지스터 TR1의 온 시에 있어서는, 스위칭 트랜지스터 TR1의 반도체 기판 내에 형성되는 기생 트랜지스터를 도통시키는 등의 문제점이 방지되는 한편, 스위칭 트랜지스터 TR1의 오프 시에 있어서는, 스위칭 트랜지스터 TR1을 통해 노드 전압 Vn1이 변동되는 것도 방지된다.
다음에, 이와 같이 구성되는 본 실시예의 차지 펌프 회로에 의한 음전압의발생 동작의 개요를 도 2의 타이밍차트를 참조하여 설명한다. 또, 도 2에 있어서는 차지 펌프 회로의 정상적인 추이가 도시되며, 전원 투입 시 등의 과도적인 추이는 생략되어 있다.
도 2에 도시한 시각 t1에 있어서 클럭 신호 CLK가 논리 「H」레벨(VDD)로 변화하면(도 2의 (a)), 우선 인버터(12)의 출력이 논리 「L」레벨(0볼트)로 되고, 그에 따라 NAND 회로(15)의 출력이 논리 「H」레벨로 된다. 그것이 CMOS 인버터(2)에 입력되고, 인버터(2)의 출력인 제어 클럭 신호 φT2가 논리 「L」레벨「-VDD」로 된다(도 2의 (c) 참조).
이 때, 스위칭 트랜지스터 TR2는 오프함과 함께, 인버터(11)의 출력이 논리 「H」레벨로 되고, 그에 따라 NAND 회로(14)의 출력이 논리 「L」레벨(0볼트)로 된다. 그것이 CMOS 인버터(1)에 입력되고, 도 2에 도시한 시각 t2에 있어서, CMOS 인버터(1)의 출력인 제어 클럭 신호 φT1이 논리 「H」레벨(VDD)로 된다(도 2의 (b) 참조). 계속해서 버퍼 회로 B1의 지연에 의한 소정 시간 후, 캐패시터 클럭 신호 φC1이 논리 「H」레벨(VDD)로 된다(도 2의 (d) 참조). 이 상승에 따라, 노드 전압 Vn1은 「-VDD」로부터 상승하여, 그 후 대략 0볼트로 된다(도 2의 (e) 참조).
한편, 시각 t3에 있어서 클럭 신호 CLK가 논리 「L」레벨(0볼트)로 변화하면 , 우선 상기 NAND 회로(14)의 출력이 논리 「H」레벨로 되어, 그것이 CMOS 인버터(1)에 입력되고, 도 2에 도시한 시각 t4에 있어서, 인버터(1)의 출력인 제어 클럭 신호 φT1이「L」레벨「-VDD」로 된다 (도 2의 (b) 참조). 이 때, 스위칭 트랜지스터 TR1은 오프한다. 계속해서 버퍼 회로 B1의 지연에 따른 소정 시간 후, 캐패시터 클럭 신호 φC1이 논리 「L」레벨(0볼트)로 된다(도 2의 (d) 참조). 또한, 이 때, 인버터(13)의 출력이 논리 「H」레벨(VDD)로 되고, 그에 따라 NAND 회로(15)의 출력이 논리 「L」레벨(0볼트)로 된다. 그것이 CMOS 인버터(2)에 입력되고, CMOS 인버터(2)의 출력인 제어 클럭 신호 φT2가 논리 「H」레벨(VDD)로 된다 (도 2의 (c) 참조). 이 때 스위칭 트랜지스터 TR2는 온한다. 그 후, 시각 t5에 있어서 클럭 신호 CLK가 다시 논리 「H」레벨로 변화하면, 상기 시각 t1과 마찬가지의 동작이 행해진다.
본 실시예의 차지 펌프 회로에서는, 이러한 동작이 반복됨으로써 스위칭 트랜지스터 TR1, TR2의 임계 전압 Vth의 영향이 없어져, 대략 이론치「-VDD」에 가까운 출력 전압 Vout이 얻어지게 된다 (도 2의 (f) 참조).
또한, 본 실시예의 차지 펌프 회로에서는 상술한 바와 같이, 스위칭 트랜지스터 TR1, TR2가 동시에 온되는 일은 없다. 즉, 도 2에 도시된 바와 같이, 스위칭 트랜지스터 TR1의 오프 기간 τoff1 내에 있어서 스위칭 트랜지스터 TR2의 온 기간 τon2가 설정되고, 한쪽 스위칭 트랜지스터 TR2의 오프 기간 τoff2 내에서 스위칭 트랜지스터 TR1의 온 기간 τon1이 설정된다. 그 때문에, 효율적으로 원하는 출력 전압 Vout이 얻어지게 됨과 함께, 스위칭 트랜지스터 TR1, TR2에 큰 관통 전류가 흐르는 것도 방지된다. 그 결과, 트랜지스터 TR1, TR2의 신뢰성이 향상되어 차지 펌프 회로로서의 신뢰성도 향상된다.
이상 설명한 바와 같이, 본 실시예의 차지 펌프 회로에 따르면, 이하와 같은 효과를 얻을 수 있다.
(1) 스위칭 트랜지스터 TR1의 게이트 전압을 먼저 확정하고 나서 스위칭 트랜지스터 TR1의 소스 전압(노드 N1의 전압) Vn1을 변화시키도록 하고 있다. 그 때문에, 스위칭 트랜지스터 TR1의 스위칭 시에 있어서의 기생 트랜지스터의 영향, 및 노드 전압 Vn1의 변동 등이 방지된다. 그 결과, 차지 펌프 회로로서의 동작이 보다 확실하게 됨과 함께, 그 신뢰성도 향상된다.
(2) CMOS 인버터(1, 2)의 N채널형 MOS 트랜지스터의 소스 단자 S를 스위칭 트랜지스터 TR1, TR2의 소스 단자 S에 접속하는 구성으로 하고 있다. 그 때문에 간이한 구성에 의해, 스위칭 트랜지스터 TR1, TR2의 오프 동작의 유지를 확실하게 하는 게이트 전압(제어 클럭 신호 φ T1, φT2)을 얻을 수 있다.
(3) 타이밍 조정 회로(10)에 의해 스위칭 트랜지스터 TR1, TR2가 동시에 온하지 않는 제어 클럭 신호 φT1, φT2가 형성된다. 그 때문에, 스위칭 트랜지스터 TR1, TR2에 큰 관통 전류가 흐르는 것이 방지되어, 트랜지스터 TR1, TR2의 신뢰성이 향상됨과 함께 차지 펌프 회로로서의 소비 전력을 저감시킬 수 있다.
(4) 전압 변환에 있어서 스위칭 트랜지스터 TR1, TR2의 임계치 전압 Vth의 영향을 받지 않는 구성으로 하였기 때문에, 높은 도달 출력 전압치(절대치)가 얻어진다.
(제2 실시예)
다음에, 본 발명에 따른 차지 펌프 회로의 제2 실시예를, 상기 제1 실시예와의 상위점을 중심으로 도 3 및 도 4를 참조하여 설명한다.
도 3에 도시된 바와 같이, 제2 실시예의 차지 펌프 회로에서는 타이밍 조정 회로의 구성이 상기 제1 실시예의 타이밍 조정 회로(10)의 구성과 차이한다. 또한, 본 실시예에 있어서는, 스위칭 트랜지스터를 4개, 캐패시터를 3개 구비하고, 전원 전압 VDD로부터 출력 전압으로서 음전압「-3 VDD」(이론치)를 출력한다.
그런데, 본 실시예의 타이밍 조정 회로(20)는 3개의 인버터(21, 22, 23) 및 2개의 NOR 회로(24, 25)를 구비하여 구성된다. 앞의 타이밍 조정 회로(10)와 마찬가지로 상호 위상이 반전된 클럭 신호가 인가되는 스위칭 트랜지스터가 동시에 도통 상태가 되지 않도록, 이들 클럭 신호의 타이밍을 조정한다.
또한, 스위칭 트랜지스터 TR1, TR2, TR3에 대하여 각각 CMOS 인버터(1, 2, 3), 버퍼 회로 B1, B2, B3 및 캐패시터 C1, C2, C3이 각각 설치되어 있다. 또한, 스위칭 트랜지스터 TR4에는 CMOS 인버터(4)가 설치되어 있다. 그리고, 여기서는 제어 클럭 신호 φT1, φT3, 제어 클럭 신호 φT2, φT4, 및 캐패시터 클럭 신호 φC1, φC3은 공통화되어 있다.
다음에 도 4의 타이밍차트를 참조하여, 이와 같이 구성되는 본 실시예의 차지 펌프 회로의 동작의 개요를 설명한다.
여기서도 앞의 도 2에 도시한 경우와 마찬가지로, 제어 클럭 신호 φT1, φT3을 버퍼 회로 B1, B3을 통해 지연시켜 캐패시터 클럭 신호 φC1, φC3이 형성되어 있다(도 4의 (b), (d) 참조). 또한 제어 클럭 신호 φT2를 버퍼 회로 B2를통해 지연시켜 캐패시터 클럭 신호 φC2가 형성되어 있다(도 4의 (c), (e) 참조).
또한, 제어 클럭 신호 φT1, φT3 및 제어 클럭 신호 φT2, φT4는 상호 한쪽의 논리 레벨「L」(트랜지스터「오프」) 기간 내에 다른쪽의 논리 레벨「H」(트랜지스터 「온」) 기간이 오도록 형성되어 있다 (도 4의 (b), (c) 참조). 즉, 도 4에 도시된 바와 같이, 스위칭 트랜지스터 TR2, TR4의 오프 기간 τoff2 내에서 스위칭 트랜지스터 TR1, TR3의 온 기간 τon1이 설정되고, 한쪽 스위칭 트랜지스터 TR1, TR3의 오프 기간 τoff1 내에서 스위칭 트랜지스터 TR2, TR4의 온 기간 τon2가 설정된다.
도 5에 본 실시예의 차지 펌프 회로가 IC(집적 회로) 내에 적용된 예로서, CCD 드라이버의 구성을 나타낸다. CCD 드라이버는 프레임 트랜스퍼형 CCD를 구동하는 것이다. 상세하게는 CCD의 촬상부에 발생된 전하를 축적부로 일거에 전송하는, 소위 전하의 수직 전송 구동을 실현함으로써 1칩의 IC(집적 회로)로서 형성된다. 그리고, 도 5에 도시한 바와 같이, 음전압 발생용 차지 펌프 회로(31), 고전압 발생용 차지 펌프 회로(32), 및 수직 드라이브 회로(33) 등을 구비하여 구성된다. 또, 펌핑 캐패시터 C1, C2, C3, 출력 캐패시터 Cout등은 CCD 드라이버에 외부 부착된다.
그리고 여기서는, 본 실시예의 차지 펌프 회로(31)에 의해 이론치 출력 전압 Vout으로서 대략 -3VDD가 얻어지고, 이온치 출력 전압 Vout은 고전압 발생용 차지 펌프 회로(32) 및 수직 드라이브 회로(33)로 출력된다.
또한, 고전압 발생용 차지 펌프 회로(32)는 예를 들면 앞의 도 1에 도시한 바와 같은 회로 구성에 기초하여 형성된다. 또, 고전압 발생용 차지 펌프 회로(32)에 있어서는, 상기 스위칭 트랜지스터 TR1, TR2는 P채널형 MOS 트랜지스터로 구성됨과 함께 트랜지스터 TR1의 드레인 단자는 전원 전압 VDD에 접속된다. 또한, 상기 CMOS 인버터(1, 2)를 구성하는 P채널형 MOS 트랜지스터의 소스(전원측 단자)는 상기 노드 N1에 접속되는 한편, N채널형 MOS 트랜지스터의 소스는 접지된다. 또한, 클럭 신호 CLK는 상기 차지 펌프 회로(31)의 출력 전압 Vout에 기초하여 레벨 변환된다.
이와 같이 구성되는 본 실시예의 차지 펌프 회로에 의해서도, 앞의 제1 실시예의 회로와 마찬가지로, 이하와 같은 효과를 얻을 수 있다.
(1) 스위칭 트랜지스터 TR1, TR2, TR3의 게이트 전압을 먼저 확정하고 나서 각 트랜지스터 TR1, TR2, TR3의 소스 전압(노드 N1, N2, N3의 전압) Vn1, Vn2, Vn3을 변화시키도록 하고 있다. 그 때문에, 스위칭 트랜지스터 TR1, TR2, TR3의 스위칭 시에 있어서의 기생 트랜지스터의 영향, 및 노드 전압 Vn1, Vn2, Vn3의 변동 등이 방지된다. 그 결과, 차지 펌프 회로로서의 동작이 보다 확실하게 됨과 함께 그 신뢰성도 향상된다.
(2) CMOS 인버터(1, 2, 3, 4)의 N채널형 MOS 트랜지스터의 소스 단자 S를 스위칭 트랜지스터 TR1, TR2, TR3, TR4의 소스 단자 S에 접속하는 구성으로 하고 있다. 그 때문에 간이한 구성에 의해, 이들 트랜지스터 TR1, TR2, TR3, TR4의 오프동작의 유지를 확실하게 하는 게이트 전압(제어 클럭 신호 φT1, φT2, φT3, φT4)을 얻을 수 있다.
(3) 타이밍 조정 회로(20)에 의해 스위칭 트랜지스터 TR1, TR2, TR3, TR4의 각 인접하는 트랜지스터가 동시에 온하지 않는 제어 클럭 신호 φT1, φT2, φT3, φT4가 형성된다. 그 때문에, 이들 트랜지스터 TR1, TR2, TR3, TR4에 큰 관통 전류가 흐르는 것이 방지되어, 트랜지스터 TR1, TR2, TR3, TR4의 신뢰성이 향상됨과 함께 차지 펌프 회로로서의 소비 전력을 저감시킬 수 있다.
(4) 전압 변환에 있어서 스위칭 트랜지스터 TR1, TR2, TR3, TR4의 임계치 전압 Vth의 영향을 받지 않는 구성으로 하였기 때문에, 높은 도달 출력 전압치(절대치)가 얻어진다.
(제3 실시예)
이하, 본 발명에 따른 차지 펌프 회로의 제3 실시예에 대하여 상기 제1 실시예와의 상위점을 중심으로 도 6 및 도 7을 참조하여 설명한다.
도 1에 도시한 제1 실시예에 있어서는, 스위칭 트랜지스터 TR1을 온·오프 제어시키는 제어 클럭 신호 φ1을 소정 시간 지연시킨 캐패시터 클럭 Cφ1을 생성하기 위해, 버퍼 회로 B1이 설치되었다. 이와 같이, 버퍼 회로 B1을 설치함으로써, 스위칭 트랜지스터 TR1의 게이트 전압을 확정하고 나서 스위칭 트랜지스터 TR1의 소스 전압(노드 N1의 전압) Vn1을 변화시킬 수 있어, 나아가서는 기생 트랜지스터의 영향 등을 방지할 수가 있다.
다만 이 경우, 트랜지스터 TR1이 온하고 나서 버퍼 회로 B1이 논리 「H」레벨의 신호를 출력하기까지의 기간에 있어서, 버퍼 회로 B1 내에서 쓸데 없는 전류가 소비될 염려가 있다. 즉, 트랜지스터 TR1이 온하여, 드레인 및 소스 사이가 도통됨으로써 GND로부터 노드 N1로 전류가 흘러 노드 N1의 전위 Vn1이 상승한다. 그리고, 이에 따라 버퍼 회로 B1의 출력 단자측의 전위가 변화된다. 그러나, 이 시점에서는, 예를 들면 버퍼 회로 B1이 2단의 CMOS 인버터로 구성되는 경우, 출력측의 인버터 내의 N채널형 MOS 트랜지스터가 온하고 있기 때문에, MOS 트랜지스터를 통해 캐패시터 C1로부터 M0S 트랜지스터의 논리 「L」레벨측의 급전 단자(접지 단자)로 전류가 흐르게 된다.
이와 같이, 버퍼 회로 B1 내에서 캐패시터 C1로의 축전과 관계가 없는 전류가 소비되면, 차지 펌프 회로로서도 그 승압 변환 효율이 저하되는 요인이 된다. 특히, 버퍼 회로 B1의 출력이 캐패시터 C1로의 입력이 되는 관계상, 그 출력측의 MOS 트랜지스터의 구동 전력이 크게 설정되어 있기 때문에, 소비되는 전력도 큰 것으로 되어, 차지 펌프 회로로서의 이러한 승압 변환 효율의 저하를 무시할 수 없게 된다.
그래서 본 실시예에 있어서는, 제어 클럭 신호 φT1을 소정 시간 지연시켜 캐패시터 클럭 φC1을 생성하는 버퍼 회로(지연 회로)를, 다음과 같이 구성하도록 하고 있다. 즉, 제어 클럭 신호 φT1이 논리 「H」레벨이 되는 이전에는 캐패시터 C1로의 급전 라인을 하이 임피던스 상태로 두고, 제어 클럭 신호 φT 1이 논리 「H」레벨로 된 후에, 캐패시터 C1로의 급전 라인의 전위가 논리 「H」레벨이 되는 구성으로 하고 있다.
도 6에, 이와 같이 구성된 버퍼 회로를 구비하는 본 실시예에 따른 차지 펌프 회로를 나타낸다.
도 6에 도시된 바와 같이, 차지 펌프 회로도 기본적으로는 앞의 제1 실시예와 마찬가지로, 2개의 스위칭 트랜지스터 TR1, TR2와, 캐패시터 C1이 캐패시터 Cout, 및 트랜지스터 TR1이 TR2로 공급하는 클럭 신호를 조정하는 타이밍 조정 회로(100)를 구비하여 구성된다.
그리고, 본 실시예에 있어서는, 상기 구성 외에 제1 실시예에 있어서의 버퍼 회로 B1을 대신으로 하여 버퍼 회로(지연 회로: 110)를 구비하고 있다.
버퍼 회로(110)는 전원 전압「VDD」가 인가되는 급전 단자(112)와, 급전 단자(112) 및 캐패시터 C1 사이의 도통을 제어하는 P채널형 M0S 트랜지스터(111)와, 접지 단자(114)와, 접지 단자(114) 및 캐패시터 C2 사이의 도통을 제어하는 N채널형 MOS 트랜지스터(113)를 구비하고 있다.
그리고 버퍼 회로(110)에 있어서는, 상기 트랜지스터 TR1이 온되고 나서, 캐패시터 C1에 논리 「H」레벨의 신호가 공급되기까지의 기간에 있어서의 전력의 낭비를 억제하기 위해 다음과 같은 순서로 상기 각 트랜지스터(111 및 113)의 제어 신호를 생성한다. 즉, 제어 클럭 신호 φT1을 논리 「H」레벨로 하기 위해 지령 신호가 타이밍 조정 회로(10)로부터 입력되면, 이 지령 신호에 기초하여 우선, 트랜지스터(113)를 오프로 하는 제어 신호를 생성한다. 그리고, 트랜지스터(113)를오프로 하는 제어 신호에 기초하여 논리 「H」레벨의 제어 클럭 신호 φT1을 생성한다. 또한, 생성된 논리 「H」레벨의 제어 클럭 신호 φT1에 기초하여 트랜지스터(111)를 온 상태로 하는 제어 신호를 생성한다.
구체적으로는, 도 6에 도시된 바와 같이, 버퍼 회로(110)는 타이밍 조정 회로(100)로부터 공급되는 제어 클럭 신호와 트랜지스터(111)의 게이트 단자로 인가되는 제어 신호 S111과의 논리곱 신호를 제어 신호 S113으로서 트랜지스터(113)의 게이트 단자에 인가하는 AND 회로(115)를 구비하고 있다. 또한, 버퍼 회로(110)는 타이밍 조정 회로(100)로부터 공급되는 제어 클럭 신호와 AND 회로(115)의 출력 신호와의 논리합 반전 신호(NOR 조건 신호)를 제어 클럭 신호 φT1로서 트랜지스터 TR1의 게이트 단자에 인가하는 NOR 회로(116)를 구비하고 있다. 또한, 버퍼 회로(110)는 NOR 회로(116)의 출력 신호의 논리 반전 신호 S111을 상기 제어 신호 S111로서 트랜지스터(111)의 게이트 단자로 인가하는 인버터(117)를 구비하고 있다.
상기 형태에서 구성되는 버퍼 회로(110)에 따르면, 트랜지스터 TR1의 게이트로 인가되는 제어 클럭 신호 φT1이 논리 「H」레벨이 되는 이전에는, 트랜지스터(113)가 오프 상태로 유지되어 캐패시터 C1로의 급전 라인이 하이 임피던스로 된다. 그리고, 제어 클럭 신호 φT1이 논리 「H」레벨이 된 후에 트랜지스터(111)가 온 상태로 되어, 캐패시터 C1로의 급전 라인에 논리 「H」레벨의 전압이 인가된다.
한편, 타이밍 조정 회로(100)는 앞의 제1 실시예와 마찬가지로 클럭 신호CLK를 입력하고, 클럭 신호 CLK에 기초하여 트랜지스터 TR1 및 TR2가 동시에 온하지 않도록 조정된 클럭 신호를 생성한다. 이러한 조정을 행하기 위해 타이밍 조정 회로(100)는 클럭 신호 CLK의 논리 레벨 변화에 따라 제어 클럭 신호 φT2로서 논리 「L」레벨의 신호를 출력하는 경우에는, 제어 클럭 신호 φT2에 기초하여 버퍼 회로(110)에 논리 「H」레벨의 제어 클럭 신호 φT1을 생성하도록 지령하는 신호를 생성한다. 또한, 타이밍 조정 회로(100)는 논리 「L」레벨의 제어 클럭 신호 φT1을 생성하도록 지령하는 신호를 버퍼 회로(110)로 출력하는 경우에는, 출력되는 신호에 기초하여 논리 「H」레벨의 제어 클럭 신호 φT2를 생성한다.
구체적으로는, 도 6에 도시된 바와 같이, 타이밍 조정 회로(100)는 클럭 신호 CLK를 반전시키는 제1 인버터(101), 버퍼 회로(110) 내의 트랜지스터(113)의 게이트 단자에 인가되는 제어 신호 S113과 제1 인버터(101)의 출력 신호와의 논리곱 신호를 트랜지스터 TR2의 게이트 단자로 인가하는 AND 회로(102)를 구비하고 있다. 또한, 타이밍 조정 회로(100)는 상기 트랜지스터 TR2의 게이트 단자에 인가되는 논리곱 신호를 반전시키는 제2 인버터(103) 및 제2 인버터(103)의 출력 신호와 클럭 신호 CLK와의 논리곱 반전 신호를 상술한 제어 클럭 신호 φT1의 생성을 지령하는 신호로서 버퍼 회로(110)로 출력하는 NAND 회로를 구비하고 있다.
또, 도 6에 있어서는 편의상, 앞의 도 1에 예시한 바와 같은, 트랜지스터 TR1 및 TR2의 소스가 음전압으로 될 때, 전압치를 상기 제어 클럭 신호 φT1, φT 2의 논리 「L」레벨의 전압치로 하는 구성에 대해서는 도시하지 않았다. 이것을 실현하기 위해서는, 예를 들면 AND 회로(12) 및 NOR 회로(116)의 본래 접지되는 측의 급전 단자를, 이들 트랜지스터 TR1 및 TR2의 소스 단자에 접속하면 좋다. 이하에서는, 이와 같이 구성되어 있는 것을 전제로 그 동작을 설명한다.
다음에, 상기 형태에서 구성되는 차지 펌프 회로의 전체의 동작에 대하여 도 7의 타이밍차트를 함께 참조하여 더 상술한다.
도 7에 도시한 시각 t1에 있어서, 클럭 신호 CLK가 논리 「H」레벨(VDD)로 변화하였다고 하면(도 7의 (a)), 우선, 제1 인버터(101)의 출력이 논리 「L」레벨로 변화하는데따라, 시각 t2에 있어서, AND 회로(102)로부터 트랜지스터 TR2의 게이트 단자로 인가되는 제어 클럭 신호 φT2가 논리 「L」레벨(-VDD)로 된다(도 7의 (c)). 이에 따라, 트랜지스터 TR2가 오프 상태로 된다.
한편, AND 회로(102)의 출력은 제2 인버터(103)에 의해 반전되고, 논리 「H」레벨의 클럭 신호 CLK와 함께 NAND 회로(104)에 입력되도록 된다. 이에 따라, NAND 회로(104)에서는 논리 「L」레벨의 신호를, 제어 클럭 신호 φT1의 생성을 지령하는 신호로서 버퍼 회로(110)로 출력한다.
NAND 회로(104)로부터 출력되는 논리 「L」레벨의 신호는 버퍼 회로(110)에 있어서 AND 회로(115)에 입력되고, 도 7에 도시한 시각 t3에 있어서, AND 회로(115)로부터 논리 「L」레벨의 신호가 상기 제어 신호 S113으로서 트랜지스터(113)의 게이트 단자에 인가된다(도 7의 (e)). 또한, AND 회로(115)로부터 출력되는 논리 「L」레벨의 신호는 상기 타이밍 조정 회로(10)의 NAND 회로(104)로부터의 출력 신호와 함께 NOR 회로(116)에 입력된다. 이에 따라, 도 7에 도시한 시각 t4에 있어서, NOR 회로(116)로부터 트랜지스터 TR1의 게이트 단자로 논리 「H」레벨의 제어 클럭 신호 φT1이 출력된다(도 7의 (b)). 그리고, 논리 「H」레벨의 제어 클럭 신호 φT1의 인가에 의해 트랜지스터 TR1이 온 상태가 된다.
이와 같이, 트랜지스터 TR1의 게이트 단자로 논리 「H」레벨의 제어 클럭 신호 φT1이 공급되는 이전에, 우선 트랜지스터(113)가 오프 상태로 제어되기 때문에 트랜지스터 TR1의 온에 기인하는 캐패시터 C1의 전위 변화(도 7의 (f))에 따라 흐르는 캐패시터 C1 및 접지 단자(114) 사이에 불필요한 전류가 흐르는 것을 방지할 수가 있다.
또한, 상기 NOR 회로(116)의 출력 신호는 인버터(117)로 반전되고, 논리 「L」레벨의 신호가 제어 신호 S111로서 트랜지스터(111)의 게이트 단자로 인가되기 때문에, 도 7에 도시한 시각 t5에 있어서, 트랜지스터(111)가 온 상태로 된다(도 7의 (d)). 이에 따라, 캐패시터 C1에 가해지는 전압의 전위는 논리 「H」레벨로 고정되고(도 7의 (f)), 또한, 시각 t4 부분부터 상승하기 시작한 노드 N1의 전위는, 접지 레벨로 고정된다(도 7의 (g)).
한편, 도 7에 도시한 시각 t6에 있어서, 클럭 신호 CLK가 논리 레벨(0볼트)로 변화하면, 우선, NAND 회로(104)로부터 버퍼 회로(110)로 출력되는 신호가 논리 「H」레벨로 변화한다. 이에 따라 버퍼 회로(110)에 있어서는, NOR 회로(116)로부터 출력되는 제어 클럭 신호 φT1이 논리 「L」레벨로 되고, 트랜지스터 TR1이 오프로 된다(도 7의 (b)). 또한, NOR 회로(116)의 출력은 인버터(117)를 통해 논리 「H」레벨의 제어 신호 S111로서 트랜지스터(111)의 게이트 단자에 가해진다(도 7의 (d)).
또한, 인버터(117)의 출력은 AND 회로(115)에 입력된다. AND 회로(115)에서는 인버터(117)로부터 출력되는 논리 「H」레벨의 신호와 상술한 NAND 회로(104)로부터 출력되는 논리 「H」레벨의 신호와의 논리곱 조건에 기초하여 논리 「H」레벨의 신호를 출력한다. 그리고, 논리 「H」레벨의 신호가 제어 신호 S113으로서, 트랜지스터(113)의 게이트에 인가됨과 함께(도 7의 (e)), AND 회로(102)에 입력된다. 그리고, AND 회로(102)에서는 논리 「H」레벨의 제어 신호 S113과, 클럭 신호 CLK가 인버터(101)를 통해 반전된 논리 「H」레벨의 신호와의 논리곱 조건에 기초하여 논리 「H」레벨의 제어 클럭 신호 φT2를 생성하고, 이것을 트랜지스터 TR2의 게이트 단자에 인가한다(도 7의 (b)). 이에 따라, 트랜지스터 TR2가 온으로 되어, 트랜지스터 TR2를 통해 노드 전압 Vn1이 출력 전압 Vout으로서 출력된다.
본 실시예에 따른 차지 펌프 회로에서는, 이와 같은 동작이 반복됨으로써 승압 효율을 적절하게 유지하고 있다.
이상 설명한 바와 같이, 본 실시예에 따르면, 제1 실시예의 상기 (1) 내지 (4) 혹은 이에 준한 효과 외에, 이하의 효과가 얻어지게 된다.
(5) 버퍼 회로(110)의 트랜지스터(113)를 오프 상태로 한 후, 트랜지스터 TR1을 온 상태로 함으로써 트랜지스터 TR1이 온되고 나서 캐패시터 클럭 신호 φ C1이 논리 「H」레벨로 되기까지의 동안 캐패시터 C1과 접지 단자(114) 사이에서 전력이 소비되는 것을 적확하게 회피할 수가 있다.
(6) 트랜지스터(113)를 오프 상태로 하고 나서 트랜지스터(111)를 온 상태로 함으로써 트랜지스터(113 및 111) 사이에서의 관통 전류가 흐르는 것도 회피된다.
(7) 트랜지스터(111)가 오프 상태로 되고 나서 트랜지스터(113)를 온 상태로 함으로써, 트랜지스터(113 및 111) 사이에서의 관통 전류가 흐르는 것도 회피된다.
(제4 실시예)
이하, 본 발명에 따른 차지 펌프 회로의 제4 실시예에 대하여, 앞의 제2 및 제3 실시예와의 상위점을 중심으로 도 8 및 도 9를 참조하여 설명한다.
본 실시예에 따른 차지 펌프 회로는 도 8에 도시된 바와 같이, 앞의 제2 실시예와 마찬가지로 4개의 스위칭 트랜지스터 TR1∼TR4와, 3개의 캐패시터 C1∼C3을 구비하고, 전원 전압「VDD」로부터 출력 전압으로서 음전압 「-3VDD」(이론치)를 출력하는 회로이다. 그리고, 이들 트랜지스터 TR1∼TR4 중, 인접한 트랜지스터가 동시에 도통 상태가 되지 않도록 타이밍 조정 회로(200)를 구비하고 있다.
또한, 본 실시예에 따른 차지 펌프 회로는 상술한 기생 트랜지스터의 영향을 회피하기 위해, 앞의 제2 실시예에 있어서의 버퍼 회로 B1∼B3을 대신하여 버퍼 회로(210 및 220)를 구비하고 있다. 여기서, 버퍼 회로(210)는 제어 클럭 신호 φ T1 및 φT3을 생성함과 함께 제어 클럭 신호를 소정 기간 지연시켜, 캐패시터 클럭 신호 φC1 및 φC3을 출력하는 회로이다. 또한, 버퍼 회로(220)는 제어 클럭 신호 φT2 및 φT4를 생성함과 함께 제어 클럭 신호를 소정 기간 지연시켜, 캐패시터 클럭 φC2 및 φC4를 출력하는 회로이다. 그리고, 이들 버퍼 회로(210 및 220)는 앞의 제3 실시예의 버퍼 회로(110)와 마찬가지의 기능을 갖고서 캐패시터 C1∼C3과접지 사이에서 전력이 소비되는 것을 방지한다.
즉, 이들 버퍼 회로(210 및 220)에서는 타이밍 조정 회로(200)로부터 공급되는 신호에 기초하여 스위칭 트랜지스터(TR1∼TR4)의 게이트에 논리 「H」레벨의 제어 클럭 신호를 인가하는 경우에, 우선, 접지 단자(214, 224) 및 캐패시터(C1∼C3) 사이의 도통 제어를 행하는 트랜지스터(213, 223)를 오프로 한다. 그리고, 이들 트랜지스터(213, 223)를 오프로 하는 논리 「L」레벨의 제어 신호(S213, S223)에 기초하여 스위칭 트랜지스터(TR1∼TR4)의 게이트 단자에 인가하는 논리 「H」레벨의 제어 클럭 신호(φT1∼φT4)를 생성한다. 다음에, 논리 「H」레벨의 제어 클럭 신호(φT1∼φT4)에 기초하여 전원 전압 VDD가 인가되는 급전 단자(212, 222) 및 캐패시터(C1∼C3) 사이의 도통 제어를 행하는 트랜지스터(211, 221)를 온으로 한다.
그리고, 이러한 기능을 얻기 위해 버퍼 회로(210, 220)는 각각, 앞의 제3 실시예와 마찬가지로 AND 회로(215, 225)와, NOR 회로(216, 226)와, 인버터(217, 227)를 구비하여 구성되어 있다.
한편, 상기 타이밍 조정 회로(200)는 스위칭 트랜지스터 TR1∼TR4의 각각 인접하는 것이 동시에 온하지 않도록 타이밍 조정된 신호를 각 버퍼 회로(210, 220)에 공급하는 회로이다. 즉, 클럭 신호 CLK의 변화에 따라 제어 클럭 신호 φT1 및 φT3이 논리 「L」레벨이 되는 경우에는, 버퍼 회로(210)에 의해 생성되는 제어 클럭 신호 φT1 및 φT3에 기초하여 논리 「H」레벨의 제어 클럭 신호 φT2 및 φT4를 생성하도록 지령하는 신호를 버퍼 회로(220)에 대하여 출력한다. 반대로, 클럭신호 CLK의 변화에 따라 제어 클럭 신호 φT2 및 φT4가 논리 「L」레벨이 되는 경우에는 버퍼 회로(220)에 의해 생성되는 제어 클럭 신호 φT2 및 φT4에 기초하여 논리 「H」레벨의 제어 클럭 신호 φT1 및 φT3을 생성하도록 지령하는 신호를 버퍼 회로(210)에 대하여 출력한다.
구체적으로는, 도 8에 도시된 바와 같이, 타이밍 조정 회로(200)는 클럭 신호 CLK와 버퍼 회로(220)의 트랜지스터(223)의 게이트 단자에 인가되는 신호와의 논리곱 반전 신호(NAND 조건 신호)를 버퍼 회로(210)에 대하여 출력하는 제1 NAND 회로(202)를 구비하고 있다. 또한, 타이밍 조정 회로(200)는 클럭 신호 CLK를 반전시키는 인버터(201)를 통해 가해지는 신호와 버퍼 회로의 트랜지스터(213)의 게이트에 인가되는 신호와의 논리곱 반전 신호를 버퍼 회로(220)에 대하여 출력하는 제2 NAND 회로(203)를 구비하고 있다.
또, 본 실시예에 있어서도, 상기 스위칭 트랜지스터 TR1∼TR4를 확실하게 오프시키기 위해서, 앞의 제2 실시예와 마찬가지로, 이들 트랜지스터 TR1∼TR2의 소스가 음전압으로 될 때, 이 전압을 상기 제어 클럭 신호 φT1∼φT4의 논리 「L」레벨의 전압치로 하는 구성을 채용하고 있지만, 도 8에서의 구체 구성에 대한 도시는 생략하였다.
도 9에, 본 실시예에 따른 차지 펌프 회로의 동작을 나타낸다.
도 9에 도시된 바와 같이, 본 실시예의 차지 펌프 회로에서도 기본적으로는 앞의 제3 실시예와 마찬가지로 스위칭 트랜지스터(TR1∼TR4)가 온 상태가 되고 나서 캐패시터 클럭(φC1∼φT3)이 온 상태가 되기까지의 지연 기간에캐패시터(C1∼C3)와 접지 단자(214, 224) 사이에서 전력이 소비되는 것을 회피할 수가 있는 형태로, 각종 타이밍 신호가 생성되어 있다.
또한, 트랜지스터(211, 221)가 오프하고 나서 트랜지스터(213, 223)가 온 상태로 되기 때문에, 이들 트랜지스터 사이에 관통 전류가 흐르는 일도 없어진다.
이 때문에, 제4 실시예에 의해서도, 제2 실시예에 따른 (1) 내지 (4)의 효과 외에, 제3 실시예에 따른 상기 (5) 내지 (7)의 효과에 준한 효과를 얻을 수 있게 된다.
또, 상기 제3 및 제4 실시예는 이하와 같이 변경하여 실시하는 것도 가능하다.
· 버퍼 회로(110, 210, 220)의 구성은 도 6 혹은 도 8에 예시한 것에 한정되지 않는다. 특히, 버퍼 회로 내의 AND 회로나 NOR 회로 등의 조합에 대해서는 그 변경도 매우 용이하다. 즉, 버퍼 회로 내에 한쌍의 논리 회로를 구비하고, 그 한쪽의 논리 회로가 다른쪽의 출력과 버퍼 회로에의 입력 신호를 합성하여 한쌍의 전원 단자 사이에 접속되는 한쌍의 트랜지스터가 동시에 비도통 상태가 되는 기간을 설정하여, 동일 기간 후에 캐패시터로 소정의 전위를 제공하는 것을 매우 용이하게 구성할 수가 있다.
또한, 여기서는 상기 각 실시예에 있어서 예시된, 저전위의 급전 단자 및 캐패시터 사이를 차단시키는 제어 신호에 기초하여 트랜지스터를 도통 제어하는 활성 신호를 생성하거나, 활성 신호에 기초하여 고전위의 급전 단자 및 캐패시터 사이를 도통시키는 제어 신호를 생성하는 구성에도 한정되지 않는다. 예를 들면, 배선 지연을 이용하여도 좋다.
그 밖에, 상기 모든 실시예에 공통으로 변경 가능한 요소로서는 다음과 같은 것이 있다.
· 타이밍 조정 회로의 회로 구성은 앞의 도 1 및 도 3 및 도 6 및 도 8에 도시한 타이밍 조정 회로(10, 20, 100, 200)의 구성에 한정되는 것은 아니다. 요는, 타이밍 조정 회로로서 상호 위상이 반전된 클럭 신호가 인가되는 스위칭 트랜지스터가 동시에 도통 상태가 되지 않도록, 이들 클럭 신호의 타이밍을 조정하는 것이면, 어떠한 회로 구성으로 구성되더라도 좋다.
· 스위칭 트랜지스터로서 N채널형 MOS 트랜지스터를 사용하는 예를 나타내었지만 이것에 한정되지 않고, 스위칭 트랜지스터로서는 그 밖에, 예를 들면 P채널형 MOS 트랜지스터를 사용하더라도, 혹은 N채널 및 P채널형 MOS 트랜지스터를 병용하더라도, 본 발명의 차지 펌프 회로를 구성하는 것은 가능하다.
· 또한, 본 발명의 차지 펌프 회로는 전원 전압 VDD를 상승시켜 음전압을 발생시키는 적용 예에 한정되지 않고, 그 밖에, 예를 들면 전원 전압 VDD를 승압하거나, 혹은 음전압을 이용하여 플러스 전압을 발생시키는 등, 여러가지로 전압 변환의 형태로 적용할 수가 있다.
· 또한, 스위칭 트랜지스터의 갯수, 스위칭 트랜지스터 사이에 그 한쪽의 전극이 접속되어 캐패시터(펌핑 캐패시터)의 갯수는 임의이며, 각각 원하는 출력 전압 Vout을 얻는 것에 필요한 갯수를 적절하게 설치하도록 하면 좋다.
· 또한, 상기 각 실시예에서는 편의상, 스위칭 트랜지스터 TR1, TR2, TR3, TR4의 소스 S 및 드레인 D에 대하여 이것을 도 1 혹은 도 3과 같이 정하였지만, 이들 형태에 고정되는 것은 아니다.
· 또한, 상기 제1 또는 제2 실시예에 있어서의 버퍼 회로 B1∼B3이나, 제3 및 제4 실시예에 있어서의 버퍼 회로(110, 210, 220)에 있어서는, 캐패시터로의 급전을 행하는 급전 단자를, 전위 「VDD」,「0」을 갖는 것으로 각각 설정하였지만, 이것에 한정되는 것은 아니다. 요는, 스위칭 트랜지스터의 도통 제어 단자에 인가되는 클럭 신호의 2치적 값에 대응한 다른 2개의 전위로 설정되는 것이면 좋다. 그리고, 이들 전위를 적절하게 변경함으로써 차지 펌프 회로로서의 승압 능력을 조정하는 것도 가능하다.
청구항1 기재의 발명에 따르면, 지연 회로(버퍼 회로)에 의해 앞에 스위칭 트랜지스터의 예를 들면 게이트 단자(도통 제어 단자)에 전압을 인가하고 나서 스위칭 트랜지스터의 소스 전압(노드의 전압)을 변화시킬 수 있다. 그 때문에, 스위칭 트랜지스터의 스위칭 시에 있어서의 기생 트랜지스터(상기 트랜지스터의 반도체 기판 내에 의사 형성되는 트랜지스터)의 영향, 및 노드 전압의 변동 등이 방지된다. 그 결과, 차지 펌프 회로로서의 동작이 보다 확실하게 됨과 함께 그 신뢰성도 향상된다.
청구항2 기재의 발명에 따르면, 소정의 전원 전위와 상기한 노드 전위 사이에서 동작하는 버퍼 회로를 설치함으로써 간이한 구성에 의해, 상기 스위칭 트랜지스터의 오프 동작의 유지를 확실하게 하는 트랜지스터의 게이트 전압(도통 제어 단자 인가 클럭 신호)을 얻을 수 있다.
청구항3 기재의 발명에 따르면, 타이밍 조정 회로에 의해 복수의 트랜지스터의 홀수단과 짝수단이 동시에 비도통 상태가 되는 기간을 설치하는 클럭 신호가 형성된다. 그 때문에, 이들 트랜지스터에 큰 관통 전류가 흐르는 것이 방지되어, 동 트랜지스터의 신뢰성이 향상됨과 함께 차지 펌프 회로로서의 소비 전력을 저감시킬 수가 있다.
청구항4 또는 5 기재의 발명에 따르면, 상기 타이밍 조정 회로를 간이한 회로 구성으로 적절하게 형성할 수가 있다.
청구항6 기재의 발명에 따르면, 캐패시터의 다른쪽의 단자를 개방하여 일단 하이 임피던스 상태로 함으로써 트랜지스터가 도통 제어되는데 따른 캐패시터의 다른쪽의 단자측의 선로의 전위가 상승되었다고 해도, 이 지연 회로 내에서 전력이 소비되는 것을 회피할 수가 있게 된다. 또한, 이 발명에 따르면, 트랜지스터에 인가되는 클럭 신호가 반전된 후에, 캐패시터의 다른쪽의 단자에 소정의 전위를 제공함으로써 기생 트랜지스터 효과 등을 회피할 수 있게 된다.
청구항7 및 8 기재의 발명에 따르면, 청구항6 기재의 지연 회로를 간이한 회로 구성으로 적절하게 형성할 수가 있다.

Claims (8)

  1. 출력단과 기준 전위단 사이에 직렬 접속되는 복수의 스위칭 트랜지스터와, 상호 인접하는 트랜지스터 사이의 노드에 한쪽의 단자가 접속되고, 이들 인접하는 트랜지스터 중 상기 기준 전위단측의 트랜지스터의 도통 제어 단자에 다른쪽의 단자가 접속되는 캐패시터를 갖고, 상기 복수의 트랜지스터의 각 도통 제어 단자에 대하여 홀수단과 짝수단에서 상호 위상이 반전된 클럭 신호를 인가하여 상기 출력단에 소정의 출력 전위를 발생시키는 차지 펌프 회로에 있어서,
    상기 캐패시터의 다른쪽의 단자와 이것에 접속되는 트랜지스터 도통 제어 단자 사이에 지연 회로를 설치하고, 상기 트랜지스터의 도통 제어 단자에 인가되는 클럭 신호를 소정 기간 지연시켜 상기 캐패시터의 다른쪽의 단자에 인가하도록 한 것을 특징으로 하는 차지 펌프 회로.
  2. 제1항에 있어서,
    상기 클럭 신호는 소정의 전원 전위와 상기 노드의 전위 사이에서 동작하는 버퍼 회로를 통해 상기 스위칭 트랜지스터의 도통 제어 단자에 인가되는 차지 펌프 회로.
  3. 제1항 또는 제2항에 있어서,
    상기 복수의 스위칭 트랜지스터의 홀수단과 짝수단이 동시에 비도통 상태가되는 기간을 설정하도록 상기 상호 위상이 반전된 클럭 신호의 타이밍을 조정하는 타이밍 조정 회로
    를 더 포함하는 것을 특징으로 하는 차지 펌프 회로.
  4. 제3항에 있어서,
    상기 타이밍 조정 회로는, 상기 인접하는 트랜지스터의 한쪽의 트랜지스터의 도통 제어 단자에 인가되는 클럭 신호를 받아 그 위상을 반전시키는 제1 인버터 회로와, 상기 차지 펌프 회로에 입력되는 클럭 신호와 제1 인버터 회로의 출력 클럭 신호를 입력하여 NAND 조건을 취하는 제1 NAND 회로와, 상기 차지 펌프 회로에 입력되는 클럭 신호를 반전시키는 제2 인버터 회로와, 상기 인접하는 트랜지스터의 다른쪽의 트랜지스터의 도통 제어 단자에 인가되는 클럭 신호를 받아 위상을 반전시키는 제3 인버터 회로와, 이들 제2 및 제3 인버터 회로의 출력 클럭 신호를 입력하여 NAND 조건을 취하는 제2 NAND 회로를 구비하고, 상기 제1 및 제2 NAND 회로의 출력으로 상기 타이밍이 조정된 클럭 신호로 하는 차지 펌프 회로.
  5. 제3항에 있어서,
    상기 타이밍 조정 회로는, 상기 차지 펌프 회로에 입력되는 클럭 신호를 반전시키는 제1 인버터 회로와, 상기 인접하는 트랜지스터의 한쪽의 트랜지스터의 도통 제어 단자에 인가되는 클럭 신호와 상기 제1 인버터 회로의 출력 클럭 신호를 입력하여 NOR 조건을 취하는 제1 NOR 회로와, 제1 NOR 회로의 출력 클럭 신호를 반전시키는 제2 인버터 회로와, 상기 차지 펌프 회로에 입력되는 클럭 신호와 상기 인접하는 트랜지스터의 다른쪽의 트랜지스터의 도통 제어 단자에 인가되는 클럭 신호를 입력하여 NOR 조건을 취하는 제2 NOR 회로와, 제2 NOR 회로의 출력 클럭 신호를 반전시키는 제3 인버터 회로를 구비하고, 상기 제2 및 제3 인버터 회로의 출력으로 상기 타이밍이 조정된 클럭 신호로 하는 차지 펌프 회로.
  6. 제1항 또는 제2항에 있어서,
    상기 지연 회로는, 상기 캐패시터의 다른쪽의 단자를 개방하여 일단 하이 임피던스 상태로 하고, 상기 트랜지스터의 도통 제어 단자에 인가되는 상기 클럭 신호가 반전된 후, 소정의 지연 기간을 경과하여 상기 캐패시터의 다른쪽의 단자에 소정의 전위를 제공하는 차지 펌프 회로.
  7. 제6항에 있어서,
    상기 지연 회로는, 한쌍의 전원 단자의 사이에 직렬로 접속되는 한쌍의 트랜지스터와, 상기 한쌍의 트랜지스터의 도통 제어 단자를 구동하는 한쌍의 논리 회로를 구비하고, 상기 한쌍의 논리 회로의 한쪽이 다른쪽의 출력과 상기 클럭 신호를 합성하여 상기 한쌍의 트랜지스터가 동시에 비도통 상태가 되는 기간을 설정하여, 상기 한쌍의 트랜지스터 사이의 전위를 상기 캐패시터에 제공하는 차지 펌프 회로.
  8. 제7항에 있어서,
    상기 한쌍의 트랜지스터는 고전위측의 전원 단자와 상기 캐패시터 사이의 도통을 제어하는 P채널형 트랜지스터 및, 저전위측의 전원 단자와 상기 캐패시터 사이의 도통을 제어하는 N채널형 트랜지스터로 이루어짐과 함께 상기 한쌍의 논리 회로는 AND 회로 및 NOR 회로로 이루어지며, 상기 AND 회로는 입력되는 클럭 신호와 상기 P채널형 트랜지스터의 도통 제어 단자에 인가되는 신호와의 논리곱 신호를 상기 N채널형 트랜지스터의 도통 제어 단자에 인가하고, 상기 NOR 회로는 상기 지연 회로에 입력되는 클럭 신호와 상기 AND 회로의 출력 신호와의 NOR 조건 신호를 상기 스위칭 트랜지스터의 도통 제어 단자에 인가하며, 상기 NOR 회로의 출력 신호를 반전시켜 상기 P채널형 트랜지스터의 도통 제어 단자에 인가하는 차지 펌프 회로.
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