KR101375017B1 - 저전압 트랜지스터를 이용한 전압 업변환 회로 - Google Patents

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Abstract

일 대표적 실시예에 따라서, 전압 업변환 회로는 변조 전압 생성 회로를 포함하고, 여기서 변조 전압 생성 회로는 입력 전압을 수신하고 변조 전압을 생성하도록 구성되며, 변조 전압 생성 회로는 적어도 하나의 트랜지스터를 포함한다. 전압 업변환 회로는 변조 전압 생성 회로에 연결된 스위칭 회로를 더 포함하고, 여기서 스위칭 회로는 변조 전압이 고레벨에 있을 때에 변조 전압을 부하 커패시터에 연결시키고, 변조 전압이 저레벨에 있을 때에는 변조 전압을 부하 커패시터로부터 분리시키도록 구성된다. 전압 업변환 회로에서, 부하 커패시터는 변조 전압 생성 회로의 적어도 한 트랜지스터의 항복 전압보다 큰 전압에 도달한다. 항복 전압은 신뢰도 항복 전압일 수 있다.
Figure R1020097000134
전압 업변환, 트랜지스터, 부하 커패시터, 변조 전압, 항복 전압

Description

저전압 트랜지스터를 이용한 전압 업변환 회로{VOLTAGE UP-CONVERSION CIRCUIT USING LOW VOLTAGE TRANSISTORS}
본 발명은 일반적으로 전기회로 분야에 관한 것이다. 특히, 본 발명은 전압 업변환(voltage up-conversion) 회로 분야에 관한 것이다.
무선 통신장치와 같은 휴대용 및 이동 전자장치는 전형적으로 다중 동작 전압을 필요로 하는 아날로그 및 디지털 시스템을 포함한다. 아날로그 및 디지털 시스템에 필요한 다중 동작 전압은 전형적으로, 배터리와 같은 단일 외부 전압원을 이용할 수 있는 온칩(on-chip) DC-DC 전압 변환기에 의해 제공된다. 그러나 배터리 전압은 일부 시스템 인터페이스 회로를 위한 필요 동작 전압인 5V 아래로 크게 떨어질 수 있다. 결과적으로, 휴대용 및 이동 전자장치에서 아날로그 및 디지털 시스템은 전형적으로 온칩 전압 업변환을 필요로 한다.
전압 업변환은 전형적으로 CUK 변환기, 또는 스위치드-커패시터 또는 전하 펌프 변환기와 같은 스위칭 조절기(switching regulators)에 의해 제공된다. 그러나 이들 접근방안의 모두는 전형적으로, 높은 출력 전압을 다루기 위하여 5V 트랜지스터와 같은 고전압 트랜지스터를 요구한다. 그러나 코어 논리부, 아날로그 및 I/O 회로를 위한 반도체 다이의 제조에 사용되는 현 기술은 전형적으로 5V보다 상 당히 낮은 전압에서 동작하는 트랜지스터를 제공한다. 5V 트랜지스터가 제조공정에서 전압 업변환 회로를 위해 추가될 수 있지만, 5V 트랜지스터를 추가시키면 제조공정 복잡도가 증가되고, 제조 비용이 증가된다. 또 다른 접근방안에서, 개별 반도체 다이는 전압 업변환 회로를 위해 5V 공정을 이용하여 제조될 수 있다. 그러나 이 접근방안은 바람직하지 않게도 시스템 집적 복잡도 및 시스템 비용을 증가시킨다.
따라서 본 기술분야에 무선 통신장치와 같은 휴대용 및 이동 전자장치에서 아날로그 및 디지털 시스템을 위한 저비용 전압 업변환 회로가 필요하다.
본 발명은 저전압 트랜지스터를 사용하는 전압 업변환 회로에 관한 것이다. 본 발명은 휴대용 및 이동 전자장치에서 아날로그 및 디지털 시스템을 위한 저비용 전압 업변환 회로에 대한 본 기술분야의 필요성을 극복한다.
일 대표적인 실시예에 따라서, 전압 업변환 회로는 변조 전압 생성 회로를 포함하는데, 변조 전압 생성 회로는 입력 전압을 수신하고 변조 전압을 생성하도록 구성되며, 변조 전압 생성 회로는 적어도 하나의 트랜지스터를 포함한다. 적어도 하나의 트랜지스터는 예를 들면 FFT(field effect transistor)일 수 있다. 전압 업변환 회로는 변조 전압 생성 회로에 연결된 스위칭 회로를 더 포함하는데, 여기서 스위칭 회로는 변조 전압이 고레벨에 있을 때에 변조 전압을 부하 커패시터(load capacitor)에 연결시키고, 변조 전압이 저레벨에 있을 때에는 부하 커패시터로부터 변조 전압을 분리시키도록 구성된다. 전압 업변환 회로에서, 부하 커패시터는 변조 전압 생성 회로에서 적어도 한 트랜지스터의 항복 전압보다 큰 전압에 도달한다. 항복 전압은 신뢰도 항복 전압(reliability breakdown voltage)일 수 있다.
이 대표적인 실시예에 따라서, 스위칭 회로는 적어도 하나의 트랜지스터를 포함하고, 여기서 부하 커패시터는 스위칭 회로에서 적어도 한 트랜지스터의 항복 전압보다 큰 전압에 도달한다. 전압 업변환 회로는 스위칭 회로에 연결된 제어 회로를 더 포함하고, 여기서 제어 회로는 입력 전압을 취하여 제어 전압을 생성하고, 여기서 제어 전압은 변조 전압이 고레벨에 있을 때에 변조 전압을 부하 커패시터에 연결시키고, 변조 전압이 저레벨에 있을 때에 부하 커패시터로부터 변조 전압을 분리시킨다. 제어 회로는 적어도 하나의 트랜지스터를 포함할 수 있고, 여기서 부하 커패시터는 제어 회로에서 적어도 한 트랜지스터의 항복 전압보다 큰 전압에 도달한다. 제어 회로에 의해 생성된 제어 전압과 변조 전압 생성 회로에 의해 생성된 변조 전압은 약 180도 위상차가 날 수 있다.
이 대표적인 실시예에 따라서, 전압 업변환 회로는 변조 전압 생성 회로와 제어 회로에 연결된 타이밍(timing) 회로를 더 포함하는데, 타이밍 회로는 변조 전압 생성 회로로 하여금 변조 전압을 생성하게 하고, 제어 회로로 하여금 변조 전압이 고레벨에 있을 때에만 변조 전압을 부하 커패시터에 연결시키고 변조 전압이 저레벨에 있을 때에는 부하 커패시터로부터 변조 전압을 분리시키게 하도록 구성된다. 타이밍 회로는 변조 전압이 고레벨에 있을 때에만 제어 회로로 하여금 부하 커패시터로 변조 전압을 연결시키도록 더 구성될 수 있다. 본 발명의 다른 특징 및 장점은 다음의 상세한 설명 및 첨부 도면을 검토한 후에 이 기술분야의 전문가에게 보다 쉽게 명백해질 것이다.
도 1은 본 발명의 일 실시예에 따른 대표적인 전압 업변환 회로의 블록도.
도 2는 본 발명의 일 실시예에 따른 대표적인 전압 업변환 회로의 회로도.
도 3은 본 발명의 일 실시예에 따른 대표적인 전압 업변환 회로를 위한 대표적인 제어 신호를 포함한 타이밍도.
도 4는 본 발명의 일 실시예에 따른 각 대표적인 변조 전압 생성기 및 제어 회로의 대표적인 변조 및 제어 전압을 포함한 타이밍도.
본 발명은 저전압 트랜지스터를 이용하는 전압 업변환 회로에 관한 것이다. 다음 설명은 본 발명의 구현에 관한 특정 정보를 포함한다. 이 기술분야의 전문가는 본 발명이 본 출원에서 특히 거론된 바와 상이한 방식으로 구현될 수 있다는 것을 알 것이다. 또한 본 발명의 특정 상세사항의 일부는 본 발명을 불분명하게 하지 않도록 거론되지 않는다. 본 출원에 기술되지 않은 특정 상세사항은 이 기술분야의 전문가라면 알 수 있는 내용이다.
본 출원의 도면들 및 그들의 뒤따르는 상세한 설명은 단지 본 발명의 대표적인 실시예에 관한 것이다. 간결성을 유지하기 위하여, 본 발명의 원리를 사용하는 본 발명의 다른 실시예는 본 출원에서 특별히 기술하지 않으며, 본 도면에 의해 특별히 도시되지 않는다.
본 발명의 전압 업변환 회로를 예시하기 위해 약 2.8V의 입력 전압이 이용되고 있지만, 본 발명의 전압 업변환 회로는 입력 전압을 더 높은 출력 전압으로 변환하기 위해 이용될 수 있으며, 여기서 입력 전압은 2.8V보다 작거나 클 수 있다. 이하에서 상세하게 논의되는 바와 같이, 본 발명은 출력 전압보다 작은 항복 전압을 갖는 저전압 트랜지스터들을 이용하는 것에 의해 입력 전압을 더 높은 출력 전압으로 변환하는 혁신적인 업변환 회로를 제공한다.
도 1은 본 발명의 일 실시예에 따른 대표적인 전압 업변환 회로의 블록도이다. 이 기술분야의 전문가에게 명백한 소정 상세사항 및 특징은 도 1에서 배제된다. 전압 업변환 회로(100)는 변조 전압 생성 회로(102), 스위칭 회로(104), 타이밍 회로(106), 제어 회로(108) 및 부하 커패시터(110)를 포함한다. 전압 업변환 회로(100)는 노드(114)에서 입력 전압(112)을 수신하고, 입력 전압(112)을 보다 높은 전압으로 변환하고, 노드(118)에서 보다 높게 업변환된 전압을 출력 전압(116)으로서 출력한다. 예를 들면, 입력 전압(112)은 약 2.8V과 동일할 수 있고, 출력 전압(116)은 약 5.0V과 동일할 수 있다.
도 1에 도시된 바와 같이, 변조 전압 생성 회로(102)는 노드(120)에서 스위칭 회로(104)에 연결된다. 변조 전압 생성 회로(102)는 노드(114)에서 입력 전압(112)을, 버스(122)를 통해 타이밍 회로(106)로부터 제어 신호를 수신하고, 그리고 타이밍 회로(106)에 의해 공급되는 적절한 제어 신호에 응답하여 입력 전압(112)과 대략 동일할 수 있는 저전압 레벨과 노드(120)에서의 고전압 레벨 사이에서 교번(alternate)할 수 있는 변조 전압을 출력하도록 구성될 수 있다. 예를 들면 저전압 레벨은 약 2.8V과 동일할 수 있다. 예를 들면 고전압 레벨은 약 5.6V과 동일할 수 있다. 다른 실시예에서, 변조 전압 생성 회로(102)에 의해 출력되는 변조 전압의 저전압 레벨과 고전압 레벨은 제각기 2.8V 및 5.6V 보다 작거나 또는 클 수 있다.
스위칭 회로(104)는 노드(120)에서 변조 전압 생성 회로(102)로부터 변조 전압과, 라인(124)을 통해 제어 회로(108)로부터 제어 전압을 수신하고, 그리고 노드(120)의 변조 전압이 고레벨에 있을 때에 노드(120)를 노드(118)에 연결시키고, 노드(120)의 변조 전압이 저레벨에 있을 때에 노드(118)로부터 노드(120)를 분리시키도록 구성될 수 있다. 또한 도 1에 도시된 바와 같이, 부하 커패시터(110)의 제1 단자는 노드(118)에 연결되고, 부하 커패시터(110)의 제2 단자는 접지(126)에 연결된다. 부하 커패시터(110)는 상당히 안정된 DC 전압(즉, 출력 전압(116))을 제공한다. 예를 들면 출력 전압(116)은 노드(118)에서 약 5V와 동일할 수 있다. 부하 커패시터(110)의 정전용량값은 노드(118)에 바람직하게 낮은 리플 전압(ripple voltage)을 제공하도록 선택될 수 있다. 도 1에 더 도시된 바와 같이, 제어 회로(108)는 라인(124)을 통해 스위칭 회로(104)로, 버스(128)를 통해 타이밍 회로(106)로, 노드(114)에서 입력 전압(112)에 연결된다. 제어 회로(108)는 노드(114)에서 입력 전압(112)을 수신하고, 버스(128)를 통해 타이밍 회로(106)로부터 제어 신호를 수신하도록 구성될 수 있고, 그리고 노드(120)에서 변조 전압 생성 회로(102)에 의해 생성된 변조 전압이 고레벨에 있을 때에만 스위칭 회로(104)를 턴온시키도록 스위칭 회로(104)로 적절한 제어 전압을 공급한다.
또한 도 1에 도시된 바와 같이, 타이밍 회로(106)는 버스(122)를 통해 변조 전압 생성 회로(102)에 연결되고, 버스(128)를 통해 제어 회로(108)에 연결된다. 타이밍 회로(106)는 변조 전압 생성 회로(102)로 하여금 노드(120)에 변조 전압을 생성하도록 버스(122)상에 적절하게 페이즈된(phased) 제어 신호를 생성하고, 그리고 노드(120)에서 변조 전압 생성 회로(102)에 의해 생성된 변조 전압이 고레벨에 있을 때에만 제어 회로(108)로 하여금 스위칭 회로(104)를 턴온시키도록 적절하게 페이즈된 제어 신호를 생성하도록 구성될 수 있다. 본 실시예에서, 타이밍 회로(106)에 의해 공급되는 제어 신호는 동일 주파수의 6 클록 신호로부터 발생될 수 있고, 여기서 각 클록 신호는 상이한 위상 및 듀티 사이클(duty cycle)을 가진다. 또 다른 실시예에서, 타이밍 회로(106)에 의해 제공되는 제어 신호는 동일 주파수의 8 클록 신호로부터 생성될 수 있고, 각 클록 신호는 상이한 위상 및 듀티 사이클을 가진다. 본 출원에서, 제어 신호와 제어 신호의 역(즉, 반전 제어 신호)은 동일한 제어 신호를 지칭한다.
전압 업변환 회로(100)에 이용되는 모든 트랜지스터는 저전압 트랜지스터이고, 여기서 각 저전압 트랜지스터는 출력 전압(116)보다 작은 "항복 전압"을 가진다. 백그라운드(background)에 의해, 트랜지스터의 "항복 전압"은 하드 항복 전압(hard breakdown voltage) 및 신뢰도 항복 전압(reliability breakdown voltage)을 포함할 수 있다. 하드 항복 전압보다 큰 전압은 트랜지스터의 직접(immediate) 항복(즉, 고장)을 일으킬 수 있는 반면에, 신뢰도 항복 전압보다 큰 전압은 트랜지스터로 하여금 필요 수명보다 짧은 주기에 항복을 일으키도록 할 수 있으므로, 이 로써 트랜지스터의 신뢰도가 감소된다. 트랜지스터의 신뢰도 항복 전압은 트랜지스터의 수명을 감소시키지 않고 트랜지스터의 임의 두 단자들 사이에 인가될 수 있는 최대 전압을 말한다. 따라서 본 발명의 전압 업변환 회로는 저전압 트랜지스터를 사용하고, 각 저전압 트랜지스터는 전압 업변환 회로에 의해 생성된 출력 전압보다 작은 신뢰도 항복 전압을 가진다. 따라서 본 발명의 전압 업변환 회로에서 임의 트랜지스터의 임의 두 단자들간의 전압 차는 트랜지스터의 신뢰도 항복 전압보다 작다. 예를 들면 전압 업변환 회로(100)에서 각 저전압 트랜지스터의 신뢰도 항복 전압은 약 3.6V와 동일할 수 있다.
따라서 전압 업변환 회로에 의해 생성된 출력 전압보다 작은 신뢰도 항복 전압을 가진 트랜지스터를 구비한 전압 업변환 회로를 제공함으로써, 본 발명은 일 반도체 다이의 아날로그 및 디지털 시스템에 집적되고 저비용으로 제조될 수 있는 전압 업변환 회로를 제공한다.
도 2는 본 발명의 일 실시예에 따른 대표적인 전압 업변환 회로의 개략적인 도면을 도시한다. 도 2에서, 변조 전압 생성 회로(202), 스위칭 회로(204), 제어 회로(208), 부하 커패시터(210), 입력 전압(212), 노드(214, 218, 220), 출력 전압(216), 및 접지(226)는 각각 도 1의 변조 전압 생성 회로(102), 스위칭 회로(104), 제어 회로(108), 부하 커패시터(110), 입력 전압(112), 노드(114, 118, 120), 출력 전압(116), 및 접지(126)에 대응한다. 전압 업변환 회로(200)는 변조 전압 생성 회로(202), 스위칭 회로(204) 및 제어 회로(208)를 포함한다. 변조 전압 생성 회로(202)는 트랜지스터(228, 230), 커패시터(232, 234) 및 스위치(236, 238, 240, 242)를 포함하고, 제어 회로(208)는 트랜지스터(244, 246), 커패시터(248, 250) 및 스위치(252, 254, 256, 258)를 포함하고, 그리고 스위칭 회로(204)는 트랜지스터(260)를 포함한다.
도 2에 도시된 바와 같이, 스위치(236)의 제1 단자는 노드(214)에 연결되고, 스위치(236)의 제2 단자, 스위치(238)의 제1 단자와 커패시터(232)의 제1 단자는 노드(262)에 연결된다. 또한 도 2에 도시된 바와 같이, 스위치(238)의 제2 단자는 접지(226)에 연결되고, 커패시터(232)의 제2 단자, 트랜지스터(228)의 드레인 단자 및 트랜지스터(230)의 게이트 단자는 노드(264)에 연결된다. 도 2에 더 도시된 바와 같이, 트랜지스터(228, 230)의 소스 단자는 노드(220)에서 커패시터(234)의 제1 단자에 연결되고, 트랜지스터(228)의 게이트 단자, 트랜지스터(230)의 드레인 단자 및 스위치(240)의 제1 단자는 노드(214)에 연결된다. 트랜지스터(228, 230)의 각각은 PFET(p-channel FET)와 같은 FET(field-effect transistor)일 수 있다.
또한 도 2에 도시된 바와 같이, 커패시터(234)의 제2 단자는 노드(266)에서 스위치(240)의 제2 단자 및 스위치(242)의 제1 단자에 연결되고, 스위치(242)의 제2 단자는 접지(226)에 연결된다. 스위치(236, 238, 240, 242)의 각각은 FET를 포함할 수 있다. 본 실시예에서, 스위치(236, 240)의 각각은 PFET를 포함하고, 스위치(238, 242)의 각각은 NFET(n-channel FET)를 포함한다. 도 2에 더 도시된 바와 같이, 제어 신호(276, 278, 280, 282)는 스위치(236, 238, 240, 242)의 각 제3 단자(즉, 제어 단자)에 연결된다. 제어 신호(276, 278, 280, 282)는 도 1의 타이밍 회로(106)에 의해 공급될 수 있다. 제어 신호(276, 278, 280, 282)는 도 3과 관련 하여 더 후술될 것이다.
또한 도 2에 도시된 바와 같이, 스위치(252)의 제1 단자는 노드(214)에 연결되고, 스위치(252)의 제2 단자, 스위치(254)의 제1 단자 및 커패시터(248)의 제1 단자는 노드(268)에 연결된다. 도 2에 더 도시된 바와 같이, 스위치(254)의 제2 단자는 접지(226)에 연결되고, 커패시터(248)의 제2 단자, 트랜지스터(244)의 드레인 단자 및 트랜지스터(246)의 게이트 단자는 노드(270)에 연결된다. 도 2에 더 도시된 바와 같이, 트랜지스터(244, 246)의 소스 단자는 노드(274)에서 커패시터(250)의 제1 단자에 연결되고, 트랜지스터(244)의 게이트 단자, 트랜지스터(246)의 드레인 단자 및 스위치(256)의 제1 단자는 노드(214)에 연결된다. 트랜지스터(244, 246)의 각각은 PFET와 같은 FET일 수 있다.
또한 도 2에 도시된 바와 같이, 커패시터(250)의 제2 단자는 노드(272)에서 스위치(256)의 제2 단자 및 스위치(258)의 제1 단자에 연결되고, 스위치(258)의 제2 단자는 접지(226)에 연결된다. 스위치(252, 254, 256, 258)의 각각은 FET를 포함할 수 있다. 본 실시예에서, 스위치(252, 256)의 각각은 PFET를 포함하고, 스위치(254, 258)의 각각은 NFET를 포함한다. 도 2에 더 도시된 바와 같이, 제어 신호(278, 276, 284, 286)는 스위치(252, 254, 256, 258)의 각 제3 단자(즉 제어 단자)에 연결된다. 제어 신호(278, 276, 284, 286)는 도 1의 타이밍 회로(106)에 의해 공급될 수 있다. 제어 신호(276, 278, 284, 286)는 도 3과 관련하여 더 후술될 것이다.
또한 도 2에 도시된 바와 같이, 스위칭 회로(204)는 단일 스위치일 수 있고, 스위치는 본 실시예에서 PFET인 단일 트랜지스터(즉, 트랜지스터(260))일 수 있다. 트랜지스터(260)의 드레인 단자는 노드(220)에 연결되고, 트랜지스터(260)의 게이트 단자는 라인(224)을 통해 노드(274)에 연결되고, 트랜지스터(260)의 소스 단자는 출력 전압(216)을 또한 제공하는 노드(218)에서 부하 커패시터(210)의 제1 단자에 연결된다. 또 다른 실시예에서, 트랜지스터(260)는 상이한 유형의 FET일 수 있다. 도 2에 더 도시된 바와 같이, 부하 커패시터(210)의 제2 단자는 접지(226)에 연결된다.
전압 업변환 회로(200)에서, 각 트랜지스터는 출력 전압(216)보다 작은 신뢰도 항복 전압을 가진 저전압 트랜지스터이다. 또한 변조 전압 생성 회로(202)에서 각 트랜지스터는 노드(220)에서 생성된 고레벨의 변조 전압보다 작은 신뢰도 항복 전압을 가진 저전압 트랜지스터이다. 또한 제어 회로(208)에서 각 트랜지스터는 노드(274)에서 생성된 고레벨의 제어 전압보다 작은 신뢰도 항복 전압을 가진 저전압 트랜지스터이다. 신뢰도 항복 전압보다 큰 트랜지스터의 단자 대 단자 전압(terminal to terminal voltage)을 가지지 않고 고전압(즉, 노드(274)에서 생성된 고레벨의 제어 전압)을 관리하기 위하여 저전압 트랜지스터를 사용하는 것은 제어 신호(276, 278, 280, 282, 284, 286)의 적절한 타이밍 배치에 의해 성취된다. 따라서 전압 업변환 회로(200)에서 각 트랜지스터의 임의 두 단자들 간의 전압 차는 트랜지스터의 신뢰도 항복 전압보다 작도록 관리된다. 신뢰도 문제없이 고전압 출력(즉, 출력 전압(216))을 제공하기 위해서 저전압 트랜지스터를 사용하는 것은 제어 신호(276, 278, 280, 282, 284, 286)의 적절한 타이밍 배치에 의해 전압 업변 환 회로(200)에서 성취된다.
본 실시예에서, PFET(228, 230, 244, 246, 260)의 각각은 또한 소스 단자에 연결된 (도 2에 도시되지 않은) 바디 단자(body terminal)를 포함한다. 전술한 바와 같이 본 실시예에서, 스위치(236, 240, 252, 256)의 각각은 PFET로서 구현될 수 있고, 스위치(238, 242, 254, 258)의 각각은 NFET로서 구현될 수 있다. 스위치(236, 240, 252, 256)의 각각은 PFET로서 구현되고, 각 PFET의 소스 단자 및 바디 단자는 노드(214)에 연결된다. 또한 각 스위치(238, 242, 254, 258)가 NFET로서 구현될 때, 각 NFET의 소스 단자 및 바디 단자는 접지(226)에 연결된다. 하나 이상의 스위치(236, 240, 252, 256)가 NFET로서 구현되는 실시예에서, NFET로서 구현된 스위치를 제어하는 각 제어 신호가 반전된다. 하나 이상의 스위치(238, 242, 254, 258)가 PFET로서 구현되는 실시예에서, PFET로서 구현된 스위치를 제어하는 각 제어 신호가 반전된다. 본 실시예에서, 부하 커패시터(210) 및 커패시터(234)는 오프칩(off-chip)에 위치된다(즉, 전압 업변환 회로(200)의 나머지 구성소자가 위치한 반도체 다이에서 벗어남). 일 실시예에서, 부하 커패시터(210) 및 커패시터(234)는 온칩에 위치된다.
도 3은 본 발명의 일 실시예에 따라서 도 2에 도시된 전압 업변환 회로(200)를 위한 대표적인 제어 신호의 대표적 타이밍도를 도시한다. 도 3에서, 제어 신호(376, 378, 380, 382, 384, 386)(이후로부터 "제어 신호(376 내지 386)")는 도 2의 전압 업변환 회로(200)에서의 제어 신호(276, 278, 280, 282, 284, 286)의 각각에 대응한다. 타이밍도(300)는 제어 신호(376 내지 386)와 시간 주기(302, 304, 306, 308)를 포함한다.
도 3에 도시된 바와 같이, 제어 신호(382, 380)는 오버랩되지 않은 신호쌍(a pair of non-overlapped signals)을 포함하고, 여기서 제어 신호(382)는 제어 신호(380)의 고전압 레벨로의 천이 또는 이의 역일 때마다 저전압 레벨로 유지된다. 그러나 제어 신호(382, 380)의 각각은 동시에 저전압 레벨일 수 있다. 유사하게, 제어 신호(378, 376)와 제어신호(384, 386)는 또한 오버랩되지 않은 각 신호쌍을 포함한다. 또한 도 3에 도시된 바와 같이, 제어 신호(382)는 시간 주기(302)의 시작시에 저전압 레벨(312)로부터 고전압 레벨(310)로 천이하고, 시간 주기(304)의 종료시에 고전압 레벨(310)로부터 저전압 레벨(312)로 천이하고, 그리고 시간 주기(306, 308)에서 저전압 레벨(312)로 유지된다. 도 3에 더 도시된 바와 같이, 제어 신호(380)는 시간 주기(302, 204)에서 저전압 레벨(312)이고, 시간 주기(306)의 시작시에 저전압 레벨(312)로부터 고전압 레벨(310)로 천이하고, 시간 주기(308)의 종료시에 고전압 레벨(310)로부터 저전압 레벨(312)로 천이한다.
또한 도 3에 도시된 바와 같이, 제어 신호(378)는 시간 주기(302)에서 저전압 레벨(312)에 있고, 시간 주기(304)의 시작시에 저전압 레벨(312)로부터 고전압 레벨(310)로 천이하고, 시간 주기(306)의 종료시에 저전압 레벨(312)로 천이할 때까지 고전압 레벨(310)로 유지되고, 그리고 시간 주기(308) 동안에 저전압 레벨(312)로 유지된다. 도 3에 더 도시된 바와 같이, 제어 신호(376)는 시간 주기(302)에서 고전압 레벨(310)이고, 시간 주기(302)의 종료시에 고전압 레벨(310)로부터 저전압 레벨(312)로 천이하고, 시간 주기(304, 306)에서 저전압 레벨(312) 로 유지되고, 시간 주기(308)의 시작시에 저전압 레벨(312)에서 고전압 레벨(310)로 천이한다.
또한 도 3에 도시된 바와 같이, 제어 신호(384)는 시간 주기(302, 304)에서 고전압 레벨(310)이고, 시간 주기(306)의 시작시에 고전압 레벨(310)로부터 저전압 레벨(312)로 천이하고, 그리고 시간 주기(308)의 종료시에 고전압 레벨(310)로 천이할 때까지 저전압 레벨(312)로 유지된다. 도 3에 더 도시된 바와 같이, 제어 신호(386)는 시간 주기(302, 304)에서 저전압 레벨(312)이고, 시간 주기(306)의 시작에 근접해 저전압 레벨(312)로부터 고전압 레벨(310)로 천이하고, 그리고 시간 주기(308)의 종료에 근접해 고전압 레벨(310)로부터 저전압 레벨(312)로 천이한다.
또한 도 3에 도시된 바와 같이, 제어 신호(380)의 상승 에지(rising edge)(314)는 제어 신호(386)의 상승 에지(316)를 이끌고(lead), 제어 신호(384)의 상승 에지(318)는 제어 신호(382)의 상승 에지(320)를 이끈다. 예를 들면 저전압 레벨(312)은 약 0V일 수 있고, 고전압 레벨(310)은 약 2.8V일 수 있다. 제어 신호(376, 378, 380, 382, 384, 386)는 저전압 트랜지스터를 포함한 도 1의 타이밍 회로(106)와 같은 타이밍 회로에 의해 생성될 수 있고, 여기서 각 저전압 트랜지스터는 도 2의 출력 전압(216)보다 작은 신뢰도 항복 전압을 가진다.
제어 신호(즉, 제어 신호(376 내지 386))가 고전압 레벨(310)일 때에 전압 업변환 회로(200)의 대응 스위치가 폐쇄(close)되고, 제어 신호(즉, 제어 신호(376 내지 386))가 저전압 레벨(312)일 때에 전압 업변환 회로(200)의 대응 스위치가 개방(open)되도록, 도 3의 제어 신호(즉, 제어 신호(376 내지 386))는 도 2의 전압 업변환 회로(200)와 함께 사용된다. 예를 들면 제어 신호(380)가 각 고전압 레벨(310) 또는 저전압 레벨(312)일 때, 도 2의 스위치(240)는 폐쇄되거나 또는 개방된다. 본 실시예에서, 도 2의 전압 업변환 회로(200)의 스위치(예를 들면, 스위치(236, 240, 252, 256))가 PFET로서 구현된다면 도 3의 대응한 제어 신호가 반전되고, 그리고 스위치(예를 들면, 스위치(238, 242, 254, 258))가 NFET로서 구현된다면, 도 3의 대응한 제어 신호는 반전되지 않는다. 예를 들면 스위치(252)가 본 실시예에서, PFET로서 구현되므로, 제어 신호(378)는 스위치(252)에 연결되기 전에 반전된다.
이제, 도 2의 전압 역변환 회로(200)의 동작을 도 3의 타이밍도(300)의 시간 주기(302, 304, 306, 308)와 관련하여 설명할 것이며, 여기서 입력 전압(212)은 약 2.8V의 저전압을 포함한다.
시간 주기(302)에서, 제어 신호(376, 382)가 고전압 레벨(310)에 있어 각 스위치(236, 242)를 폐쇄시키고, 제어 신호(378, 380)가 저전압 레벨(312)에 있어 각 스위치(238, 240)를 개방시킨다. 결과적으로, 입력 전압(212)에 의해 노드(214)에 인가된 2.8V가 노드(262)에 연결되고, 노드(266)는 약 0V인 접지(226)에 연결된다. 시간 주기(302)에서, 또한 변조 전압 생성 회로(202)의 출력인 노드(220)는 약 2.8V에서 부동(floating)이다. 또한 제어 신호(376)는 스위치(254)를 폐쇄시키고, 제어 신호(378)는 또한 스위치(252)를 개방시킨다. 또한 시간 주기(302)에서, 트랜지스터(228, 230)는 오프(off)이다.
또한 시간 주기(302)에서, 제어 신호(384)는 고전압 레벨(310)에 있어 스위 치(256)를 폐쇄시키고, 제어 신호(386)는 저전압 레벨(312)에 있어 스위치(258)를 개방시킨다. 또한 시간 주기(302)에서, 트랜지스터(244)는 약 2.8V가 그의(즉, 트랜지스터(244)) 게이트로 인가되고 5.6V가 그의 소스 및 드레인으로 인가되므로 온(on)이고, 트랜지스터(246)는 약 5.6V가 그의(즉, 트랜지스터(246)) 게이트로 인가되고 그의 소스 전압은 약 5.6V이고 그의 드레인 전압은 약 2.8V이므로 오프이다. 결과적으로, 노드(214)에서 약 2.8V는 노드(272)에서 커패시터(250)의 제2 단자에 연결된다. 커패시터(250)에서 전하 보존의 결과로, 커패시터(250)의 제1 단자에 연결된 노드(274)는 약 5.6V까지 증가된다. 백그라운드에 의해, 전하 보존은 커패시터의 한 노드상의 전압이 커패시터의 다른 노드상의 전압의 증가 또는 감소시에 증가 또는 감소되게 한다. 또한 제어 회로(208)에 의해 출력되는 라인(224)상의 제어 전압을 공급하는 노드(274)는 트랜지스터(260)의 게이트(즉, 스위칭 회로(204)의 입력)에 연결된다. 결과적으로, 트랜지스터(260)는 그의 소스 전압 및 그의 드레인 전압이 그의 게이트 전압보다 작으므로 턴오프(turn off)되어, 스위칭 회로(204)로 하여금 노드(218)의 부하 커패시터(210)로부터 노드(220)(즉, 변조 전압 생성 회로(202)의 출력)를 분리시키게 한다.
시간 주기(304)에서, 각 제어 신호(380, 382, 384, 386)의 전압 레벨은 변하지 않는다. 그러나 제어 신호(378)는 고전압 레벨(310)로 천이하여 스위치(238)를 폐쇄시키고, 제어 신호(376)는 저전압 레벨(312)로 천이하여 스위치(236)를 개방시킨다. 결과적으로, 노드(262)는 약 0V이다. 따라서 노드(262)가 시간 주기(304)에서 약 0V로 감소할 때, 이전 시간 주기(302)에서 약 3.3V였던 노드(264)는 약 1.4V로 감소되고, 트랜지스터(230)를 턴온(turn on)시킨다. 결과적으로, 약 2.8V가 노드(220)(즉, 변조 전압 생성 회로(202)의 출력)에 제공된다. 또한 시간 주기(304)에서, 트랜지스터(228)는 턴온프로 유지된다.
시간 주기(304)에서, 제어 신호(378)는 스위치(252)를 폐쇄시키고, 제어 신호(376)는 스위치(254)를 개방시켜, 약 2.8V를 커패시터(248)의 제1 단자에 연결시킨다. 시간 주기(304)에서, 트랜지스터(246)는 턴온프로 유지되고, 트랜지스터(244)는 턴온으로 유지되고, 노드(274)(즉, 제어 회로(208)의 출력)는 약 5.6V로 유지된다. 따라서 트랜지스터(260)는 턴오프로 유지되고, 노드(220)는 스위칭 회로(204)에 의해 노드(218)로부터 계속 분리된다.
시간 주기(306)에서, 제어 신호(382, 384)는 저전압 레벨(312)로 천이하고, 제어 신호(380, 386)는 고전압 레벨(310)로 천이하고, 제어 신호(378)는 고전압 레벨(310)로 유지되고, 제어 신호(376)는 저전압 레벨(312)로 유지된다. 결과적으로, 스위치(242)는 개방되고, 스위치(240)는 폐쇄되어 노드(266)가 약 2.8V가 되게 함으로써, 커패시터(234)에서 전하 보전으로 인하여 노드(220)를 약 5.6V로 증가시킨다. 또한 트랜지스터(228)는 턴온되고, 트랜지스터(230)는 턴오프되어 노드(214)로부터 노드(220)를 분리시킴으로써, 노드(220)(즉, 변조 전압 생성 회로(202)의 출력)는 약 5.6V가 되고, 노드(264)는 약 5.6V가 된다.
또한 시간 주기(306)에서, 제어 신호(386)는 스위치(258)를 폐쇄시키고, 제어 신호(384)는 스위치(256)를 개방시킴으로써, 커패시터(250)의 제2 단자(노드(272))를 약 0V로 감소시킨다. 전하 보존의 결과, 커패시터(250)의 제1 단자에 연결된 노드(274)는 약 2.8V로 감소한다. 그러면, 트랜지스터(244)는 잠시 턴온될 것이며, 노드(270)가 약 3.3V로 감소할 때에 트랜지스터(244)는 다시 턴오프될 것이다. 따라서 트랜지스터(246)는 턴온프로 유지된다. 결과적으로, 노드(274)로부터 약 2.8V의 (라인(224) 상의) 제어 전압은 트랜지스터(260)의 게이트에 연결되어, 트랜지스터(260)를 턴온시키고 스위칭 회로(204)로 하여금 노드(220)(즉, 변조 전압 생성 회로(202)의 출력)의 5.6V를 노드(218)의 부하 커패시터(210)의 제1 단자에 연결시키게 한다. 결과적으로, 부하 커패시터(210)는 5.6V까지 충전될 수 있다. 커패시터(210)의 제1 단자로부터의 전류 로딩(current loading)이 있다면, 전압은 약간 더 작을 수 있다(예를 들면, 약 5V).
시간 주기(308)에서, 제어 신호(382, 384)는 저전압 레벨(312)에서 유지되고, 제어 신호(380, 386)는 고전압 레벨(310)에서 유지되고, 제어 신호(378)는 저전압 레벨(312)로 천이하고, 그리고 제어 신호(376)는 고전압 레벨(310)로 천이한다. 결과적으로, 스위치(236)는 폐쇄되고, 스위치(238)는 개방되어, 노드(262)가 약 2.8V까지 증가되게 한다. 그러나 트랜지스터(230)가 턴오프로 유지되고, 트랜지스터(228)가 턴온으로 유지되고, 스위치(240)가 폐쇄된 채로 유지되고, 스위치(242)가 개방된 채 유지되므로, 노드(220)는 약 5.6V로 유지된다. 또한 시간 주기(308)에서, 제어 신호(378)는 스위치(252)를 개방시키고, 제어 신호(376)는 스위치(254)를 폐쇄시킴으로써, 노드(268)가 약 2.8V로부터 약 0V로 감소되게 한다. 결과적으로, 노드(270)가 약 3.3V로부터 약 1.4V로 감소함으로써, 트랜지스터(246)를 턴온시키는 반면에 트랜지스터(244)는 오프로 유지된다. 결과적으로, 노 드(274)는 약 2.8V로 유지됨으로써, 스위칭 회로(204)를 노드(220)(즉, 변조 전압 생성 회로(202)의 출력)를, 노드(218)의 부하 커패시터(210)의 제1 단자로 계속 연결시킨다.
따라서 변조 전압 생성 회로(202)는 시간 주기(302, 304)에서 약 2.8V의 저전압 레벨과, 시간 주기(306, 308)에서 약 5.6V의 고전압 레벨 사이에 교번하는 변조 전압을 노드(220)에 생성한다. 또한 제어 회로(208)는 시간 주기(302, 304)에서 약 5.6V와 시간 주기(306, 308)에서 약 2.8V 사이에 교번하는 제어 전압을 노드(274)로부터의 라인(224) 상에 제공한다. 따라서 노드(220)의 변조 전압과 노드(274)의 제어 전압은 약 180도 위상차가 난다. 따라서 시간 주기(306, 308) 동안에, 스위칭 회로(204)는 약 5.6V의 고전압인 노드(220)의 변조 전압을, 노드(218)의 부하 커패시터(210)에 연결함으로써, 부하 커패시터(210)를 5.6V까지 충전시킨다. 시간 주기(302, 304) 동안에, 스위칭 회로(204)는 약 2.8V의 저전압인 노드(220)의 변조 전압을 노드(218)로부터 분리시킨다. 노드(218)에서 부하 커패시터(210)상의 전압은 전류 로딩으로 인하여 시간 주기(302, 304) 동안에 감소할 수 있다. 그러나 노드(218)에서 전압 업변환 회로(200)에 의해 제공되는 출력 전압(216)이 시간 주기(302, 304)동안에 예를 들면 5.0V의 DC 전압 아래로 떨어지지 않도록, 부하 커패시터(210)의 정전용량값과 제어 신호 주파수를 선택할 수 있다. 전압 업변환 회로(200)가 전술한 바와 같이 저전압을 고전압으로 계속 변환할 수 있도록, 일련의 시간 주기(302, 304, 306, 308)가 계속 반복될 수 있다.
따라서 전압 업변환 회로(200)는 약 2.8V와 동일한 전압과 같은 저전압을, 약 5V와 동일하거나 또는 이보다 큰 전압과 같은 고전압으로 변환한다. 또한 전압 업변환 회로(200)는 전압 업변환 회로(200)에 의해 출력되는 고전압보다 작은 신뢰도 항복 전압을 가진 저전압 트랜지스터만을 이용함으로써 저전압을 고전압으로 변환한다. 또한 전압 업변환 회로(200)에서 임의 트랜지스터의 임의 두 단자들간의 전압 차는 도 3의 주기(302, 304, 306, 또는 308)에서 트랜지스터의 신뢰도 항복 전압을 초과하지 않는다.
도 4는 본 발명의 일 실시예에 따라서 각 대표적인 변조 전압 생성기 및 제어 회로에 의해 출력되는 대표적인 변조 및 제어 전압을 포함한 대표적인 타이밍도를 도시한다. 도 4에서, 변조 전압(420)은 도 2에서 노드(220)의 변조 전압 생성 회로(202)에 의해 공급되는 변조 전압에 대응하고, 제어 전압(474)은 도 2의 노드(274)에서 제어 회로(208)에 의해 공급되는 제어 전압에 대응한다. 타이밍도(400)는 변조 전압(420)과 제어 전압(474)을 포함한다.
도 4에 도시된 바와 같이, 변조 전압(420)은 저전압 레벨(406)과 고전압 레벨(408) 사이를 교번하고, 상승 에지(410)와 하강 에지(412)를 포함한다. 예를 들면 저전압 레벨(406)은 약 2.8V일 수 있고, 고전압 레벨(408)은 약 5.6V일 수 있다. 변조 전압(420)의 상승 에지(410)는 도 3의 제어 신호(380)의 상승 에지(314)에 의해 트리거되고(triggered), 변조 전압(420)의 하강 에지(412)는 도 3의 제어 신호(382)의 상승 에지(320)에 의해 트리거된다. 또한 도 4에 도시된 바와 같이, 제어 전압(474)은 고전압 레벨(428)과 저전압 레벨(426) 사이를 교번하고, 하강 에지(414)와 상승 에지(416)를 포함한다. 예를 들면 저전압 레벨(426)은 약 2.8V일 수 있고, 고전압 레벨(428)은 약 5.6V일 수 있다.
제어 전압(474)의 하강 에지(414)는 도 3의 제어 신호(386)의 상승 에지(316)에 의해 트리거되고, 제어 전압(474)의 상승 에지(416)는 도 3의 제어 신호(384)의 상승 에지(318)에 의해 트리거된다. 따라서 노드(220)가 저전압 레벨에 있을 때에 도 2의 스위칭 회로(204)가 노드(220)를 노드(218)에 연결시키지 않도록, 변조 전압(420)이 저전압 레벨(406)로 천이하기 전에 도 2의 스위칭 회로(204)의 트랜지스터(260)를 턴온프시키기 위해 제어 전압(474)이 고전압 레벨(428)로 천이하도록 보장하기 위하여, 제어 신호(384)의 상승 에지(318)는 제어 신호(382)의 상승 에지(320) 전에 발생될 필요가 있다. 또한 변조 전압(420)의 상승 에지(410)가 제어 전압(474)의 하강 에지(414)에 앞서도록 보장하기 위하여, 제어 신호(380)의 상승 에지(314)는 제어 신호(386)의 상승 에지(316)에 앞섬으로써, 스위칭 회로(204)의 트랜지스터(260)가 변조 전압(260)이 고전압 레벨(408)에 있은 후에만 개방되도록 보장한다.
따라서 전술한 바와 같이, 본 발명의 전압 업변환 회로는 저전압 트랜지스터를 사용하여 낮은 입력 전압을 보다 높은 출력 전압으로 변환하고, 각 저전압 트랜지스터는 업변환된 출력 전압보다 낮은 신뢰도 항복 전압을 가진다. 결과적으로, 본 발명은 유리하게도 저비용으로 제조될 수 있는 전압 업변환 회로를 제공하고, 일 반도체 다이의 아날로그 및 디지털 시스템에 유리하게 집적될 수 있다.
본 발명의 전술한 설명으로부터, 본 발명의 범주를 벗어나지 않고서도 본 발명의 개념을 구현하는데 다양한 기법을 사용할 수 있다는 것은 명백하다. 또한 본 발명은 소정 실시예를 특정 참조하여 기술되었지만, 이 기술분야의 전문가는 본 발명의 사상 및 범주를 벗어나지 않고서도 상세사항 및 형태에서 변경을 행할 수 있다는 것을 인식할 것이다. 이와 같이, 전술한 실시예는 설명적이지만 제한적이 아닌 모든 양상에서 고려된다. 또한 본 발명은 여기에 기술된 특정 실시예로 제한되지 않고, 본 발명의 범주를 벗어나지 않으면서 다수의 재배치, 변형 및 대체를 할 수 있다는 것을 이해해야 한다.
따라서 저전압 트랜지스터를 사용한 전압 업변환 회로가 기술되었다.

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  26. 변조 전압 생성 회로로서,
    입력 전압을 수신하기 위한 입력 노드,
    저레벨과, 상기 입력 전압보다 큰 고레벨 사이를 교번하는(alternating) 변조 전압을 공급하기 위한 출력 노드,
    상기 변조 전압이 상기 고레벨에 있을 때에 상기 입력 노드로부터 상기 출력 노드를 분리시키도록 구성된 제1 FET - 상기 변조 전압의 상기 고레벨은 상기 제1 FET의 항복 전압보다 큼 -,
    제1 단자와 제2 단자를 가진 제1 커패시터 - 상기 제1 단자는 상기 출력 노드에 연결되고, 상기 제2 단자는 상기 변조 전압이 상기 저레벨에 있을 때에는 접지에 연결되고 상기 변조 전압이 상기 고레벨에 있을 때에는 상기 입력 노드에 연결됨 - 및
    소스 단자, 드레인 단자 및 게이트 단자를 가진 제2 FET - 상기 제2 FET의 상기 소스 단자는 상기 출력 노드에 연결되고, 상기 제2 FET의 상기 드레인 단자는 상기 제1 FET의 게이트 단자에 연결되고, 상기 제2 FET의 상기 드레인 단자는 상기 입력 노드에 연결되고, 상기 변조 전압의 상기 고레벨은 상기 제2 FET의 항복 전압보다 큼 -
    를 포함하는 변조 전압 생성 회로.
  27. 제26항에 있어서,
    상기 제2 FET의 상기 항복 전압은 신뢰도 항복 전압을 포함하는 변조 전압 생성 회로.
  28. 제26항에 있어서,
    제1 단자 및 제2 단자를 가진 제2 커패시터를 더 포함하고,
    상기 제2 커패시터의 상기 제1 단자는 상기 입력 노드에 스위칭가능하게 연결되고, 상기 제2 커패시터의 상기 제2 단자는 상기 제1 FET의 상기 게이트 단자와 상기 제2 FET의 상기 드레인 단자에 연결되는 변조 전압 생성 회로.
  29. 제26항에 있어서,
    상기 제1 FET는 PFET(p-channel FET)를 포함하는 변조 전압 생성 회로.
  30. 제26항에 있어서,
    상기 제1 FET 및 상기 제2 FET의 각각은 PFET를 포함하는 변조 전압 생성 회로.
  31. 제26항에 있어서,
    상기 제1 FET의 상기 항복 전압은 신뢰도 항복 전압인 변조 전압 생성 회로.
  32. 제26항에 있어서,
    상기 변조 전압이 상기 고레벨에 있을 때에, 상기 제1 FET는 턴오프(turn off)되고, 상기 제2 FET는 턴온(turn on)되는 변조 전압 생성 회로.
  33. 제26항에 있어서,
    상기 변조 전압이 상기 저레벨에 있을 때에, 상기 입력 전압은 상기 변조 전압과 동일한 변조 전압 생성 회로.
  34. 제28항에 있어서,
    상기 제2 커패시터의 상기 제1 단자는 PFET에 의해 상기 입력 노드에 스위칭가능하게 연결되고, 상기 PFET의 소스 단자 및 바디 단자(body terminal)는 상기 입력 노드에 연결되는 변조 전압 생성 회로.
  35. 제26항에 있어서,
    상기 제1 커패시터의 상기 제2 단자는 NFET(n-channel FET)에 의해 상기 접지에 연결되고, 상기 NFET의 소스 단자 및 바디 단자는 상기 접지에 연결되는 변조 전압 생성 회로.
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