KR20000047977A

KR20000047977A - 챠지펌프회로

Info

Publication number: KR20000047977A
Application number: KR1019990055596A
Authority: KR
Inventors: 가와이겐
Original assignee: 마찌다 가쯔히꼬; 샤프 가부시키가이샤
Priority date: 1998-12-08
Filing date: 1999-12-07
Publication date: 2000-07-25
Also published as: EP1009093A3; TW455875B; JP3554497B2; KR100311570B1; EP1009093A2; JP2000173288A; US6198342B1

Abstract

챠지펌프회로에서, 간단한 회로 구성에 의해 저전압화시에 발생하는 백게이트 효과에 의한 손실 증대, 비용의 증대 및 래치업 또는 전하 누설의 위험성등의 문제를 해결한다. 펌프셀(31)은 nMOS 트랜지스터(M1∼M3) 및 용량(C1,C2)으로 구성되어 있다. 또한, 입력 노드(IN)에 보조용량(C)을 접속하고, 또한 보조용량(C)에 각 nMOS 트랜지스터(M1∼M3)의 p웰부를 접속하고, 각 p웰부 및 출력 노드(OUT) 사이에 nMOS 트랜지스터(M3)를 설치하고, nMOS 트랜지스터(M3)의 게이트에 입력 노드(IN)를 접속하고 있다. 이로써, 보조용량(C)을 이용하는 것만을 포함하는 간단한 회로 구성으로, p웰 전위 강하의 전위차를 크게하여 전원전압의 저전압화시에 백게이트 효과에 의한 펌프효율의 저하를 없애는 동시에, 자물쇠 래치 또는 전하 누설을 방지한다.

Description

챠지펌프회로{CHARGE PUMP CIRCUIT}

본 발명은 전원전압을 승압 또는 강압하여 비휘발성 반도체기억장치의 기입 전압 또는 소거전압등을 발생시키는 챠지펌프회로에 관한 것이다.

차세대 플래쉬메모리에 대해서는, 현재보다도 한층 더 저전압화·소전력화·저비용화(회로의 소형화)가 요청된다. 특히, 메모리셀에 데이터를 기입·소거할 때에 필요로 하는 고전압을 발생시키는 챠지펌프회로는 칩면적을 많이 차지하기 때문에, 소형화를 달성하는 것이 중요하다.

상기 챠지펌프회로는 전원전압을 승압 또는 강압하여, 전원전압보다 높은 전압 또는 부전압을 발생시키는 회로이다. NOR형 플래쉬메모리에서 블록 소거시에 사용하는 부전압을 발생시키는 챠지펌프회로(이하, 부전압 챠지펌프라 함)는, 전원전압(3V 또는 5V)으로부터 -11V 정도의 부전압을 발생시킨다. 그러나, 종래의 부전압 챠지펌프의 회로구성에서는, 저전압화의 관점에서 더 낮은 전원전압으로부터 동일한 출력을 얻기 위해서는 가속도적으로 보다 큰 회로가 필요하게 되어, 저비용화의 장애가 되고 있다.

종래부터, 상기 부전압 챠지펌프회로의 회로구성중 하나로서, 전위를 강하시키는 부분의 회로를 P채널 트랜지스터로 구성하는 방법이 있다. 이하, 상기 P채널 트랜지스터를 이용한 부전압 챠지펌프에 대해 간단히 설명하고 P채널 트랜지스터를 이용하는 경우의 문제점에 대해서 설명한다.

상기 P채널 트랜지스터를 사용한 부전압 챠지펌프회로의 일례를 도 11에 나타낸다. 도면중에서, 점선으로 둘러싸인 부분은 챠지펌프의 기본 단위가 되는 펌프셀(1)이고, 이 펌프셀(1)을 여러개 직렬로 접속함으로써 부전압 챠지펌프회로가 구성된다.

각 펌프셀(1)의 각 클록입력단자(CLK1∼CLK4)에는, 도 12에 나타낸 바와 같은 파형의 클록(clk1∼clk4)이 입력된다. 즉, 1단의 펌프셀(1)의 클록입력단자(CLK1,CLK2)에는 클록(clk1,clk2)이 입력되고, 2단의 펌프셀(1)의 클록입력단자(CLK3,CLK4)에는 클록(clk3,clk4)이 입력되고, 3단의 펌프셀(1)의 클록입력단자(CLK1,CLK2)에는 클록(clk1,clk2)이 입력된다. 이하, 유사하게, 홀수단의 펌프셀(1)의 클록입력단자(CLK1,CLK2)에는 클록(clk1,clk2)이 입력된다. 이에 대하여, 짝수단의 펌프셀(1)의 클록입력단자(CLK3,CLK4)에는 클록(clk1,clk2)의 위상을 180도 이동시킨 클록(clk3,clk4)이 입력된다.

이하, 상기 펌프셀(1)의 동작을 도 11의 스테이지 2를 예로 하여 설명한다. 스테이지 2의 입력인 노드(OUT1)의 전압은, 전단의 스테이지 1의 커패시터(C4)와 이 커패시터(C4)에 입력된 클록(clk2)의 작용에 의해, 도 1 3에 (out1)으로 나타낸 바와 같이 클록(clk2)에 동기하여 전원전압(Vcc)의 진폭으로 진동한다. 한편, 스테이지 2의 출력인 노드(OUT2)의 전압은, 스테이지 2 내부의 커패시터(C6)와 이 커패시터(C6)에 입력되는 클록(clk4)의 작용에 의해 도 13에 (out2)로 나타낸 바와 같이 클록(clk4)에 동기하여 전원전압(Vcc)의 진폭으로 진동한다.

상기 노드(0UT1)와 노드(0UT2) 사이에는, 상기 노드(0UT1,0UT2) 사이에서 전하를 전송하는 역할을 하는 트랜지스터(M7)가 설치되어 있다. 도 11의 노드(B의) 전위는, 클록(clk4)이 "L"이고 트랜지스터(M6)가 도통해 있는 경우에는, 도 13에 파선(B)로 나타낸 바와 같이 노드(0UT1)와 동일한 전위로 천이한다. 이에 대하여, 클록(clk4)이 "H"이고 트랜지스터(M6)가 비도통인 경우에는, 노드(B)에 접속되어 있는 커패시터(C5)와 이 커패시터(C5)에 입력되는 클록(clk3)의 작용에 의해 클록(clk3)에 동기하여 천이한다.

따라서, 상기 노드(0UT1)의 전위가 커패시터(C4)에 의해 강하되고, 노드(0UT2)의 전위가 커패시터(C6)에 의해 상승되는 상태인 경우에, 노드(B)가 트랜지스터(M7)의 소스 전위보다 저전위로 되어 트랜지스터(M7)가 개방됨으로써 전하가 배출될 수 있다. 또한, 그 밖의 상태인 경우에는 트랜지스터(M7)가 폐쇄된다. 따라서, 상기 구성을 갖는 펌프셀(1)을 직렬로 접속하여 부전압 챠지펌프를 구성함으로써, 부전압(Vneg)을 취출할 수 있다.

그러나, 상기 종래의 부전압 챠지펌프회로에서는, 다음과 같은 문제가 있다. 즉, 1단의 펌프셀(1)당 입력전위를 (Vcc-α)(α> 0 )만큼 강하시키는 능력이 있다. 그러나, 상기 α의 값은 그 펌프셀(1)내의 전위에 의해 각 펌프셀(1)에 의해 변화된다. 그 이유는, 전송용 트랜지스터(M5,M7,M9)가 백게이트 효과의 영향을 받기 때문이다. 트랜지스터는, 그의 소스-웰 사이의 전위차가 크면 클수록 백게이트 효과에 의해 그 트랜지스터의 임계 전압이 커진다. 이 경우에, 전송용 트랜지스터(M5,M7,M9)를 구성하는 P채널 트랜지스터는 그의 n웰부의 전위가 기판 전위(O V)보다 낮게 될 수 없다. 한편, 그의 소스 전위는 후단의 펌프셀(1)만큼 낮게 된다. 따라서, 챠지펌프의 후단에서는, 소스-웰 사이의 전위차가 커져 백게이트 효과의 영향이 커지게 된다. 즉, i단의 펌프셀(1)의 α의 값을 α_i(i=1,2,···, n)로 하면,

0≤α_i≤α₂≤...≤α_n

이 된다.

상기 챠지펌프의 후단에서는 1단의 펌프셀(1)당의 출력전압의 전위 감소가 작아지기 때문에, 그 전위 감소량에 비례하여 펌프셀(1)의 단수를 증가시켜야 한다. 또한, 전원전압이 더 낮아지면, 펌프셀(1)의 단수를 증가시킬 필요가 있다. 그러나, 상기와 같이, 펌프셀(1)의 단수를 증가시키면 그 만큼 백게이트 효과에 의한 전압 손실이 증가된다. 따라서, 그 전압 손실을 보충하기 위해 펌프셀(1)의 단수를 더 늘릴 필요가 생긴다. 이로써, 전원전압(Vcc)의 저전압화의 결과로서, 챠지펌프회로의 칩면적이 가속도적으로 증대되는 것이다.

또한, 상기와 같이, 전원전압(Vcc)을 낮춘 경우, i단의 펌프셀(1_i)에서,

VCC-α_i<0

이 될 수 있다. 이 경우에, 펌프셀(1)을 더 많이 접속하더라도, 출력전압 (Vneg)의 전위는 더 이상 감소하지 않게 된다. 예컨대, Vcc=1.8V의 경우에, 펌프셀(1)을 아무리 많이 접속하더라도, 부전압 챠지펌프의 출력(Vneg)은 -8V 정도 밖에 되지 않는다. 그 때문에, 저전원 전압으로 고전압 또는 절대치가 큰 부전압을 발생시키려는 어떤 장치가 필요해지는 것이다.

상기와 같이 펌프셀의 단수를 늘리면 그에 비례하여 백게이트 효과에의한 전압 손실이 증가하는 문제를 해결하는 방법으로서, 펌프셀(1)에 입력되는 클록(clk)의 진폭을 어떤 수단으로 전원전압(Vcc)보다 크게 하여, 백게이트 효과에 의한 손실을 적게 하는 방법이 있다.

예컨대, 일본국 공개 특허 공보 제94-208798호에서는, 보조 펌프에 의해 주펌프의 클록 진폭을 크게하는 방법이 제안되어 있다. 즉, 도 14에 나타낸 바와 같이, 보조 펌프(5)에 의해, 전원전압(Vcc)보다 높고, 챠지펌프출력(Vpp)보다 낮은 중간전압을 생성하여, 이 중간전압을 클록 드라이버(6)의 전원으로 이용한다. 이로써, 전원전압(Vcc)보다 진폭이 큰 클록신호를 얻는다. 또한, 이 전원전압(Vcc)보다 진폭이 큰 클록 신호를, 주펌프(7)의 클록 신호로 사용함으로써, 주펌프(7)에서의 펌프셀의 단수를 감소시키는 효과와, 1단의 펌프셀당의 백게이트 효과에 의한 전압손실을 상대적으로 작게 하는 효과를 얻는다. 이 방식으로, 전원전압(Vcc)이 낮아짐에 의해 야기되는 백게이트 효과의 영향이 증가하는 문제를 방지하고 있다.

또한, 도 11에 나타낸 부전압 챠지펌프회로에서는, 전송용 트랜지스터(M5,M7,M9)에서의 임계 전압의 상승이 문제로 되기 때문에, 상기 전송용트랜지스터의 클록에만 부츠스트랩 회로를 추가하는 방법이 있다. 도 15는 도 11에 나타낸 부전압 챠지펌프회로에서의 상기 클록 입력단자(CLK1,CLK3)에 부츠스트랩 회로(11,12)를 접속한 부전압 챠지펌프회로이다.

도 15a에 나타낸 부전압 챠지펌프회로는, 다음과 같이 동작한다. 즉, 도 15b에 나타낸 바와 같이, 부츠스트랩 회로(12)의 입력(clkin)의 논리적 레벨이 “L"인 경우에는, 트랜지스터(13)가 도통되어 출력(clkout)은 0V가 된다. 동시에, 노드(14)는 트랜지스터(15)를 통해 (Vcc-Vthn)(Vthn:임계 전압)의 전위까지 충전된다. 다음, 상기 입력(clkin)의 논리적 레벨이 "H"가 되면, 상기 트랜지스터(13)는 비도통으로 되고 또한 커패시터(C15)의 작용에 의해 상기 노드(14)가 전원전압(Vcc)보다 높은 전압으로 승압된다. 예컨대, 노드(14)에 접속된 부하용량의 합계를 C1oad(C1oad=C₁₈+…+C₂₀)로 하고, 커패시터(C15)의 용량을(C₁₅)로 하면, 노드(14)의 전압은 부츠스트랩회로(1 2)에서의 용량(C15)과 용량(C1oad)의 용량비에 의해, 이상적으로는

Vcc-Vthn+Vcc·C₁₅/(C₁₅+C1oad) ··· (1)

까지 승압된다. 이 승압된 노드(14)의 전위가 트랜지스터(18)를 통해서 (clkout)로서 출력된다.

이상의 작용에 의해, 상기 부츠스트랩 회로(11,12)에 클록(clkin)을 입력하면, 진폭이 Vcc보다 큰 클록을 취출할 수 있다. 다음, 진폭이 Vcc보다 큰 상기 클록(clkout)을 상기 전송용 트랜지스터에 제공하는 클록 (clk)으로 사용함으로써, 클록(clk)의 진폭을 증가시킨 것만큼 백게이트 효과에 의한 영향을 완화할 수 있다. 또한, 상기 식(1)에 의하면, 부츠스트랩회로(11,12)에서의 용량(C15)을 크게 할수록 부츠스트랩 회로(11,12)가 출력하는 클록(clkout)의 진폭이 커져, 백게이트 효과에 의한 영향을 감소시키는 효과도 커진다.

상기한 2개의 예에서는, 상기 백게이트 효과에 의한 트랜지스터의 임계 전압 상승에 기인하는 펌프 효율의 감소를 해결하고 있다. 그러나, 어떠한 방법도 보조펌프(5)나 부츠스트랩 회로(11,12)등의 새로운 회로를 추가해야 한다. 따라서, 회로 면적의 증가, 나아가서는 비용 상승에 연결되는 문제가 있다. 보조 펌프(5) 및 부츠스트랩 회로(11,12)는 승압을 위한 커패시터가 필요하고, 이 커패시터는 주펌프내의 커패시터보다 큰 용량(즉, 큰 면적)으로 하지 않으면 상기한 효과는 적다. 따라서, 상기한 2개의 예에서는, 상당한 비용 상승이 되는 것이다. 또한, 상기한 2개의 예에서는, 상기 백게이트 효과의 영향을 완화시킬 수는 있지만, 백게이트 효과를 없애는 것은 아니다.

상기 백게이트 효과가 일어나지 않도록 하는 방법으로서, 트리플웰 방식의 N채널 트랜지스터를 부전압 챠지펌프에 이용하는 방법이 있다. 도 16은 트리플웰 방식의 N채널 트랜지스터를 이용한 부전압 챠지펌프회로의 회로도이다. 이하, 도 16에 따라, 이 부전압 챠지펌프의 기본 동작을 설명한다.

도 11에 나타낸 P채널 트랜지스터를 이용하는 부전압 챠지펌프의 경우와 같이, 점선으로 둘러싸인 펌프셀(21)에는, 도 17에 나타낸 바와 같은 파형의 클록(clk1∼clk4)을 입력한다. 스테이지 2의 입력인 노드(0UT1)의 전압은 전단의 펌프셀(21)의 커패시터(C1O)와 이 커패시터(C1O)에 입력되는 클록(clk2)의 작용에 의해, 도 18에 (out1)으로 나타낸 바와 같이 클록(clk2)에 동기하여 전원전압(Vcc)의 전위차로 진동한다. 한편, 스테이지 2의 출력인 노드(0UT2)의 전압은 커패시터(C12)와 이 커패시터(C12)에 입력되는 클록(clk4)의 작용에 의해, 도 18에 (out2)로 나타낸 바와 같이 클록(clk4)에 동기하여 전원전압(Vcc)의 전위차로 진동한다. 도 16의 노드(C)의 전위는, 입력신호(out1)의 레벨이 "H"이고 트랜지스터(M12)가 도통해 있는 경우에는, 도 18에 파선(C)으로 나타낸 바와 같이, 노드(0UT2)와 같은 전위로 천이한다. 이에 대하여, 입력신호(out1)의 레벨이 "L"이고 트랜지스터(M12)가 비도통인 경우에는, 노드(C)에 접속된 커패시터(C11)와 이 커패시터(C11)에 입력되는 클록(clk3)의 작용에 의해 클록(clk3)과 같이 천이한다.

따라서, 상기 노드(0UT2)의 전위가 커패시터(C11)에 의해 승압되고 있고, 또한 노드(OUT1)의 전위가 커패시터(C1O)에 의해 강하된 상태에서, 노드(C)가 트랜지스터(M13)의 소스 전위보다 고전압으로 되어 전송용 트랜지스터(M13)가 개방되어 전하를 전송한다.

상기 부전압 챠지펌프회로에서는, 각 트랜지스터의 p웰 전위는 소스로부터 취해진다. 따라서, 웰 및 소스 사이의 전위차가 약 O V이면, 백게이트 효과는 무시할 수 있다. 결과적으로, 백게이트 효과에 의한 펌프효율의 감소는 발생하지 않는다.

그러나, 이 부전압 챠지펌프회로에서는, 각 트랜지스터의 p웰 전위를 단순히 동일 트랜지스터의 소스로부터 취하고 있기 때문에, 펌프셀(21)내의 각 트랜지스터에

V_source=V_pwell>V_drain+V_bi

로 되는 기간이 존재하면(상기 식에서, V_bi는 p웰 및 소스 사이의 전위 장벽), N채널 트랜지스터내에 기생하는 사이리스터 구조가 액티브로 되어, 래치 업 또는 전하 누설이 야기된다. 예컨대, 도 18의 시점(t_B)에서는

(out1)의 전위<(out2)의 전위

로 되고, 도 16에서의 트랜지스터(M13)에 대해서는

V_source=V_pwell>V_drain

으로 된다. 다음에, 상기 챠지펌프회로가 정상상태에 있는 경우에는, (out1)의 전위와 (out2)의 전위 사이에는 평균적으로 대략 Vcc의 전위차가 있고, 양 신호(out1,out2)는 각각 약 V_cc의 전위차로 진동하고 있다. 그 결과, 시점(t_b)에서의 (V_source-V_drain)의 값은 작게되고, 래치 업 또는 전하 누설의 위험은 적다.

그러나, 펌프 시동시에, 모든 노드가 동일 전위로 되어 있기 때문에, (V_source-V_drain)의 값은 커지고, 시점(t_b)의 타이밍에서 V_source-V_drain>Vbi 로 될 가능성이 크다. 즉, 해당 부전압 챠지펌프회로는 펌프시동시에 래치 업 또는 전하 누설이 야기될 가능성이 크며, 따라서 위험한 회로라고 말할 수 있다.

상기 N채널 트랜지스터를 이용한 부전압 챠지펌프회로에서 래치 업 또는 전하 누설이 일어나지 않도록 하기 위해서는, 각 트랜지스터의 p웰 전위가 드레인전위 및 소스전위보다 확실히 낮게 되도록 하면 바람직하다. 이방법의 하나로서, 도 19에 나타낸 바와 같은 구성을 갖는 부전압 챠지펌프회로가 있다.

도 19에 나타낸 부전압 챠지펌프회로에서는, 도 20에 나타낸 회로구성을 갖는 펌프셀(22)을 직렬로 접속하여 주펌프(23)를 구성하고 있다. 펌프셀(22)에는, 도 20에 나타낸 바와 같이, p웰 전위를 입력하기 위한 입력단자(WELL)을 설치하고, 이 입력단자(WELL)에 주펌프(23)와는 별도의 보조펌프(24)의 출력단자를 접속하고 있다. 또한, 주펌프(23)를 구동하기 전에, 미리 보조펌프(24)에 의해 주펌프(23)를 구성하는 각 펌프셀(22)의 N채널트랜지스터의 p웰 전위를 강하시킨다. 이 방식으로, 펌프 시동시에는 반드시 p웰의 전위가 드레인전위 및 소스전위보다 낮게 되도록 하여, 래치 업 또는 전하 누설의 위험을 방지한다.

또한, 상기 보조펌프(24)는 주펌프(23)를 구성하는 각 펌프셀(22)의 p웰을 충전할 뿐이기 때문에 전류 공급 능력은 필요하지 않다. 그러나, 주펌프(23)의 p웰 전위를 확실히 낮추기 위해서는, 주펌프(23)의 후단의 펌프셀(22)에 p웰 전위를 입력하는 보조펌프(24)의 서브 펌프의 강압 능력은 주펌프(23)의 대응하는 펌프셀(22)의 강압 능력보다 높지 않으면 안된다. 그 때문에, 상기 부전압 챠지펌프회로는 안전하지만 비교적 대규모의 추가 회로(보조펌프 24)를 필요로 하기 때문에, 회로 면적이 증대하여, 비용 상승을 피할 수 없다고 하는 문제가 있다.

상기한 바와 같이, 도 11에 나타낸 바와 같은 종래의 부전압 챠지펌프회로에서는, 전원전압을 저전압화하면, 백게이트 효과에 의한 손실이 상대적으로 증가하여 챠지펌프효율이 감소되는 문제가 있다. 이 문제를 방지하기 위해 상기한 바와 같은 여러 가지의 부전압 챠지펌프회로가 있지만, 어떤 회로에서도 "비용의 상승" 및 "래치업 및 전하 누설의 위험"의 2개의 문제를 해소할 수 없다.

따라서, 본 발명의 목적은 간단한 회로구성에 의해 저전압화시에 발생하는 "백게이트 효과에 의한 손실 증가", "비용의 상승", "래치업 또는 전하 누설의 위험성"등의 문제를 해결할 수 있는 챠지펌프회로를 제공하는 것이다.

상기 목적을 달성하기 위해, 본 발명에서는 직렬로 접속된 복수의 펌프셀을 가지며, 홀수단의 펌프셀은 제 1 클록 신호 및 제 2 클록 신호에 따라 입력전압에 대하여 챠지펌프동작을 실행하는 한편, 짝수단의 펌프셀은 제 3 클록 신호 및 제 4 클록 신호에 따라 챠지펌프동작을 실행하여 상기 입력 전압을 승압시켜 출력 전압을 얻는 챠지펌프회로에 있어서,

상기 펌프셀에서는 :

입력 노드에 제 1 트랜지스터의 드레인 및 제 2 트랜지스터의 게이트가 접속되고;

출력 노드에 상기 제 1트랜지스터의 소스, 제 2 트랜지스터의 소스 및 제 1 용량의 한편의 전극이 접속되고;

상기 제 1 트랜지스터의 게이트에 접속된 노드에 상기 제 2트랜지스터의 드레인 및 제 2 용량의 한편의 전극이 접속되고;

제 1 용량 및 제 2 용량의 다른쪽의 전극에, 상기 각 클록 신호들중 어느 하나가 입력되는 클록 입력 노드가 접속되고;

상기 입력 노드에 제 3 용량의 한편의 전극이 접속되고;

상기 제 3용량의 다른쪽의 전극에 상기 각 트랜지스터의 웰부가 접속되며,

상기 펌프셀은 상기 웰부 및 출력 노드 사이를 전기적으로 접속 또는 차단하는 스위칭 수단을 구비한 구성을 갖는 것을 특징으로 하는 챠지펌프회로가 제공된다.

상기 구성에 의하면, 입력 노드와 출력 노드의 전위차가 소정 전위차가 되면, 입력 노드로부터의 입력 신호에 의해 제 2 트랜지스터가 오프된다. 다음에, 제 1 트랜지스터의 게이트에 노드를 통해 접속된 제 2 용량과 상기 제 2 용량에 입력되는 클록신호의 작용에 의해, 상기 제 1 트랜지스터가 온된다. 이로써, 입력 노드와 출력 노드가 전기적으로 접속되어 양 노드 사이에서 전하가 전송된다.

또한, 상기 각 트랜지스터의 소스 및 드레인의 전위와 상기 웰부의 전위차가 소정 전위차가 되면, 스위칭 수단에 의해 상기 웰부와 출력 노드 사이가 전기적으로 차단되어 상기 웰부가 플로팅 상태가 된다. 이때, 상기 제 3 용량의 용량치를 최적으로 설정함에 따라, 상기 웰부의 전위와 상기 각 트랜지스터의 소스 및 드레인의 전위 사이의 대소 관계가 소정의 관계가 되도록 설정된다.

본 발명의 일 실시예에서, 상기 펌프셀은 : 상기 챠지펌프회로가 비가동중일때, 입력 노드, 출력 노드, 노드 및 웰부를 동전위로 설정하는 전위 설정 수단을 포함한다.

상기 구성에 의하면, 상기 챠지펌프회로의 동작 개시 직후의 상기 입력 노드, 출력 노드, 노드 및 웰부의 전위가 동전위가 된다. 따라서, 상기 챠지펌프회로의 운전시에 상기 각 소정의 전위차 및 소정의 대소 관계가 정확하게 설정된다.

일 실시예에서, 상기 펌프셀을 구성하는 각 트랜지스터는 nM0S 트랜지스터이다.

상기 구성에 의하면, 상기 클록 신호에 근거하는 입력 노드 및 출력 노드의 진동시에, 입력 노드의 전위가 감소되는 한편, 상기 출력 노드의 전위가 상승하여, (입력 노드의 전위)-(출력 노드의 전위)가 상기 소정 전위차보다 작게 되면, 상기 제 2 트랜지스터가 오프된다. 또한, 상기한 바와 같이 입력 노드와 출력 노드 사이에서 전하가 배출된 후, 입력 노드의 전위는 상승하는 한편, 상기 출력 노드의 전위는 강하한다. 이 방식으로, 상기 출력 노드의 전위가 입력 노드의 전위보다 낮게 유지된다. 즉, 상기 챠지펌프회로는 부전압 챠지펌프회로로서 작용하는 것이다.

일 실시예에서, 상기 스위칭 수단은 상기 펌프셀의 출력 노드의 전위가 입력 노드의 전위보다 낮은 전위인 경우에는 상기 웰부와 출력 노드 사이를 전기적으로 접속하는 한편, 상기 펌프셀의 출력 노드의 전위가 입력 노드의 전위보다 높은 전위인 경우에는 상기 웰부와 출력 노드 사이를 전기적으로 차단하여, 상기 웰부를 플로팅 상태로 되게 한다.

상기 구성에 의하면, 상기 전위가 모든 트랜지스터의 소스 및 드레인의 전위보다 높은 경우에, 플로팅 상태로 된 상기 웰부의 전위가, 상기 입력 신호의 하강에 의해 상기 소스 및 드레인의 전위보다 낮게 설정된다. 이로써, 상기 웰부의 전위가 상기 펌프셀을 구성하는 모든 nM0S 트랜지스터의 소스 및 드레인의 전위보다 낮게 유지된다. 또한, 상기 웰부의 전위와 소스의 전위 사이의 전위차는 작다. 따라서, 전원 전압의 저전압화를 실행할 때각 트랜지스터의 백게이트 효과의 발생이 억제된다.

일 실시예에서, 상기 제 3 용량의 용량치는 상기 펌프셀의 운전상태와 관계없이, 상기 웰의 전위가 상기 펌프셀을 구성하는 모든 트랜지스터의 소스 및 드레인의 전위보다 낮게 되도록 설정되어 있다.

상기 구성에 의하면, 상기 챠지펌프회로가 운전 개시 직후에 또는 정상운전 상태에 있어서도, 각 nM0S 트랜지스터에서 래치 업 또는 전하 누설이 야기되지 않는다.

일 실시예에서, 상기 펌프셀을 구성하는 각 트랜지스터는 pM0S 트랜지스터이다.

상기 구성에 의하면, 상기 클록 신호에 근거하는 입력 노드 및 출력 노드의 진동시에, 입력 노드의 전위가 상승하는 한편, 상기 출력 노드의 전위가 감소되어, (출력 노드의 전위)-(입력 노드의 전위)가 상기 소정 전위차보다 작게 되면, 상기 제 2 트랜지스터가 오프된다. 또한, 상기한 바와 같이 입력 노드와 출력 노드 사이에서 전하가 전송된 후, 입력 노드의 전위는 강하하는 한편, 상기 출력 노드의 전위는 상승한다. 이로써, 상기 출력노드의 전위가 입력 노드의 전위보다 높게 유지된다. 즉, 상기 챠지펌프회로는 정전압 챠지펌프회로로서 작용하는 것이다.

일 실시예에서, 상기 스위칭수단은 상기 펌프셀의 출력 노드의 전위가 입력 노드의 전위보다 높은 전위인 경우에는 상기 웰부와 출력 노드 사이를 전기적으로 접속하는 한편, 상기 펌프셀의 출력 노드의 전위가 입력 노드의 전위보다 낮은 전위인 경우에는 상기 웰부와 출력 노드 사이를 전기적으로 차단하여, 상기 웰부를 플로팅 상태로 되게 한다.

상기 구성에 의하면, 상기 전위가 상기 모든 트랜지스터의 소스 및 드레인의 전위보다 낮은 경우에, 플로팅 상태로 된 상기 웰부의 전위가 상기 입력 신호의 푸시업에 의해 상기 소스 및 드레인의 전위보다 높게 설정된다. 이로써, 상기 웰부의 전위가 상기 펌프셀을 구성하는 모든 pM0S 트랜지스터의 소스 및 드레인의 전위보다 높게 유지된다. 또한, 상기 웰부의 전위와 소스의 전위 사이의 전위차는 작다. 따라서, 전원 전압의 저전압화를 실행할 때 각 트랜지스터의 백게이트 효과의 발생이 억제된다.

일 실시예에서, 상기 제 3 용량의 용량치는 상기 펌프셀의 운전상태와 관계없이 상기 웰의 전위가 상기 펌프셀을 구성하는 모든 트랜지스터의 소스 및 드레인의 전위보다 높게 되도록 설정되어 있다.

상기 구성에 의하면, 상기 챠지펌프회로가 운전 개시 직후 또는 정상 운전 상태에서, 각 pM0S 트랜지스터에서 래치 업 또는 전하 누설이 야기되지 않는다.

일 실시예에서, 상기 직렬로 접속된 펌프셀중의 적어도 하나의 펌프셀은 동일한 구성을 갖는 다른 펌프셀과 병렬로 접속되어 있다.

상기 구성에 의하면, 상기 펌프셀을 병렬로 접속함으로써 전류 공급 능력의 증가 또는 출력 임피던스의 감소가 성취된다.

도 1은 본 발명의 챠지펌프회로에 이용되는 펌프셀의 회로구성도,

도 2는 도 1에 나타낸 펌프셀을 이용한 부전압 챠지펌프회로의 회로도,

도 3은 도 2에 나타낸 챠지펌프회로에 공급되는 클록 신호의 파형을 나타낸 도면,

도 4a 및 4b는 도 1의 각 노드의 전압 파형을 나타낸 도면,

도 5는 도 1에 나타낸 펌프셀의 용량 모델도,

도 6은 도 5에 나타낸 용량 모델의 등가회로도,

도 7은 도 1과 다른 펌프셀의 회로구성도,

도 8은 본 발명의 다른 예에서의 정전압 챠지펌프회로의 회로도,

도 9는 도 8에 나타낸 정전압 챠지펌프회로에 이용되는 펌프셀의 회로구성도,

도 10은 도 8에 나타낸 챠지펌프회로에 공급되는 클록 신호의 파형을 나타낸 도면,

도 11은 종래의 P형 채널트랜지스터를 사용한 부전압 챠지펌프회로의 회로도,

도 12는 도 11에 나타낸 챠지펌프회로에 공급되는 클록 신호의 파형을 나타낸 도면,

도 13은 도 11의 각 노드의 전압파형을 나타낸 도면,

도 14는 도 11과 다른 종래의 부전압 챠지펌프회로의 회로도,

도 15a는, 도 14 및 도 11과 다른 종래의 부전압 챠지펌프회로의 회로도, 도 15b는 도 15a의 부츠스트랩의 회로도,

도 16은 종래 기술의 N형 채널트랜지스터를 이용한 부전압 챠지펌프회로의 회로도,

도 17은 도 16에 나타낸 챠지펌프회로에 공급되는 클록 신호의 파형을 나타낸 도면,

도 18은 도 16의 각 노드의 전압 파형을 나타낸 도면,

도 19는 도 16과 다른 종래의 N형 채널트랜지스터를 이용한 부전압 챠지펌프회로의 회로도, 및

도 20은 도 19의 펌프셀의 회로구성도이다.

이하, 본 발명을 첨부 도면들에 나타낸 실시예들에 의해 상세히 설명한다.

(실시예 1)

도 2는 이 실시예의 챠지펌프회로에서의 회로도이고, 도 1은 도 2의 펌프셀(31)의 상세한 구성을 나타낸다.

이 실시예의 챠지펌프회로는, 도 2에 나타낸 바와 같이, n단의 펌프셀(31)을 직렬로 접속하여 기준전위(0 V)로부터 부전압(Vneg)을 얻는 것이다. 도 2에서, 좌단에 위치하는 1단의 펌프셀(스테이지 1)(31)의 입력 노드(IN)는 기준전위(O V)에 접속되어 있다. 한편, 출력노드(0UT)는 2단의 펌프셀(스테이지 2)(31)의 입력 노드(IN)에 접속되어 있다. 그리고, 2단의 펌프셀(31)의 출력 노드(0UT)는 3단의 펌프셀(스테이지 3)(31)의 입력 노드(IN)에 접속되어 있다. 이하, 유사하게, 각 펌프셀(31)이 같은 방식으로 접속되어, n단의 펌프셀(스테이지 n)(31)의 출력 노드(0UT)에서 부전압(Vneg)이 출력된다.

다음, 클록 제너레이터(32)는, 도 3에 나타낸 바와 같은 4종류의 클록신호(clk1∼clk4)를 발생한다. 클록신호(clk1,clk2)는 홀수단의 펌프셀(3 1)의 클록 입력 노드(CLK1,CLK2)에 입력된다. 또한, 클록신호(clk3,clk4)는 짝수단의 펌프셀(31)의 클록 입력 노드(CLK1,CLK2)에 입력된다. 한편, 이 클록신호의 발생에 대해서는, 종래 기술의 설명에서도 일부 언급되어 있지만, 공지의 기술이기 때문에 여기서의 설명은 생략한다.

도 1에 나타낸 바와 같이, 상기 펌프셀(31)의 입력 노드(IN)는 nMOS(금속 산화막 반도체) 트랜지스터(M1)의 드레인, nMOS 트랜지스터(M2)의 게이트, nMOS 트랜지스터(M3)의 게이트 및 보조용량(C)의 한편의 전극에 접속되어 있다. 또한, nM0S 트랜지스터(M1)의 소스, nM0S 트랜지스터(M2)의 소스, nMOS 트랜지스터(M3)의 소스 및 용량(C2)의 한편의 전극은 출력 노드(OUT)에 접속되어 있다.

상기 용량(C2)의 다른쪽의 전극은 클록 입력 노드(CLK2)에 접속되어 있다. 또한, nMOS 트랜지스터(M1)의 게이트는 nMOS 트랜지스터(M2)의 드레인 및 용량(C1)의 한편의 전극에 접속되어 있다. 또한, 용량(C1)의 다른쪽의 전극은 클록 입력 노드(CLK1)에 접속되어 있다. 또한, nMOS 트랜지스터( M3)의 드레인은 보조용량(C)의 다른쪽의 전극, nM0S 트랜지스터(M1)의 p웰부, nMOS 트랜지스터(M2)의 p 웰부 및 nMOS 트랜지스터(M3) 자신의 p웰부에 접속되어 있다.

상기 구성의 챠지펌프회로는 아래와 같이 동작한다. 한편, 이 실시예의 챠지펌프회로에서의 각 단의 펌프셀(31)의 구성 및 동작은 동일하기 때문에, 대표로 2단의 펌프셀(스테이지 2)(31)의 동작을 설명한다.

상기 펌프셀(31)의 입력 노드(IN)에 전단(1단)의 펌프셀(스테이지1)(31)로부터의 출력신호(out1)가 입력된다. 또한, 상기 펌프셀(31)은 짝수단에 위치하고 있기 때문에, 클록 입력 노드(CLK1)에는 클록신호(clk3)가 입력되고, 클록 입력 노드(CLK2)에는 클록신호(clk4)가 입력된다.

여기서, 입력 노드(IN)에 입력되는 신호(out1)는 전단의 펌프셀(스테이지 1)(31)내의 용량(C2)과 이 용량(C2)에 입력되는 클록신호(clk2)(전단의 펌프셀은 홀수단에 위치하고 있기 때문에, 클록 입력 노드(CLK2)에는 클록신호(clk2)가 입력되어 있다)와의 작용에 의해서, 도 4a 및 4b에 도시된 바와 같이, 상기 클록신호(clk2)에 동기하여 진동한다. 이 진동의 전위차는, 트랜지스터내의 기생용량을 무시하면, 정상상태에 있는 펌프셀(31)에 대해서, 식 (2)로 나타낼 수 있다.

{C2/(2C+C2)}×Vcc ‥· (2)

여기서, C:보조용량(C)의 용량치

C2:용량(C2)의 용량치

한편, 상기 출력 노드(0UT)에서 출력신호(out2)가 출력된다. 이 출력신호(out2)는, 상기 펌프셀(스테이지 2)(31)내의 용량(C2)과 이 용량(C2)에 입력되는 클록신호(clk4)의 작용에 의해, 도 4a 및 4b에 나타낸 바와 같이, 상기 클록신호(clk4)에 동기하여 진동한다. 이 진동의 전위차는, 정상상태하에 있는 펌프셀(31)에 대해서, 신호(out1)의 경우와 같이 상기 식(2)으로 표현된다.

상기 신호(out1)가 게이트에 입력되는 nMOS 트랜지스터(M2)는 입력 노드(IN)의 전위(즉, 도 4b에서의 신호(out1)의 전위)가 출력 노드(OUT)의 전위(즉, 도 4b에서의 신호(out2)의 전위)보다 고전위인 경우에 도통하게 되고, 그 밖의 기간은 비도통으로 된다. 즉, 도 4b에서, 시점(t₁)으로부터 시점(t₂)까지의 기간중에, nMOS 트랜지스터(M2)는 비도통이고, 그 이외의 기간에서는 도통하게 된다. 또한, nMOS 트랜지스터(M2)가 도통하게 되는 기간중에, 도 1에서의 노드(A)의 전위는, nMOS 트랜지스터(M2)의 온 저항을 무시하면, 도 4b에 나타낸 바와 같이 출력 노드(0UT)의 출력신호(신호 out2)와 동전위로 천이된다.

한편, 상기 nMOS 트랜지스터(M2)가 비도통인 기간(시점 t₁∼시점 t₂)에서는, 노드(A)는 플로팅 상태가 된다. 그러나, 노드(A)에 접속되어 있는 용량(C1)과 이 용량(C1)에 입력되는 클록신호(clk3)의 작용에 의해, 도 4b에 나타낸 바와 같이, 클록신호(clk3)의 논리적 레벨이 "H"(Vcc의 레벨)로 되었을 때에 노드(A)의 전위는 상승된다. 이로써, 노드(A)의 전위가 상승되면, nM0S 트랜지스터(M1)의 게이트전위가 상승하여, nM0S 트랜지스터(M1)가 도통하게 된다. 그리고, 이 nM0S 트랜지스터(M1)의 도통에 의해, 양노드(IN,OUT)가 서로 이퀄라이즈된다. 그 결과, 도 4b에 나타낸 바와 같이, 클록(clk3)이 “H" 레벨인 기간(노드(A)의 전위가 상승되어 있는 기간)에, 신호 (out1)와 신호(out2)가 서로 동일한 전위가 된다.

다음, 이 신호(out1)와 신호(out2)가 동전위로 되는 nMOS 트랜지스터(M1)의 도통기간에서는, 입력 노드(IN)의 전위(신호(out1)의 전위)가 가장 낮은 상태이고, 출력 노드(0UT)의 전위(신호(out2)의 전위)가 가장 높은 상태이다. 따라서, 이상으로부터, 상기 출력 노드(OUT)의 전기간을 통한 평균전위(신호(out2)의 평균전위)는 입력 노드(IN)의 평균전위(신호(out1)의 평균전위)보다도, 이상적으로는, 식 (2)로 나타낸 전위차만큼 낮은 전위로 된다. 이로써, 입력 노드(IN)로의 입력신호(out1)의 전위가 신호(out2)의 전위로 저하되어, 출력 노드(0UT)에서 출력된다.

다음, 상기 각 nMOS 트랜지스터(M1,M2,M3)의 p웰 전위의 천이에 대해서 설명한다. 상기 시점(t₁)∼시점(t₂) 이외의 기간에서는, 출력 노드(OUT)의 전위(신호(out2)의 전위) 보다 입력 노드(IN)의 전위(신호(out1)의 전위, 또는 nMOS 트랜지스터(M3)의 게이트전위)쪽이 높고, nMOS 트랜지스터(M 3)가 도통한다. 그 결과, nMOS 트랜지스터(M3)의 온 저항을 무시하면, 각 nMOS 트랜지스터(M1,M2,M3)의 p웰 전위는, 도 4b에 나타낸 바와 같이 출력 노드(0UT)의 전위(신호(out2)의 전위)와 동전위로 천이된다.

한편, 상기 시점(t₁)∼시점(t₂) 기간에는, 출력 노드(OUT)의 전위(신호(out2)의 전위)보다 입력 노드(IN)의 전위(신호(out1)의 전위 또는 nMOS 트랜지스터(M3)의 게이트전위)쪽이 낮거나 또는 동전위이기 때문에, nM0S 트랜지스터(M3)는 비도통 상태가 된다. 그 결과, 각 nMOS 트랜지스터(M1,M2,M3)의 p웰부는 플로팅 상태로 된다. 한편, 이 기간에서의 상기 p웰부의 전위는 다음과 같이 결정된다.

상기 시점(t₁)에서는, 입력 노드(IN)의 입력신호(신호 out1)가 하강된다. 그리고, 이 신호(out1)는 전단의 펌프셀(스테이지 1)(31)의 출력이고, 클록신호(clk2)에 동기하여 출력된다. 이 신호(out1)의 하강, 및 nMOS 트랜지스터(M1)의 p웰-드레인 사이의 용량, nMOS 트랜지스터(M2)의 p웰-게이트 사이의 용량, nMOS 트랜지스터(M3)의 p웰-게이트 사이의 용량, 및 보조용량(C)의 작용에 의해 상기 p웰부의 전위가 강하된다.

그후, 상기 클록신호(clk3)의 상승에 의한 노드(A)의 전위 상승, 및 nM0S 트랜지스터(M1)의 p웰-게이트 사이의 용량 및 nM0S 트랜지스터(M2)의 p웰-드레인 사이의 용량의 작용에 의해, 상기 p웰부의 전위가 상승된다.

다음, 상기 클록 신호(clk3)가 하강되면, 노드(A)의 전위도 내려가며, nM0S 트랜지스터(M1)의 p웰-게이트 사이의 용량 및 nM0S 트랜지스터(M2)의 p웰-드레인 사이의 용량의 작용에 의해, 상기 p웰 전위가 강하된다. 마지막으로, 상기 시점(t₂)에서, 클록신호(clk2)에 동기하여 입력 노드(IN)의 전위(신호(out1)의 전위)가 상승되어, 출력 노드(0UT)의 전위(신호(out2)의 전위)보다 높게 되면, nMOS 트랜지스터(M3)가 도통하여, 상기 p 웰부의 전위는 출력 노드(0UT)의 전위(신호(out2)의 전위)와 동일 전위로 된다.

상기 일련의 과정에서, 상기 각 nMOS 트랜지스터(M1,M2,M3)의 p웰부의 전위가 (V_drain+V_bi) 및 (V_source+V_bi)보다 높게 되면, 상기한 바와 같이 래치업 또는 전하 누설이 야기되기 때문에, 이러한 상황은 있어서는 안된다. 한편, V_bi는 p웰-소스 사이의 전위 장벽이다.

이 실시예의 펌프셀(31)의 보조용량(C)은, 시점(t₁)에서의 p웰전위 강하의 전위차를 크게하는 역할을 한다. 따라서, 보조용량(C)의 용량치를 크게하면, 상기 p웰부의 강하 전위는 커진다. 그러나, 한편에 있어서는, 식 (2)로부터 알 수 있는 바와 같이, 이 보조용량(C)의 용량치를 크게하면, 출력전압의 절대치는 작아지게 된다. 보조용량(C)의 용량치는, p웰 전위의 상승시점(t₁)에서의 p웰과 신호(out1) 사이의 전위차를, 시점(t₃)에서의 p웰 전위의 상승의 전위차보다 크게하는 데 필요한 최소의 크기로 설정된다. 이로써, 상기한 p웰 전위의 제약 조건을 만족시킬 수 있으므로, 상기 래치업 또는 전하 누설을 일으키지 않는 안전하고 신뢰성이 높은 챠지펌프회로를 구성할 수 있다.

이하, 상기한 설명을 더 상세하게 검증하여 본다. 도 1에 나타낸 펌프셀(31)의 회로 구성에 있어서, nM0S 트랜지스터(M1)의 p웰-소스 사이의 용량, p웰-드레인 사이의 용량, p웰-게이트 사이의 용량을, 각각 C_BS1, C_BD1, C_BG1으로 한다. 유사하게, nMOS 트랜지스터(M2)에 대한 각 용량을 C_BS2, C_BD2, C_BG2로 하고, nMOS 트랜지스터(M3)에 대한 각 용량을 C_BS3, C_BD3, C_BG3로 한다. 한편, 각 nMOS 트랜지스터(M1,M2,M3)에서의 p웰-n웰 사이의 용량은 대단히 작기 때문에, 여기서는 무시한다. 도 1에서는 상기 n웰부는 도시되어 있지 않지만, 도 1의 nM0S 트랜지스터는 P형 기판상에 n웰부를 구축하고, 그 n웰부상에 nM0S 트랜지스터의 p웰부를 구축한 트리플웰 구조로 되어 있다.

또한, 상기 nM0S 트랜지스터(M1)에서, 게이트에서 볼때의 용량의 합계를 CG1으로 하고, 드레인에서 볼때의 용량의 합계를 CD1로 하며, 소스에서 볼때의 용량의 합계를 CS1으로 한다. 유사하게, nMOS 트랜지스터(M2)에 관련된 용량의 합계를 각각 CG2, CD2, CS2로 하고, nMOS 트랜지스터(M3)에 관련된 용량의 합계를 각각 CG3, CD3, CS3로 한다.

도 1의 펌프셀(31)의 상기 설정된 각 기생용량은 nMOS 트랜지스터(M3)가 비도통 상태인 기간, 즉 시점(t₁)∼시점(t₂)의 기간에서의 p웰 전위를 결정하는 모델로서, 도 5에 나타낸 용량 모델을 근사치로 이용할 수 있다. 또한, 이는 도 6에 나타낸 등가회로로 변환될 수 있다.

이하, 도 4b에 나타낸 바와 같은 펌프셀 내부의 전위 천이의 상태에 있어서, p웰 전위가 (V_drain+V_bi) 또는 (V_source+V_bi)보다 높은 전위로 되지 않기 위한 조건을 구해 본다.

입력 노드(IN)의 입력신호(신호 out1)가 하강되는 중에 nM0S 트랜지스터(M3)는 비도통 상태로 되고, p웰부는 플로팅 상태로 된다. 그리고, p 웰부가 플로팅 상태로 된 후 입력 노드(IN)의 입력신호(신호 out1)가 하강되는 전위차를 V_s1으로 한다. 또한, 입력 노드(IN)의 입력신호(신호 out1)가 하강된 후의 출력 노드(0UT)의 출력신호(신호 out2)와 입력 노드(IN)의 입력신호(신호 out1)의 전위차를 V₁으로 한다. 또한, 노드(A)에서의 전압의 진폭을 V_s2로 한다.

여기서, 상기한 조건을 만족시키기 위해서는, 시점(t₃)에서의 상기 p 웰부의 전위가 (신호(out1의 전위+V_bi)보다 낮으면, 이 조건은 식 (3)으로써 근사치로 이용할 수 있다.

(-C23/Ctot)×V_s1+(C24/Ctot)xV_s2< -V₁+V_bi··· (3)

단, C23= C+ C_BD1+C_BG2+C_BG3

C24= C_BG1+C_BD2

C25= C_BS1+C_BS2+C_BS3

Ctot=C23+C24+C25

또한, 상기 각 변수의 값을, 예컨대 다음 값으로 한 경우에 있어서의 보조용량(C)의 용량치를 계산하여 본다.

V_bi=0.6[V], V_bi는 p웰-소스 사이의 전위장벽;

C_BG1= 50 [fF]

C_BD1= C_BS1= 15 [fF]

C_BG2= 25 [fF]

C_BD2= C_BS2= 7.5 [fF]

C_BG3= 15 [fF]

C_BD3= C_BS3= 4.5 [fF]

CG1= 60 [fF]

CD1= 20 [fF]

CG2= 30 [fF]

CD2= 10 [fF]

CG3= 17.5 [fF]

C1= 500 [fF], 여기서 C1:용량(C1)의 용량치

C2= 5000 [fF], C2:용량(C2)의 용량치이다.

먼저, 상기 챠지펌프회로가 정상상태에 있는 경우에 대해서 생각한다. 정상상태에서는, 이하의 조건이 얻어진다.

V₁= 0 [V]

V_S1= V_thn= 0.6 [V], 여기서 V_thn:트랜지스터(M1,M2,M3)의 임계전압, V_S2={C1/(C1+CG1+CD2)}×Vcc

따라서, Vcc= 1.8[V]로 하고, 상기 각 변수의 값 및 조건을 식(3)에 대입함으로써, 보조용량 C의 값은

C>-21.6 [fF] …(4)

로 된다. 이 결과는, 정상상태만을 생각할 경우에, 보조용량(C)은 불필요함을 나타내고 있다.

다음, 상기 챠지펌프회로의 시동 직후의 상태인 경우에 대해서 생각한다. 이 경우에, 챠지펌프회로의 시동시에는 모든 노드가 동전위인 것에 착안하여, 시점(t₁)의 직후에, 입력 노드(IN)의 전위(신호(out1)의 전위)와 출력 노드(0UT)의 전위(신호(out2)의 전위)가 동전위이고, 또한 시점(t₁)에서, 입력 노드(IN)의 전위(신호(out1)의 전위)가 강하되는 경우를 생각한다.

이 경우에, 다음과 같은 조건이 얻어진다.

V_S1= V1={C2/(C2+ C26)}×Vcc

V_S2={C1/(C1+ CG1+ CD2)}×Vcc

여기서, C26= CG1+ CD1+ 2CG2+ 2CG3+ 2C

따라서, Vcc= 1.8 [V]로 하고, 상기 각 변수의 값 및 조건을 식 (3)에 대입함으로써, 보조용량 C의 값은

C> 236.3 [fF]

으로 된다.

이상의 결과로부터, 이 실시예에서는, 보조용량(C)의 값을 236.3[fF]이상으로 설정하면, 정상상태는 물론이고, 시동시에도, p웰부의 전위가 (V_drain+V_bi) 또는 (V_source+V_bi)보다 낮게 되어, 상기 래치업 또는 전하 누설을 발생하지 않는다.

이상과 같이 결정된 용량치를 갖는 보조용량(C)을 내장한 도 1의 회로 구성을 갖는 펌프셀(31)을, 도 2에 나타낸 바와 같이 직렬로 접속하여 챠지펌프회로를 구성함으로써, 최종단의 펌프셀(31)의 출력 노드(OUT)에서 원하는 부전압(Vneg)을 얻을 수 있다.

예컨대, 상기 펌프셀(31)을 직렬로 n단 접속하여 챠지펌프회로를 구성한 경우에는, 식 (2)에 따라,

{-C2/(2C+C1)}× Vcc× n

의 부전압(Vneg)을 n단의 펌프셀(31)의 출력 노드(0UT)에서 얻을 수 있다.

상기와 같이, 이 실시예에서는, 상기 챠지펌프회로를 구성하는 펌프셀(31)을 다음과 같이 구성하고 있다. 즉, 입력 노드(IN)에 nMOS 트랜지스터(M1)의 드레인과 nMOS 트랜지스터(M2)의 게이트가 접속되어 있다. 또한, 출력 노드(OUT)에 nM0S 트랜지스터(M1)의 소스, nM0S 트랜지스터(M2)의 소스 및 용량(C2)의 한편의 전극이 접속되어 있다. 또한, 노드(A)에는 nMOS 트랜지스터(M1)의 게이트, nMOS 트랜지스터(M2)의 드레인 및 용량(C1)의 한편의 전극이 접속되어 있다. 또한, 용량(C1) 및 용량(C2)의 다른쪽의 전극에는 클록 입력 단자가 접속되어 있다.

따라서, 상기 노드(A)의 전위는 nMOS 트랜지스터(M2) 및 용량(C1)에 의해, 전단으로부터 입력 노드(IN)로의 출력신호(out1)의 전위가 출력 노드(OUT)에서 다음 단으로의 출력신호(out2)의 전위보다 낮고 용량(C1)에 클록신호가 입력된 경우에 상승한다. 또한, 노드(A)의 전위 상승에 의해 nM0S 트랜지스터(M1)가 온되어, 입력 노드(IN)에서 출력 노드(OUT)로의 전하의 전송이 행하여진다.

또한, 입력 노드(IN)에 보조 용량(C)의 한편의 전극이 접속되고, 이 보조용량(C)의 다른쪽의 전극에는 각 nMOS 트랜지스터(M1,M2,M3)의 p웰부가 접속되어 있다. 또한, 상기 각 p웰부와 출력 노드(OUT) 사이에는 상기 스위칭 수단으로서의 nMOS 트랜지스터(M3)가 삽입되고, 이 nMOS 트랜지스터(M3)의 게이트에는 입력 노드(IN)가 접속되어 있다.

따라서, 상기 nMOS 트랜지스터(M1,M2,M3)의 p웰부의 전위는, nMOS 트랜지스터(M3)에 의해, 출력신호(out1)의 전위가 출력신호(out2)의 전위보다 낮은 경우에는 플로팅 상태가 된다. 그 경우에, 입력 노드(IN) 및 p웰부 사이에 설치된 보조용량(C)의 용량을 상기 식(3)에 따라 최적으로 결정함에 의해, 출력신호(out1)의 전위 강하에 근거하여 p웰 전위 상승의 전위차를 크게 할 수 있어서, 시동시 또는 정상상태에 구애받지 않고 (V_drain+V_bi) 및 (V_source+V_bi)보다 낮게 할 수 있다. 그 결과, 상기 래치업 또는 전하 누설을 발생시키지 않는다. 또한, nMOS 트랜지스터(M1)에서의 p웰전위 및 소스전위사이의 전위차를 최소한으로 억제할 수 있기 때문에, 전원전압의 저전압화를 실행할때의 백게이트 효과의 펌프 효율의 저하에 대한 영향을 거의 억제할 수 있다.

이와 같이, 이 실시예에서는, 도 19에 나타낸 N채널 트랜지스터를 이용한 부전압 챠지펌프회로에 포함되어질, 상기 N채널 트랜지스터의 p웰 전위를 강하시키는 보조펌프(24)와 같은 대규모의 추가 회로를 필요로 하지 않고, 입력 노드(IN) 및 N채널 트랜지스터(M1,M2,M3)의 p웰부 사이에 보조 용량(C)을 설치하는 간단한 회로 구성으로, 상기 래치업 또는 전하 누설의 위험을 방지할 수 있다.

(실시예 2)

도 7은 이 실시예의 챠지펌프회로를 구성하는 펌프셀의 회로도이다. 이 실시예의 펌프셀(41)은, 도 1에 나타낸 실시예 1의 펌프셀(31)에 노드 리세트회로(42)를 추가한 것이다.

nMOS 트랜지스터(M21∼M23), 용량(C31,C32) 및 보조용량(C33)은 도 1에서의 nMOS 트랜지스터(M1∼M3), 용량(C1,C2) 및 보조용량(C)과 같이 접속되어 동일하게 작용한다. 노드리세트회로(42)는 3개의 nMOS 트랜지스터(M24,M25,M26)에 의해 구성된다.

이하, 주로 상기 노드리세트회로(42)의 부분에 대해서 설명한다. nM0S 트랜지스터(M24)의 소스는 노드(A)(도 2에 나타낸 펌프셀(31)의 노드(A)에 대응)에 접속되는 한편, 드레인은 기준전위(OV)에 접속되어 있다. 또한, nMOS 트랜지스터(M25)의 소스는 nMOS 트랜지스터(M23)의 드레인(즉, nMOS 트랜지스터(M21∼M23)의 p웰부)에 접속되는 한편, 드레인은 기준전위(0V)에 접속되어 있다. 또한, nMOS 트랜지스터(M26)의 소스는 출력 노드(OUT)에 접속되는 한편, 드레인은 기준전위(OV)에 접속되어 있다. 그리고, 각 nMOS 트랜지스터(M24,M25,M26)의 게이트는 노드(ENB)에 접속되어 있다.

상기 노드(ENB)에 입력되는 신호(enb)는 챠지펌프회로의 리세트를 제어하는 신호이고, 상기 챠지펌프회로의 출력 전위와 같은 전위의 상태 및 그보다 높은 전위의 상태등 2개의 상태를 가진다. 그리고, 상기 챠지펌프회로가 가동중(정상 상태)인 경우에, 신호(enb)의 전위는 출력전위(Vneg)로 되어, 각 nM0S 트랜지스터(M24,M25,M26)는 오프 상태로 된다. 한편, 상기 챠지펌프회로가 정지중인 경우에, 신호(enb)의 전위는, 예컨대 전원전압( Vcc)으로 된다. 따라서, 각 nMOS 트랜지스터(M24,M25,M26)를 온하여, 펌프셀(41)의 노드(A), p웰부 및 출력 노드(0UT)를 GND 레벨로 한다.

이와 같이, 이 실시예에 의하면, 상기 노드리세트회로(42)의 동작에 의해, 챠지펌프회로의 승압 동작 개시 직후에 펌프셀(41)내의 각 노드(A), p웰부 및 출력 노드(0UT)를 동전위로 하여, 상기 식(3)에 의해 모델화한 상태를 실현하는 것이다. 따라서, 챠지펌프회로가 어떤 상태에 있더라도, 펌프셀(41)내의 각 노드의 전위가 N채널 트랜지스터의 p웰부의 전위보다 높게 되는 것을 더욱 방지하고, 보다 확실한 신뢰성을 확보할 수 있다.

(실시예 3)

실시예 1 및 2에서는, 본 발명을 부전압 챠지펌프회로에 적용한 경우 에 대해서 설명하고 있다.이 실시예에서는, 본 발명을 정전압 챠지펌프회로에 적용한 경우에 대해서 설명한다. 이 정전압 챠지펌프회로는 상기한 부전압 챠지펌프회로중의 nM0S 트랜지스터를 pM0S 트랜지스터로 대체함에 의해 구성할 수 있다.

도 8은 이 실시예의 정전압 챠지펌프회로의 회로도이고, 도 9는 도 8의 펌프셀(45)의 상세한 회로 구성을 나타낸다.

이 실시예의 정전압 챠지펌프회로는 도 8에 나타낸 바와 같이, n단의 펌프셀(45)을 직렬로 접속하여, 전원전압(Vcc)으로부터 정전압(Vpos)을 얻는 것이다. 도 8에서, 좌단에 위치하는 1단의 펌프셀(스테이지 1)(45)의 입력 노드(IN)는 전원전압(Vcc)에 접속되어 있다. 한편, 출력 노드(OUT)는 2단의 펌프셀(스테이지 2)(45)의 입력 노드(IN)에 접속되어 있다. 그리고, 2단의 펌프셀(45)의 출력 노드(OUT)는 3단의 펌프셀(스테이지 3)(45)의 입력 노드(IN)에 접속되어 있다. 이하, 유사하게, 각 펌프셀(45)이 접속되어, n 단의 펌프셀(스테이지 n)(45)의 출력 노드(OUT)에서 정전압(Vpos)이 출력된다.

다음, 클록 제너레이터(46)는, 도 10에 나타낸 바와 같은 4종류의 클록신호(clk1∼clk4)를 발생한다. 상기 클록신호(clk1,clk2)는 홀수단의 펌프셀(45)의 클록 입력 노드(CLK1,CLK2)에 각각 입력된다. 또한, 클록신호(clk3,clk4)는 짝수단의 펌프셀(31)의 클록 입력노드(CLK1,CLK2)에 각각 입력된다.

다음, 상기 펌프셀(45)은 도 9에 나타낸 바와 같이 구성되어 있다. 더 구체적으로, 입력 노드(IN)는 pMOS 트랜지스터(M31)의 드레인, pMOS 트랜지스터(M32)의 게이트, pMOS 트랜지스터(M33)의 게이트, 및 보조용량(C 43)의 한편의 전극에 접속되어 있다. 또한, pMOS 트랜지스터(M31)의 소스, pMOS 트랜지스터(M32)의 소스, pMOS 트랜지스터(M33)의 소스, 및 용량(C42)의 한편의 전극은 출력 노드(0UT)에 접속되어 있다.

상기 용량(C42)의 다른쪽의 전극은 클록 입력 노드(CLK2)에 접속되어 있다. 또한, pMOS 트랜지스터(M31)의 게이트는 pMOS 트랜지스터(M32)의 드레인 및 용량(C41)의 한편의 전극에 접속되어 있다. 그리고, 용량(C41)의 다른쪽의 전극은 클록 입력 노드(CLK1)에 접속되어 있다. 또한, pM0S 트랜지스터(M33)의 드레인은 보조용량(C43)의 다른쪽의 전극, pMOS 트랜지스터(M31)의 n웰부, pMOS 트랜지스터(M32)의 n웰부, pMOS 트랜지스터(M33) 자신의 n웰부와 접속되어 있다.

상기 구성의 펌프셀(45)의 동작에 대해서는, 실시예 1 및 2의 도 4에 나타낸 클록신호(clk), 신호(out1), 신호(out2)등의 전위의 천이을반전한 것으로 생각하면 된다. 여기서는, 그에 대한 설명을 생략한다.

이 실시예의 정전압 챠지펌프회로의 경우도, 실시예 1 및 2의 부전압 챠지펌프회로의 경우와 동일하게 보조용량(C43)의 용량치를 설정함으로써, 각 pMOS 트랜지스터(M31∼M33)의 n웰 전위를 각각의 트랜지스터의 드레인전위 및 소스전위보다 확실히 높게 할 수 있다. 또한, 트랜지스터(M31)의 n 웰 전위와 소스 전위 사이의 전위차를 최소한으로 억제할 수 있기 때문에, 전원 전압의 저전압화시의 백게이트 효과에 의한 펌프 효율의 저하가 없고, 래치업 또는 전하 누설을 발생시키지 않으며 따라서 안전성과 신뢰성이 높은 정전압 챠지펌프회로를 구성할 수 있다.

또한, 도 7에 나타낸 노드리세트회로(42)에 대응하는 노드리세트회로를 추가하는 것도 가능하다. 그 경우의 노드리세트회로는, 도 7에 나타낸 노드리세트회로(42)의 nMOS 트랜지스터(M24∼M26)를 pMOS 트랜지스터로 대체한 구성으로 된다. 한편, 그 경우의 노드(ENB)에 입력되는 신호(enb)는 챠지펌프가 정지상태일때는 GND 레벨로 스위칭하여 상기 pM0S 트랜지스터를 온시키는 한편, 챠지펌프가 가동상태일때는 정전압 챠지펌프회로의 출력전위(Vpos)의 레벨로 스위칭하여 상기 pM0S 트랜지스터를 오프시킨다. 이로써, 상기 노드리세트회로에 의해, 정전압의 승압 동작 개시 직후의 펌프셀(45)내의 상기 각 노드를 동전위로 할 수 있다.

상기 각 실시예의 챠지펌프회로의 출력(Vneg) 또는 (Vpos)는, 예컨대 플래쉬메모리장치의 워드 디코더나 소거 회로등을 통해, 어드레스신호나 소거신호에 따라 소정의 메모리셀 컨트롤 게이트등에 인가되어, 해당 메모리셀의 프로그래밍 또는 소거에 사용된다. 그 경우, 해당 메모리셀등이 부하로 되기 때문에, 일반적으로 출력(Vneg) 및 (Vpos)의 부하용량이 커지게 되어, 출력전압파형은 평탄화된다.

또한, 도 2 및 도 8에 나타낸 챠지펌프회로에서는, 펌프셀(31,41,45)을 직렬만으로 접속하여 구성되어 있지만, 전류공급능력의 증대 또는 출력 임피던스의 감소가 필요한 경우에는, 펌프셀(31,41,45)을 병렬로 접속할 수 있다. 상기 병렬접속은 복수의 펌프셀이 대응하는 노드를 서로 접속하여 병렬화됨을 의미한다. 그 경우에, 각 단마다 출력을 접속할 수도 있고, 각 단의 출력을 독립적으로 하고 최종단의 출력만 접속할 수도 있다. 또한, 상기 펌프셀의 병렬접속은, 설계의 면에서도 유효하다. 일반적으로, CAD(컴퓨터 원용 설계)에 의한 회로 설계를 할 때는, 설계된 논리셀의 목록들을 사용하여 설계의 효율화 및 신속화를 이룰 수 있다. 따라서, 상기 회로구성의 펌프셀(31,41,45)의 설계 내용을 상기 목록에 등록하여 놓으면, 필요한 전류공급능력을 감안하여 복수개의 펌프셀의 병렬접속을 설계함으로써 설계의 부담을 경감할 수 있고, 또한 설계 오류도 방지할 수 있다.

이상 본 발명이 설명되었지만, 여러 가지 방식으로 변경될 수 있음은 자명하다. 이러한 변경들은 본 발명의 정신과 범위에서 벗어난 것으로 간주되지 않으며, 당업자들이라면 명백히 알 수 있는 바와 같이 상기한 모든 변경들은 첨부된 특허청구의 범위내에 포함되는 것이다.

Claims

직렬로 접속된 복수의 펌프셀을 가지며, 홀수단의 펌프셀은 제 1 클록 신호 및 제 2 클록 신호에 따라 입력전압에 대하여 챠지펌프동작을 실행하는 한편, 짝수단의 펌프셀은 제 3 클록 신호 및 제 4 클록 신호에 따라 챠지펌프동작을 실행하여 상기 입력 전압을 승압시켜 출력 전압을 얻는 챠지펌프회로에 있어서,

상기 펌프셀에서는 :

입력 노드에 제 1 트랜지스터의 드레인 및 제 2 트랜지스터의 게이트가 접속되고;

출력 노드에 상기 제 1트랜지스터의 소스, 제 2 트랜지스터의 소스 및 제 1 용량의 한편의 전극이 접속되고;

상기 제 1 트랜지스터의 게이트에 접속된 노드에 상기 제 2트랜지스터의 드레인 및 제 2 용량의 한편의 전극이 접속되고;

제 1 용량 및 제 2 용량의 다른쪽의 전극에, 상기 각 클록 신호들중 어느 하나가 입력되는 클록 입력 노드가 접속되고;

상기 입력 노드에 제 3 용량의 한편의 전극이 접속되고;

상기 제 3용량의 다른쪽의 전극에 상기 각 트랜지스터의 웰부가 접속되며,

상기 펌프셀은 상기 웰부 및 출력 노드 사이를 전기적으로 접속 또는 차단하는 스위칭 수단을 구비한 구성을 갖는 것을 특징으로 하는 챠지펌프회로.
제 1 항에 있어서, 상기 펌프셀은 :

상기 챠지펌프회로가 비가동중일때, 입력 노드, 출력 노드, 노드 및 웰부를 동전위로 설정하는 전위 설정 수단을 포함하는 것을 특징으로 하는 챠지펌프회로.
제 1 항에 있어서, 상기 펌프셀을 구성하는 각 트랜지스터는 nM0S 트랜지스터인 것을 특징으로 하는 챠지펌프회로.
제 3 항에 있어서, 상기 스위칭수단은 :

상기 펌프셀의 출력 노드 전위가 입력 노드 전위보다 낮은 전위인 경우에, 상기 웰부 및 출력 노드 사이를 전기적으로 접속시키고;

상기 펌프셀의 출력 노드의 전위가 입력 노드의 전위보다 높은 전위인 경우에, 상기 웰부 및 출력 노드 사이를 전기적으로 차단하여 상기 웰부가 플로팅 상태로 되도록 동작하는 것을 특징으로 하는 챠지펌프회로.
제 3 항에 있어서, 상기 제 3 용량의 용량치는,

상기 펌프셀의 운전 상태에 관계없이, 상기 웰의 전위가 상기 펌프셀을 구성하는 모든 트랜지스터의 소스 및 드레인의 전위보다 낮게 되도록 설정되어 있는 것을 특징으로 하는 챠지펌프회로.
제 1 항에 있어서, 상기 펌프셀을 구성하는 각 트랜지스터는 pM0S 트랜지스터인 것을 특징으로 하는 챠지펌프회로.
제 6 항에 있어서, 상기 스위칭수단은 :

상기 펌프셀의 출력 노드의 전위가 입력 노드의 전위보다 높은 전위인 경우에, 상기 웰부 및 출력 노드 사이를 전기적으로 접속시키고;

상기 펌프셀의 출력 노드의 전위가 입력 노드의 전위보다 낮은 전위인 경우에, 상기 웰부 및 출력 노드 사이를 전기적으로 차단하여 상기 웰부가 플로팅 상태로 되도록 동작하는 것을 특징으로 하는 챠지펌프회로.
제 6 항에 있어서, 상기 제 3 용량의 용량치는 :

상기 펌프셀의 운전 상태와 관계없이 상기 웰의 전위가 상기 펌프셀을 구성하는 모든 트랜지스터의 소스 및 드레인의 전위보다 높게 되도록 설정되어 있는 것을 특징으로 하는 챠지펌프회로.
제 1 항에 있어서, 상기 직렬로 접속된 펌프셀중 적어도 하나의 펌프셀은 동일한 구성을 갖는 다른 펌프셀과 병렬로 접속되어 있는 것을 특징으로 하는 챠지펌프회로.
적어도 하나의 펌프셀을 갖는 챠지펌프회로에 있어서,

상기 펌프셀에서는 :

입력 노드에 제 1 트랜지스터의 드레인 및 제 2 트랜지스터의 게이트가 접속되고;

출력 노드에 상기 제 1 트랜지스터의 소스, 제 2 트랜지스터의 소스 및 제 1 용량의 한편의 전극이 접속되고;

상기 제 1 트랜지스터의 게이트에 접속된 노드에 상기 제 2 트랜지스터의 드레인 및 제 2 용량의 한편의 전극이 접속되고;

제 1 용량 및 제 2 용량의 다른쪽의 전극에, 상기 각 클록 신호들중 하나가 입력되는 클록 입력 노드가 접속되고;

입력 노드에 제 3 용량의 한쪽의 전극이 접속되고;

상기 제 3 용량의 다른쪽의 전극에 상기 각 트랜지스터의 웰부가 접속되고,

상기 웰부 및 출력 노드 사이를 전기적으로 접속 또는 차단하는 스위칭 수단이 제공됨을 특징으로 하는 챠지펌프회로.