JP2000173288A

JP2000173288A - チャージポンプ回路

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Publication number: JP2000173288A
Application number: JP34842798A
Authority: JP
Inventors: Ken Kawai; 謙河合
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1998-12-08
Filing date: 1998-12-08
Publication date: 2000-06-23
Anticipated expiration: 2018-12-08
Also published as: KR20000047977A; EP1009093A3; TW455875B; JP3554497B2; KR100311570B1; EP1009093A2; US6198342B1

Abstract

(57)【要約】【課題】簡単な回路構成によって、低電圧化に際して
発生する「バックゲート効果による損失増大」,「コストの
増大」および「ラッチアップやチャージ漏れの危険性」等
の問題を解決する。【解決手段】ポンプセル３１は、ｎＭＯＳトランジス
タＭ1〜Ｍ3と、容量Ｃ1,Ｃ2とで構成している。また、
入力ノードINに補助容量Ｃを接続し、さらにこの補助容
量Ｃに各ｎＭＯＳトランジスタＭ1〜Ｍ3のｐウェル部を
接続し、各ｐウェル部と出力ノードOUTとの間にｎＭＯ
ＳトランジスタＭ3を介設し、Ｍ3のゲートには入力ノー
ドINを接続している。こうして、補助容量Ｃを用いるだ
けの簡単な回路構成で、ｐウェル電位の突き下がりの電
位差を大きくして、電源電圧の低電圧化に際してバック
ゲート効果によるポンプ効率の低下を無くすと共に、ラ
ッチアップやチャージ漏れを防止する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、電源電圧を昇圧
または降圧して、例えば不揮発性半導体記憶装置の書き
込み電圧あるいは消去電圧等を発生させるチャージポン
プ回路に関する。

【０００２】

【従来の技術】次世代フラッシュメモリに対しては、現
在よりも一層の低電圧化・小電力化・低コスト化(回路の
小型化)が求められる。特に、メモリセルにデータを書
き込み・消去する際に必要とする高電圧を発生させるチ
ャージポンプ回路は、チップ面積の多くを占めるために
小型化を図ることが重要である。

【０００３】上記チャージポンプ回路は、電源電圧を昇
圧または降圧して、電源電圧より高い電圧または負電圧
を発生する回路である。ＮＯＲ型フラッシュメモリにお
いてブロック消去時に使用する負電圧を発生させるチャ
ージポンプ(以下、負電圧チャージポンプという)では、
電源電圧(３Ｖまたは５Ｖ)から−１１Ｖ程度の負電圧を
発生させる。ところが、従来の負電圧チャージポンプの
回路構成では、低電圧化のために更に低い電源電圧から
同じ出力を得るためには加速度的により大きな回路が必
要となり、低コスト化の障害となっている。

【０００４】従来より、上記負電圧チャージポンプ回路
の回路構成の一つとして、電位を降下させる部分の回路
を、Ｐチャネルトランジスタで構成する方法がある。以
下、このＰチャネルトランジスタを用いた負電圧チャー
ジポンプの簡単な説明と、Ｐチャネルトランジスタを用
いた場合の問題点について述べる。

【０００５】上記Ｐチャネルトランジスタを使用した負
電圧チャージポンプ回路の一例を図１１に示す。図中、
点線で囲まれた部分は、チャージポンプの基本単位とな
るポンプセル１であり、このポンプセル１を幾つか直列
に接続することによって負電圧チャージポンプ回路が構
成される。

【０００６】各ポンプセル１の各クロック入力端子CLK1
〜CLK4の夫々には、図１２に示すような波形のクロック
clk1〜clk4が入力される。すなわち、１段目のポンプセ
ル１のクロック入力端子CLK1,CLK2にはクロックclk1,cl
k2が入力され、２段目のポンプセル１のクロック入力端
子CLK3,CLK4にはクロックclk3,clk4が入力され、３段目
のポンプセル１のクロック入力端子CLK1,CLK2にはクロ
ックclk1,clk2が入力される。以下、同様に、奇数段目
のポンプセル１のクロック入力端子CLK1,CLK2にはクロ
ックclk1,clk2が入力される。これに対して、偶数段目
のポンプセル１のクロック入力端子CLK3,CLK4には、ク
ロックclk1,clk2の位相を１８０度ずらしたクロックclk
3,clk4が入力されるのである。

【０００７】以下、上記ポンプセル１の動作を、図１１
におけるステージ２を例に上げて説明する。ステージ２
の入力であるノードOUT1の電圧は、前段のステージ１の
キャパシタＣ4とこのキャパシタＣ4に入力されるクロッ
クclk2との作用によって、図１３にout1で示すようにク
ロックclk2に略同期して電源電圧Ｖccの振幅で振動す
る。一方、ステージ２の出力であるノードOUT2の電圧
は、ステージ２内部のキャパシタＣ6とこのキャパシタ
Ｃ6に入力されるクロックclk4との作用によって、図１
３にout2で示すようにクロックclk4に略同期して電源電
圧Ｖccの振幅で振動する。

【０００８】上記ノードOUT1とノードOUT2との間には、
両ノードOUT1,OUT2との間で電荷をトランスファする役
割を持つトランジスタＭ7が設けられている。図１１中
におけるノードＢの電位は、クロックclk4が“Ｌ”でト
ランジスタＭ6が導通している場合には、図１３に破線
Ｂで示すように、ノードOUT1と同じ電位で推移する。こ
れに対して、クロックclk4が“Ｈ”でトランジスタＭ6
が非導通の場合には、ノードＢに接続されているキャパ
シタＣ5とこのキャパシタＣ5に入力されるクロックclk3
との作用によって、クロックclk3に略同期して推移す
る。

【０００９】そのために、上記ノードOUT1の電位がキャ
パシタＣ4によって突き下げられており、且つ、ノードO
UT2の電位がキャパシタＣ6によって突き上げられている
状態の時に、ノードＢがトランジスタＭ7のソース電位
よりも低電位となってトランジスタＭ7が開いて電荷の
受け渡しがなされることになる。そして、その他の状態
の時にはトランジスタＭ7は閉じている。したがって、
上記構成を有するポンプセル１を直列に接続して負電圧
チャージポンプを構成することによって、負電圧Ｖneg
を取り出すことができるのである。

【００１０】

【発明が解決しようとする課題】しかしながら、上記従
来の負電圧チャージポンプ回路には、以下のような問題
がある。すなわち、１段のポンプセル１に付き、入力電
位を(Ｖcc−α)(α＞０)だけ降圧する能力がある。しか
しながら、上記αの値は、そのポンプセル１内の電位に
より各ポンプセル１によって変化するのである。その理
由は、トランスファ用のトランジスタＭ5,Ｍ7,Ｍ9が、
バックゲート効果の影響を受けるためである。トランジ
スタは、そのソース−ウェル間の電位差が大きければ大
きいほどバックゲート効果によってそのトランジスタの
閾電圧が大きくなる。ここで、トランスファ用のトラン
ジスタＭ5,Ｍ7,Ｍ9を構成するＰチャネルトランジスタ
は、そのｎウェル部の電位は基板電位(０Ｖ)より低くす
ることはできない。一方、そのソース電位は後段のポン
プセル１ほど低くなる。したがって、チャージポンプの
後段になればなるほどソース−ウェル間の電位差が大き
くなってバックゲート効果の影響が大きくなるのであ
る。すなわち、ｉ段目のポンプセル１_iのαの値をα
_i(ｉ＝１,２,…,ｎ)とすると、０≦α₁≦α₂≦…≦α_n となる。

【００１１】上記チャージポンプの後段では１段のポン
プセル１当たりの出力電圧の電位低下が小さくなるの
で、その分だけポンプセル１の段数を多くする必要があ
る。また、電源電圧が低くなればなるほど、ポンプセル
１の段数を増やす必要がある。ところが、上述のよう
に、ポンプセル１の段数を増やせばその分だけバックゲ
ート効果による電圧損失が増え、その電圧損失を補うた
めに更にポンプセル１の段数を増やす必要が生ずる。こ
うして、電源電圧Ｖccの低電圧化によって、チャージポ
ンプ回路のチップ面積が加速度的に増大されるのであ
る。

【００１２】また、上述のように、電源電圧Ｖccを低め
た場合、ｉ段目のポンプセル１_iでＶcc−α_i＜０となる場合がある。その場合には幾らポンプセル１を接
続しても出力電圧Ｖnegの電位は低下しなくなる。例え
ば、Ｖcc＝１.８Ｖの場合には、ポンプセル１を幾ら接
続しても負電圧チャージポンプの出力Ｖnegは−８Ｖ程
度しか出ないのである。そのため、低電源電圧で高電圧
または絶対値の大きい負電圧を発生させるためには、何
らかの工夫が必要なのである。

【００１３】上述のようなポンプセルの段数を増やせば
その分だけバックゲート効果による電圧損失が増えると
いう問題を解決する方法として、ポンプセル１に入力す
るクロックclkの振幅を何らかの方法で電源電圧Ｖccよ
り大きくし、バックゲート効果による損失を少なくする
方法がある。

【００１４】例えば、特開平６−２０８７９８号公報に
おいては、補助ポンプによって主ポンプのクロック振幅
を大きくする方法が提案されている。すなわち、図１４
に示すように、補助ポンプ５によって、電源電圧Ｖccよ
りも高く、チャージポンプ出力Ｖppよりも低い中間電圧
を生成し、この中間電圧をクロックドライバ６の電源と
して用いる。こうして、電源電圧Ｖccよりも振幅の大き
なクロック信号を得るのである。そして、この電源電圧
Ｖccよりも振幅が大きなクロック信号を、主ポンプ７の
クロック信号として使用することによって、主ポンプ７
におけるポンプセルの段数を減らす効果と、１段のポン
プセル当たりのバックゲート効果による電圧損失を相対
的に小さくする効果とを得るのである。このようにし
て、電源電圧Ｖccが低いために引き起こされるバックゲ
ート効果の影響が増大するという問題を回避している。

【００１５】また、図１１に示す負電圧チャージポンプ
回路では、トランスファ用のトランジスタＭ5,Ｍ7,Ｍ9
における閾電圧の上昇が問題となるので、上記トランス
ファ用トランジスタのクロックにのみブートストラップ
回路を追加する方法がある。図１５は、図１１に示す負
電圧チャージポンプ回路における上記クロック入力端子
CLK1,CLK3にブートストラップ回路１１,１２を接続した
負電圧チャージポンプ回路である。

【００１６】この図１５に示す負電圧チャージポンプ回
路は、以下のように動作する。すなわち、図１５(b)に
示すように、ブートストラップ回路１２の入力clkinの
論理的レベルが“Ｌ”の場合には、トランジスタ１３が
導通して出力clkoutは０Ｖとなる。同時に、ノード１４
は、トランジスタ１５を通して(Ｖcc−Ｖthn)(Ｖthn：
閾値電圧)の電位まで充電される。次に、上記入力clkin
の論理的レベルが“Ｈ”になると、上記トランジスタ１
３は非導通となり且つキャパシタＣ15の作用によって、
上記ノード１４が電源電圧Ｖccよりも高い電圧に昇圧さ
れるのである。例えば、ノード１４に接続されている負
荷容量の合計をＣload(Ｃload＝Ｃ₁₈＋…＋Ｃ₂₀)とし、
キャパシタＣ15の容量をＣ₁₅とすると、ノード１４の電
圧は、ブートストラップ回路１２における容量Ｃ₁₅と容
量Ｃloadとの容量比によって、理想的にはＶcc−Ｖthn＋Ｖcc・Ｃ₁₅/(Ｃ₁₅＋Ｃload) …（１）まで昇圧される。この昇圧されたノード１４の電位が、
トランジス夕１８を通してclkoutとして出力される。

【００１７】以上の作用により、上記ブートストラップ
回路１１,１２にクロックclkinを入力すると、振幅をＶ
ccよりも大きくしたクロックを取り出すことができるの
である。そして、この振幅がＶccより大きいクロックcl
koutを上記トランスファ用のトランジスタに与えるクロ
ックclkとして使用することによって、クロックclkの振
幅を大きくした分だけバックゲート効果による影響を緩
和することができるのである。尚、上記式(１)によれ
ば、ブートストラップ回路１１,１２における容量Ｃ₁₅
を大きくすればするほど、ブートストラップ回路１１,
１２が出力するクロックclkoutの振幅は大きくなり、バ
ックゲート効果による影響を低減する効果も大きくな
る。

【００１８】上述した２つの例では、上記バックゲート
効果によるトランジスタの閾値電圧上昇に起因するポン
プ効率の低下を解決している。しかしながら、何れの方
法も補助ポンプ５やブートストラップ回路１１,１２等
の新たな回路を追加する必要がある。したがって、回路
面積の増加、延いてはコストアップに繋がるという問題
がある。補助ポンプ５及びブートストラップ回路１１,
１２は共に昇圧のためのキャパシタが必要であり、この
キャパシタは主ポンプ内のキャパシタよりも大きい容量
(つまり、大きな面積)にしなければ上述の効果は少な
い。したがって、上述した２つの例では、かなりのコス
トアップになるのである。さらに、上述の２つの例で
は、上記バックゲート効果の影響を緩和することはでき
るが、バックゲート効果を無くすわけではない。

【００１９】上記バックゲート効果が起きないようにす
る方法として、トリプルウェル方式のＮチャネルトラン
ジスタを負電圧チャージポンプに使用する方法がある。
図１６は、トリプルウェル方式のＮチャネルトランジス
タを用いた負電圧チャージポンプ回路の回路図である。
以下、図１６に従って、この負電圧チャージポンプの基
本動作を説明する。

【００２０】図１１に示すＰチャネルトランジスタを使
用した負電圧チャージポンプの場合と同様に、点線で囲
まれたポンプセル２１には、図１７に示すような波形の
クロックclk1〜clk4を入力する。ステージ２の入力であ
るノードOUT1の電圧は、前段のポンプセル２１のキャパ
シタＣ10とこのキャパシタＣ10に入力されるクロックcl
k2との作用によって、図１８にout1で示すようにクロッ
クclk2に略同期して電源電圧Ｖccの電位差で振動する。
一方、ステージ２の出力であるノードOUT2の電圧は、キ
ャパシタＣ12とこのキャパシタＣ12に入力されるクロッ
クclk4との作用によって、図１８にout2で示すようにク
ロックclk4に略同期して電源電圧Ｖccの電位差で振動す
る。図１６中におけるノードＣの電位は、入力信号out1
のレベルが“Ｈ”でトランジスタＭ12が導通している場
合には、図１８に破線Ｃで示すように、ノードOUT2と同
じ電位で推移する。これに対して、入力信号out1のレベ
ルが“Ｌ”でトランジスタＭ12が非導通である場合に
は、ノードＣに接続されているキャパシタＣ11とこのキ
ャパシタＣ11に入力されるクロックclk3との作用によっ
て、クロックclk3と略同様に推移する。

【００２１】そのために、上記ノードOUT2の電位がキャ
パシタＣ11によって突き上げられており、且つ、ノード
OUT1の電位がキャパシタＣ10によって突き下げられてい
る状態の時に、ノードＣがトランジスタＭ13 のソース
電位よりも高電圧となってトランスファ用のトランジス
タＭ13が開いて電荷を伝達する。

【００２２】ところで、当該負電圧チャージポンプ回路
においては、各トランジスタのｐウェル電位はソースか
ら取っている。そのためウェル−ソース間の電位差が略
０Ｖであり、バックゲート効果は無視できる。したがっ
て、バックゲート効果によるポンプ効率の低下は全く発
生しないのである。

【００２３】しかしながら、この負電圧チャージポンプ
回路においては、各トランジスタのｐウェル電位を単純
に同じトランジスタのソースから取っているため、ポン
プセル２１内の各トランジスタにおいてＶ_source＝Ｖ_pwell＞Ｖ_drain＋Ｖ_bi となる期間が存在すると(Ｖ_biはｐウェル−ソース間の
電位障壁)、Ｎチャネルトランジスタ内に寄生するサイ
リスタ構造がアクティブとなって、ラッチアップまたは
チャージ漏れが引き起こされる。例えば、図１８中にお
ける時点ｔ_Bでは out1の電位＜out2の電位となっており、図１６におけるトランジスタＭ13に関し
てはＶ_source＝Ｖ_pwell＞Ｖ_drain となる。そして、チャージポンプ回路が定常状態にある
場合には、out1の電位とout2の電位との間には平均で約
Ｖccの電位差があり、両信号out1,out2は夫々約Ｖccの
電位差で振動している。そのため、時点ｔ_Bでの(Ｖ
_source−Ｖ_drain)の値は小さく、ラッチアップやチャー
ジ漏れの危険は少ない。

【００２４】ところが、ポンプ始動時の場合には、総て
のノードが同電位になっているために、(Ｖ_source−Ｖ
_drain)の値は大きく、時点ｔ_BのタイミングでＶ_source−Ｖ_drain＞Ｖ_bi となる可能性が大きい。すなわち、当該負電圧チャージ
ポンプ回路は、ポンプ始動時にラッチアップまたはチャ
ージ漏れが引き起こされる可能性が大きく、危険な回路
であると言えるのである。

【００２５】ところで、上記Ｎチャネルトランジスタを
使用した負電圧チャージポンプ回路においてラッチアッ
プまたはチャージ漏れが起きないようにするためには、
各トランジスタのｐウェル電位がドレイン電位およびソ
ース電位よりも確実に低くなるようにすれば良い。この
方法の一つとして、図１９に示すような構成を有する負
電圧チャージポンプ回路がある。

【００２６】図１９に示す負電圧チャージポンプ回路で
は、図２０に示す回路構成を有するポンプセル２２を直
列に接続して主ポンプ２３を構成している。ポンプセル
２２には、図２０に示すように、ｐウェル電位を入力す
るための入力端子WELLを設けて、この入力端子WELLに主
ポンプ２３とは別の補助ポンプ２４の出力端子を接続し
ている。そして、主ポンプ２３を駆動するに先立って、
予め補助ポンプ２４によって主ポンプ２３を構成する各
ポンプセル２２中のＮチャネルトランジスタのｐウェル
電位を下げるのである。こうして、ポンプ始動時には必
ずｐウェルの電位がドレイン電位およびソース電位より
も低くなるようにして、ラッチアップやチャージ漏れの
危険を回避するのである。

【００２７】尚、上記補助ポンプ２４は、主ポンプ２３
を構成する各ポンプセル２２のｐウェルを充電するだけ
なので電流供給能力は必要とはしない。しかしながら、
主ポンプ２３のｐウェル電位を確実に低くするために
は、主ポンプ２３における後段のポンプセル２２にｐウ
ェル電位を入力する補助ポンプ２４のサブポンプの降圧
能力は、主ポンプ２３の対応するポンプセル２２の降圧
能力よりも高くなければならない。そのために、当該負
電圧チャージポンプ回路は、安全ではあるが比較的大掛
かりな追加回路(補助ポンプ２４)を必要とするので、回
路面積が増大し、コストアップが避けられないと言う問
題がある。

【００２８】上述したように、図１１に示すような従来
の負電圧チャージポンプ回路では、電源電圧を低電圧化
すると、バックゲート効果による損失が相対的に増大し
てチャージポンプ効率が低下するという問題がある。そ
して、この問題を回避するために上述したような種々の
負電圧チャージポンプ回路があるが、何れの回路でも
「コストの増大」および「ラッチアップやチャージ漏れの
危険性」の２つの問題をクリアすることはできない。

【００２９】そこで、この発明の目的は、簡単な回路構
成によって、低電圧化に際して発生する「バックゲート
効果による損失増大」,「コストの増大」および「ラッチア
ップやチャージ漏れの危険性」等の問題を解決できるチ
ャージポンプ回路を提供することにある。

【００３０】

【課題を解決するための手段】上記目的を達成するた
め、請求項１に係る発明は、直列に接続された少なくと
も一つのポンプセルを有して,奇数段のポンプセルは第
１クロック信号および第２クロック信号に基づいて入力
電圧に対してチャージポンプ動作を行う一方,偶数段の
ポンプセルは第３クロック信号および第４クロック信号
に基づいてチャージポンプ動作を行なうことによって上
記入力電圧を昇圧した出力電圧を得るチャージポンプ回
路において、上記ポンプセルは、入力ノードに,第１ト
ランジスタのドレインと第２トランジスタのゲートとを
接続し、出力ノードに,上記第１トランジスタのソース
と第２トランジスタのソースと第１容量の一方の電極と
を接続し、上記第１トランジスタのゲートに接続された
ノードに,上記第２トランジスタのドレインと第２容量
の一方の電極を接続し、第１容量および第２容量の他方
の電極に,上記各クロック信号の何れかが入力されるク
ロック入力ノードを接続し、上記入力ノードに第３容量
の一方の電極を接続し、上記第３容量の他方の電極に上
記各トランジスタのウェル部を接続し、上記ウェル部と
出力ノードとの間を電気的に接続または切断するスイッ
チング手段を備えた構成を有することを特徴としてい
る。

【００３１】上記構成によれば、入力ノードと出力ノー
ドとの電位差が所定電位差になると上記入力ノードから
の入力信号によって第２トランジスタがオフされる。そ
うすると、第１トランジスタのゲートにノードを介して
接続された第２容量とこの第２容量に入力されるクロッ
ク信号との作用によって、上記第１トランジスタがオン
される。こうして、上記入力ノードと出力ノードとが電
気的に接続されて両ノードの間で電荷が受け渡される。

【００３２】また、上記各トランジスタのソースおよび
ドレインの電位と上記ウェル部との電位差が所定電位差
になると、スイッチング手段によって上記ウェル部と出
力ノードとの間が電気的に切断されて上記ウェル部がフ
ローティング状態になる。その際に、上記第３容量の容
量値が最適に設定されることによって、上記ウェル部の
電位と上記各トランジスタのソースおよびドレインの電
位との大小関係が所定の関係になるように設定される。

【００３３】また、請求項２に係る発明は、請求項１に
係る発明のチャージポンプ回路において、上記ポンプセ
ルに、当該チャージポンプ回路が非稼働時に、上記入力
ノード,出力ノード,ノードおよびウェル部を同電位に設
定する電位設定手段を設けたことを特徴としている。

【００３４】上記構成によれば、当該チャージポンプ回
路の動作開始直後における上記入力ノード,出力ノード,
ノードおよびウェル部の電位が同電位になる。したがっ
て、当該チャージポンプ回路の運転時における上記各所
定の電位差や所定の大小関係が正しく設定される。

【００３５】また、請求項３に係る発明は、請求項１に
係る発明のチャージポンプ回路において、上記ポンプセ
ルを構成する各トランジスタは、ｎＭＯＳトランジスタ
であることを特徴としている。

【００３６】上記構成によれば、上記クロック信号に基
づく上記入力ノードおよび出力ノードの振動中におい
て、上記入力ノードの電位が低下する一方、上記出力ノ
ードの電位が上昇して、(入力ノードの電位)−(出力ノ
ードの電位)が上記所定電位差よりも小さくなると、上
記第２トランジスタがオフされる。そして、上述のよう
にして上記入力ノードと出力ノードとの間で電荷が受け
渡された後、上記入力ノードの電位は上昇する一方、上
記出力ノードの電位は下降する。こうして、上記出力ノ
ードの電位が入力ノードの電位よりも低く保たれる。す
なわち、当該チャージポンプ回路は、負電圧チャージポ
ンプ回路として機能するのである。

【００３７】また、請求項４に係る発明は、請求項３に
係る発明のチャージポンプ回路において、上記スイッチ
ング手段は、上記ポンプセルの出力ノードの電位が入力
ノードの電位よりも低い電位である場合には上記ウェル
部と出力ノードとの間を電気的に接続する一方、上記ポ
ンプセルの出力ノードの電位が入力ノードの電位よりも
高い電位である場合には上記ウェル部と出力ノードとの
間を電気的に切断して,上記ウェル部をフローティング
状態にするようになっていることを特徴としている。

【００３８】上記構成によれば、上記総てのトランジス
タのソースおよびドレインの電位以上である場合にフロ
ーティング状態になった上記ウェル部の電位が、上記入
力信号の突き下げによって上記ソースおよびドレインの
電位よりも低く設定される。こうして、上記ウェル部の
電位が、上記ポンプセルを構成する総てのｎＭＯＳトラ
ンジスタのソースおよびドレインの電位よりも低く保た
れる。また、上記ウェル部の電位とソースの電位との電
位差は小さい。したがって、電源電圧の低電圧化を図る
際における各トランジスタのバックゲート効果の発生が
抑制される。

【００３９】また、請求項５に係る発明は、請求項３に
係る発明のチャージポンプ回路において、上記第３容量
の容量値は、上記ポンプセルの運転状態の如何に拘わら
ず、上記ウェルの電位が上記ポンプセルを構成する総て
のトランジスタのソースおよびドレインの電位よりも低
くなるように設定されていることを特徴としている。

【００４０】上記構成によれば、当該チャージポンプ回
路が運転開始直後であっても定常運転状態であっても、
各ｎＭＯＳトランジスタにおいてラッチアップやチャー
ジ漏れが引き起こされることはない。

【００４１】また、請求項６に係る発明は、請求項１に
係る発明のチャージポンプ回路において、上記ポンプセ
ルを構成する各トランジスタは、ｐＭＯＳトランジスタ
であることを特徴としている。

【００４２】上記構成によれば、上記クロック信号に基
づく上記入力ノードおよび出力ノードの振動中におい
て、上記入力ノードの電位が上昇する一方、上記出力ノ
ードの電位が低下して、(出力ノードの電位)−(入力ノ
ードの電位)が上記所定電位差よりも小さくなると、上
記第２トランジスタがオフされる。そして、上述のよう
にして上記入力ノードと出力ノードとの間で電荷が受け
渡された後、上記入力ノードの電位は下降する一方、上
記出力ノードの電位は上昇する。こうして、上記出力ノ
ードの電位が入力ノードの電位よりも高く保たれる。す
なわち、当該チャージポンプ回路は、正電圧チャージポ
ンプ回路として機能するのである。

【００４３】また、請求項７に係る発明は、請求項６に
係る発明のチャージポンプ回路において、上記スイッチ
ング手段は、上記ポンプセルの出力ノードの電位が入力
ノードの電位よりも高い電位である場合には上記ウェル
部と出力ノードとの間を電気的に接続する一方、上記ポ
ンプセルの出力ノードの電位が入力ノードの電位よりも
低い電位である場合には上記ウェル部と出力ノードとの
間を電気的に切断して,上記ウェル部をフローティング
状態にするようになっていることを特徴としている。

【００４４】上記構成によれば、上記総てのトランジス
タのソースおよびドレインの電位以下である場合にフロ
ーティング状態になった上記ウェル部の電位が、上記入
力信号の突き上げによって上記ソースおよびドレインの
電位よりも高く設定される。こうして、上記ウェル部の
電位が、上記ポンプセルを構成する総てのｐＭＯＳトラ
ンジスタのソースおよびドレインの電位よりも高く保た
れる。また、上記ウェル部の電位とソースの電位との電
位差は小さい。したがって、電源電圧の低電圧化を図る
際における各トランジスタのバックゲート効果の発生が
抑制される。

【００４５】また、請求項８に係る発明は、請求項６に
係る発明のチャージポンプ回路において、上記第３容量
の容量値は、上記ポンプセルの運転状態の如何に拘わら
ず、上記ウェルの電位が上記ポンプセルを構成する総て
のトランジスタのソースおよびドレインの電位よりも高
くなるように設定されていることを特徴としている。

【００４６】上記構成によれば、当該チャージポンプ回
路が運転開始直後であっても定常運転状態であっても、
各ｐＭＯＳトランジスタにおいてラッチアップやチャー
ジ漏れが引き起こされることはない。

【００４７】また、請求項９に係る発明は、請求項１に
かかる発明のチャージポンプ回路において、上記直列に
接続されたポンプセルのうちの少なくとも一つのポンプ
セルは、同じ構成を有する他のポンプセルと並列に接続
されていることを特徴としている。

【００４８】上記構成によれば、上記ポンプセルを並列
に接続することによって、電流供給能力の増大化あるい
は出力インピーダンスの低減化が図られる。

【００４９】

【発明の実施の形態】以下、この発明を図示の実施の形
態により詳細に説明する。＜第１実施の形態＞図２は本実施の形態のチャージポン
プ回路における回路図であり、図１は図２におけるポン
プセル３１の詳細な回路構成を示す。

【００５０】本実施の形態におけるチャージポンプ回路
は、図２に示すように、ｎ段のポンプセル３１を直列に
接続して、基準電位(０Ｖ)から負電圧Ｖnegを得るもの
である。図２において、左端に位置する１段目のポンプ
セル(ステージ１)３１の入力ノードINは基準電位(０Ｖ)
に接続されている。一方、出力ノードOUTは、２次段目
のポンプセル(ステージ２)３１の入力ノードINに接続さ
れている。そして、２段目のポンプセル３１の出力ノー
ドOUTは、３次段目のポンプセル(ステージ３)３１の入
力ノードINに接続されている。以下、同様にして、各ポ
ンプセル３１が接続されて、ｎ段目のポンプセル(ステ
ージｎ)３１の出力ノードOUTから負電圧Ｖnegが出力さ
れる。

【００５１】次に、クロックジェネレータ３２は、図３
に示すような４種類のクロック信号clk1〜clk4を発生す
る。クロック信号clk1,clk2は、奇数段のポンプセル３
１のクロック入力ノードCLK1,CLK2に入力される。ま
た、クロック信号clk3,clk4は、偶数段のポンプセル３
１のクロック入力ノードCLK1,CLK2に入力される。尚、
このクロック信号の発生については、従来技術の項でも
一部触れられているが、既知の技術であるので、ここで
の説明は省略する。

【００５２】図１に示すように、上記ポンプセル３１の
入力ノードINは、ｎＭＯＳ(金属酸化膜半導体)トランジ
スタＭ1のドレインと、ｎＭＯＳトランジスタＭ2のゲー
トと、ｎＭＯＳトランジスタＭ3のゲートと、補助容量
Ｃの一方の電極とに接続されている。また、ｎＭＯＳト
ランジスタＭ1のソースと、ｎＭＯＳトランジスタＭ2の
ソースと、ｎＭＯＳトランジスタＭ3のソースと、容量
Ｃ2の一方の電極とは、出力ノードOUTに接続されてい
る。

【００５３】上記容量Ｃ2の他方の電極は、クロック入
力ノードCLK2に接続されている。また、ｎＭＯＳトラン
ジスタＭ1のゲートは、ｎＭＯＳトランジスタＭ2のドレ
インと、容量Ｃ1の一方の電極とに接続されている。そ
して、容量Ｃ1の他方の電極はクロック入力ノードCLK1
に接続されている。さらに、ｎＭＯＳトランジスタＭ3
のドレインは、補助容量Ｃの他方の電極と、ｎＭＯＳト
ランジスタＭ1のｐウェル部と、ｎＭＯＳトランジスタ
Ｍ2のｐウェル部と、ｎＭＯＳトランジスタＭ3自身のｐ
ウェル部とに接続されている。

【００５４】上記構成のチャージポンプ回路は、以下の
ように動作する。尚、本実施の形態におけるチャージポ
ンプ回路における各段のポンプセル３１の構成および動
作は同一であるので、２段目のポンプセル(ステージ２)
３１の動作で代表して説明する。

【００５５】上記ポンプセル３１の入力ノードINには、
前段(１段目)のポンプセル(ステージ１)３１からの出力
信号out1が入力される。また、当該ポンプセル３１は偶
数段目に位置しているため、クロック入力ノードCLK1に
はクロック信号clk3が入力され、クロック入力ノードCL
K2にはクロック信号clk4が入力される。

【００５６】ここで、上記入力ノードINに入力される信
号out1は、前段のポンプセル(ステージ１)３１内の容量
Ｃ2とこの容量Ｃ2に入力されるクロック信号clk2(前段
のポンプセルは奇数段目に位置しているため、クロック
入力ノードCLK2にはクロック信号clk2が入力されてい
る)との作用によって、図４に示すように、上記クロッ
ク信号clk2に略同期して振動する。この振動の電位差
は、トランジスタ内の寄生容量を無視すると、定常状態
下におけるチャージポンプ３１では、式(２)で表わされ
る。

【００５７】 {Ｃ２/(２Ｃ＋Ｃ２)}×Ｖcc …（２）ここで、Ｃ：補助容量Ｃの容量値Ｃ２：容量Ｃ2の容量値

【００５８】一方、上記出力ノードOUTから出力信号out
2が出力される。この出力信号out2は、当該ポンプセル
(ステージ２)３１内の容量Ｃ2とこの容量Ｃ2に入力され
るクロック信号clk4との作用によって、図４に示すよう
に、上記クロック信号clk4に略同期して振動する。この
振動の電位差は、定常状態下における当該チャージポン
プ３１では、信号out1の場合と同様に、上記式(２)で表
わされる。

【００５９】上記信号out1がゲートに入力されるｎＭＯ
ＳトランジスタＭ2は、上記入力ノードINの電位(つま
り、図４における信号out1の電位)が出力ノードOUTの電
位(図４における信号out2の電位)よりも高電位の場合に
導通し、その他の期間は非導通となる。すなわち、図４
において、時点ｔ_lから時点ｔ₂までの間は、ｎＭＯＳト
ランジスタＭ2は非導通であり、それ以外の期間では導
通するのである。そして、ｎＭＯＳトランジスタＭ2が
導通している期間は、図１におけるノードＡの電位は、
ｎＭＯＳトランジスタＭ2のオン抵抗を無視すれば、図
４に示すように出力ノードOUTの出力信号(信号out2)と
同電位で推移する。

【００６０】一方、上記ｎＭＯＳトランジスタＭ2が非
導通の期間(時点ｔ_l〜時点ｔ₂)においては、ノードＡは
フローティング状態となる。ところが、ノードＡに接続
されている容量Ｃ1とこの容量Ｃ1に入力されるクロック
信号clk3との作用によって、図４に示すように、クロッ
ク信号clk3の論理的レベルが“Ｈ”(Ｖccのレベル)にな
った時にノードＡの電位は突き上げられる。こうして、
ノードＡの電位が突き上げられるとｎＭＯＳトランジス
タＭ1のゲート電位が上がり、ｎＭＯＳトランジスタＭ1
が導通するのである。そして、このｎＭＯＳトランジス
タＭ1の導通によって、両ノードIN,OUTのイコライズが
行われることになる。その結果、図４に示すように、ク
ロックclk3が“Ｈ”レベルである期間(ノードＡの電位
が突き上がっている期間)に、信号out1と信号out2とが
略同電位になるのである。

【００６１】そして、この信号out1と信号out2が略同電
位になるｎＭＯＳトランジスタＭ1の導通期間において
は、入力ノードINの電位(信号out1の電位)が最も低い状
態であり、且つ、出力ノードOUTの電位(信号out2の電
位)が最も高い状態である。したがって、以上のことか
ら、上記出力ノードOUTの全期間を通しての平均電位(信
号out2の平均電位)は入力ノードINの平均電位(信号out1
の平均電位)よりも、理想的には、式(２)で示される電
位差だけ低い電位となる。こうして、上記入力ノードIN
への入力信号out1の電位が信号out2の電位に低下され
て、出力ノードOUTから出力されるのである。

【００６２】次に、上記各ｎＭＯＳトランジスタＭ1,Ｍ
2,Ｍ3のｐウェル電位の推移について説明する。上記時
点ｔ_l〜時点ｔ₂以外の期間では、出力ノードOUTの電位
(信号out2の電位)よりも入力ノードINの電位(信号out1
の電位：ｎＭＯＳトランジスタＭ3のゲート電位でもあ
る)の方が高いために、ｎＭＯＳトランジスタＭ3が導通
する。その結果、ｎＭＯＳトランジスタＭ3のオン抵抗
を無視すれば、各ｎＭＯＳトランジスタＭ1,Ｍ2,Ｍ3の
ｐウェル電位は、図４に示すように出力ノードOUTの電
位(信号out2の電位)と同電位で推移する。

【００６３】一方、上記時点ｔ_l〜時点ｔ₂間において
は、出力ノードOUTの電位(信号out2の電位)よりも入力
ノードINの電位(信号out1の電位：ｎＭＯＳトランジス
タＭ3のゲート電位でもある)の方が低いか或は同電位で
あるため、ｎＭＯＳトランジスタＭ3は非導通状態にな
る。その結果、各ｎＭＯＳトランジスタＭ1,Ｍ2,Ｍ3の
ｐウェル部はフローティング状態となる。尚、この期間
における上記ｐウェル部の電位は、以下のようにして決
まる。

【００６４】上記時点ｔ_lにおいては、上記入力ノードI
Nの入力信号(信号out1)が突き下がる。そして、この信
号out1は、前段のポンプセル(ステージ１)３１の出力で
あって、クロック信号clk2に同期して出力される。この
信号out1の突き下がりと、ｎＭＯＳトランジスタＭ1の
ｐウェル−ドレイン間容量、ｎＭＯＳトランジスタＭ2
のｐウェル−ゲート間容量、ｎＭＯＳトランジスタＭ3
のｐウェル−ゲート間容量、および、補助容量Ｃの作用
によって、上記ｐウェル部の電位は突き下げられるので
ある。

【００６５】この後、上記クロック信号clk3の立ち上が
りによるノードＡの電位上昇によって、ｎＭＯＳトラン
ジスタＭ1のｐウェル−ゲート間容量およびｎＭＯＳト
ランジスタＭ2のｐウェル−ドレイン間容量の作用によ
って、上記ｐウェル部の電位は突き上げられるのであ
る。

【００６６】次に、上記クロックclk3が立ち下がると、
それに伴ってノードＡの電位も下がり、ｎＭＯＳトラン
ジスタＭ1のｐウェル−ゲート間容量およびｎＭＯＳト
ランジスタＭ2のｐウェル−ドレイン間容量の作用によ
って、上記ｐウェル電位は下がる。最後に、上記時点ｔ
₂において、クロック信号clk2に同期して、入力ノードI
Nの電位(信号out1の電位)が上昇し、出力ノードOUTの電
位(信号out2の電位)よりも高くなるとｎＭＯＳトランジ
スタＭ3が導通して、上記ｐウェル部の電位は出力ノー
ドOUTの電位(信号out2の電位)と同一電位になる。

【００６７】上記一連の過程において、上記各ｎＭＯＳ
トランジスタＭ1,Ｍ2,Ｍ3のｐウェル部の電位が(Ｖ
_drain＋Ｖ_bi)および(Ｖ_source＋Ｖ_bi)より高くなると、
上述したようにラッチアップまたはチャージ漏れが引き
起こされるので、そのようなことはあってはならない。
尚、Ｖ_biはｐウェル−ソース間の電位障壁である。

【００６８】本実施の形態におけるポンプセル３１の補
助容量Ｃは、時点ｔ_lにおけるｐウェル電位の突き下が
りの電位差を大きくする役割を持っている。したがっ
て、補助容量Ｃの容量値を大きくすればする程、上記ｐ
ウェル部の突き下がり電位は大きくなる。ところが、一
方においては、式(２)から分かるように、この補助容量
Ｃの容量値を大きくすればする程、出力電圧の絶対値は
小さくなる。そこで、補助容量Ｃの容量値を、時点ｔ_l
におけるｐウェル電位の突き下がりの時点のｐウェルと
信号out1との電位差を時点ｔ₃におけるｐウェル電位の
突き上がりの電位差よりも大きくするのに必要最小限な
大きさに設定するのである。こうすることによって、上
述のｐウェル電位の制約条件を必ず満たすことができ、
上記ラッチアップまたはチャージ漏れを起こすことのな
い、安全かつ信頼性の高いチャージポンプ回路を構成す
ることができる。

【００６９】以下、上述のことを、さらに詳細に検証し
てみる。図１に示すポンプセル３１の回路構成におい
て、ｎＭＯＳトランジスタＭ1のｐウェル−ソース間の
容量、ｐウェル−ドレイン間の容量、ｐウェル−ゲート
間の容量を、夫々Ｃ_BS1,Ｃ_BD1,Ｃ_BG1とする。同様に、
ｎＭＯＳトランジスタＭ2に係る各容量をＣ_BS2,Ｃ_BD2,
Ｃ_BG2とし、ｎＭＯＳトランジスタＭ3に係る各容量をＣ
_BS3,Ｃ_BD3,Ｃ_BG3とする。尚、各ｎＭＯＳトランジスタ
Ｍ1,Ｍ2,Ｍ3におけるｐウェル−ｎウェル間の容量は非
常に小さいため、ここでは無視する。ここで、図１にお
いては上記ｎウェル部は記載されていないが、図１にお
けるｎＭＯＳトランジスタは、Ｐ型基板の上にｎウェル
部を構築し、そのｎウェル部上にｎＭＯＳトランジスタ
のｐウェル部を構築したトリプルウェル構造をとってい
る。

【００７０】さらに、上記ｎＭＯＳトランジスタＭ1に
おけるゲートから見た容量の合計をＣＧ１とし、ドレイ
ンから見た容量の合計をＣＤ１とし、ソースから見た容
量の合計をＣＳ１とする。同様に、ｎＭＯＳトランジス
タＭ2に係る容量の合計を各々ＣＧ２,ＣＤ２,ＣＳ２と
し、ｎＭＯＳトランジスタＭ3に係る容量の合計を各々
ＣＧ３,ＣＤ３,ＣＳ３とする。

【００７１】上記設定された各寄生容量を、図１のポン
プセル３１に当てはめると、ｎＭＯＳトランジスタＭ3
が非導通状態である期間、すなわち時点ｔ_l〜時点ｔ₂の
期間におけるｐウェル電位を決定するモデルとして、図
５に示す容量モデルで近似することができる。これは、
さらに、図６に示す等価回路に変換できる。

【００７２】以下、図４に示すようなポンプセル内部の
電位推移の状況において、ｐウェル電位が、(Ｖ_drain＋
Ｖ_bi)および(Ｖ_source＋Ｖ_bi)よりも高い電位にならな
いための条件を求めてみる。

【００７３】上記入力ノードINの入力信号(信号out1)が
立ち下がる途中でｎＭＯＳトランジスタＭ3は非導通と
なり、ｐウェル部はフローティング状態となる。そし
て、ｐウェル部がフローティング状態となってからさら
に入力ノードINの入力信号(信号out1)が立ち下がる電位
差をＶ_S1とする。また、入力ノードINの入力信号(信号o
ut1)が立ち下がった後の出力ノードOUTの出力信号(信号
out2)と入力ノードINの入力信号(信号out1)との電位差
をＶ₁とする。さらに、ノードＡにおける電圧の振幅を
Ｖ_S2とする。

【００７４】ここで、上述の条件を満たすには、時点ｔ
₃における上記ｐウェル部の電位が（信号out1の電位＋
Ｖ_bi)よりも低ければよいので、この条件は式(３)によ
って近似できる。 (−Ｃ23/Ｃtot)×Ｖ_S1＋(Ｃ24/Ｃtot)×Ｖ_S2＜−Ｖ₁＋Ｖ_bi …（３）但し、Ｃ23＝Ｃ＋Ｃ_BD1＋Ｃ_BG2＋Ｃ_BG3 Ｃ24＝Ｃ_BG1＋Ｃ_BD2 Ｃ25＝Ｃ_BS1＋Ｃ_BS2＋Ｃ_BS3 Ｃtot＝Ｃ23＋Ｃ24＋Ｃ25

【００７５】さらに、上記各変数の値を、例えば次の値
とした場合における補助容量Ｃの容量値を算出してみ
る。Ｖ_bi＝０.６［Ｖ］Ｖ_bi：ｐウェル−ソース間の電位
障壁Ｃ_BG1＝５０［ｆＦ］Ｃ_BD1＝Ｃ_BS1＝１５［ｆＦ］Ｃ_BG2＝２５［ｆＦ］Ｃ_BD2＝Ｃ_BS2＝７.５［ｆＦ］Ｃ_BG3＝１５［ｆＦ］Ｃ_BD3＝Ｃ_BS3＝４.５［ｆＦ］ＣＧ１＝６０［ｆＦ］ＣＤ１＝２０［ｆＦ］ＣＧ２＝３０［ｆＦ］ＣＤ２＝１０［ｆＦ］ＣＧ３＝１７.５［ｆＦ］Ｃ１＝５００［ｆＦ］Ｃ１：容量Ｃ1の容量値Ｃ２＝５０００［ｆＦ］Ｃ２：容量Ｃ2の容量値

【００７６】まず、上記チャージポンプ回路が定常状態
にある場合について考える。定常状態では、以下の条件
が得られる。Ｖ₁＝０［Ｖ］Ｖ_S1＝Ｖthn＝０.６［Ｖ］Ｖthn：トランジスタＭ1,
Ｍ2,Ｍ3の閾値電圧Ｖ_S2＝{Ｃ１/(Ｃ１＋ＣＧ１＋ＣＤ２)}×Ｖcc したがって、Ｖcc＝１.８［Ｖ］とすると、上記各変数
の値および条件を式(３)に代入することによって、補助
容量Ｃの値はＣ＞−２１.６［ｆＦ］ …（４）となる。この結果は、定常状態のみを考えた場合には、
補助容量Ｃは必要ないことを表している。

【００７７】次に、上記チャージポンプ回路が始動直後
の状態である場合について考える。ここでは、チャージ
ポンフ回路の始動時には総てのノードが同電位であるこ
とに着目して、時点ｔ_lの直前において、入力ノードIN
の電位(信号out1の電位)と出力ノードOUTの電位(信号ou
t2の電位)とが同電位であり、さらに、時点ｔ_lで、入力
ノードINの電位(信号out1の電位)が立ち下がる場合を考
える。

【００７８】この場合、次のような条件が得られる。Ｖ_S1＝Ｖ₁＝{Ｃ２/(Ｃ２＋Ｃ26)}×Ｖcc Ｖ_S2＝{Ｃ１/(Ｃ１＋ＣＧ１＋ＣＤ２)}×Ｖcc 但し、Ｃ26＝ＣＧ１＋ＣＤ１＋２ＣＧ２＋２ＣＧ３＋２
Ｃしたがって、Ｖcc＝１.８［Ｖ］とすると、上記各変数
の値および条件を式(３)に代入することによって、補助
容量Ｃの値はＣ＞２３６.３［ｆＦ］となる。

【００７９】以上の結果より、本実施の形態において
は、補助容量Ｃの容量値を２３６.３［ｆＦ］以上に設
定すれば、定常状態は勿論のこと、始動時も含めて、ｐ
ウェル部の電位は、(Ｖ_drain＋Ｖ_bi)および(Ｖ_source＋
Ｖ_bi)よりも低くなり、上記ラッチアップやチャージ漏
れを引き起こすことはないのである。

【００８０】以上のごとく求められた容量値を有する補
助容量Ｃを内蔵した図１の回路構成を有するポンプセル
３１を、図２に示すように直列に接続してチャージポン
プ回路を構成することによって、最終段のポンプセル３
１の出力ノードOUTから所望の負電圧Ｖnegを得ることが
できるのである。

【００８１】例えば、上記ポンプセル３１を直列にｎ段
接続してチャージポンプ回路を構成した場合には、式
(２)より、 {−Ｃ２/(２Ｃ＋Ｃ１)}×Ｖcc×ｎの負電圧Ｖnegをｎ段目のポンプセル３１の出力ノードO
UTから得ることができるのである。

【００８２】このように、本実施の形態においては、上
記チャージポンプ回路を構成するポンプセル３１を次の
ように構成している。すなわち、入力ノードINには、ｎ
ＭＯＳトランジスタＭ1のドレインとｎＭＯＳトランジ
スタＭ2のゲートとが接続されている。また、出力ノー
ドOUTには、ｎＭＯＳトランジスタＭ1のソースとｎＭＯ
ＳトランジスタＭ2のソースと容量Ｃ2の一方の電極とが
接続されている。また、ノードＡには、ｎＭＯＳトラン
ジスタＭ1のゲートとｎＭＯＳトランジスタＭ2のドレイ
ンと容量Ｃ1の一方の電極とが接続されている。また、
容量Ｃ1および容量Ｃ2の他方の電極にはクロック入力端
子が接続されている。

【００８３】したがって、上記ノードＡの電位は、ｎＭ
ＯＳトランジスタＭ2と容量Ｃ1とによって、前段から入
力ノードINへの出力信号out1の電位が出力ノードOUTか
ら次段への出力信号out2の電位以下の場合であって、容
量Ｃ1にクロック信号が入力された場合に突き上げられ
る。そして、ノードＡの電位の突き上げによってｎＭＯ
ＳトランジスタＭ1がオンして、入力ノードINから出力
ノードOUTへの電荷の転送が行われる。

【００８４】さらに、上記入力ノードINには補助容量Ｃ
の一方の電極が接続され、この補助容量Ｃの他方の電極
には各ｎＭＯＳトランジスタＭ1,Ｍ2,Ｍ3のｐウェル部
が接続されている。さらに、上記各ｐウェル部と出力ノ
ードOUTとの間には上記スイッチング手段としてのｎＭ
ＯＳトランジスタＭ3が介設され、このｎＭＯＳトラン
ジスタＭ3のゲートには入力ノードINが接続されてい
る。

【００８５】したがって、上記ｎＭＯＳトランジスタＭ
1,Ｍ2,Ｍ3のｐウェル部の電位は、ｎＭＯＳトランジス
タＭ3によって、出力信号out1の電位が出力信号out2の
電位以下の場合にはフローティング状態となる。その場
合に、入力ノードINとｐウェル部との間に設置された補
助容量Ｃの容量を上記式(３)に基づいて最適に求めるこ
とによって、出力信号out1の電位の突き下がりに基づく
ｐウェル電位の突き下がりの電位差を大きくでき、始動
時や定常状態に拘わらず(Ｖ_drain＋Ｖ_bi)及び(Ｖ_source
＋Ｖ_bi)よりも低くできる。その結果、上記ラッチアッ
プやチャージ漏れを引き起こすことはないのである。ま
た、トランジスタＭ1におけるｐウェル電位とソース電
位との電位差を最小限に抑えることができるので、電源
電圧の低電圧化を図る際におけるバックゲート効果のポ
ンプ効率の低下に対する影響を殆ど無くすことができる
のである。

【００８６】このように、本実施の形態においては、図
１９に示すＮチャネルトランジスタを用いた負電圧チャ
ージポンプ回路の場合のように、上記Ｎチャネルトラン
ジスタのｐウェル電位を下げる補助ポンプ２４のような
大掛かりな追加回路を必要とはせず、入力ノードINとＮ
チャネルトランジスタＭ1,Ｍ2,Ｍ3のｐウェル部との間
に補助容量Ｃを介設するだけの簡単な回路構成で、上記
ラッチアップやチャージ漏れの危険を回避できるのであ
る。

【００８７】＜第２実施の形態＞図７は、本実施の形態
のチャージポンプ回路を構成するポンプセルの回路図で
ある。本実施の形態におけるポンプセル４１は、図１に
示す第１実施の形態におけるポンプセル３１にノードリ
セット回路を追加したものである。

【００８８】ｎＭＯＳトランジスタＭ21〜Ｍ23と容量Ｃ
31,Ｃ32と補助容量Ｃ33は、図１におけるｎＭＯＳトラ
ンジスタＭ1〜Ｍ3と容量Ｃ1,Ｃ2と補助容量Ｃと同様に
接続されて同様に機能する。ノードリセット回路４２
は、３つのｎＭＯＳトランジスタＭ24,Ｍ25,Ｍ26等によ
って構成される。

【００８９】以下、主に、上記ノードリセット回路４２
の部分について説明する。ｎＭＯＳトランジスタＭ24の
ソースはノードＡ(図２に示すポンプセル３１のノード
Ａに対応)に接続される一方、ドレインは基準電位(０
Ｖ)に接続されている。また、ｎＭＯＳトランジスタＭ2
5のソースはｎＭＯＳトランジスタＭ23のドレイン(すな
わち、ｎＭＯＳトランジスタＭ21〜Ｍ23のｐウェル部)
に接続される一方、ドレインは基準電位(０Ｖ)に接続さ
れている。また、ｎＭＯＳトランジスタＭ26のソースは
出力ノードOUTに接続される一方、ドレインは基準電位
(０Ｖ)に接続されている。そして、各ｎＭＯＳトランジ
スタＭ24,Ｍ25,Ｍ26のゲートは、ノードENBに接続され
ている。

【００９０】上記ノードENBに入力される信号enbは本チ
ャージポンプ回路のリセットを制御する信号であり、本
チャージポンプ回路の出力電位と同じ電位の状態とそれ
よりも高い電位の状態との２つの状態を持つ。そして、
本チャージポンプ回路が稼働中(定常状態)の場合には、
信号enbの電位は出力電位Ｖnegとなって、各ｎＭＯＳト
ランジスタＭ24,Ｍ25,Ｍ26はオフ状態となる。一方、本
チャージポンプ回路が停止中の場合には、信号enbの電
位は、例えば電源電圧Ｖccとなる。これによって各ｎＭ
ＯＳトランジスタＭ24,Ｍ25,Ｍ26をオンし、ポンプセル
４１におけるノードＡ,ｐウェル部および出力ノードOUT
をＧＮＤレベルにする。

【００９１】このように、本実施の形態によれば、上記
ノードリセット回路４２の動作によって、本チャージポ
ンプ回路の昇圧動作始動直後におけるポンプセル４１内
の各ノードＡ,ｐウェル部および出力ノードOUTを同電位
にして、上記式(３)によってモデル化した状態を実現で
きるのである。したがって、本チャージポンプ回路が如
何なる状態にあっても、ポンプセル４１内の各ノードの
電位がＮチャネルトランジスタのｐウェル部の電位が高
くなることを更に防止して、より確実に信頼性を確保で
きるのである。

【００９２】＜第３実施の形態＞第１,第２実施の形態
においては、この発明を負電圧チャージポンプ回路に適
用した場合について説明している。本実施の形態では、
この発明を正電圧チャージポンプ回路に適用した場合に
ついて説明する。この正電圧チャージポンプ回路は、上
述した負電圧チャージポンプ回路中のｎＭＯＳトランジ
スタをｐＭＯＳトランジスタに置き換えることによって
構成できる。

【００９３】図８は本実施の形態の正電圧チャージポン
プ回路における回路図であり、図９は図８におけるポン
プセル４５の詳細な回路構成を示す。

【００９４】本実施の形態における正電圧チャージポン
プ回路は、図８に示すように、ｎ段のポンプセル４５を
直列に接続して、電源電圧(Ｖcc)から正電圧Ｖposを得
るものである。図８において、左端に位置する１段目の
ポンプセル(ステージ１)４５の入力ノードINは電源電圧
(Ｖcc)に接続されている。一方、出力ノードOUTは、２
次段目のポンプセル(ステージ２)４５の入力ノードINに
接続されている。そして、２段目のポンプセル４５の出
力ノードOUTは、３次段目のポンプセル(ステージ３)４
５の入力ノードINに接続されている。以下、同様にし
て、各ポンプセル４５が接続されて、ｎ段目のポンプセ
ル(ステージｎ)４５の出力ノードOUTから正電圧Ｖposが
出力される。

【００９５】次に、クロックジェネレータ４６は、図１
０に示すような４種類のクロック信号clk1〜clk4を発生
する。そのうちのクロック信号clk1,clk2は、奇数段の
ポンプセル４５のクロック入力ノードCLK1,CLK2に各々
入力される。また、クロック信号clk3,clk4は、偶数段
のポンプセル３１のクロック入力ノードCLK1,CLK2に各
々入力される。

【００９６】次に、上記ポンプセル４５は、図９に示す
ように構成されている。すなわち、入力ノードINは、ｐ
ＭＯＳトランジスタＭ31のドレインと、ｐＭＯＳトラン
ジスタＭ32のゲートと、ｐＭＯＳトランジスタＭ33のゲ
ートと、補助容量Ｃ43の一方の電極とに接続されてい
る。また、ｐＭＯＳトランジスタＭ31のソースと、ｐＭ
ＯＳトランジスタＭ32のソースと、ｐＭＯＳトランジス
タＭ33のソースと、容量Ｃ42の一方の電極とは、出力ノ
ードOUTに接続されている。

【００９７】上記容量Ｃ42の他方の電極は、クロック入
力ノードCLK2に接続されている。また、ｐＭＯＳトラン
ジスタＭ31のゲートは、ｐＭＯＳトランジスタＭ32のド
レインと、容量Ｃ41の一方の電極とに接続されている。
そして、容量Ｃ41の他方の電極はクロック入力ノードCL
K1に接続されている。さらに、ｐＭＯＳトランジスタＭ
33のドレインは、補助容量Ｃ43の他方の電極と、ｐＭＯ
ＳトランジスタＭ31のｎウェル部と、ｐＭＯＳトランジ
スタＭ32のｎウェル部と、ｐＭＯＳトランジスタＭ33自
身のｎウェル部とに接続されている。

【００９８】上記構成のポンプセル４５の動作について
は、第１,第２実施の形態における図４に示すクロック
信号clkや信号out1や信号out2等の電位の推移を反転し
て考えればよい。ここでは、説明を省略する。

【００９９】本実施の形態における正電圧チャージポン
プ回路の場合でも、第１,第２実施の形態における負電
圧チャージポンプ回路の場合と同様にして補助容量Ｃ43
の容量値を設定することによって、各ｐＭＯＳトランジ
スタＭ31〜Ｍ33のｎウェル電位を夫々のトランジスタの
ドレイン電位およびソース電位よりも確実に高くするこ
とができる。また、トランジスタＭ31におけるｎウェル
電位とソース電位との電位差を最小限に抑えることがで
きるので、電源電圧の低電圧化の際におけるバックゲー
ト効果によるポンプ効率低下が無く、ラッチアップやチ
ャージ漏れを引き起こすことのない安全且つ信頼性の高
い正電圧チャージポンプ回路を構成することができるの
である。

【０１００】また、図７に示すノードリセット回路４２
に相当するノードリセット回路を追加することも可能で
ある。その場合におけるノードリセット回路は、図７に
示すノードリセット回路４２におけるｎＭＯＳトランジ
スタＭ24〜Ｍ26をｐＭＯＳトランジスタに置き換えた構
成となる。尚、その場合におけるノードENBに入力され
る信号enbは、チャージポンプが停止状態ではＧＮＤレ
ベルに切り換えて上記ｐＭＯＳトランジスタをオンさせ
る一方、チャージポンプが稼働状態では、本正電圧チャ
ージポンプ回路の出力電位Ｖposのレベルに切り換え
て、上記ｐＭＯＳトランジスタをオフさせるようにす
る。こうすることによって、上記ノードリセット回路に
よって、正電圧の昇圧動作始動直後のポンプセル４５内
の上記各ノードを同電位にすることができる。

【０１０１】上記各実施の形態におけるチャージポンプ
回路の出力ＶnegやＶposは、例えばフラッシュメモリ装
置のワードデコーダや消去回路等を介して、アドレス信
号や消去信号に従って所定のメモリセルのコントロール
ゲート等に印加され、当該メモリセルのプログラムやイ
レースに使用される。その場合、当該メモリセル等が負
荷となるために、一般的に出力ＶnegおよびＶposの負荷
容量は大きく、出力電圧波形は平坦化している。

【０１０２】また、図２や図８に示すチャージポンプ回
路においては、ポンプセル３１,４１,４５を直列のみに
接続して構成されているが、更なる電流供給能力の増大
あるいは出力インピーダンスの低減が必要な場合には、
ポンプセル３１,４１,４５を並列に接続してもよい。上
記並列接続とは、複数のポンプセルの対応するノードを
接続して並列化するものである。その場合に、各段ごと
に出力を接続してもよいし、各段の出力は独立にして最
終段の出力のみ接続してもよい。尚、上記ポンプセルの
並列接続は、設計の面からも有効である。一般に、ＣＡ
Ｄ(コンピュータ援用設計)による回路設計を行う際に
は、論理セルを設計してライブラリ化したものを使用す
ることで設計の効率化並びに迅速化を図るようにしてい
る。そこで、上記回路構成のポンプセル３１,４１,４５
の設計内容を上記ライブラリに登録しておけば、必要な
電流供給能力を勘案して複数個のポンプセルの並列接続
を設計することによって設計の負担を軽減でき、また設
計ミスも防止できるのである。

【０１０３】

【発明の効果】以上より明らかなように、請求項１に係
る発明のチャージポンプ回路は、当該チャージポンプ回
路を構成するポンプセルを、第１トランジスタのドレイ
ンと第２トランジスタのゲートに入力ノードを接続し、
上記第１,第２トランジスタのソースと第１容量の一方
の電極に出力ノードを接続し、上記第１トランジスタの
ゲートに接続されたノードに上記第２トランジスタのド
レインと第２容量の一方の電極を接続し、第１容量およ
び第２容量の他方の電極にクロック入力ノードを接続し
た構成に成したので、上記入力ノードと出力ノードとの
電位差が所定電位差になると入力信号によって第２トラ
ンジスタをオフし、上記第２容量に入力されるクロック
信号によって第１トランジスタをオンして、上記入力ノ
ードと出力ノードとの間で電荷を受け渡すことができ
る。

【０１０４】さらに、第３容量の一方の電極に上記入力
ノードを接続する一方、他方の電極に上記各トランジス
タのウェル部を接続し、上記ウェル部と出力ノードとの
間を電気的に接続または切断するスイッチング手段を備
えた構成に成したので、上記各トランジスタのソースお
よびドレインの電位と上記ウェル部との電位差が所定電
位差になると上記ウェル部をフローティング状態にでき
る。その際に、上記第３容量の容量値を最適に設定すれ
ば、上記ウェル部の電位と上記各トランジスタのソース
およびドレインの電位との大小関係を所定の関係に設定
できる。

【０１０５】また、請求項２に係る発明のチャージポン
プ回路は、上記ポンプセルに、当該チャージポンプ回路
が非稼働時に上記入力ノード,出力ノード,ノードおよび
ウェル部を同電位に設定する電位設定手段を設けたの
で、当該チャージポンプ回路の動作開始直後における上
記入力ノード,出力ノード,ノードおよびウェル部の電位
を同電位にして、当該チャージポンプ回路の運転時にお
ける上記各所定の電位差や所定の大小関係を正しく設定
できる。

【０１０６】また、請求項３に係る発明のチャージポン
プ回路は、上記ポンプセルを構成する各トランジスタは
ｎＭＯＳトランジスタであるので、上記入力ノードの電
位が低下する一方、上記出力ノードの電位が上昇して、
(入力ノードの電位)−(出力ノードの電位)が上記所定電
位差よりも小さくなった場合に上記第２トランジスタを
オフして、上記入力ノードと出力ノードとの間で電荷を
受け渡すことができる。したがって、当該チャージポン
プ回路を負電圧チャージポンプ回路として機能させるこ
とができる。

【０１０７】また、請求項４に係る発明の負電圧チャー
ジポンプ回路における上記スイッチング手段は、上記ウ
ェル部の電位が上記総てのトランジスタのソースおよび
ドレインの電位以上である場合には上記ウェル部と出力
ノードとの間を電気的に切断して上記ウェル部をフロー
ティング状態にするので、上記第３容量の作用により上
記ウェル部の電位を上記ソースおよびドレインの電位よ
りも低く保つことができる。また、上記ウェル部の電位
と上記ソースの電位との電位差を小さくすることができ
る。したがって、電源電圧の低電圧化を図る際に、各ト
ランジスタにおけるバックゲート効果の発生を抑制する
ことができる。

【０１０８】また、請求項５に係る発明の負電圧チャー
ジポンプ回路における上記第３容量の容量値は、上記ポ
ンプセルの運転状態の如何に拘わらず、上記ウェルの電
位が上記ポンプセルを構成する総てのトランジスタのソ
ースおよびドレインの電位よりも低くなるように設定さ
れるので、当該チャージポンプ回路が運転開始直後であ
っても定常運転状態であっても、各ｎＭＯＳトランジス
タにおいてラッチアップやチャージ漏れが引き起こされ
ることを防止できる。

【０１０９】また、請求項６に係る発明のチャージポン
プ回路において、上記ポンプセルを構成する各トランジ
スタはｐＭＯＳトランジスタであるので、上記入力ノー
ドの電位が上昇する一方、上記出力ノードの電位が下降
して、(出力ノードの電位)−(入力ノードの電位)が上記
所定電位差よりも小さくなった場合に上記第２トランジ
スタをオフして、上記入力ノードと出力ノードとの間で
電荷を受け渡すことができる。したがって、当該チャー
ジポンプ回路を正電圧チャージポンプ回路として機能さ
せることができる。

【０１１０】また、請求項７に係る発明の正電圧チャー
ジポンプ回路における上記スイッチング手段は、上記ウ
ェル部の電位が上記総てのトランジスタのソースおよび
ドレインの電位以下である場合には上記ウェル部と出力
ノードとの間を電気的に切断して上記ウェル部をフロー
ティング状態にするので、上記第３容量の作用により上
記ウェル部の電位を上記ソースおよびドレインの電位よ
りも高く保つことができる。また、上記ウェル部の電位
と上記ソースの電位との電位差を小さくすることができ
る。したがって、電源電圧の低電圧化を図る際に、各ト
ランジスタにおけるバックゲート効果の発生を抑制する
ことができる。

【０１１１】また、請求項８に係る発明の正電圧チャー
ジポンプ回路における上記第３容量の容量値は、上記ポ
ンプセルの運転状態の如何に拘わらず、上記ウェルの電
位が上記ポンプセルを構成する総てのトランジスタのソ
ースおよびドレインの電位よりも高くなるように設定さ
れているので、当該チャージポンプ回路が運転開始直後
であっても定常運転状態であっても、各ｎＭＯＳトラン
ジスタにおいてラッチアップやチャージ漏れが引き起こ
されることはない。

【０１１２】また、請求項９に係る発明のチャージポン
プ回路は、上記直列に接続されたポンプセルのうちの少
なくとも一つのポンプセルは、同じ構成を有する他のポ
ンプセルと並列に接続されているので、電流供給能力の
増大化あるいは出力インピーダンスの低減化を図ること
ができる。

【図面の簡単な説明】

【図１】この発明のチャージポンプ回路に用いられる
ポンプセルの回路構成図である。

【図２】図１に示すポンプセルを用いた負電圧チャー
ジポンプ回路の回路図である。

【図３】図２に示すチャージポンプ回路に供給される
クロック信号の波形を示す図である。

【図４】図１における各ノードの電圧波形を示す図で
ある。

【図５】図１に示すポンプセルの容量モデル図であ
る。

【図６】図５に示す容量モデルの等価回路図である。

【図７】図１とは異なるポンプセルの回路構成図であ
る。

【図８】この発明の他の例としての正電圧チャージポ
ンプ回路の回路図である。

【図９】図８に示す正電圧チャージポンプ回路に用い
られるポンプセルの回路構成図である。

【図１０】図８に示すチャージポンプ回路に供給され
るクロック信号の波形を示す図である。

【図１１】従来のＰチャネルトランジスタを使用した
負電圧チャージポンプ回路の回路図である。

【図１２】図１１に示すチャージポンプ回路に供給さ
れるクロック信号の波形を示す図である。

【図１３】図１１における各ノードの電圧波形を示す
図である。

【図１４】図１１とは異なる従来の負電圧チャージポ
ンプ回路の回路図である。

【図１５】図１４および図１１とは異なる従来の負電
圧チャージポンプ回路の回路図である。

【図１６】従来のＮチャネルトランジスタを使用した
負電圧チャージポンプ回路の回路図である。

【図１７】図１６に示すチャージポンプ回路に供給さ
れるクロック信号の波形を示す図である。

【図１８】図１６における各ノードの電圧波形を示す
図である。

【図１９】図１６とは異なる従来のＮチャネルトラン
ジスタを使用した負電圧チャージポンプ回路の回路図で
ある。

【図２０】図１９におけるポンプセルの回路構成図で
ある。

【符号の説明】

３１,４１,４５…ポンプセル、３２,４６…クロックジ
ェネレータ、４２…ノードリセット回路、Ｍ1〜Ｍ3,
Ｍ21〜Ｍ26…ｎＭＯＳトランジスタ、Ｃ,Ｃ33,Ｃ43…補
助容量、Ｃ1,Ｃ2,Ｃ31,Ｃ32,Ｃ41,Ｃ42…容量、IN…入
力ノード、 OUT…出力ノード、CLK
1,CLK2…クロック入力ノード、Ｍ31〜Ｍ33…ｐＭ
ＯＳトランジスタ。

Claims

【特許請求の範囲】

【請求項１】直列に接続された少なくとも一つのポン
プセルを有して、奇数段のポンプセルは第１クロック信
号および第２クロック信号に基づいて入力電圧に対して
チャージポンプ動作を行う一方、偶数段のポンプセルは
第３クロック信号および第４クロック信号に基づいてチ
ャージポンプ動作を行なうことによって、上記入力電圧
を昇圧した出力電圧を得るチャージポンプ回路におい
て、上記ポンプセルは、入力ノードに、第１トランジスタのドレインと第２トラ
ンジスタのゲートとを接続し、出力ノードに、上記第１トランジスタのソースと第２ト
ランジスタのソースと第１容量の一方の電極とを接続
し、上記第１トランジスタのゲートに接続されたノードに、
上記第２トランジスタのドレインと第２容量の一方の電
極を接続し、第１容量および第２容量の他方の電極に、上記各クロッ
ク信号の何れかが入力されるクロック入力ノードを接続
し、上記入力ノードに、第３容量の一方の電極を接続し、上記第３容量の他方の電極に、上記各トランジスタのウ
ェル部を接続し、上記ウェル部と出力ノードとの間を電気的に接続または
切断するスイッチング手段を備えた構成を有することを
特徴とするチャージポンプ回路。
【請求項２】請求項１に記載のチャージポンプ回路に
おいて、上記ポンプセルに、当該チャージポンプ回路が非稼働時に、上記入力ノー
ド,出力ノード,ノードおよびウェル部を同電位に設定す
る電位設定手段を設けたことを特徴とするチャージホン
プ回路。
【請求項３】請求項１に記載のチャージポンプ回路に
おいて、上記ポンプセルを構成する各トランジスタは、ｎＭＯＳ
トランジスタであることを特徴とするチャージポンプ回
路。
【請求項４】請求項３に記載のチャージポンプ回路に
おいて、上記スイッチング手段は、上記ポンプセルの出力ノードの電位が入力ノードの電位
よりも低い電位である場合には上記ウェル部と出力ノー
ドとの間を電気的に接続する一方、上記ポンプセルの出力ノードの電位が入力ノードの電位
よりも高い電位である場合には上記ウェル部と出力ノー
ドとの間を電気的に切断して、上記ウェル部をフローテ
ィング状態にするようになっていることを特徴とするチ
ャージポンプ回路。
【請求項５】請求項３に記載のチャージポンプ回路に
おいて、上記第３容量の容量値は、上記ポンプセルの運転状態の如何に拘わらず、上記ウェ
ルの電位が上記ポンプセルを構成する総てのトランジス
タのソースおよびドレインの電位よりも低くなるように
設定されていることを特徴とするチャージポンプ回路。
【請求項６】請求項１に記載のチャージポンプ回路に
おいて、上記ポンプセルを構成する各トランジスタは、ｐＭＯＳ
トランジスタであることを特徴とするチャージポンプ回
路。
【請求項７】請求項６に記載のチャージポンプ回路に
おいて、上記スイッチング手段は、上記ポンプセルの出力ノードの電位が入力ノードの電位
よりも高い電位である場合には上記ウェル部と出力ノー
ドとの間を電気的に接続する一方、上記ポンプセルの出力ノードの電位が入力ノードの電位
よりも低い電位である場合には上記ウェル部と出力ノー
ドとの間を電気的に切断して、上記ウェル部をフローテ
ィング状態にするようになっていることを特徴とするチ
ャージポンプ回路。
【請求項８】請求項６に記載のチャージポンプ回路に
おいて、上記第３容量の容量値は、上記ポンプセルの運転状態の如何に拘わらず、上記ウェ
ルの電位が上記ポンプセルを構成する総てのトランジス
タのソースおよびドレインの電位よりも高くなるように
設定されていることを特徴とするチャージポンプ回路。
【請求項９】請求項１に記載のチャージポンプ回路に
おいて、上記直列に接続されたポンプセルのうち少なくとも一つ
のポンプセルは、同じ構成を有する他のポンプセルと並
列に接続されていることを特徴とするチャージポンプ回
路。