JP2006081277A - 半導体装置 - Google Patents

Abstract

【課題】本発明は、Ｄｉｃｋｓｏｎ型のチャージポンプにおいて、最終段のポンピングキャパシタに印加される最大電界を緩和できるようにするものである。
【解決手段】たとえば、外部電源１１と出力電源端子１３との間に、５つのダイオード素子１５ａ，１５ｂ，１５ｃ，１５ｄ，１５ｅを直列に接続する。そして、第４のダイオード素子１５ｄのカソード端子および第５のダイオード素子１５ｅのアノード端子の接続点とＣＭＯＳインバータ回路１９ａの出力端との間にのみ、２つのＭＯＳキャパシタ１７ｄ_-1，１７ｄ_-2を並列に接続してなるポンピングキャパシタ１７ｄを接続する。こうして、最終段のポンピングキャパシタ１７ｄを、他のポンピングキャパシタ（ＭＯＳキャパシタ）１７ａ，１７ｂ，１７ｃよりも大容量化する構成となっている。
【選択図】 図１

Description

本発明は、半導体装置に関するもので、特に、多段に構成されたディクソン（Ｄｉｃｋｓｏｎ）型のチャージポンプに関する。

近年、素子の微細化にともなってゲート酸化膜の膜厚が薄くなるにつれ、ゲート酸化膜に印加される電圧の緩和が強く求められている。この要求に答え、ロジックゲート電源は急激に低電圧化されている。たとえば、ゲート長０．２５μｍ世代のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）技術では電源電圧として２．５Ｖが用いられていた。ところが、ゲート長７０ｎｍ世代のＣＭＯＳ技術では電源電圧として１．２Ｖが用いられている。

一方、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のワード線昇圧電源、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）の書き込み動作電源、アンチフューズ（ａｎｔｉ−ｆｕｓｅ）の書き込み電源、および、ＶＴ（Ｖａｃｕｕｍ Ｔｒｅａｔｍｅｎｔ）−ＣＭＯＳに用いられるバックゲート電源のように、ロジックゲート電源よりも高電圧または負電圧を求める回路ブロックが存在する。これらの回路ブロックは、トランジスタのカットオフ特性または半導体のバンドギャップまたはバックゲート特性などの、素子の微細化効果を受けにくい特性を利用している。そのため、電源電圧の低電圧化は上述のロジックゲート電源のようには進んでいない。たとえば、上記したＤＲＡＭのワード線昇圧電源としては、０．２５μｍ世代で３．５Ｖ、９０ｎｍ世代で３．０Ｖが用いられている。また、上記ＥＥＰＲＯＭの書き込み動作電源は、ほぼ１０．０Ｖで一定である。さらに、上記ＶＴ−ＣＭＯＳのバックゲート電源の場合、十分なカットオフ電流削減効果を得るためには、ロジックゲート電源に対して１．０Ｖ以上の昇圧および−１．０Ｖ以下の負電圧が必要である。

このような高電圧（昇圧）電源または負電圧電源を得るために、昇圧電源回路も集積回路内に実装される。通常、集積回路内に実装される昇圧電源回路には、省スペース化が困難なインダクターを必要としない、チャージポンプが用いられることが多い。さらに、ロジックゲート電源の低電圧化が進み、それにしたがって供給電源電圧は低電圧化される一方で、求められる出力電圧の低電圧化は進んでいない。供給電源電圧に対して、２倍かもしくはそれ以上の出力電圧が求められる場面が多くなる。このような要求に対して、Ｄｉｃｋｓｏｎ型のチャージポンプが有効である（たとえば、非特許文献１参照）。

供給電源電圧と出力電圧との差が大きくなるにしたがって、チャージポンプの多段化が進む。ところが、Ｄｉｃｋｓｏｎ型のチャージポンプには、多段化されるにしたがって効率が低下する（出力電流が小さくなり、電源回路の消費電流が大きくなる）という問題がある（たとえば、非特許文献２参照）。さらに、上記したＥＥＰＲＯＭの書き込み動作電源およびａｎｔｉ−ｆｕｓｅの書き込み電源のように、たとえば１０．０Ｖという極端に高い出力電圧が求められる場合、昇圧電源回路を構成する素子、特に、素子面積の大きいポンピングキャパシタの耐圧が問題となる。

図８は、従来のＤｉｃｋｓｏｎ型のチャージポンプの構成例を示すものである。ここでは、４段構造のチャージポンプを例に、２．５Ｖの供給電源電圧に対して、６．０Ｖ程度の出力電圧（昇圧電圧）を得ることができるように構成した場合について説明する。

この例の場合、高電位側の電源（外部電源）１１１と出力電源（端子）１１３との間に、５つのダイオード素子１１５ａ〜１１５ｅが直列に接続されている。ダイオード素子１１５ａ〜１１５ｅは、それぞれ、順方向に接続されている。ダイオード素子１１５ａ〜１１５ｅにおいて、一方のダイオード素子のカソード端子と他方のダイオード素子のアノード端子との接続点には、それぞれ、ポンピングキャパシタ１１７ａ〜１１７ｄの一方の電極が接続されている。各ポンピングキャパシタ１１７ａ〜１１７ｄのサイズ（容量ｃ）は、同一とされている。上記ポンピングキャパシタ１１７ａ〜１１７ｄのうち、ポンピングキャパシタ１１７ｂ，１１７ｄの他方の電極には、それぞれ、第１のクロック信号Φ１が印加される。また、ポンピングキャパシタ１１７ａ，１１７ｃの他方の電極には、それぞれ、第２のクロック信号Φ２が印加される。上記第１のクロック信号Φ１は、矩形クロック信号Φを入力とするＣＭＯＳインバータ回路１１９ａによって、上記第２のクロック信号Φ２は、上記第１のクロック信号Φ１を入力とするＣＭＯＳインバータ回路１１９ｂによって、それぞれ生成される。一方、上記出力電源１１３とグランド電位１２１との間には、２つのキャパシタ１２３ａ，１２３ｂが二段（直列）に接続されている。また、上記キャパシタ１２３ａ，１２３ｂの相互の接続点には、外部電源１１１が接続されている。

図９は、図８に示した構成のチャージポンプの動作を説明するために示すものである。ここでは、平易な表現で説明するため、５つのダイオード素子１１５ａ〜１１５ｅを閘門にたとえ、外部電源１１１の供給電源電圧およびダイオード素子１１５ａ〜１１５ｅの中間ノードおよび出力電源１１３の電位（出力電圧）を、それぞれ、閘門により仕切られる閘室の水位にたとえて説明する。

まず、ｓｔｅｐ１（図９（ａ）参照）では、外部電源１１１に接続された第１のダイオード素子１１５ａに相当する第１の閘門１１５ａ’が開けられている。これにより、第１の閘門１１５ａ’と第２のダイオード素子１１５ｂに相当する第２の閘門１１５ｂ’とによって仕切られる第１の閘室１１６ａの水位は、外部電源１１１の供給電源電圧（２．５Ｖ）と同じ高さとなる。同様に、第３のダイオード素子１１５ｃに相当する第３の閘門１１５ｃ’も開けられていて、第２の閘室１１６ｂおよび第３の閘室１１６ｃの水位は同じ高さになる。第２の閘室１１６ｂおよび第３の閘室１１６ｃの水位は、容易に想像できるように、外部電源１１１の供給電源電圧（２．５Ｖ）と出力電源１１３の電位（６．０Ｖ）との中間の電位（４．２５Ｖ）になる。同様に、出力電源１１３に接続される第５（最終段）のダイオード素子１１５ｅに相当する第５の閘門１１５ｅ’が開けられている。これにより、第５の閘門１１５ｅ’と第４のダイオード素子１１５ｄに相当する第４の閘門１１５ｄ’とによって仕切られる第４の閘室１１６ｄの水位は、出力電源１１３の電位（６．０Ｖ）と同じ高さになる。

ここで、第２の閘室１１６ｂの水底および第４の閘室１１６ｄの水底が底上げされている。これは、図８に示した第１のクロック信号Φ１の電位が２．５Ｖであることを示している。したがって、それぞれの閘室１１６ａ，１１６ｂ，１１６ｃ，１１６ｄの水底から水面までの高さが、図８に示したポンピングキャパシタ１１７ａ，１１７ｂ，１１７ｃ，１１７ｄに印加される電圧に対応する。すなわち、ｓｔｅｐ１の動作状態において、第１のポンピングキャパシタ１１７ａには２．５Ｖの電圧が、第２のポンピングキャパシタ１１７ｂには１．７５Ｖの電圧が、第３のポンピングキャパシタ１１７ｃには４．２５Ｖの電圧が、第４のポンピングキャパシタ１１７ｄには３．５Ｖの電圧が、それぞれ印加されることになる。

次のｓｔｅｐ２（図９（ｂ）参照）には、第１のクロック信号Φ１の電位が０Ｖ、第２のクロック信号Φ２の電位が２．５Ｖになった瞬間の電位状態を示している。理解を容易にするため、５つのダイオード素子１１５ａ〜１１５ｅに相当するすべての閘門１１５ａ’〜１１５ｅ’は閉ざされており、すべての閘室１１６ａ〜１１６ｄが隔離された状態での水位を示している。ただし、図８に示した構成のチャージポンプは、受動素子であるダイオード素子１１５ａ〜１１５ｅによって構成される。そのため、ｓｔｅｐ２で示されるような電位状態になる間もなく、ｓｔｅｐ３の状態へと推移する。

次のｓｔｅｐ３（図９（ｃ）参照）には、第１のクロック信号Φ１の電位が０Ｖ、第２のクロック信号Φ２の電位が２．５Ｖになり、十分に時間が経ち、安定した後の電位状態を示している。このとき、第４の閘門１１５ｄ’が開き、第３の閘室１１６ｃの水位と第４の閘室１１６ｄの水位は同じ高さ（５．１３Ｖ）になる。また、第２の閘門１１５ｂ’が開き、第１の閘室１１６ａの水位と第２の閘室１１６ｂの水位は同じ高さ（３．３８Ｖ）となる。この時、第４の閘室１１６ｄ、つまり、第４のポンピングキャパシタ１１７ｄに最高電圧５．１３Ｖが印加される。

その後、ｓｔｅｐ４（図９（ｄ）参照）に示されるように、第１のクロック信号Φ１の電位が２．５Ｖ、第２のクロック信号Φ２の電位が０Ｖになり、再び、ｓｔｅｐ１に示される電位状態で安定する。

ところで、最近の集積回路では、膜厚の異なる二種類のトランジスタを同一チップ上に形成する技術を用いる場合がある。たとえば、ロジックゲート（図示していない）は薄い酸化膜のトランジスタで構成され、電源電圧が１．２Ｖ程度に低電圧化されている。一方、ＤＲＡＭやＥＥＰＲＯＭなどのメモリ素子やアナログ回路またはＩ／Ｏ（入出力）回路は、厚い酸化膜のトランジスタで構成される。しかし、この厚い酸化膜のトランジスタにおいても、得られる耐圧は高々２．５Ｖないしは３．３Ｖである。６．０Ｖなどという高電圧を、直接、ゲート酸化膜に印加するとゲート酸化膜を破壊する危険がある。その危険を防ぐ方法として、たとえば図８に示したように、出力電源１１３に２つのキャパシタ１２３ａ，１２３ｂを直列に接続する方法が考えられている。

上記キャパシタ１２３ａは、出力負荷として設けられる電源間デカプリングキャパシタである。通常、デカプリングキャパシタは、出力電源１１３とグランド電位１２１との間に設けられる。だが、この例の場合には、出力電源１１３と外部電源１１１との間にキャパシタ１２３ａが設けられている。また、電源間デカプリングキャパシタは、ＭＯＳキャパシタによって構成されるのが一般的である。この対策により、本来ならばゲート酸化膜に求められる６．０Ｖ以上の耐圧を、３．５Ｖ（＝６．０Ｖ−２．５Ｖ）にまで緩和することができる。

また、外部電源１１１とグランド電位１２１との間には、上記キャパシタ（デカプリングキャパシタ）１２３ｂが設けられている。これにより、出力電源１１３は、上記キャパシタ１２３ａ，１２３ｂを介して、グランド電位１２１との間に強い結合を持つことができる。その結果、出力電圧のノイズは軽減され、電位が安定する。

ところが、外部電源１１１とグランド電位１２１との間のキャパシタ１２３ｂをＭＯＳキャパシタにより構成し、それを集積回路内に実装するようにした場合には、キャパシタ１２３ａを直接グランド電位１２１に接続する場合に比べ、結合力が半分以下になってしまう。しかし、多くの場合は、キャパシタ１２３ｂの容量を外付けのキャパシタにより補うことも可能であるし、集積回路内に実装された他の回路がもつ寄生容量により補うことも可能である。したがって、極端にノイズが大きくなったり、デカプリングキャパシタの面積が大きくなるなどという問題は発生しない。

図８に示した構成のチャージポンプにおいて、外部供給電圧を２．５Ｖとし、出力電圧が６．０Ｖになるように制御した場合、最終段のポンピングキャパシタ１１７ｄには最大で５．１３Ｖの電圧が印加される。したがって、ポンピングキャパシタをＭＯＳキャパシタにより構成する場合には、ゲート酸化膜に印加される電圧の緩和が必要となる。そこで、たとえば図１０に示すように、最終段のポンピングキャパシタ１１７ｄを、直列に接続された２つのＭＯＳキャパシタ（容量ｃ）１１７ｄ_-1，１１７ｄ_-2を用いて構成することが考えられる。

しかしながら、ポンピングキャパシタ１１７ｄの両端の電圧は、第１のクロック信号Φ１によって上がり下がりする。そのため、直列に接続された２つのＭＯＳキャパシタ１１７ｄ_-1，１１７ｄ_-2の中間ノードの電圧を補償するのが難しい。つまり、漏電流や寄生容量の影響により、直列に接続された２つのＭＯＳキャパシタ１１７ｄ_-1，１１７ｄ_-2の中間ノードの電位は中間電位にはならず、ゲート酸化膜に印加される電圧の緩和の効果が期待できない。さらに、直列接続により、ポンピングキャパシタ１１７ｄとしての実効的な容量は半減する。したがって、チャージポンプの電流供給能力が低下する。それを補うためには、さらに倍の面積のＭＯＳキャパシタが必要となる。これは、レイアウト面積を増大させるばかりでなく、寄生容量が大きくなることにより消費電力の増大を招く。

上記したように、最高電圧が印加される最終段のポンピングキャパシタをＭＯＳキャパシタにより構成する場合には、ゲート酸化膜に印加される電圧を緩和する必要があり、そのための有効な方法が模索されていた。
Ｊ．Ｆ．Ｄｉｃｋｓｏｎ，"Ｏｎ−ｃｈｉｐ ｈｉｇｈ−ｖｏｌｔａｇｅ ｇｅｎｅｒａｔｉｏｎ ｉｎ ＭＮＯＳ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔｓ ｕｓｉｎｇ ａｎ ｉｍｐｒｏｖｅｄ ｖｏｌｔａｇｅ ｍｕｌｔｉｐｌｉｅｒ ｔｅｃｈｎｉｑｕｅ，" ＩＥＥＥ Ｊ．Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，ｖｏｌ．ＳＣ−１１，ｐｐ．３７４−３７８，Ｊｕｎｅ １９７６． Ｔｏｒｕ Ｔａｎｚａｗａ ａｎｄ Ｔｏｍｏｈａｒｕ Ｔａｎａｋａ，"Ａ Ｄｙｎａｍｉｃ Ａｎａｌｙｓｉｓ ｏｆ ｔｈｅ Ｄｉｃｋｓｏｎ Ｃｈａｒｇｅ Ｐｕｍｐ Ｃｉｒｃｕｉｔ"， ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ ｓｏｌｉｄ−ｓｔａｔｅ ｃｉｒｃｕｉｔｓ，ｖｏｌ．３２，Ｎｏ．８，Ａｕｇｕｓｔ １９９７，ｐｐ．１２３１−１２４０．

本発明は、上記の問題点を解決すべくなされたもので、その目的は、ポンピングキャパシタをＭＯＳキャパシタにより構成する場合にも、最終段のポンピングキャパシタに印加される最大電界を緩和でき、ゲート酸化膜が破壊されるのを防ぐことが可能な半導体装置を提供することにある。

本願発明の一態様によれば、２段よりも多い段数の半導体チャージポンプを含む半導体装置であって、出力側の最終段のノードの電位を上げ下げするポンピングキャパシタの容量を、他の段のノードの電位を上げ下げするポンピングキャパシタの容量よりも大きくしたことを特徴とする半導体装置が提供される。

上記の構成により、最終段のポンピングキャパシタの実効的な容量を倍増できるようになる結果、ポンピングキャパシタをＭＯＳキャパシタにより構成する場合にも、最終段のポンピングキャパシタに印加される最大電界を緩和でき、ゲート酸化膜が破壊されるのを防ぐことが可能な半導体装置を提供できる。

以下、本発明の実施の形態について図面を参照して説明する。

［第１の実施形態］
図１は、この発明の第１の実施形態にしたがった、多段（半導体）チャージポンプの基本構成を示すものである。なお、ここでは、４段構造のＤｉｃｋｓｏｎ型チャージポンプ電源回路を例に説明する。また、０Ｖの第１の電源電圧および２．５Ｖの第２の電源電圧の供給に対して、６．０Ｖ程度の出力電圧（昇圧電圧）を得ることができるように構成した場合について説明する。

第２の電源電圧である高電位側の電源（以下、外部電源）１１には、５つのダイオード素子１５ａ，１５ｂ，１５ｃ，１５ｄ，１５ｅが直列に接続されている。すなわち、外部電源１１には、奇数段目の第１のダイオード素子１５ａのアノード端子（第２の端子）が接続されている。第１のダイオード素子１５ａのカソード端子（第１の端子）は、偶数段目の第２のダイオード素子１５ｂのアノード端子に接続されている。第２のダイオード素子１５ｂのカソード端子は、奇数段目の第３のダイオード素子１５ｃのアノード端子に接続されている。第３のダイオード素子１５ｃのカソード端子は、偶数段目の第４のダイオード素子１５ｄのアノード端子に接続されている。第４のダイオード素子１５ｄのカソード端子は、奇数段目の第５（最終段）のダイオード素子１５ｅのアノード端子に接続されている。第５のダイオード素子１５ｅのカソード端子は、出力電源（端子）１３に接続されている。

また、上記第１のダイオード素子１５ａのカソード端子および上記第２のダイオード素子１５ｂのアノード端子には、第１のポンピングキャパシタ（少なくとも１つ以上の第１のポンピングキャパシタ）１７ａの一方の電極が接続されている。同様に、上記第２のダイオード素子１５ｂのカソード端子および上記第３のダイオード素子１５ｃのアノード端子には、第２のポンピングキャパシタ（少なくとも１つ以上の第２のポンピングキャパシタ）１７ｂの一方の電極が接続されている。同様に、上記第３のダイオード素子１５ｃのカソード端子および上記第４のダイオード素子１５ｄのアノード端子には、第３のポンピングキャパシタ（少なくとも１つ以上の第１のポンピングキャパシタ）１７ｃの一方の電極が接続されている。そして、上記第４のダイオード素子１５ｄのカソード端子および上記第５のダイオード素子１５ｅのアノード端子には、第４（最終段）のポンピングキャパシタ（少なくとも１つ以上の第２のポンピングキャパシタ）１７ｄの一方の電極が接続されている。

本実施形態の場合、上記第４のポンピングキャパシタ１７ｄは、並列に接続された２つのＭＯＳキャパシタ１７ｄ_-1，１７ｄ_-2によって構成されている。また、各ＭＯＳキャパシタ１７ｄ_-1，１７ｄ_-2のサイズ（容量ｃ）は、上記ポンピングキャパシタ１７ａ，１７ｂ，１７ｃと同一とされている。つまり、上記第４のポンピングキャパシタ１７ｄは、たとえばＭＯＳキャパシタからなる、上記第１，第２，第３のポンピングキャパシタ１７ａ，１７ｂ，１７ｃの倍の容量（２ｃ）を有している。

上記ポンピングキャパシタ１７ａ，１７ｂ，１７ｃ，１７ｄのうち、ポンピングキャパシタ１７ｂ，１７ｄの他方の電極には、それぞれ、第１のクロック信号Φ１が印加される。また、上記ポンピングキャパシタ１７ａ，１７ｃの他方の電極には、それぞれ、第２のクロック信号Φ２が印加される。上記第１のクロック信号Φ１は、矩形クロック信号Φを入力とするＣＭＯＳインバータ回路（第１の出力回路）１９ａによって、上記第２のクロック信号Φ２は、上記第１のクロック信号Φ１を入力とするＣＭＯＳインバータ回路（第２の出力回路）１９ｂによって、それぞれ生成される。つまり、上記第１，第２のクロック信号Φ１，Φ２は、矩形クロック信号Φを入力とする、互いに１８０°位相がずれた二相クロック信号として生成される。

ここで、上記矩形クロック信号Φは、第１の電源電圧である低電位側の電源（以下、グランド電位）２１と上記外部電源１１との間の電位を有するとともに、図示していない制御回路により、上記出力電源１３の電位が設定電位（ここでは、６．０Ｖとする）よりも低いときに発振され、設定電位よりも高いときには高電位または低電位に固定される。なお、本実施形態の場合、上記グランド電位２１は０Ｖであり、上記外部電源１１は２．５Ｖである。

一方、上記出力電源１３には、負荷容量２３ａ，２３ｂが直列（二段）に接続されている。たとえば、上記負荷容量２３ａの一方の電極は、上記出力電源１３に接続されている。上記負荷容量２３ａの他方の電極は、外部電源１１に接続されるとともに、上記負荷容量２３ｂの一方の電極に接続されている。上記負荷容量２３ｂの他方の電極は、上記グランド電位２１に接続されている。これら負荷容量２３ａ，２３ｂは、チャージポンプの動作により発生するノイズの低減、および、電圧制御回路（図示していない）の遅延により生じるリップルの低減を可能にする。ただし、上記出力電源１３に接続される回路の寄生容量または集積回路の外部に接続されるデカプリングキャパシタも同様な役割を果たすため、必須な構成要件ではない。

図２は、上記した構成のＤｉｃｋｓｏｎ型チャージポンプ電源回路の動作を説明するために示すものである。ここでは、平易な表現で説明するため、５つのダイオード素子１５ａ〜１５ｅを閘門にたとえ、外部電源１１の供給電源電圧およびダイオード素子１５ａ〜１５ｅの中間ノードおよび出力電源１３の電位（出力電圧）を、それぞれ、閘門により仕切られる閘室の水位にたとえて説明する。

まず、ｓｔｅｐ１（図２（ａ）参照）では、外部電源１１に接続された第１のダイオード素子１５ａに相当する第１の閘門１５ａ’が開けられている。これにより、第１の閘門１５ａ’と第２のダイオード素子１５ｂに相当する第２の閘門１５ｂ’とによって仕切られる第１の閘室１６ａの水位は、外部電源１１の供給電源電圧（２．５Ｖ）と同じ高さとなる。同様に、第３のダイオード素子１５ｃに相当する第３の閘門１５ｃ’も開けられていて、第２の閘室１６ｂおよび第３の閘室１６ｃの水位は同じ高さになる。第２の閘室１６ｂおよび第３の閘室１６ｃの水位は、簡単な計算により、３．７８Ｖと求めることができる。同様に、出力電源１３に接続される第５（最終段）のダイオード素子１５ｅに相当する第５の閘門１５ｅ’が開けられている。これにより、第５の閘門１５ｅ’と第４のダイオード素子１５ｄに相当する第４の閘門１５ｄ’とによって仕切られる第４の閘室１６ｄの水位は、出力電源１３の電位（６．０Ｖ）と同じ高さになる。

ここで、第２の閘室１６ｂの水底および第４の閘室１６ｄの水底が底上げされている。これは、図１に示した第１のクロック信号Φ１の電位が２．５Ｖであることを示している（第２のクロック信号Φ２の電位は０Ｖ）。したがって、それぞれの閘室１６ａ，１６ｂ，１６ｃ，１６ｄの水底から水面までの高さが、図１に示したポンピングキャパシタ１７ａ，１７ｂ，１７ｃ，１７ｄに印加される電圧に対応する。すなわち、ｓｔｅｐ１の動作状態において、第１のポンピングキャパシタ１７ａには２．５Ｖの電圧が、第２のポンピングキャパシタ１７ｂには１．２８Ｖの電圧が、第３のポンピングキャパシタ１７ｃには３．７８Ｖの電圧が、第４のポンピングキャパシタ１７ｄには３．５Ｖの電圧が、それぞれ印加されることになる。

次のｓｔｅｐ２（図２（ｂ）参照）には、第１のクロック信号Φ１の電位が０Ｖ、第２のクロック信号Φ２の電位が２．５Ｖになった瞬間の電位状態を示している。理解を容易にするため、５つのダイオード素子１５ａ〜１５ｅに相当するすべての閘門１５ａ’〜１５ｅ’は閉ざされており、すべての閘室１６ａ〜１６ｄが隔離された状態での水位を示している。ただし、図１に示した構成のチャージポンプは、受動素子であるダイオード素子１５ａ〜１５ｅによって構成される。そのため、ｓｔｅｐ２で示されるような電位状態になる間もなく、ｓｔｅｐ３の状態へと推移する。

次のｓｔｅｐ３（図２（ｃ）参照）には、第１のクロック信号Φ１の電位が０Ｖ、第２のクロック信号Φ２の電位が２．５Ｖになり、十分に時間が経ち、安定した後の電位状態を示している。このとき、第４の閘門１５ｄ’が開き、第３の閘室１６ｃの水位と第４の閘室１６ｄの水位は同じ高さ（４．４３Ｖ）になる。また、第２の閘門１５ｂ’が開き、第１の閘室１６ａの水位と第２の閘室１６ｂの水位は同じ高さ（３．１４Ｖ）となる。この時、第４の閘室１６ｄ、つまり、第４のポンピングキャパシタ１７ｄに最高電圧４．４３Ｖが印加される。

その後、ｓｔｅｐ４（図２（ｄ）参照）に示されるように、第１のクロック信号Φ１の電位が２．５Ｖ、第２のクロック信号Φ２の電位が０Ｖになり、再び、ｓｔｅｐ１に示される電位状態で安定する。

本実施形態の場合、たとえば図２（ａ）〜（ｄ）に示すように、第４の閘室１６ｄの広さが、その他の閘室１６ａ〜１６ｃの広さの２倍、つまり、第４のポンピングキャパシタ１７ｄの容量が、他のポンピングキャパシタ１７ａ〜１７ｃの容量の２倍になっている。これにより、第４の閘室１１６ｄの水位が５．１３Ｖであった従来例（たとえば、図９（ｃ）参照）に対し、第４の閘室１６ｄの水位を４．４３Ｖにまで下げることが可能となる。したがって、最終段のポンピングキャパシタ１７ｄに印加される最高電圧（最大電界）を０．７Ｖも緩和できる。

なお、最終段のポンピングキャパシタ１７ｄに印加される最高電圧は、そのポンピングキャパシタ１７ｄの容量を他のポンピングキャパシタ１７ａ〜１７ｃの容量の２倍よりも大きくすることによって、さらに小さく抑えることができる。たとえば、容量比を３倍に設定すると、最終段のポンピングキャパシタ１７ｄに印加される最高電圧は４．１５Ｖとなる。また、容量比を４倍に設定すると、最終段のポンピングキャパシタ１７ｄに印加される最高電圧は４．０Ｖとなる。しかし、最終段のポンピングキャパシタ１７ｄに印加される電圧緩和の効果は、電圧緩和量と面積増加量とのトレードオフになる。そのため、最終段のポンピングキャパシタ１７ｄの容量は、他のポンピングキャパシタ１７ａ〜１７ｃの容量の２倍から４倍が適当である。

また、本実施形態の効果として、電流供給能力の増加が上げられる。すなわち、最終段のポンピングキャパシタ１７ｄの容量を他のポンピングキャパシタ１７ａ〜１７ｃの容量の２倍にすると、電流供給能力は従来例（図８参照）の１４％増しになる。また、３倍にすると電流供給能力は２０％増しに、４倍にすると電流供給能力は２３％増しになる。たとえば、２つのＭＯＳキャパシタ１１７ｄ_-1，１１７ｄ_-2を直列に接続することにより電圧緩和を図る従来例（図１０参照）の場合には、電流供給能力が２０％減少するのに対し、本実施形態における電流供給能力の増加の効果は大きいと言える。

このように、本実施形態の構成によれば、４段構造のＤｉｃｋｓｏｎ型チャージポンプ電源回路において、最終段のポンピングキャパシタ１７ｄに印加される電圧（従来は５．１３Ｖ）を、４．４３Ｖにまで緩和させることが可能である。また、電流供給能力についても改善できる。

なお、本実施形態においては、ダイオード素子をＭＯＳトランジスタによって置換してもよく（詳細については後述する）、同様の効果が期待できる。

［第２の実施形態］
図３は、この発明の第２の実施形態にしたがった、多段（半導体）チャージポンプの基本構成を示すものである。なお、ここでは、負電圧電源回路を例に説明する。また、図１と同一部分には同一符号を付し、詳しい説明は割愛する。

本実施形態の場合、第１〜第５のダイオード素子１５ａ〜１５ｅの接続の向きを除けば、図１に示したディクソン型のチャージポンプ電源回路とほぼ同じ構成となっている。すなわち、奇数段目の第１のダイオード素子１５ａのカソード端子（第２の端子）には、第１の電源電圧である低電位側の電源（以下、グランド電位）２１が接続されている。第１のダイオード素子１５ａのアノード端子（第１の端子）は、偶数段目の第２のダイオード素子１５ｂのカソード端子に接続されている。第２のダイオード素子１５ｂのアノード端子は、奇数段目の第３のダイオード素子１５ｃのカソード端子に接続されている。第３のダイオード素子１５ｃのアノード端子は、偶数段目の第４のダイオード素子１５ｄのカソード端子に接続されている。第４のダイオード素子１５ｄのアノード端子は、奇数段目の第５（最終段）のダイオード素子１５ｅのカソード端子に接続されている。第５のダイオード素子１５ｅのアノード端子は、出力電源（端子）１３に接続されている。上記出力電源１３は、負荷容量２３ａを介して、上記グランド電位２１に接続されている。

また、上記第１のダイオード素子１５ａのアノード端子および上記第２のダイオード素子１５ｂのカソード端子には、第１のポンピングキャパシタ（少なくとも１つ以上の第１のポンピングキャパシタ）１７ａの一方の電極が接続されている。同様に、上記第２のダイオード素子１５ｂのアノード端子および上記第３のダイオード素子１５ｃのカソード端子には、第２のポンピングキャパシタ（少なくとも１つ以上の第２のポンピングキャパシタ）１７ｂの一方の電極が接続されている。同様に、上記第３のダイオード素子１５ｃのアノード端子および上記第４のダイオード素子１５ｄのカソード端子には、第３のポンピングキャパシタ（少なくとも１つ以上の第１のポンピングキャパシタ）１７ｃの一方の電極が接続されている。そして、上記第４のダイオード素子１５ｄのアノード端子および上記第５のダイオード素子１５ｅのカソード端子には、第４（最終段）のポンピングキャパシタ（少なくとも１つ以上の第２のポンピングキャパシタ）１７ｄの一方の電極が接続されている。上記第４のポンピングキャパシタ１７ｄは、並列に接続された２つのＭＯＳキャパシタ１７ｄ_-1，１７ｄ_-2によって構成されている。また、各ＭＯＳキャパシタ１７ｄ_-1，１７ｄ_-2のサイズ（容量ｃ）は、たとえばＭＯＳキャパシタからなる、上記ポンピングキャパシタ１７ａ，１７ｂ，１７ｃと同一とされている。

本実施形態においては、たとえば、上記グランド電位２１を０Ｖとし、第２の電源電圧である高電位側の電源（以下、外部電源）１１から２．５Ｖの供給電源電圧を与えることにより、−３．５Ｖ程度の負電圧（出力電圧）を生成する負電圧電源回路を構成することができる。

ここで、最終段のポンピングキャパシタ１７ｄの容量が他のポンピングキャパシタ１７ａ〜１７ｃの容量の２倍（または、それ以上）の大きさとされることにより、最終段のポンピングキャパシタ１７ｄに印加される最高電圧（最大電界）は、第１の実施形態の場合と同様に、５．１３Ｖ以下に緩和される。ただし、第４のポンピングキャパシタ１７ｄに最高電圧が印加される状態になるのは、第１のクロック信号Φ１の電位が２．５Ｖ、第２のクロック信号Φ２の電位が−１．９３Ｖのときである。

このように、本実施形態によっても、上述した第１の実施形態の場合とほぼ同様な効果を得ることが可能である。つまり、負電圧電源回路において、最終段のポンピングキャパシタ１７ｄに印加される電圧（従来は５．１３Ｖ）を、４．４３Ｖにまで緩和させることが可能である。また、電流供給能力についても同様に改善できる。

なお、本実施形態においては、ダイオード素子をＭＯＳトランジスタによって置換してもよく、同様の効果が期待できる。

［第３の実施形態］
図４は、この発明の第３の実施形態にしたがった、多段（半導体）チャージポンプの基本構成を示すものである。なお、ここでは、２段構造のチャージポンプからなる昇圧電源回路を例に説明する。特に、０Ｖの第１の電源電圧および２．５Ｖの第２の電源電圧の供給に対して、通常の負荷条件下において、４．０Ｖ程度の出力電圧（昇圧電圧）を得ることができるように構成した場合について説明する。また、図１と同一部分には同一符号を付し、詳しい説明は割愛する。

すなわち、第２の電源電圧である高電位側の電源（以下、外部電源）１１と出力電源（端子）１３との間に、３つのダイオード素子１５ａ，１５ｂ，１５ｃが直列に接続されている。たとえば、上記外部電源１１には、奇数段目の第１のダイオード素子１５ａのアノード端子（第２の端子）が接続されている。第１のダイオード素子１５ａのカソード端子（第１の端子）は、偶数段目の第２のダイオード素子１５ｂのアノード端子に接続されている。第２のダイオード素子１５ｂのカソード端子は、奇数段目の第３（最終段）のダイオード素子１５ｃのアノード端子に接続されている。第３のダイオード素子１５ｃのカソード端子は、上記出力電源１３に接続されている。

また、上記第１のダイオード素子１５ａのカソード端子および上記第２のダイオード素子１５ｂのアノード端子には、第１のポンピングキャパシタ（少なくとも１つ以上の第１のポンピングキャパシタ）１７ａの一方の電極が接続されている。同様に、上記第２のダイオード素子１５ｂのカソード端子および上記第３のダイオード素子１５ｃのアノード端子には、第２（最終段）のポンピングキャパシタ（少なくとも１つ以上の第２のポンピングキャパシタ）１７ｂの一方の電極が接続されている。

本実施形態の場合、上記第２のポンピングキャパシタ１７ｂは、並列に接続された２つのＭＯＳキャパシタ１７ｂ_-1，１７ｂ_-2によって構成されている。また、各ＭＯＳキャパシタ１７ｂ_-1，１７ｂ_-2のサイズ（容量ｃ）は、上記ポンピングキャパシタ１７ａと同一とされている。つまり、上記第２のポンピングキャパシタ１７ｂは、たとえばＭＯＳキャパシタからなる、上記第１のポンピングキャパシタ１７ａの倍の容量（２ｃ）を有している。

上記ポンピングキャパシタ１７ｂの他方の電極には、第１のクロック信号Φ１が印加される。また、上記ポンピングキャパシタ１７ａの他方の電極には、第２のクロック信号Φ２が印加される。上記第１のクロック信号Φ１は、矩形クロック信号Φを入力とするＣＭＯＳインバータ回路１９ａによって、上記第２のクロック信号Φ２は、上記第１のクロック信号Φ１を入力とするＣＭＯＳインバータ回路１９ｂによって、それぞれ生成される。

図５は、上記した構成の昇圧電源回路の動作を説明するために示すものである。ここでは、平易な表現で説明するため、３つのダイオード素子１５ａ〜１５ｃを閘門にたとえ、外部電源１１の供給電源電圧およびダイオード素子１５ａ〜１５ｃの中間ノードおよび出力電源１３の電位（出力電圧）を、それぞれ、閘門により仕切られる閘室の水位にたとえて説明する。

まず、ｓｔｅｐ１（図５（ａ）参照）では、外部電源１１に接続された第１のダイオード素子１５ａに相当する第１の閘門１５ａ’が開けられている。これにより、第１の閘門１５ａ’と第２のダイオード素子１５ｂに相当する第２の閘門１５ｂ’とによって仕切られる第１の閘室１６ａの水位は、外部電源１１の供給電源電圧（２．５Ｖ）と同じ高さとなる。同様に、出力電源１３に接続される第３（最終段）のダイオード素子１５ｃに相当する第３の閘門１５ｃ’も開けられている。これにより、第２の閘門１５ｂ’と第３の閘門１５ｃ’とによって仕切られる第２の閘室１６ｂの水位は、出力電源１３の電位（４．０Ｖ）と同じ高さになる。

ここで、第２の閘室１６ｂの水底が底上げされている。これは、図４に示した第１のクロック信号Φ１の電位が２．５Ｖであることを示している（第２のクロック信号Φ２の電位は０Ｖ）。したがって、それぞれの閘室１６ａ，１６ｂの水底から水面までの高さが、図４に示したポンピングキャパシタ１７ａ，１７ｂに印加される電圧に対応する。すなわち、ｓｔｅｐ１の動作状態において、第１のポンピングキャパシタ１７ａには２．５Ｖの電圧が、第２のポンピングキャパシタ１７ｂには１．５Ｖの電圧が、それぞれ印加されることになる。

次のｓｔｅｐ２（図５（ｂ）参照）には、第１のクロック信号Φ１の電位が０Ｖ、第２のクロック信号Φ２の電位が２．５Ｖになった瞬間の電位状態を示している。理解を容易にするため、３つのダイオード素子１５ａ〜１５ｃに相当するすべての閘門１５ａ’〜１５ｃ’は閉ざされており、すべての閘室１６ａ，１６ｂが隔離された状態での水位を示している。ただし、図４に示した構成の昇圧電源回路は、受動素子であるダイオード素子１５ａ〜１５ｃによって構成される。そのため、ｓｔｅｐ２で示されるような電位状態になる間もなく、ｓｔｅｐ３の状態へと推移する。

次のｓｔｅｐ３（図５（ｃ）参照）には、第１のクロック信号Φ１の電位が０Ｖ、第２のクロック信号Φ２の電位が２．５Ｖになり、十分に時間が経ち、安定した後の電位状態を示している。このとき、第２の閘門１５ｂ’が開き、第１の閘室１６ａの水位と第２の閘室１６ｂの水位は同じ高さ（２．６７Ｖ）になる。この時、第２のポンピングキャパシタ１７ｄに最高電圧２．６７Ｖが印加される。

その後、ｓｔｅｐ４（図５（ｄ）参照）に示されるように、第１のクロック信号Φ１の電位が２．５Ｖ、第２のクロック信号Φ２の電位が０Ｖになり、再び、ｓｔｅｐ１に示される電位状態で安定する。

本実施形態の場合、たとえば図５（ａ）〜（ｄ）に示すように、第２の閘室１６ｂの広さが、第１の閘室１６ａの広さの２倍、つまり、第２のポンピングキャパシタ１７ｂの容量が、第１のポンピングキャパシタ１７ａの容量の２倍になっている。これにより、第２の閘室１６ｂの広さを第１の閘室１６ａの広さと同じ、つまり、第２のポンピングキャパシタ１７ｂの容量を第１のポンピングキャパシタ１７ａの容量と同じにした場合に比較し、第２の閘室１６ｂの水位を３．２５Ｖから２．６７Ｖにまで下げることが可能となる。したがって、最終段のポンピングキャパシタ１７ｄに印加される最高電圧（最大電界）を０．５８Ｖも緩和できる。

このように、本実施形態の構成によれば、２段構造のチャージポンプからなる昇圧電源回路において、最終段のポンピングキャパシタ１７ｂに印加される電圧を、２．６７Ｖにまで緩和させることが可能である。また、電流供給能力についても上述した第１の実施形態の場合と同様に改善できる。

なお、最終段のポンピングキャパシタ１７ｂに印加される最高電圧は、そのポンピングキャパシタ１７ｂの容量を他のポンピングキャパシタ１７ａの容量の２倍よりも大きくすることによって、さらに小さく抑えることができる。ただし、最終段のポンピングキャパシタ１７ｂの容量は、他のポンピングキャパシタ１７ａの容量の２倍から４倍が適当である。

また、本実施形態においては、２段構造のチャージポンプからなる昇圧電源回路に適用した場合を例に説明した。これに限らず、たとえば３段構造またはそれよりも多い段数のチャージポンプからなる昇圧電源回路に対しても、本実施形態は適用可能である。

さらには、本実施形態の場合にも、ダイオード素子をＭＯＳトランジスタによって置換することができる。

［第４の実施形態］
図６は、この発明の第４の実施形態にしたがった、多段（半導体）チャージポンプの基本構成を示すものである。なお、ここでは、図１に示した４段構造のＤｉｃｋｓｏｎ型チャージポンプ電源回路において、ダイオード素子を、ダイオード接続されたＮチャネルＭＯＳトランジスタで構成した場合について説明する。また、図１と同一部分には同一符号を付し、詳しい説明は割愛する。

すなわち、第２の電源電圧である高電位側の電源（以下、外部電源）１１と出力電源（端子）１３との間に、ダイオード接続されたＮチャネルＭＯＳトランジスタＮａ，Ｎｂ，Ｎｃ，Ｎｄ，Ｎｅからそれぞれなる、５つのダイオード素子１５ａ〜１５ｅが直列に接続されている。

本実施形態の構成においても、最終段のポンピングキャパシタ１７ｄの容量が他のポンピングキャパシタ１７ａ〜１７ｃの容量の２倍（または、それ以上）の大きさとされることにより、最終段のポンピングキャパシタ１７ｄに印加される最高電圧（最大電界）を緩和させることが可能となる。

［第５の実施形態］
図７は、この発明の第５の実施形態にしたがった、多段（半導体）チャージポンプの基本構成を示すものである。なお、ここでは、図１に示した４段構造のＤｉｃｋｓｏｎ型チャージポンプ電源回路において、ダイオード素子を、ダイオード接続されたＰチャネルＭＯＳトランジスタで構成した場合について説明する。また、図１と同一部分には同一符号を付し、詳しい説明は割愛する。

すなわち、第２の電源電圧である高電位側の電源（以下、外部電源）１１と出力電源（端子）１３との間に、ダイオード接続されたＰチャネルＭＯＳトランジスタＰａ，Ｐｂ，Ｐｃ，Ｐｄ，Ｐｅからそれぞれなる、５つのダイオード素子１５ａ〜１５ｅが直列に接続されている。

本実施形態の構成においても、最終段のポンピングキャパシタ１７ｄの容量が他のポンピングキャパシタ１７ａ〜１７ｃの容量の２倍（または、それ以上）の大きさとされることにより、最終段のポンピングキャパシタ１７ｄに印加される最高電圧（最大電界）を緩和させることが可能となる。

その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。

本発明の第１の実施形態にしたがった、Ｄｉｃｋｓｏｎ型チャージポンプ電源回路の構成を示す回路図。 図１に示したチャージポンプ電源回路の動作を説明するために示す図。 本発明の第２の実施形態にしたがった、負電圧電源回路の構成を示す回路図。 本発明の第３の実施形態にしたがった、２段構造のチャージポンプからなる昇圧電源回路の構成を示す回路図。 図４に示した昇圧電源回路の動作を説明するために示す図。 本発明の第４の実施形態にしたがった、Ｄｉｃｋｓｏｎ型チャージポンプ電源回路を、ダイオード接続されたＮチャネルＭＯＳトランジスタを用いて構成した場合を例に示す回路図。 本発明の第５の実施形態にしたがった、Ｄｉｃｋｓｏｎ型チャージポンプ電源回路を、ダイオード接続されたＰチャネルＭＯＳトランジスタを用いて構成した場合を例に示す回路図。 従来技術とその問題点を説明するために示す、Ｄｉｃｋｓｏｎ型のチャージポンプの回路構成図。 図８に示したチャージポンプの動作を説明するために示す図。 従来のＤｉｃｋｓｏｎ型のチャージポンプの他の構成を示す回路図。

符号の説明

１１…外部電源、１３…出力電源（端子）、１５ａ，１５ｂ，１５ｃ，１５ｄ，１５ｅ…ダイオード素子、１５ａ’，１５ｂ’，１５ｃ’，１５ｄ’，１５ｅ’…閘門、１６ａ，１６ｂ，１６ｃ，１６ｄ…閘室、１７ａ，１７ｂ，１７ｃ，１７ｄ…ポンピングキャパシタ、１７ｄ_-1，１７ｄ_-2…ＭＯＳキャパシタ、１９ａ，１９ｂ…ＣＭＯＳインバータ回路、２１…グランド電位、２３ａ，２３ｂ…負荷容量、Φ…矩形クロック信号、Φ１…第１のクロック信号、Φ２…第２のクロック信号、Ｎａ，Ｎｂ，Ｎｃ，Ｎｄ，Ｎｅ…ＮチャネルＭＯＳトランジスタ、Ｐａ，Ｐｂ，Ｐｃ，Ｐｄ，Ｐｅ…ＰチャネルＭＯＳトランジスタ。

Claims (6)

1. ２段よりも多い段数の半導体チャージポンプを含む半導体装置であって、
   出力側の最終段のノードの電位を上げ下げするポンピングキャパシタの容量を、他の段のノードの電位を上げ下げするポンピングキャパシタの容量よりも大きくしたことを特徴とする半導体装置。
2. 前記最終段のノードの電位を上げ下げするポンピングキャパシタは、並列に接続された２つのキャパシタを含み、前記他の段のノードの電位を上げ下げするポンピングキャパシタの２倍もしくはそれ以上の容量をもつことを特徴とする請求項１に記載の半導体装置。
3. 前記半導体装置は、
   直列に接続された複数のダイオード素子と、
   位相が１８０度異なる第１のクロック信号および第２のクロック信号をそれぞれ出力する出力回路と、
   前記第２のクロック信号が一方の電極に供給され、前記複数のダイオード素子のうちの、奇数段目のダイオード素子の第１の端子と偶数段目のダイオード素子の第２の端子との接続点に他方の電極が接続された、少なくとも１つ以上の第１のポンピングキャパシタと、
   前記第１のクロック信号が一方の電極に供給され、前記複数のダイオード素子のうちの、偶数段目のダイオード素子の第１の端子と奇数段目のダイオード素子の第２の端子との接続点に他方の電極が接続された、少なくとも１つ以上の第２のポンピングキャパシタと
   を含むことを特徴とする請求項１に記載の半導体装置。
4. 前記複数のダイオード素子は、ダイオード接続されたＮチャネルＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを用いて構成されることを特徴とする請求項３に記載の半導体装置。
5. 前記複数のダイオード素子は、ダイオード接続されたＰチャネルＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを用いて構成されることを特徴とする請求項３に記載の半導体装置。
6. 前記第１および第２のポンピングキャパシタは、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）キャパシタを用いて構成されることを特徴とする請求項３に記載の半導体装置。

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