JP4785411B2 - チャージポンプ回路 - Google Patents

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Description

この発明は、電圧を昇圧するチャージポンプ回路に関する。
従来のチャージポンプ回路としては、図１４に示されるような回路が知られていた（例えば、特許文献１参照。）。
すなわち、ゲートとドレインを接続したｎチャネル型MOSトランジスタMN1からMN5を直列接続し、各MN2〜MN5のMOSトランジスタのゲートとドレインの接続点に容量素子C1〜C4をそれぞれ接続する。各容量素子の他端のCLK及びCLKB端子の電圧VCLK及びVCLKBは、図１５に示すように互いに逆相の電圧を入力する。
ｎチャネル型MOSトランジスタMN1のゲートとドレインは、電源VDDに接続され、昇圧回路の出力OUTはMN5のソースからとりだされる。ｎチャネル型MOSトランジスタMN1のソースと、ｎチャネル型MOSトランジスタMN２のゲートとドレインの接続点の電圧をV12とすれば、最初、VCLKが “Ｌ”すなわち、GNDだとすると、式（1）で与えられる。
V12 = VDD−Vtn1 （1）
つぎに、VCLKが“Ｈ”すなわち、VDDになると、式（2）にて与えられる。
V12 = 2*VDD−Vtn1 （2）
ここで、Vtn1は、ｎチャネル型MOSトランジスタMN1のしきい値電圧である。
ｎチャネル型MOSトランジスタMN2のソースと、ｎチャネル型MOSトランジスタMN３のゲートとドレインの接続点の電圧をV23とすれば、VCLKが“Ｈ”すなわち、VDDだとすると、式（3）にて与えられる（その時VCLKBは“Ｌ”である）。
V23 = 2*VDD−Vtn1−Vtn2 （3）
ここで、Vtn2は、ｎチャネル型MOSトランジスタMN2のしきい値電圧である。
つぎに、VCLKが“Ｌ”すなわち、VCLKBがVDDになると、ｎチャネル型MOSトランジスタMN2のソースと、ｎチャネル型MOSトランジスタMN３のゲートとドレインの接続点の電圧V23とすれば、式（4）にて与えられる。
V23 = 3*VDD−Vtn1−Vtn2 （4）
最終的に、図１３の従来の4段構成のチャージポンプ回路の出力端の電圧、すなわち、ｎチャネル型MOSトランジスタMN５のソース電圧V5は、式（5）で与えられる。
V5 = 5*VDD−Vtn1−Vtn2 −Vtn3−Vtn4−Vtn5 （5）
ここで、Vtn3、Vtn4、Vtn5は、それぞれｎチャネル型MOSトランジスタMN3、MN4、MN5のしきい値電圧である。
図１４において、ｎチャネル型MOSトランジスタMN1〜MN5の基板（well）はGNDに接続されている。その場合、バックゲート効果によって、ｎチャネル型MOSトランジスタMN1〜MN5のしきい値電圧、Vtn1〜Vtn5の値は、バックゲートのないときのしきい値電圧よりも、高くなる。すなわち、式（5）で与えられる出力端の電圧V5は、下がることになる。
特許 第2718375号公報（第11図）
従来のチャージポンプ回路では、MOSトランジスタにかかるバックゲート効果によって、しきい値電圧が上昇し、それによって、出力電圧が低下してしまうという課題があった。言い換えると、所望の出力電圧を得るために、昇圧回路の段数を増やさなければならないという課題があった。
そこで、この発明の目的は従来のこのような課題を解決するために、MOSトランジスタのバックゲート効果を抑えて、昇圧回路の出力電圧の低下を抑え、少ない昇圧回路の段数で、高い出力電圧を得ることを目的としている。
本願発明にかかるチャージポンプ回路は、MOSトランジスタにかかるバックゲート効果を抑えるために、MOSトランジスタのwellの電位をソース−well間の寄生ダイオードとドレイン−well間の寄生ダイオードによって与える構成とした。
また、MOSトランジスタのwellの電位をソース−well間のショットキー・バリア・ダイオードとドレイン−well間のショットキー・バリア・ダイオードによって与える構成とした。
また、MOSトランジスタのwellと入力端もしくは出力端の少なくともいずれかの間に抵抗を設ける構成とした。
さらに、MOSトランジスタのwellとGNDの間に第二のMOSトランジスタを設け、第二のMOSトランジスタのゲートと容量に同相のクロック信号を入力する構成とした。
また、チャージポンプ方式の昇圧回路と負荷の間にスイッチ素子を挿入した。
本願発明にかかる昇圧型チャージポンプ回路は、上述のようにMOSトランジスタのwellの電位を与えることでMOSトランジスタのバックゲート効果を抑え、少ない昇圧回路の段数で高い出力電圧を得ることが出来るという効果がある。
また、MOSトランジスタのwellの電位を第二のMOSトランジスタで切替えることによって、リーク電流による逆流を抑えることが出来る。
上記課題を解決するために、この発明では昇圧型チャージポンプ回路において、MOSトランジスタのバックゲート電圧を、ダイオードを介して印加するようにした。
以下に、本発明の実施例を図面に基づいて説明する。図１は、本発明の第一の実施例を示す昇圧型チャージポンプ回路である。
ｎチャネル型MOSトランジスタMN1〜5、コンデンサC1〜C5及び、VDD端子、CLK端子、CLKB端子に印加される電圧は、従来と同等である。従来との違いは、MOSトランジスタMN1〜5のwell電位は、ｎチャネル型MOSトランジスタMN1〜5のwellとソース及びドレインの寄生ダイオードによって、与えられる点である。すなわち、昇圧単位回路10は、ゲートとドレインを接続して入力端とし、ソースを出力端とした、ｎチャネル型MOSトランジスタと、ｎチャネル型MOSトランジスタのwellとソース及びドレインからなる寄生ダイオードからなる。また、昇圧出力回路11は、前記昇圧単位回路10の出力端のコンデンサの他端が基準電圧（GND）に接続されている。
次に、本発明の昇圧動作について説明する。
ｎチャネル型MOSトランジスタMN1のソースと、ｎチャネル型MOSトランジスタMN２のゲートとドレインの接続点の電圧をV12とすれば、最初、CLK端子の電圧（以下VCLKと記載する）が“Ｌ”すなわち、GNDの時、従来と同様に式（6）で与えられる。
V12 = VDD−Vtn1 （6）
ここで、VCLKが“Ｌ”の時は、ｎチャネル型MOSトランジスタMN1のwell電位は、寄生のダイオードによって決定される。
図2に、ｎチャネル型MOSトランジスタの断面構造の例を示す。ｎ型Si基板上に、p-wellが形成され、その中にｎ+領域20と、p+領域21が形成される。前記ｎ+領域20には、ドレインとソースが形成され、それぞれ端子Ｄ、Sで示している。また、wellは、端子Bで接続されている。端子Gは、MOSトランジスタのゲートを示している。図2から判るように、wellがp型であるのに対して、ソースとドレインがｎ型であるので、wellをアノードとして、ソースとドレインをカソードとする寄生のｐｎ接合ダイオードが存在することが判る。
VCLKが“Ｌ”の時は、図１のｎチャネル型MOSトランジスタMN1のドレイン側の寄生ダイオードのリーク電流でソース側の寄生ダイオードがONするので、wellの電位は、ソース側よりも、約0.6Vくらい高い値となる。その場合の、ｎチャネル型MOSトランジスタMN1のしきい値電圧は、従来のバックゲート・バイアスとは逆の電圧（ソースに対して正の電圧）がかかる為、結果として、バックゲート・バイアスがない時のしきい値電圧よりも、しきい値電圧を下げることが出来る。
すなわち、式（1）のVtn1の値が、従来の場合より、小さくなり、ｎチャネル型MOSトランジスタMN1のソースと、ｎチャネル型MOSトランジスタMN２のゲートとドレインの接続点の電圧V12は、高くなる。
つぎに、VCLKが“Ｈ”すなわち、VDDになると、式（7）にて与えられる。
V12 = 2*VDD−Vtn1 （7）
VCLKが“Ｈ”の時には、図１のｎチャネル型MOSトランジスタMN1のソース側の寄生ダイオードのリーク電流でドレイン側の寄生ダイオードがONするので、wellの電位は、ドレイン側よりも、約0.6Vくらい高い値となる。しかし、ゲートとドレインが短絡されているため、ｎチャネル型MOSトランジスタMN1は、ONせず、ソースからドレインへの逆流を防ぐことができる。
ｎチャネル型MOSトランジスタMN2のソースと、ｎチャネル型MOSトランジスタMN3のゲートとドレインの接続点の電圧をV23とすれば、VCLKが“Ｈ”すなわち、VDDの時、従来と同様に式（8）にて与えられる。
V23 = 2*VDD−Vtn1−Vtn2 （8）
ここで、Vtn2は、ｎチャネル型MOSトランジスタMN2のしきい値電圧である。この時、ｎチャネル型MOSトランジスタMN2のwell電位は、MN1の時と同様、寄生のダイオードによって決定されるので、ｎチャネル型MOSトランジスタMN2のしきい値電圧Vtn2は、従来のそれに比較して、低い値となっている。結果として、電圧V23は高くなる。
つぎに、VCLKが“Ｌ”すなわち、VCLKBがVDDになると、ｎチャネル型MOSトランジスタMN2のソースと、ｎチャネル型MOSトランジスタMN３のゲートとドレインの接続点の電圧V23とすれば、式（9）にて与えられる。
V23 = 3*VDD−Vtn1−Vtn2 （9）
最終的に、図１の本発明のチャージポンプ回路の出力OUTの電圧、すなわち、ｎチャネル型MOSトランジスタMN５のソース電圧V5は、式（10）で与えられる。
V5 = 5*VDD−Vtn1−Vtn2 −Vtn3−Vtn4−Vtn5 （10）
ここで、Vtn3、Vtn4、Vtn5は、それぞれｎチャネル型MOSトランジスタMN3、MN4、MN5のしきい値電圧である。
式（10）と式（5）を比較すると、式の上では差がないように見えるが、本発明の昇圧型チャージポンプ回路では、バックゲート効果を抑えることで、式（10）中のしきい値電圧が、式（5）のそれよりも小さくなり、結果として高い昇圧電圧が得られる。
図３に、本発明の昇圧型チャージポンプ回路の第二の実施例を示す。
ｎチャネル型MOSトランジスタMN1〜5、コンデンサC1〜C5及び、VDD端子、CLK端子、CLKB端子に印加される電圧は、従来と同等である。従来との違いは、MOSトランジスタMN1〜5のwell電位を、スイッチ・トランジスタMSWを介して、基準電圧（GND）に接続されている点である。前記スイッチ・トランジスタMSWのゲートは、CLKまたは、CLKB端子に、接続されている。
すなわち、昇圧単位回路10は、ゲートとドレインを接続して入力端とし、ソースを出力端とした、ｎチャネル型MOSトランジスタと、前記出力端に接続された容量と、前記ｎチャネル型MOSトランジスタのwellにドレインが接続され、基準電圧（GND）にソースが接続され、前記出力端の容量の他端にゲートが接続されたｎチャネル型MOSトランジスタとからなる。
また、昇圧出力回路11は、前記昇圧単位回路10の出力端のコンデンサの他端が基準電圧（GND）に接続されている。
次に、本発明の昇圧動作について説明する。
VCLKが“Ｌ”の時は、スイッチ・トランジスタMSWがOFFするので、実施例１と同様に、ｎチャネル型MOSトランジスタMN1のwell電位は、寄生のダイオードによって決定される。（ここで、ｎチャネル型MOSトランジスタMSWがOFFした時の、リーク電流は、寄生ダイオードのリーク電流よりも、小さいとする。）
従って、実施例１と同様に、ｎチャネル型MOSトランジスタMN1のしきい値電圧は、従来の場合よりも下がり、ｎチャネル型MOSトランジスタMN２のゲートとドレインの接続点の電圧V12は、高くなる。
次に、VCLKが“Ｈ”の時には、ｎチャネル型MOSトランジスタMN1の基板に接続されているｎチャネル型MOSトランジスタMSWがONし、ｎチャネル型MOSトランジスタMN1のwell電位は、GNDになる。VCLKが“Ｈ”の時には、従来と同様に、バックゲートをかけてMN1のしきい値電圧を上げることで、MN1のリーク電流によるVDD端子への逆流を抑えることが出来る。
実施例１の場合、前述のように、ゲートとドレインが短絡されているため、ｎチャネル型MOSトランジスタMN1は、ONせず、ソースからドレインへの逆流を防ぐことができるが、しきい値電圧が低く、かつ、高温度の場合、ソースからドレインへの逆流が発生する可能性がある。実施例２では、ｎチャネル型MOSトランジスタMSWがONし、wellの電位をGNDとすることで、ｎチャネル型MOSトランジスタMN1のしきい値で電圧を高くして、ソースからドレインへの逆流を確実に抑えることが可能である。
すなわち、実施例２では、実施例１と同様に、高い昇圧電圧を得ることができ、かつ、逆流を確実に防止することができる。
図４に、本発明の昇圧型チャージポンプ回路の第三の実施例を示す。
実施例１との違いは、wellとソース及びドレインに接続されているダイオードが、ショットキー・バリア・ダイオード（以下、SBDと記載する）になっている点である。厳密には、寄生のｐｎ接合ダイオードは、存在しているので、それに並列に、SBDを接続している。
図５に、ｎチャネル型MOSトランジスタとSBDの断面構造の例を示す。ｎチャネル型MOSトランジスタ部の断面構造は、図２と同等である。SBDは、GNDに電気的に接続されたp-wellの中に形成されたn-well 22と金属（例えばアルミニウム）との接触で形成される。その場合、金属側がアノードとなり、n-well側がカソードとなる。２つのSBDのアノードは共通に接続され、ｎチャネル型MOSトランジスタのwell端子Bに接続されている。また、２つのSBDのカソードは、それぞれ、ｎチャネル型MOSトランジスタのドレイン端子Dとソース端子Sに接続されている。
図２の断面構造では、仮に、wellをアノードとし、ソースまたはドレインとカソードするｐｎ接合ダイオードがONすると、ｎ型Si基板をコレクタとする、縦方向のバイポーラ・トランジスタがONし、電流が流れることで、最悪昇圧が不可能となる場合がある。
一方図４のように、wellとソース及びドレイン間にwellをアノードとし、ソース及びドレインをカソードとするSBDを接続することで、SBDの順方向電圧が、寄生のｐｎ接合ダイオードの順方向電圧よりも低いので、寄生のｐｎ接合ダイオードよりも、SBDが先にONすることで、寄生のｐｎ接合ダイオードがONするのを防ぎ、かつ、実施例１と同様に、ｎチャネル型MOSトランジスタのバックゲート効果を抑えることで、しきい値電圧の上昇を防ぎ、結果として従来よりも、高い昇圧電圧を得ることができる。
図６は、本発明の第四の実施例を示す昇圧型チャージポンプ回路である。
ゲートとドレインを接続したpチャネル型MOSトランジスタMP1と前記MP1のソースと、ゲートとドレインを接続したpチャネル型MOSトランジスタMP２を接続し、順次MP5まで直列接続し、各MOSトランジスタのゲートとドレインの接続点に容量素子C1〜C5をそれぞれ接続する。各容量素子C1〜C4の他端のCLK及びCLKB端子の電圧であるVCLK及びVCLKBは、従来と同様に図１４に示すように互いに逆相の電圧を入力する。
pチャネル型MOSトランジスタMP1のソースは、電源VDDに接続され、昇圧回路の出力はMP5のゲートとドレインの接続点からとりだされる。
すなわち、昇圧単位回路30は、ゲートとドレインを接続して出力端とし、ソースを入力端とした、ｐチャネル型MOSトランジスタMP1と、前記出力端に一端が接続され、他端がCLK端子に接続された容量C1とからなる。
また、昇圧出力回路31は、前記昇圧単位回路の出力端に接続されたコンデンサC5の他端が基準電圧（GND）に接続されている。
pチャネル型MOSトランジスタMP1のゲートとドレインと、pチャネル型MOSトランジスタMP２のソースの接続点の電圧をV12とすれば、V12は、最初VCLKが“Ｌ”すなわち、GNDの時に、式（11）で与えられる。
V12=VDD-Vtp1 （11）
ここで、VCLKが“Ｌ”の時は、ｐチャネル型MOSトランジスタMP1のwell電位は、寄生のダイオードによって決定される。
図７に、ｐチャネル型MOSトランジスタの断面構造の例を示す。ｐ型Si基板上に、ｎ-wellが形成され、その中にｎ+領域20と、p+領域21が形成される。前記ｐ+領域21には、ドレインとソースが形成され、それぞれ端子Ｄ、Sで示している。また、wellは、端子Bで接続されている。端子Gは、MOSトランジスタのゲートを示している。図７から判るように、wellがｎ型であるのに対して、ソースとドレインがｐ型であるので、wellをカソードとして、ソースとドレインをアノードとする寄生のｐｎ接合ダイオードが存在することが判る。
VCLKが“Ｌ”の時は、図６のｐチャネル型MOSトランジスタMP1のドレイン側の寄生ダイオードのリーク電流でソース側の寄生ダイオードがONするので、wellの電位は、ソース側よりも、約0.6Vくらい低い値となる。
その場合の、ｐチャネル型MOSトランジスタMP1のしきい値電圧は、従来のバックゲート・バイアスとは逆の電圧（ソースに対して負の電圧）がかかる為、結果として、バックゲート・バイアスがない時のしきい値電圧よりも、しきい値電圧の絶対値を下げることが出来る。
すなわち、式（11 ）のVtp1の絶対値が、従来の場合より、小さくなり、pチャネル型MOSトランジスタMP1のゲートとドレインと、ｐチャネル型MOSトランジスタMP２のソースの接続点の電圧V12は、高くなる。
つぎに、VCLKが“Ｈ”すなわち、VDDになると、式（12）にて与えられる。
V12=2*VDD-Vtp1 （12）
ここで、Vtp1は、pチャネル型MOSトランジスタMP1のしきい値電圧の絶対値である。
pチャネル型MOSトランジスタMP2のゲートとドレインと、pチャネル型MOSトランジスタMP3のソースの接続点の電圧をV23とすれば、VCLKが“Ｈ”すなわち、VDDの時、式（13）にて与えられる。
V23=2*VDD-Vtp1-Vtp2 （13）
ここで、Vtp2は、pチャネル型MOSトランジスタMP2のしきい値電圧の絶対値である。
つぎに、VCLKが“Ｌ”すなわち、VCLKBがVDDになると、pチャネル型MOSトランジスタMP2のゲートとドレインと、pチャネル型MOSトランジスタMP3のソースの接続点の電圧V23とすれば、式（14）にて与えられる。
V23=3*VDD-Vtp1-Vtp2 （14）
最終的に、図６のチャージポンプ回路の出力端の電圧、すなわち、ｐチャネル型MOSトランジスタMP5のゲートとドレイン電圧V5は、式（15）で与えられる。
V5=5*VDD-Vtp1-Vtp2-Vtp3-Vtp4-Vtp5 （15）
ここで、Vtp3、Vtp4、Vtp5は、それぞれpチャネル型MOSトランジスタMP3、MP4、MP5のしきい値電圧の絶対値である。
図８は、本発明の第五の実施例を示す昇圧型チャージポンプ回路である。図6との違いは、pチャネル型MOSトランジスタのドレイン及びソースに接続されているダイオードがpn接合ダイオードではなく、SBDになっている点である。厳密には、寄生のｐｎ接合ダイオードは、存在しているので、それに並列に、SBDを接続している。
図９に、ｐチャネル型MOSトランジスタとSBDの断面構造の例を示す。ｐチャネル型MOSトランジスタ部の断面構造は、図７と同等である。SBDは、n-wellと金属（例えばアルミニウム）との接触で形成される。その場合、金属側がアノードとなり、n-well側がカソードとなる。２つのSBDのアノードは、それぞれ、ｐチャネル型MOSトランジスタのドレインとソースに接続することで、カソードは、自動的に、n-wellに接続されることになる。
図７の断面構造では、仮に、wellをカソードとし、ソースまたはドレインとアノードとするｐｎ接合ダイオードがONすると、ｐ型Si基板をコレクタとする、縦方向のバイポーラ・トランジスタがONし、電流が流れることで、最悪昇圧が不可能となる場合がある。
一方図９のように、wellとソース及びドレイン間にwellをカソードとし、ソース及びドレインをアノードとするSBDを接続することで、SBDの順方向電圧が、寄生のｐｎ接合ダイオードの順方向電圧よりも低いので、寄生のｐｎ接合ダイオードよりも、SBDが先にONすることで、寄生のｐｎ接合ダイオードがONするのを防ぎ、かつ、実施例４と同様に、ｎチャネル型MOSトランジスタのバックゲート効果を抑えることで、しきい値電圧の上昇を防ぎ、結果として従来よりも、高い昇圧電圧を得ることができる。
図１０は、本発明の第六の実施例を示す昇圧型チャージポンプ回路である。図４との違いは、ゲート及びドレインの接続点と、wellの間に抵抗が挿入されている点である。図４では、VCLKが“Ｌ”の時、ドレイン側のSBDのリーク電流をソース側のSBDに流すことで、wellの電位を決定していたが、図１０に示すように抵抗によって、ドレイン側からソース側のSBDに確実に電流を流すパスを形成することで、ソースが側のSBDが確実にONし、VCLKが“Ｌ”の時のwell電位を、確実に、ソース電位+約0.3Vにすることが可能となる。また、この抵抗による効果は、図４のみならず、図１、図３の昇圧型チャージポンプ回路でも、同様に効果があることは明白である。
図１１は、本発明の第七の実施例を示す昇圧型チャージポンプ回路である。図８との違いは、ゲート及びドレインの接続点と、wellの間に抵抗が挿入されている点である。図８では、VCLKが“Ｌ”の時、ドレイン側のSBDのリーク電流をソース側のSBDに流すことで、wellの電位を決定していたが、図１１に示すように抵抗によって、ドレイン側からソース側のSBDに確実に電流を流すパスを形成することで、ソースが側のSBDが確実にONし、VCLKが“Ｌ”の時のwell電位を、確実に、ソース電位+約0.3Vにすることが可能となる。また、この抵抗による効果は、図８のみならず、図６の昇圧型チャージポンプ回路でも、同様に効果があることは明白である。
また、図１２にSOI上に作成されたMOSトランジスタの断面構造を示す。支持基板上に、絶縁物40（例えばSiO2）があり、その上に、MOSトランジスタが形成されている。図１２のD、G、S、B端子は、MOSトランジスタのドレイン、ゲート、ソース、基板（well）の端子を示す。例えば、図１のMN1〜MN5や、図６のMP1〜MP5をSOI上に作製すれば、wellとドレインまたはソースとの間の寄生のpn接合ダイオードがONしたとしても、バルク上に作製された場合のように、寄生のバイポーラ・トランジスタがONすることなく、昇圧動作が可能となる。
このことは、SOI基板に限らず、2重のwell構造を含む別の手段でMOSトランジスタを絶縁すれば、同様な効果があることは明白である。
また、本昇圧型チャージポンプ回路の出力電圧が、式（10）及び、式（15）で与えられることから明らかなように、電源の電圧VDDが低く、MOSトランジスタのしきい値電圧との差が、小さい時に本発明の効果は、絶大となる。たとえば、電源電圧VDDが１Vのとき、しきい値電圧が0.7Vとすると、出力電圧は、5×１-0.7-0.7-0.7-0.7-0.7＝1.5Vとなる（実際には、図15に示す従来例では、バックゲート・バイアスによって、MOSトランジスタMN1のしきい値電圧よりも、MN2のしきい値電圧が高くなり、MN3のしきい値電圧は、MN2のしきい値電圧よりもさらに高くなり最終的に、出力電圧は1.5Vよりも低下する）が、順方向のバックゲート・バイアスによってしきい値で電圧が0.5Vに下がる場合、5×１-0.5-0.5-0.5-0.5-0.5＝2.5Vとなる。
また、以上の実施例では、昇圧単位回路は4つについて説明したが、本発明はその数を限定するものではなく、いくつでもかまわない。さらに、第一の昇圧単位回路の入力端を電源に接続しているが、直接電源に接続しなくても、例えば、MOSトランジスタのスイッチ素子を介して接続しても、かまわない。
図１３は、本発明の第八の実施例を示す昇圧型チャージポンプ回路である。チャージポンプ方式の昇圧回路４０には、電源を接続するVDD端子と、クロックを接続するCLK及びCLKB端子を備え、その出力OUTには、その電圧を検出する回路４１と、容量４２とスイッチ素子４３が接続されている。スイッチ素子４３の他方には負荷４４が接続されている。電圧検出回路４１は、昇圧回路の電圧が、任意の電圧を超えたことを検出して、スイッチ素子４３をONする。スイッチ素子４３がONすることで、負荷４４と昇圧回路４０の出力OUTが接続される。スイッチ素子４３は、MOSトランジスタによって構成され、電圧検出回路４１の出力する電圧でONとOFFが制御されている。
従来は、昇圧回路の出力に、直接負荷を接続しているが、その状態では、昇圧回路４０の昇圧能力が低い場合、十分な昇圧電圧が得られない場合がある。例えば、昇圧回路の昇圧能力が、ある昇圧電圧に対して1mAしかない時に、負荷として1mA以上消費する場合、昇圧回路は、所望の昇圧電圧まで昇圧することはできない。しかしながら、図１３に示すように、昇圧回路４０と負荷４４をスイッチ素子４３で分離し、そのスイッチ素子４３をOFFしていれば、昇圧回路４０は、負荷４４の大小によらず、所望の電圧に達するまで確実に昇圧することができる。昇圧回路４０の出力OUTが所望の電圧に達したことを、電圧検出回路４１が検出し、スイッチ素子４３をONすることで、その所望の電圧を負荷４４に印加することができる。
昇圧回路自体には、所望の電圧で、負荷を駆動しつづける昇圧能力はないので、所望の電圧を負荷４４に印加できる時間は、容量４２と負荷４４の値によって決まるが、連続して負荷４４を駆動する必要が無い場合は、昇圧回路の昇圧能力が低くても、一時的に昇圧能力よりも重い負荷を駆動することが可能となる。この回路は、昇圧能力が低下する、低電源電圧の時に、特に有効となる。
本発明の第一の実施例のチャージポンプ回路図である。 MOSトランジスタの断面構造の例である。 本発明の第二の実施例の昇圧単位回路図である。 本発明の第三の実施例の昇圧出力回路図である。 MOSトランジスタとSBDの断面構造の例である。 本発明の第四の実施例の昇圧出力回路図である。 MOSトランジスタの断面構造の例である。 本発明の第五の実施例のチャージポンプ回路図である。 MOSトランジスタとSBDの断面構造の例である。 本発明の第六の実施例のチャージポンプ回路図である。 本発明の第七の実施例のチャージポンプ回路図である。 SOI上のMOSトランジスタの断面構造図である。 本発明の第八の実施例のチャージポンプ回路図である。 従来の第一の実施例のチャージポンプ回路図である。 CLKとCLKBの電圧波形である。
符号の説明
MN1〜5 ｎチャネル型MOSトランジスタ
MP1〜5 ｐチャネル型MOSトランジスタ
C1〜C5,42 容量
10 第一、第二、第三、第六の実施例の昇圧単位回路
11 第一、第二、第三、第六の実施例の昇圧出力回路
30 第四、第五、第七の実施例の昇圧単位回路
31 第四、第五、第七の実施例の昇圧出力回路
40 チャージポンプ方式の昇圧回路
41 電圧検出回路

Claims (8)

  1. 一方の端子をゲートと接続して入力端とし、他方の端子を出力端とした第一のｎチャネル型ＭＯＳトランジスタと、
    前記第一のｎチャネル型ＭＯＳトランジスタの出力端に一方の端子を接続した容量とからなる昇圧単位回路を複数備え、
    隣接する前記昇圧単位回路の容量の他方の端子に互いに逆相のクロック信号を入力する昇圧型チャージポンプ回路において、
    前記第一のｎチャネル型ＭＯＳトランジスタのwellは、ソース及びドレインと寄生ダイオードで接続され、
    前記第一のｎチャネル型ＭＯＳトランジスタのwellとＧＮＤとの間に第二のｎチャネル型ＭＯＳトランジスタを備え、前記第二のｎチャネル型ＭＯＳトランジスタのゲートと前記容量の他方の端子を接続した、
    ことを特徴とする昇圧型チャージポンプ回路。
  2. 最終段の昇圧単位回路は、前記容量の他方の端子をＧＮＤに接続した昇圧出力回路であることを特徴とする請求項１記載の昇圧型チャージポンプ回路。
  3. 少なくとも１つの前記昇圧単位回路の第一のｎチャネル型ＭＯＳトランジスタは、前記第一のｎチャネル型ＭＯＳトランジスタのwellにアノードを接続し出力端にカソードを接続した第一のショットキー・バリア・ダイオードと、前記第一のｎチャネル型ＭＯＳトランジスタのwellにアノードを接続し入力端にカソードを接続した第二のショットキー・バリア・ダイオードの少なくともいずれかを設けたことを特徴とする請求項１あるいは２に記載の昇圧型チャージポンプ回路。
  4. 前記第一のｎチャネル型ＭＯＳトランジスタのwellと入力端及び出力端の少なくともいずれかの間に抵抗を設けた、ことを特徴とする請求項１から３のいずれかに記載の昇圧型チャージポンプ回路。
  5. 一方の端子をゲートと接続して入力端とし、他方の端子を出力端とした第一のｎチャネル型ＭＯＳトランジスタと、
    前記第一のｎチャネル型ＭＯＳトランジスタの出力端に一方の端子を接続した容量とからなる昇圧単位回路を複数備え、
    隣接する前記昇圧単位回路の容量の他方の端子に互いに逆相のクロック信号を入力する昇圧型チャージポンプ回路において、
    前記第一のｎチャネル型ＭＯＳトランジスタのwellと入力端もしくは出力端の少なくともいずれかの間に抵抗を設けたことを特徴とする昇圧型チャージポンプ回路。
  6. 一方の端子をゲートと接続して出力端とし、他方の端子を入力端とした第一のｐチャネル型ＭＯＳトランジスタと、
    前記第一のｐチャネル型ＭＯＳトランジスタの出力端に一方の端子を接続した容量とからなる昇圧単位回路を複数備え、
    隣接する前記昇圧単位回路の容量の他方の端子に互いに逆送のクロック信号を入力する昇圧型チャージポンプ回路において、
    前記第一のｐチャネル型ＭＯＳトランジスタのwellは、ソース及びドレインと寄生ダイオードで接続され、
    前記第一のｎチャネル型ＭＯＳトランジスタのwellと入力端及び出力端の少なくともいずれかの間に抵抗を設けた、ことを特徴とする昇圧型チャージポンプ回路。
  7. 少なくとも１つの前記昇圧単位回路の第一のｐチャネル型ＭＯＳトランジスタは、前記第一のｐチャネル型ＭＯＳトランジスタのwellにアノードを接続し出力端にカソードを接続した第一のショットキー・バリア・ダイオードと、前記第一のｐチャネル型ＭＯＳトランジスタのwellにアノードを接続し入力端にカソードを接続した第二のショットキー・バリア・ダイオードの少なくともいずれかを設けたことを特徴とする請求項６に記載の昇圧型チャージポンプ回路。
  8. 最終段の昇圧単位回路は、前記容量の他方の端子をＧＮＤに接続した昇圧出力回路であることを特徴とする請求項５から７のいずれかに記載の昇圧型チャージポンプ回路。
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