JP2001204174A - 昇圧回路 - Google Patents
昇圧回路Info
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- JP2001204174A JP2001204174A JP2000014109A JP2000014109A JP2001204174A JP 2001204174 A JP2001204174 A JP 2001204174A JP 2000014109 A JP2000014109 A JP 2000014109A JP 2000014109 A JP2000014109 A JP 2000014109A JP 2001204174 A JP2001204174 A JP 2001204174A
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- nmos transistor
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Abstract
(57)【要約】
【課題】バックバイアス効果を相殺でき、回路面積およ
び消費電力の増大の防止、クロック発生回路の複雑化の
防止、電流能力の低下の防止、並びに昇圧動作の不安定
化を防止できる昇圧回路を提供する。 【解決手段】ｐ形半導体基板に形成され、所定電位にバ
イアスされたｎウェル内に形成されたｐウェル内に、電
荷運搬用ｎＭＯＳトランジスタＮＴおよび電圧伝達用ｎ
ＭＯＳトランジスタＮＴＡおよびＮＴＢを形成して昇圧
段を構成し、電荷運搬用ｎＭＯＳトランジスタＮＴの導
通時にソースをｐウェルに接続することによってバック
バイアス効果を抑止するとともに、電荷運搬用ｎＭＯＳ
トランジスタＮＴの非導通時にドレインをｐウェルに接
続することによってパンチスルー現象による昇圧動作の
不安定化を防止する。
び消費電力の増大の防止、クロック発生回路の複雑化の
防止、電流能力の低下の防止、並びに昇圧動作の不安定
化を防止できる昇圧回路を提供する。 【解決手段】ｐ形半導体基板に形成され、所定電位にバ
イアスされたｎウェル内に形成されたｐウェル内に、電
荷運搬用ｎＭＯＳトランジスタＮＴおよび電圧伝達用ｎ
ＭＯＳトランジスタＮＴＡおよびＮＴＢを形成して昇圧
段を構成し、電荷運搬用ｎＭＯＳトランジスタＮＴの導
通時にソースをｐウェルに接続することによってバック
バイアス効果を抑止するとともに、電荷運搬用ｎＭＯＳ
トランジスタＮＴの非導通時にドレインをｐウェルに接
続することによってパンチスルー現象による昇圧動作の
不安定化を防止する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置な
どに用いられる昇圧回路に関するものである。
どに用いられる昇圧回路に関するものである。
【０００２】
【従来の技術】半導体記憶装置、たとえばフラッシュメ
モリには、５Ｖなどの基準電源電圧を１２〜２０Ｖの高
電圧および−６Ｖ〜−２０Ｖの負の高電圧に昇圧させて
所定の機能ブロックに供給する昇圧回路が設けられてい
る。
モリには、５Ｖなどの基準電源電圧を１２〜２０Ｖの高
電圧および−６Ｖ〜−２０Ｖの負の高電圧に昇圧させて
所定の機能ブロックに供給する昇圧回路が設けられてい
る。
【０００３】図７は、たとえば＋５Ｖの電源電圧を昇圧
して２０Ｖの出力を得る、一般的な正電圧の昇圧回路を
示す回路図である。図７において、ＶCCは電源電圧、Ｎ
Ｔ0 〜ＮＴ4 はｎチャネルＭＯＳ(Metal Oxide Semicon
ductor) トランジスタ（以下、ｎＭＯＳトランジスタと
いう）、Ｃ1 〜Ｃ4 はポンピング用キャパシタ、ＮＤ0
〜ＮＤ4 はノード、ＴOUT は出力端子、ＶOUT は出力信
号、φ，φ は互いに相補的なレベルをとるクロック信
号をそれぞれ示している。
して２０Ｖの出力を得る、一般的な正電圧の昇圧回路を
示す回路図である。図７において、ＶCCは電源電圧、Ｎ
Ｔ0 〜ＮＴ4 はｎチャネルＭＯＳ(Metal Oxide Semicon
ductor) トランジスタ（以下、ｎＭＯＳトランジスタと
いう）、Ｃ1 〜Ｃ4 はポンピング用キャパシタ、ＮＤ0
〜ＮＤ4 はノード、ＴOUT は出力端子、ＶOUT は出力信
号、φ，φ は互いに相補的なレベルをとるクロック信
号をそれぞれ示している。
【０００４】ｎＭＯＳトランジスタＮＴ0 〜ＮＴ4 は縦
続接続され、ｎＭＯＳトランジスタＮＴ0 のドレインが
電源電圧ＶCCに接続され、ｎＭＯＳトランジスタＮＴ4
のソースが出力端子ＴOUT に接続されている。電源電圧
ＶCCとｎＭＯＳトランジスタＮＴ0 のドレインとの接続
中点によりノードＮＤ0 が、ｎＭＯＳトランジスタＮＴ
0 のソースとｎＭＯＳトランジスタＮＴ1 のドレインと
の接続中点によりノードＮＤ1 が、ｎＭＯＳトランジス
タＮＴ 1 のソースとｎＭＯＳトランジスタＮＴ2 のドレ
インとの接続中点によりノードＮＤ2 が、ｎＭＯＳトラ
ンジスタＮＴ2 のソースとｎＭＯＳトランジスタＮＴ3
のドレインとの接続中点によりノードＮＤ3 が、ｎＭＯ
ＳトランジスタＮＴ3 のソースとｎＭＯＳトランジスタ
ＮＴ4 のドレインとの接続中点によりノードＮＤ4 がそ
れぞれ構成されている。
続接続され、ｎＭＯＳトランジスタＮＴ0 のドレインが
電源電圧ＶCCに接続され、ｎＭＯＳトランジスタＮＴ4
のソースが出力端子ＴOUT に接続されている。電源電圧
ＶCCとｎＭＯＳトランジスタＮＴ0 のドレインとの接続
中点によりノードＮＤ0 が、ｎＭＯＳトランジスタＮＴ
0 のソースとｎＭＯＳトランジスタＮＴ1 のドレインと
の接続中点によりノードＮＤ1 が、ｎＭＯＳトランジス
タＮＴ 1 のソースとｎＭＯＳトランジスタＮＴ2 のドレ
インとの接続中点によりノードＮＤ2 が、ｎＭＯＳトラ
ンジスタＮＴ2 のソースとｎＭＯＳトランジスタＮＴ3
のドレインとの接続中点によりノードＮＤ3 が、ｎＭＯ
ＳトランジスタＮＴ3 のソースとｎＭＯＳトランジスタ
ＮＴ4 のドレインとの接続中点によりノードＮＤ4 がそ
れぞれ構成されている。
【０００５】また、各ｎＭＯＳトランジスタＮＴ0 〜Ｎ
Ｔ4 は、ドレインとゲートとが接続された、いわゆるダ
イオード接続されている。すなわち、ノードＮＤ0 とｎ
ＭＯＳトランジスタＮＴ0 のゲートとが接続され、ノー
ドＮＤ1 とｎＭＯＳトランジスタＮＴ1 のゲートとが接
続され、ノードＮＤ2 とｎＭＯＳトランジスタＮＴ2 の
ゲートとが接続され、ノードＮＤ3 とｎＭＯＳトランジ
スタＮＴ3 のゲートとが接続され、ノードＮＤ4 とｎＭ
ＯＳトランジスタＮＴ4 のゲートとが接続されている。
Ｔ4 は、ドレインとゲートとが接続された、いわゆるダ
イオード接続されている。すなわち、ノードＮＤ0 とｎ
ＭＯＳトランジスタＮＴ0 のゲートとが接続され、ノー
ドＮＤ1 とｎＭＯＳトランジスタＮＴ1 のゲートとが接
続され、ノードＮＤ2 とｎＭＯＳトランジスタＮＴ2 の
ゲートとが接続され、ノードＮＤ3 とｎＭＯＳトランジ
スタＮＴ3 のゲートとが接続され、ノードＮＤ4 とｎＭ
ＯＳトランジスタＮＴ4 のゲートとが接続されている。
【０００６】ノードＮＤ1 〜ＮＤ4 はポンピング用キャ
パシタＣ1 〜Ｃ4 にそれぞれ接続され、キャパシタＣ1
およびＣ3 はクロック信号φの入力ラインに接続され、
キャパシタＣ2 およびＣ4 はクロック信号φ の入力ラ
インに接続されている。
パシタＣ1 〜Ｃ4 にそれぞれ接続され、キャパシタＣ1
およびＣ3 はクロック信号φの入力ラインに接続され、
キャパシタＣ2 およびＣ4 はクロック信号φ の入力ラ
インに接続されている。
【０００７】クロック信号φおよびφ は、図８に示す
ように、電源電圧ＶCCレベルと「０」Ｖレベルとを所定
周期で交互にとる相補的信号である。したがって、クロ
ック信号φがＶCCレベルのときはキャパシタＣ1 ，Ｃ3
の容量結合によりノードＮＤ1 およびＮＤ3 が、たとえ
ば電圧ＶC 分昇圧され（たたき上げられ）、このときク
ロック信号φ は「０」ＶであることからノードＮＤ2
およびＮＤ4 は引き下げ（たたき下げ）られる。一方、
クロック信号φが「０」ＶレベルのときはノードＮＤ1
およびＮＤ3 はたたき下げられ、このときクロック信号
φ はＶCCレベルであることから、キャパシタＣ2 ，Ｃ
4 の容量結合によりノードＮＤ2 およびＮＤ4 が電圧Ｖ
C 分たたき上げられる。
ように、電源電圧ＶCCレベルと「０」Ｖレベルとを所定
周期で交互にとる相補的信号である。したがって、クロ
ック信号φがＶCCレベルのときはキャパシタＣ1 ，Ｃ3
の容量結合によりノードＮＤ1 およびＮＤ3 が、たとえ
ば電圧ＶC 分昇圧され（たたき上げられ）、このときク
ロック信号φ は「０」ＶであることからノードＮＤ2
およびＮＤ4 は引き下げ（たたき下げ）られる。一方、
クロック信号φが「０」ＶレベルのときはノードＮＤ1
およびＮＤ3 はたたき下げられ、このときクロック信号
φ はＶCCレベルであることから、キャパシタＣ2 ，Ｃ
4 の容量結合によりノードＮＤ2 およびＮＤ4 が電圧Ｖ
C 分たたき上げられる。
【０００８】図９は、図８の正の昇圧回路におけるノー
ドＮＤ1 およびＮＤ2 が昇圧される過程を示す波形図で
ある。図９に示すように、図７の昇圧回路では、相補的
レベルをとるクロック信号φ，φ をポンピング用キャ
パシタＣ1 〜Ｃ4 に入力させることにより、出力側に向
かって電流が流れ、キャパシタＣ1 〜Ｃ4 の電荷が順次
運ばれる。
ドＮＤ1 およびＮＤ2 が昇圧される過程を示す波形図で
ある。図９に示すように、図７の昇圧回路では、相補的
レベルをとるクロック信号φ，φ をポンピング用キャ
パシタＣ1 〜Ｃ4 に入力させることにより、出力側に向
かって電流が流れ、キャパシタＣ1 〜Ｃ4 の電荷が順次
運ばれる。
【０００９】具体的には、図中に示すａ期間では、クロ
ック信号φがＶCCレベルでキャパシタＣ1 に入力され、
クロック信号φ は「０」ＶでキャパシタＣ2 に入力さ
れる。したがって、ノードＮＤ1 はキャパシタＣ1 の容
量結合により、電圧ＶC 分昇圧され（たたき上げら
れ）、ノードＮＤ2 は電圧ＶC 分たたき下げられる。ノ
ードＮＤ1 が昇圧されたことに伴い、ｎＭＯＳトランジ
スタＮＴ1 に電圧ＶC が印加されるため、次段のノード
ＮＤ2 に向かって電流ｉ1 が流れ、キャパシタＣ1 の電
荷がノードＮＤ2 に運ばれる。これに伴い、ノードＮＤ
2 の電圧Ｖ2 は、ａ期間が終了する時点で多少上昇す
る。
ック信号φがＶCCレベルでキャパシタＣ1 に入力され、
クロック信号φ は「０」ＶでキャパシタＣ2 に入力さ
れる。したがって、ノードＮＤ1 はキャパシタＣ1 の容
量結合により、電圧ＶC 分昇圧され（たたき上げら
れ）、ノードＮＤ2 は電圧ＶC 分たたき下げられる。ノ
ードＮＤ1 が昇圧されたことに伴い、ｎＭＯＳトランジ
スタＮＴ1 に電圧ＶC が印加されるため、次段のノード
ＮＤ2 に向かって電流ｉ1 が流れ、キャパシタＣ1 の電
荷がノードＮＤ2 に運ばれる。これに伴い、ノードＮＤ
2 の電圧Ｖ2 は、ａ期間が終了する時点で多少上昇す
る。
【００１０】次のｂ期間では、クロック信号φが「０」
ＶでキャパシタＣ1 に入力され、クロック信号φ がＶ
CCレベルでキャパシタＣ2 に入力される。したがって、
ノードＮＤ1 はキャパシタＣ1 の容量結合が行われず、
電圧ＶC分たたき下げられ、ノードＮＤ2 は電圧ＶC 分
たたき上げられる。したがって、ノードＮＤ2 の電圧Ｖ
2 は電流ｉ1 の流入より上昇した電圧(+) α分を加えた
次の値となる。 Ｖ2 ＝ＶC ＋α …(1) これにより、ｎＭＯＳトランジスタＮＴ1 はオフ状態と
なり電流ｉ1 は流れなくなり、電荷が次段のノードＮＤ
2 に運ばれ、ノードＮＤ2 の電圧Ｖ2 、すなわちｎＭＯ
ＳトランジスタＮＴ1 のソース電圧が上昇したことにな
る。
ＶでキャパシタＣ1 に入力され、クロック信号φ がＶ
CCレベルでキャパシタＣ2 に入力される。したがって、
ノードＮＤ1 はキャパシタＣ1 の容量結合が行われず、
電圧ＶC分たたき下げられ、ノードＮＤ2 は電圧ＶC 分
たたき上げられる。したがって、ノードＮＤ2 の電圧Ｖ
2 は電流ｉ1 の流入より上昇した電圧(+) α分を加えた
次の値となる。 Ｖ2 ＝ＶC ＋α …(1) これにより、ｎＭＯＳトランジスタＮＴ1 はオフ状態と
なり電流ｉ1 は流れなくなり、電荷が次段のノードＮＤ
2 に運ばれ、ノードＮＤ2 の電圧Ｖ2 、すなわちｎＭＯ
ＳトランジスタＮＴ1 のソース電圧が上昇したことにな
る。
【００１１】ノードＮＤ2 が昇圧されたことに伴い、ｎ
ＭＯＳトランジスタＮＴ2 のゲートに電圧（ＶC ＋α）
が印加されるため、次段のノードＮＤ3 に向かって電流
ｉ2が流れ、キャパシタＣ2 の電荷がノードＮＤ2 に運
ばれる。これに伴い、ノードＮＤ3 の電圧は、ｂ期間が
終了する時点でさらに上昇する。
ＭＯＳトランジスタＮＴ2 のゲートに電圧（ＶC ＋α）
が印加されるため、次段のノードＮＤ3 に向かって電流
ｉ2が流れ、キャパシタＣ2 の電荷がノードＮＤ2 に運
ばれる。これに伴い、ノードＮＤ3 の電圧は、ｂ期間が
終了する時点でさらに上昇する。
【００１２】以上の動作と同様の動作が繰り返されて、
所定の高電圧出力ＶOUT が出力端子ＴOUT に現れること
になる。
所定の高電圧出力ＶOUT が出力端子ＴOUT に現れること
になる。
【００１３】この昇圧回路で、たとえばｎＭＯＳトラン
ジスタＮＴ1 を介して、次段のノードＮＤ2 に電荷を運
ぶ場合、すなわち、電流ｉ1 が流れるときは、ｎＭＯＳ
トランジスタＮＴ1 のソース電圧＝ｎＭＯＳトランジス
タＮＴ1 のドレイン電圧＝ｎＭＯＳトランジスタＮＴ1
のゲート電圧＝Ｖ1 となるので、以下の関係を満足する
必要がある。 Ｖ1 −Ｖ2 ＞Ｖth …(2) ここで、ＶthはｎＭＯＳトランジスタのしきい値電圧を
示している。
ジスタＮＴ1 を介して、次段のノードＮＤ2 に電荷を運
ぶ場合、すなわち、電流ｉ1 が流れるときは、ｎＭＯＳ
トランジスタＮＴ1 のソース電圧＝ｎＭＯＳトランジス
タＮＴ1 のドレイン電圧＝ｎＭＯＳトランジスタＮＴ1
のゲート電圧＝Ｖ1 となるので、以下の関係を満足する
必要がある。 Ｖ1 −Ｖ2 ＞Ｖth …(2) ここで、ＶthはｎＭＯＳトランジスタのしきい値電圧を
示している。
【００１４】したがって、電流ｉ1 が流れて電荷が運ば
れる条件は、上述したようにキャパシタＣ1 ，Ｃ2 でノ
ードＮＤ1 ，ＮＤ2 がたたき上げ／下げられる電圧をＶ
C とすると、以下に示すようになる。 （Ｖ1 ＋ＶC ）−（Ｖ2 −ＶC ）＞Ｖth(1) すなわち、 ２ＶC −Ｖth(1) ＞Ｖ2 −Ｖ1 …(3)
れる条件は、上述したようにキャパシタＣ1 ，Ｃ2 でノ
ードＮＤ1 ，ＮＤ2 がたたき上げ／下げられる電圧をＶ
C とすると、以下に示すようになる。 （Ｖ1 ＋ＶC ）−（Ｖ2 −ＶC ）＞Ｖth(1) すなわち、 ２ＶC −Ｖth(1) ＞Ｖ2 −Ｖ1 …(3)
【００１５】この条件を満たす図７の回路は、相補的ク
ロック信号φ，φ を用いてキャパシタＣ1 〜Ｃ4 の電
荷をノードＮＤ1 からノードＮＤ4 を経て出力端子Ｔ
OUT に順次シフトさせることができ、電源電圧ＶCCを所
望の電圧まで昇圧できる。
ロック信号φ，φ を用いてキャパシタＣ1 〜Ｃ4 の電
荷をノードＮＤ1 からノードＮＤ4 を経て出力端子Ｔ
OUT に順次シフトさせることができ、電源電圧ＶCCを所
望の電圧まで昇圧できる。
【００１６】図１０は、負の高電圧を得る一般的な負の
昇圧回路を示す回路図である。この回路が、図７の正の
昇圧回路と異なる点は、ｎＭＯＳトランジスタＮＴ0〜
ＮＴ4 の代わりにｐＭＯＳトランジスタＰＴ0 〜ＰＴ4
を用い、かつ、ノードＮＤ0 を電源電圧ＶCCの代わり接
地したことにある。
昇圧回路を示す回路図である。この回路が、図７の正の
昇圧回路と異なる点は、ｎＭＯＳトランジスタＮＴ0〜
ＮＴ4 の代わりにｐＭＯＳトランジスタＰＴ0 〜ＰＴ4
を用い、かつ、ノードＮＤ0 を電源電圧ＶCCの代わり接
地したことにある。
【００１７】この負の昇圧回路の場合には、電流は出力
側から接地に向かって流れ、クロック信号φ，φ のキ
ャパシタＣ1 〜Ｃ4 への入力に伴う電荷シフトが行わ
れ、出力端子ＴOUT に負の電圧が徐々に蓄積されて、負
の高電圧出力ＶOUT が得られる。
側から接地に向かって流れ、クロック信号φ，φ のキ
ャパシタＣ1 〜Ｃ4 への入力に伴う電荷シフトが行わ
れ、出力端子ＴOUT に負の電圧が徐々に蓄積されて、負
の高電圧出力ＶOUT が得られる。
【００１８】
【発明が解決しようとする課題】ところで、ＭＯＳトラ
ンジスタのしきい値電圧Ｖthは、ソース電圧が上昇する
と増大するという、いわゆるバックバイアス効果の影響
を受ける。ここで、基板電圧＝ソース電圧＝０Ｖのとき
のしきい値電圧Ｖthを「０．８Ｖ」とすると、ソース電
圧が１０数Ｖのときのしきい値電圧Ｖthは約２Ｖとなっ
てしまう。このため、昇圧段数が増え、電圧が高くなる
に従って１段当たりの昇圧の効率が悪くなるという問題
がある。
ンジスタのしきい値電圧Ｖthは、ソース電圧が上昇する
と増大するという、いわゆるバックバイアス効果の影響
を受ける。ここで、基板電圧＝ソース電圧＝０Ｖのとき
のしきい値電圧Ｖthを「０．８Ｖ」とすると、ソース電
圧が１０数Ｖのときのしきい値電圧Ｖthは約２Ｖとなっ
てしまう。このため、昇圧段数が増え、電圧が高くなる
に従って１段当たりの昇圧の効率が悪くなるという問題
がある。
【００１９】上述の式(3) において、バックバイアス効
果がなく、ＶC ＝４Ｖとすると、 Ｖ2 −Ｖ1 ＜８−０．８Ｖ＝７．２Ｖ となるが、バックバイアス効果によりしきい値電圧Ｖth
＝２Ｖとなると、 Ｖ2 −Ｖ1 ＜８−２＝６Ｖ となる。電源電圧３．０Ｖの動作を保証するめに、２．
５Ｖにおいても動作する必要があるとしたとき、ＶC を
２Ｖとすると、 Ｖ2 −Ｖ1 ＜４−２＝２Ｖ となってしまう。
果がなく、ＶC ＝４Ｖとすると、 Ｖ2 −Ｖ1 ＜８−０．８Ｖ＝７．２Ｖ となるが、バックバイアス効果によりしきい値電圧Ｖth
＝２Ｖとなると、 Ｖ2 −Ｖ1 ＜８−２＝６Ｖ となる。電源電圧３．０Ｖの動作を保証するめに、２．
５Ｖにおいても動作する必要があるとしたとき、ＶC を
２Ｖとすると、 Ｖ2 −Ｖ1 ＜４−２＝２Ｖ となってしまう。
【００２０】従来、このバックバイアス効果による影響
を避けるために、たとえば図７のｎＭＯＳトランジスタ
ＮＴ3 ，ＮＴ4 など段数の高次の部分のトランジスタの
しきい値電圧Ｖthを下げ、０Ｖとするなどの対策がなさ
れている。しかし、この対策では、製造プロセスが煩雑
になるなどの問題がある。
を避けるために、たとえば図７のｎＭＯＳトランジスタ
ＮＴ3 ，ＮＴ4 など段数の高次の部分のトランジスタの
しきい値電圧Ｖthを下げ、０Ｖとするなどの対策がなさ
れている。しかし、この対策では、製造プロセスが煩雑
になるなどの問題がある。
【００２１】このバックバイアス効果による影響を避け
るために、「文献；IEEE JOURNAL OF SOLID-STATE CIRC
UITS.VOL.27.NO.11,1992,pp1540 〜1546」のFig.5 およ
びFig.7 に示されているような、バックバイアス効果に
よりしきい値電圧Ｖthが増大した分、ゲート電圧を上げ
るように構成した昇圧回路がある。
るために、「文献；IEEE JOURNAL OF SOLID-STATE CIRC
UITS.VOL.27.NO.11,1992,pp1540 〜1546」のFig.5 およ
びFig.7 に示されているような、バックバイアス効果に
よりしきい値電圧Ｖthが増大した分、ゲート電圧を上げ
るように構成した昇圧回路がある。
【００２２】図１１は、上述したバックバイアス効果の
影響を避ける第１の従来の昇圧回路を表す回路図であ
る。この回路図は「文献；IEEE JOURNAL OF SOLID-STAT
E CIRCUITS.VOL.27.NO.11,1992,pp1540 〜1546」のFig.
7 に記載されている正の昇圧回路を表している。この回
路は、図７の回路に加えて、各ｎＭＯＳトランジスタＮ
Ｔ0 〜ＮＴ3 のゲートにゲート昇圧用のキャパシタＣＧ
1 〜ＣＧ4 が接続され、各ノードＮＤ0〜ＮＤ3 とｎＭ
ＯＳトランジスタＮＴ0 〜ＮＴ3 のゲートとの間にｎＭ
ＯＳトランジスタＮＴＧ0 〜ＮＴＧ3 が挿入接続され、
かつ、各ｎＭＯＳトランジスタＮＴＧ0 〜ＮＴＧ3 のゲ
ートが一つ後段のノードＮＤ1 〜ＮＤ4 に接続されて構
成されている。
影響を避ける第１の従来の昇圧回路を表す回路図であ
る。この回路図は「文献；IEEE JOURNAL OF SOLID-STAT
E CIRCUITS.VOL.27.NO.11,1992,pp1540 〜1546」のFig.
7 に記載されている正の昇圧回路を表している。この回
路は、図７の回路に加えて、各ｎＭＯＳトランジスタＮ
Ｔ0 〜ＮＴ3 のゲートにゲート昇圧用のキャパシタＣＧ
1 〜ＣＧ4 が接続され、各ノードＮＤ0〜ＮＤ3 とｎＭ
ＯＳトランジスタＮＴ0 〜ＮＴ3 のゲートとの間にｎＭ
ＯＳトランジスタＮＴＧ0 〜ＮＴＧ3 が挿入接続され、
かつ、各ｎＭＯＳトランジスタＮＴＧ0 〜ＮＴＧ3 のゲ
ートが一つ後段のノードＮＤ1 〜ＮＤ4 に接続されて構
成されている。
【００２３】この回路を動作させるためには、図１２に
示すようなタイミングに設定された４相のクロック信号
φ1 〜φ4 が各キャパシタＣ1 〜Ｃ4 ，ＣＧ1 〜ＣＧ4
に所定のタイミングで入力される。具体的には、ノード
ポンピング用キャパシタＣ1 ，Ｃ3 にクロック信号φ3
が、キャパシタＣ2 ，Ｃ4 にクロック信号φ1 がそれぞ
れ入力され、ゲートポンピング用キャパシタＣＧ1 ，Ｃ
Ｇ3 にクロック信号φ2 が、キャパシタＣＧ2 ，ＣＧ4
にクロック信号φ4 がそれぞれ入力される。
示すようなタイミングに設定された４相のクロック信号
φ1 〜φ4 が各キャパシタＣ1 〜Ｃ4 ，ＣＧ1 〜ＣＧ4
に所定のタイミングで入力される。具体的には、ノード
ポンピング用キャパシタＣ1 ，Ｃ3 にクロック信号φ3
が、キャパシタＣ2 ，Ｃ4 にクロック信号φ1 がそれぞ
れ入力され、ゲートポンピング用キャパシタＣＧ1 ，Ｃ
Ｇ3 にクロック信号φ2 が、キャパシタＣＧ2 ，ＣＧ4
にクロック信号φ4 がそれぞれ入力される。
【００２４】ここで、簡単のため、たとえばクロック信
号φ1 がＶCCレベルでキャパシタＣ2 に入力され、クロ
ック信号φ3 が「０」ＶでキャパシタＣ3 に入力されて
いる場合を想定する。この場合、ノードＮＤ2 が昇圧状
態にあり、ノードＮＤ3 がたたき下げの状態にある。し
たがって、ｎＭＯＳトランジスタＮＴＧ2 のゲート電圧
はノードＮＤ3 のレベルと同レベルであることから、ｎ
ＭＯＳトランジスタＮＴＧ2 はオフ状態に保持される。
この状態で、クロック信号φ2 がＶCCレベルになるとキ
ャパシタＣＧ3 の容量結合によりｎＭＯＳトランジスタ
ＮＴ2 のゲート電圧が、バックバイアス効果を相殺可能
なレベルまで上昇される。このため、キャパシタＣ2 の
電荷がｎＭＯＳトランジスタＮＴ2 を介してノードＮＤ
3 に良好に伝達される。
号φ1 がＶCCレベルでキャパシタＣ2 に入力され、クロ
ック信号φ3 が「０」ＶでキャパシタＣ3 に入力されて
いる場合を想定する。この場合、ノードＮＤ2 が昇圧状
態にあり、ノードＮＤ3 がたたき下げの状態にある。し
たがって、ｎＭＯＳトランジスタＮＴＧ2 のゲート電圧
はノードＮＤ3 のレベルと同レベルであることから、ｎ
ＭＯＳトランジスタＮＴＧ2 はオフ状態に保持される。
この状態で、クロック信号φ2 がＶCCレベルになるとキ
ャパシタＣＧ3 の容量結合によりｎＭＯＳトランジスタ
ＮＴ2 のゲート電圧が、バックバイアス効果を相殺可能
なレベルまで上昇される。このため、キャパシタＣ2 の
電荷がｎＭＯＳトランジスタＮＴ2 を介してノードＮＤ
3 に良好に伝達される。
【００２５】次に、クロック信号φ1 が「０」Ｖに、ク
ロック信号φ3 がＶCCレベルに切り替えられると、ノー
ドＮＤ2 がたたき下げられ、ノードＮＤ3 が昇圧され
る。このとき、クロック信号φ2 は「０」Ｖに切り替え
られる。ノードＮＤ3 が昇圧状態にあることから、ｎＭ
ＯＳトランジスタＮＴＧ2 のゲート電圧も高レベルとな
り、ｎＭＯＳトランジスタＮＴＧ2 はオン状態となる。
これにより、ノードＮＤ2 とｎＭＯＳトランジスタＮＴ
2 のゲート側ノードＮＧ2 とは同電位となり、ノードＮ
Ｄ3 からノードＮＤ2 に電流は流れない。
ロック信号φ3 がＶCCレベルに切り替えられると、ノー
ドＮＤ2 がたたき下げられ、ノードＮＤ3 が昇圧され
る。このとき、クロック信号φ2 は「０」Ｖに切り替え
られる。ノードＮＤ3 が昇圧状態にあることから、ｎＭ
ＯＳトランジスタＮＴＧ2 のゲート電圧も高レベルとな
り、ｎＭＯＳトランジスタＮＴＧ2 はオン状態となる。
これにより、ノードＮＤ2 とｎＭＯＳトランジスタＮＴ
2 のゲート側ノードＮＧ2 とは同電位となり、ノードＮ
Ｄ3 からノードＮＤ2 に電流は流れない。
【００２６】しかしながら、図１１の回路は、以下に示
すような問題がある。すなわち、出力電圧より高い電圧
がｎＭＯＳトランジスタのゲートにかかるので、過度状
態などを考慮して、ゲート耐圧をその分大きくとる必要
がある。したがって、ゲート酸化膜を厚くするなどの処
理が必要である。また、４相のクロック信号φ1 〜φ4
を用いることから、クロック発生回路が複雑となり、ま
たゲートポンピング用キャパシタＣＧ1 〜ＣＧ4 が必要
なため、回路面積および消費電力の増大を招く。各ノー
ドのポンピング用キャパシタと寄生容量との比が悪くな
るので、低電圧源での動作は困難である。すなわち、ゲ
ートを昇圧する最大電圧は、電源電圧×上記容量比であ
るから、電源電圧を２．５Ｖとして容量比８０％として
も２．０Ｖが限界となるため、バックバイアス効果によ
るしきい値電圧Ｖth増大分を相殺することができない。
また、いわゆるノン・オーバーラップ型４相パルスであ
るので、周波数をあまり高くすることができず、ひいて
は電流能力を低下させる。
すような問題がある。すなわち、出力電圧より高い電圧
がｎＭＯＳトランジスタのゲートにかかるので、過度状
態などを考慮して、ゲート耐圧をその分大きくとる必要
がある。したがって、ゲート酸化膜を厚くするなどの処
理が必要である。また、４相のクロック信号φ1 〜φ4
を用いることから、クロック発生回路が複雑となり、ま
たゲートポンピング用キャパシタＣＧ1 〜ＣＧ4 が必要
なため、回路面積および消費電力の増大を招く。各ノー
ドのポンピング用キャパシタと寄生容量との比が悪くな
るので、低電圧源での動作は困難である。すなわち、ゲ
ートを昇圧する最大電圧は、電源電圧×上記容量比であ
るから、電源電圧を２．５Ｖとして容量比８０％として
も２．０Ｖが限界となるため、バックバイアス効果によ
るしきい値電圧Ｖth増大分を相殺することができない。
また、いわゆるノン・オーバーラップ型４相パルスであ
るので、周波数をあまり高くすることができず、ひいて
は電流能力を低下させる。
【００２７】バックバイアス効果の影響を避けるため
に、「文献；特願平５−５８３２０」に示されているよ
うな昇圧回路も提案されている。すなわち、昇圧用トラ
ンジスタのソースがたたき下げられている期間にソース
と基板ウェルとを接続し、基板ウェルとソースの電位差
が小さくなるように構成した昇圧回路である。
に、「文献；特願平５−５８３２０」に示されているよ
うな昇圧回路も提案されている。すなわち、昇圧用トラ
ンジスタのソースがたたき下げられている期間にソース
と基板ウェルとを接続し、基板ウェルとソースの電位差
が小さくなるように構成した昇圧回路である。
【００２８】図１３は、バックバイアス効果の影響を避
ける第２の従来の昇圧回路を表す回路図である。この回
路図は「文献；特願平５−５８３２０」の図１に記載さ
れているものである。従来例を示す図７と同一構成部分
は同一符号をもって表している。すなわち、ＮＴ0W〜Ｎ
Ｔ4Wは電荷運搬用ｎＭＯＳトランジスタ、ＮＴＢ0W〜Ｎ
ＴＢ4Wは電圧伝達用ｎＭＯＳトランジスタ、ＮＤ0 〜Ｎ
Ｄ5 はノード、Ｃ1 〜Ｃ4 はノードポンピング用キャパ
シタ、ＶCCは電源電圧、ＴOUT は出力端子、ＶOUT は出
力電圧、φ，φ は互いに相補的レベルをとるクロック
信号をそれぞれ示している。
ける第２の従来の昇圧回路を表す回路図である。この回
路図は「文献；特願平５−５８３２０」の図１に記載さ
れているものである。従来例を示す図７と同一構成部分
は同一符号をもって表している。すなわち、ＮＴ0W〜Ｎ
Ｔ4Wは電荷運搬用ｎＭＯＳトランジスタ、ＮＴＢ0W〜Ｎ
ＴＢ4Wは電圧伝達用ｎＭＯＳトランジスタ、ＮＤ0 〜Ｎ
Ｄ5 はノード、Ｃ1 〜Ｃ4 はノードポンピング用キャパ
シタ、ＶCCは電源電圧、ＴOUT は出力端子、ＶOUT は出
力電圧、φ，φ は互いに相補的レベルをとるクロック
信号をそれぞれ示している。
【００２９】図１３の昇圧回路に用いられているｎＭＯ
ＳトランジスタＮＴ0W〜ＮＴ4W，ＮＴＢ0W〜ＮＴＢ
4Wは、いわゆるウェル・イン・ウェル(Well In Well ；
二重ウェル）構造の同一ｐウェル内に形成されている。
まず、ウェル・イン・ウェル構造の基本的構成について
説明する。
ＳトランジスタＮＴ0W〜ＮＴ4W，ＮＴＢ0W〜ＮＴＢ
4Wは、いわゆるウェル・イン・ウェル(Well In Well ；
二重ウェル）構造の同一ｐウェル内に形成されている。
まず、ウェル・イン・ウェル構造の基本的構成について
説明する。
【００３０】図２は、図１３の昇圧回路で採用したウェ
ル・イン・ウェル構造の基本構成を模式的に示すもの
で、同図（ａ）は簡略断面図、同図（ｂ）はウェル・イ
ン・ウェル構造をとるｎＭＯＳトランジスタを回路記号
を用いて表した図である。図２（ａ）において、１はｐ
形半導体基板、２はｎウェル、３はｐウェル、４〜６は
ｎ+ 拡散層、７はｐ+ 拡散層、８はゲート電極をそれぞ
れ示している。
ル・イン・ウェル構造の基本構成を模式的に示すもの
で、同図（ａ）は簡略断面図、同図（ｂ）はウェル・イ
ン・ウェル構造をとるｎＭＯＳトランジスタを回路記号
を用いて表した図である。図２（ａ）において、１はｐ
形半導体基板、２はｎウェル、３はｐウェル、４〜６は
ｎ+ 拡散層、７はｐ+ 拡散層、８はゲート電極をそれぞ
れ示している。
【００３１】本構成は、接地された単結晶シリコン基板
などで構成される半導体基板１の表面に、基板側拡散層
であるｎウェル２が形成され、ｎウェル２の表面にはｎ
+ 拡散層４が形成されている。さらに、本構成では、ｎ
ウェル２内にｐウェル３が形成されている。ｐウェル３
内の表面には素子側拡散層であるｎ+ 拡散層５，６およ
び取り出し電極用のｐ+ 拡散層７が形成されている。そ
して、ｎ+ 拡散層５，６およびゲート電極８によりｎＭ
ＯＳトランジスタが構成され、たとえばｎ+ 拡散層５が
ドレインとして機能し、ｎ+ 拡散層６がソースとして機
能する。
などで構成される半導体基板１の表面に、基板側拡散層
であるｎウェル２が形成され、ｎウェル２の表面にはｎ
+ 拡散層４が形成されている。さらに、本構成では、ｎ
ウェル２内にｐウェル３が形成されている。ｐウェル３
内の表面には素子側拡散層であるｎ+ 拡散層５，６およ
び取り出し電極用のｐ+ 拡散層７が形成されている。そ
して、ｎ+ 拡散層５，６およびゲート電極８によりｎＭ
ＯＳトランジスタが構成され、たとえばｎ+ 拡散層５が
ドレインとして機能し、ｎ+ 拡散層６がソースとして機
能する。
【００３２】図２（ｂ）は、上述したウェル・イン・ウ
ェル構造をとるｎＭＯＳトランジスタを回路記号を用い
て表したものであり、図１３においても図２（ｂ）と同
様の記号を用いて表している。
ェル構造をとるｎＭＯＳトランジスタを回路記号を用い
て表したものであり、図１３においても図２（ｂ）と同
様の記号を用いて表している。
【００３３】図１３の昇圧回路においては、ｎＭＯＳト
ランジスタＮＴ0WとＮＴＢ0W、ＮＴ1WとＮＴＢ1W、ＮＴ
2WとＮＴＢ2W、ＮＴ3WとＮＴＢ3WおよびＮＴ4WとＮＴＢ
4Wとが、同一のｐウェル３内にそれぞれ形成されてい
る。
ランジスタＮＴ0WとＮＴＢ0W、ＮＴ1WとＮＴＢ1W、ＮＴ
2WとＮＴＢ2W、ＮＴ3WとＮＴＢ3WおよびＮＴ4WとＮＴＢ
4Wとが、同一のｐウェル３内にそれぞれ形成されてい
る。
【００３４】図１４はこの構造を模式的に示したもので
ある。図１３の昇圧回路は、たとえば図１４に示すよう
に、一つのｐウェル３内に三つのｎ+ 拡散層５，６，６
ｂおよび一つのｐ+ 拡散層７が形成され、ｎ+ 拡散層５
および６ａ間上、並びにｎ+ 拡散層６および６ｂ間上に
ゲート電極８，８ｂが形成されて、電荷運搬用ｎＭＯＳ
トランジスタＮＴと電圧伝達用ｎＭＯＳトランジスタＮ
ＴＢとが構成され、電圧伝達用ｎＭＯＳトランジスタＮ
ＴＢを構成するｎ+ 拡散層６ｂとｐ+ 拡散層７とが接続
されて、１昇圧段が構成されている。このような、ｐウ
ェル３がｎウェル２内に選択酸化素子分離領域９を介し
て五つ形成され、また、ｎウェル２のｎ+ 拡散層４が所
定電位に保持される端子、たとえば出力端子ＴOUT に接
続されて、図１３の回路のポンピング用キャパシタを除
く主要部が構成される。
ある。図１３の昇圧回路は、たとえば図１４に示すよう
に、一つのｐウェル３内に三つのｎ+ 拡散層５，６，６
ｂおよび一つのｐ+ 拡散層７が形成され、ｎ+ 拡散層５
および６ａ間上、並びにｎ+ 拡散層６および６ｂ間上に
ゲート電極８，８ｂが形成されて、電荷運搬用ｎＭＯＳ
トランジスタＮＴと電圧伝達用ｎＭＯＳトランジスタＮ
ＴＢとが構成され、電圧伝達用ｎＭＯＳトランジスタＮ
ＴＢを構成するｎ+ 拡散層６ｂとｐ+ 拡散層７とが接続
されて、１昇圧段が構成されている。このような、ｐウ
ェル３がｎウェル２内に選択酸化素子分離領域９を介し
て五つ形成され、また、ｎウェル２のｎ+ 拡散層４が所
定電位に保持される端子、たとえば出力端子ＴOUT に接
続されて、図１３の回路のポンピング用キャパシタを除
く主要部が構成される。
【００３５】以下に、上述したようなウェル・イン・ウ
ェル構造をとるｎＭＯＳトランジスタを用いた図１３の
回路の接続関係について説明する。
ェル構造をとるｎＭＯＳトランジスタを用いた図１３の
回路の接続関係について説明する。
【００３６】ｎＭＯＳトランジスタＮＴ0W〜ＮＴ4Wは縦
続接続され、ｎＭＯＳトランジスタＮＴ0Wのドレインが
電源電圧ＶCCに接続され、ｎＭＯＳトランジスタＮＴ4W
のソースが出力端子ＴOUT に接続されている。電源電圧
ＶCCとｎＭＯＳトランジスタＮＴ0Wのドレインとの接続
中点によりノードＮＤ0 が、ｎＭＯＳトランジスタＮＴ
0WのソースとｎＭＯＳトランジスタＮＴ1Wのドレインと
の接続中点によりノードＮＤ1 が、ｎＭＯＳトランジス
タＮＴ1WのソースとｎＭＯＳトランジスタＮＴ2Wのドレ
インとの接続中点によりノードＮＤ2 が、ｎＭＯＳトラ
ンジスタＮＴ2WのソースとｎＭＯＳトランジスタＮＴ3W
のドレインとの接続中点によりノードＮＤ3 が、ｎＭＯ
ＳトランジスタＮＴ3WのソースとｎＭＯＳトランジスタ
ＮＴ4Wのドレインとの接続中点によりノードＮＤ4 が、
ｎＭＯＳトランジスタＮＴ4Wのソースと出力端子ＴOUT
との接続中点によりノードＮＤ5 がそれぞれ構成されて
いる。
続接続され、ｎＭＯＳトランジスタＮＴ0Wのドレインが
電源電圧ＶCCに接続され、ｎＭＯＳトランジスタＮＴ4W
のソースが出力端子ＴOUT に接続されている。電源電圧
ＶCCとｎＭＯＳトランジスタＮＴ0Wのドレインとの接続
中点によりノードＮＤ0 が、ｎＭＯＳトランジスタＮＴ
0WのソースとｎＭＯＳトランジスタＮＴ1Wのドレインと
の接続中点によりノードＮＤ1 が、ｎＭＯＳトランジス
タＮＴ1WのソースとｎＭＯＳトランジスタＮＴ2Wのドレ
インとの接続中点によりノードＮＤ2 が、ｎＭＯＳトラ
ンジスタＮＴ2WのソースとｎＭＯＳトランジスタＮＴ3W
のドレインとの接続中点によりノードＮＤ3 が、ｎＭＯ
ＳトランジスタＮＴ3WのソースとｎＭＯＳトランジスタ
ＮＴ4Wのドレインとの接続中点によりノードＮＤ4 が、
ｎＭＯＳトランジスタＮＴ4Wのソースと出力端子ＴOUT
との接続中点によりノードＮＤ5 がそれぞれ構成されて
いる。
【００３７】また、各ｎＭＯＳトランジスタＮＴ0W〜Ｎ
Ｔ4Wは、ドレインとゲートとが接続された、いわゆるダ
イオード接続されている。すなわち、ノードＮＤ0 とｎ
ＭＯＳトランジスタＮＴ0 のゲートとが接続され、ノー
ドＮＤ1 とｎＭＯＳトランジスタＮＴ1 のゲートとが接
続され、ノードＮＤ2 とｎＭＯＳトランジスタＮＴ2 の
ゲートとが接続され、ノードＮＤ3 とｎＭＯＳトランジ
スタＮＴ3 のゲートとが接続され、ノードＮＤ4 とｎＭ
ＯＳトランジスタＮＴ4 のゲートとが接続されている。
Ｔ4Wは、ドレインとゲートとが接続された、いわゆるダ
イオード接続されている。すなわち、ノードＮＤ0 とｎ
ＭＯＳトランジスタＮＴ0 のゲートとが接続され、ノー
ドＮＤ1 とｎＭＯＳトランジスタＮＴ1 のゲートとが接
続され、ノードＮＤ2 とｎＭＯＳトランジスタＮＴ2 の
ゲートとが接続され、ノードＮＤ3 とｎＭＯＳトランジ
スタＮＴ3 のゲートとが接続され、ノードＮＤ4 とｎＭ
ＯＳトランジスタＮＴ4 のゲートとが接続されている。
【００３８】ノードＮＤ1 〜ＮＤ4 はポンピング用キャ
パシタＣ1 〜Ｃ4 にそれぞれ接続され、キャパシタＣ1
およびＣ3 はクロック信号φの入力ラインに接続され、
キャパシタＣ2 およびＣ4 はクロック信号φ の入力ラ
インに接続されている。
パシタＣ1 〜Ｃ4 にそれぞれ接続され、キャパシタＣ1
およびＣ3 はクロック信号φの入力ラインに接続され、
キャパシタＣ2 およびＣ4 はクロック信号φ の入力ラ
インに接続されている。
【００３９】さらに、各昇圧段において、ｎＭＯＳトラ
ンジスタＮＴＢ0WのドレインはノードＮＤ1 に接続さ
れ、ゲートはノードＮＤ0 に接続されている。またソー
スは、ｐ+ 拡散層７に接続されることにより、ｎＭＯＳ
トランジスタＮＴ0Wの基板ウェル、すなわち図１４のｐ
ウェル３に接続されている。
ンジスタＮＴＢ0WのドレインはノードＮＤ1 に接続さ
れ、ゲートはノードＮＤ0 に接続されている。またソー
スは、ｐ+ 拡散層７に接続されることにより、ｎＭＯＳ
トランジスタＮＴ0Wの基板ウェル、すなわち図１４のｐ
ウェル３に接続されている。
【００４０】ｎＭＯＳトランジスタＮＴＢ1Wのドレイン
はノードＮＤ2 に接続され、ゲートはノードＮＤ1 に接
続されている。またソースは、ｐ+ 拡散層７に接続され
ることにより、ｎＭＯＳトランジスタＮＴ1Wの基板ウェ
ル、すなわち図１４のｐウェル３に接続されている。
はノードＮＤ2 に接続され、ゲートはノードＮＤ1 に接
続されている。またソースは、ｐ+ 拡散層７に接続され
ることにより、ｎＭＯＳトランジスタＮＴ1Wの基板ウェ
ル、すなわち図１４のｐウェル３に接続されている。
【００４１】ｎＭＯＳトランジスタＮＴＢ2Wのドレイン
はノードＮＤ3 に接続され、ゲートはノードＮＤ2 に接
続されている。またソースは、ｐ+ 拡散層７に接続され
ることにより、ｎＭＯＳトランジスタＮＴ2Wの基板ウェ
ル、すなわち図１４のｐウェル３に接続されている。
はノードＮＤ3 に接続され、ゲートはノードＮＤ2 に接
続されている。またソースは、ｐ+ 拡散層７に接続され
ることにより、ｎＭＯＳトランジスタＮＴ2Wの基板ウェ
ル、すなわち図１４のｐウェル３に接続されている。
【００４２】ｎＭＯＳトランジスタＮＴＢ3Wのドレイン
はノードＮＤ4 に接続され、ゲートはノードＮＤ3 に接
続されている。またソースは、ｐ+ 拡散層７に接続され
ることにより、ｎＭＯＳトランジスタＮＴ3Wの基板ウェ
ル、すなわち図１４のｐウェル３に接続されている。
はノードＮＤ4 に接続され、ゲートはノードＮＤ3 に接
続されている。またソースは、ｐ+ 拡散層７に接続され
ることにより、ｎＭＯＳトランジスタＮＴ3Wの基板ウェ
ル、すなわち図１４のｐウェル３に接続されている。
【００４３】ｎＭＯＳトランジスタＮＴＢ4Wのドレイン
はノードＮＤ5 に接続され、ゲートはノードＮＤ4 に接
続されている。またソースは、ｐ+ 拡散層７に接続され
ることにより、ｎＭＯＳトランジスタＮＴ4Wの基板ウェ
ル、すなわち図１４のｐウェル３に接続されている。
はノードＮＤ5 に接続され、ゲートはノードＮＤ4 に接
続されている。またソースは、ｐ+ 拡散層７に接続され
ることにより、ｎＭＯＳトランジスタＮＴ4Wの基板ウェ
ル、すなわち図１４のｐウェル３に接続されている。
【００４４】また、図１４のｎウェル２におけるｎ+ 拡
散層４は、ノードＮＤ5 に接続されており、ｎウェル２
が所定電位にバイアスされる。
散層４は、ノードＮＤ5 に接続されており、ｎウェル２
が所定電位にバイアスされる。
【００４５】次に、上記構成による動作を、ノードＮＤ
1 とＮＤ2 とを相補的に昇圧する場合を例に説明する。
1 とＮＤ2 とを相補的に昇圧する場合を例に説明する。
【００４６】たとえば、クロック信号φがＶCCレベルで
キャパシタＣ1 に入力され、クロック信号φ が「０」
ＶでキャパシタＣ2 に入力されると、ノードＮＤ1 はキ
ャパシタＣ1 の容量結合により、電圧ＶC 分昇圧され
（たたき上げられ）、ノードＮＤ2 は電圧ＶC 分たたき
下げられる。ノードＮＤ1 が昇圧されたことに伴い、ｎ
ＭＯＳトランジスタＮＴ1 のゲートに電圧ＶC が印加さ
れるため、ｎＭＯＳトランジスタＮＴ1 はオン状態とな
り、次段のノードＮＤ2 に向かって電流ｉ1 が流れ、キ
ャパシタＣ1 の電荷がノードＮＤ2 に運ばれる。これに
伴い、ノードＮＤ2 の電圧Ｖ2 は、徐々に上昇する。こ
のとき、昇圧されたノードＮＤ1 の高い電圧Ｖ1 がｎＭ
ＯＳトランジスタＮＴＢ1Wのゲートに印加されることか
ら、ｎＭＯＳトランジスタＮＴＢ1Wはオン状態となる。
その結果、ノードＮＤ2 の電圧Ｖ2 、すなわちｎＭＯＳ
トランジスタＮＴ1Wのソースの電圧と基板ウェルの電圧
（ｎＭＯＳトランジスタＮＴＢ1Wのソース電圧）とは同
レベルとなる。
キャパシタＣ1 に入力され、クロック信号φ が「０」
ＶでキャパシタＣ2 に入力されると、ノードＮＤ1 はキ
ャパシタＣ1 の容量結合により、電圧ＶC 分昇圧され
（たたき上げられ）、ノードＮＤ2 は電圧ＶC 分たたき
下げられる。ノードＮＤ1 が昇圧されたことに伴い、ｎ
ＭＯＳトランジスタＮＴ1 のゲートに電圧ＶC が印加さ
れるため、ｎＭＯＳトランジスタＮＴ1 はオン状態とな
り、次段のノードＮＤ2 に向かって電流ｉ1 が流れ、キ
ャパシタＣ1 の電荷がノードＮＤ2 に運ばれる。これに
伴い、ノードＮＤ2 の電圧Ｖ2 は、徐々に上昇する。こ
のとき、昇圧されたノードＮＤ1 の高い電圧Ｖ1 がｎＭ
ＯＳトランジスタＮＴＢ1Wのゲートに印加されることか
ら、ｎＭＯＳトランジスタＮＴＢ1Wはオン状態となる。
その結果、ノードＮＤ2 の電圧Ｖ2 、すなわちｎＭＯＳ
トランジスタＮＴ1Wのソースの電圧と基板ウェルの電圧
（ｎＭＯＳトランジスタＮＴＢ1Wのソース電圧）とは同
レベルとなる。
【００４７】ここで、クロック信号φが「０」Ｖでキャ
パシタＣ1 に入力され、クロック信号φ がＶCCレベル
でキャパシタＣ2 に入力されると、ノードＮＤ1 はキャ
パシタＣ1 の容量結合が行われず、電圧ＶC 分たたき下
げられ、ノードＮＤ2 は電圧ＶC 分たたき上げられる。
したがって、ノードＮＤ2 の電圧Ｖ2 は電流ｉ1 の流入
により上昇した電圧(+) α分を加えた値となる。一方、
ｎＭＯＳトランジスタＮＴ1WおよびｎＭＯＳトランジス
タＮＴＢ1Wは、ゲート電圧が下がることからオフ状態と
なり電流ｉ1 は流れなくなる。したがって、ｎＭＯＳト
ランジスタＮＴＢ1Wのソース電圧は、ｎＭＯＳトランジ
スタＮＴＢ1Wのゲート電圧、すなわち電圧Ｖ1 としきい
値電圧Ｖthとの差電圧（Ｖ1 −Ｖth）となる。このとき
のｎＭＯＳトランジスタＮＴＢのソースと基板ウェルと
の電圧は等しいことから、ｎＭＯＳトランジスタＮＴ1W
のしきい値電圧Ｖthはバックバイアス効果の影響をほと
んど受けることがない。
パシタＣ1 に入力され、クロック信号φ がＶCCレベル
でキャパシタＣ2 に入力されると、ノードＮＤ1 はキャ
パシタＣ1 の容量結合が行われず、電圧ＶC 分たたき下
げられ、ノードＮＤ2 は電圧ＶC 分たたき上げられる。
したがって、ノードＮＤ2 の電圧Ｖ2 は電流ｉ1 の流入
により上昇した電圧(+) α分を加えた値となる。一方、
ｎＭＯＳトランジスタＮＴ1WおよびｎＭＯＳトランジス
タＮＴＢ1Wは、ゲート電圧が下がることからオフ状態と
なり電流ｉ1 は流れなくなる。したがって、ｎＭＯＳト
ランジスタＮＴＢ1Wのソース電圧は、ｎＭＯＳトランジ
スタＮＴＢ1Wのゲート電圧、すなわち電圧Ｖ1 としきい
値電圧Ｖthとの差電圧（Ｖ1 −Ｖth）となる。このとき
のｎＭＯＳトランジスタＮＴＢのソースと基板ウェルと
の電圧は等しいことから、ｎＭＯＳトランジスタＮＴ1W
のしきい値電圧Ｖthはバックバイアス効果の影響をほと
んど受けることがない。
【００４８】以上の動作と同様の動作が順次繰り返され
て、所定の高電圧出力ＶOUT が出力端子ＴOUT に現れる
ことになる。
て、所定の高電圧出力ＶOUT が出力端子ＴOUT に現れる
ことになる。
【００４９】しかしながら、図１３に示す昇圧回路に
は、以下のような問題点がある。すなわち、クロック信
号φが「０」ＶでキャパシタＣ1 に入力され、クロック
信号φ がＶCCレベルでキャパシタＣ2 に入力されると
き、上述したようにｎＭＯＳトランジスタＮＴＢ1Wはオ
フ状態となるが、このとき図２の基板ウェル３は完全に
フローティング状態になるため電位が不安定になり、パ
ンチスルー現象を起こして、安定な昇圧動作が行わなれ
なくなる場合がある。
は、以下のような問題点がある。すなわち、クロック信
号φが「０」ＶでキャパシタＣ1 に入力され、クロック
信号φ がＶCCレベルでキャパシタＣ2 に入力されると
き、上述したようにｎＭＯＳトランジスタＮＴＢ1Wはオ
フ状態となるが、このとき図２の基板ウェル３は完全に
フローティング状態になるため電位が不安定になり、パ
ンチスルー現象を起こして、安定な昇圧動作が行わなれ
なくなる場合がある。
【００５０】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、バックバイアス効果を相殺で
き、回路面積および消費電力の増大の防止、クロック発
生回路の複雑化の防止、並びに電流能力の低下を防止で
き、かつ安定に動作する昇圧回路を提供することにあ
る。
のであり、その目的は、バックバイアス効果を相殺で
き、回路面積および消費電力の増大の防止、クロック発
生回路の複雑化の防止、並びに電流能力の低下を防止で
き、かつ安定に動作する昇圧回路を提供することにあ
る。
【００５１】
【課題を解決するための手段】以上の目的を達成するた
めに、本発明の昇圧回路では、昇圧用素子に接続され相
補的に昇圧される第１のノードと第２のノードとを作動
的に接続する第１のトランジスタと、第２のノードと上
記第１のトランジスタの基板ウェルとを作動的に接続す
る第２のトランジスタと、第１のノードと上記第１のト
ランジスタの基板ウェルとを作動的に接続する第３のト
ランジスタとを有し、上記第１のノードが上記第１のト
ランジスタのゲートおよび上記第２のトランジスタのゲ
ートに接続され、上記第２のノードが上記第３のトラン
ジスタのゲートに接続され、上記第１のトランジスタの
基板ウェルと上記第２のトランジスタの基板ウェルと上
記第３のトランジスタの基板ウェルとが接続されてい
る。
めに、本発明の昇圧回路では、昇圧用素子に接続され相
補的に昇圧される第１のノードと第２のノードとを作動
的に接続する第１のトランジスタと、第２のノードと上
記第１のトランジスタの基板ウェルとを作動的に接続す
る第２のトランジスタと、第１のノードと上記第１のト
ランジスタの基板ウェルとを作動的に接続する第３のト
ランジスタとを有し、上記第１のノードが上記第１のト
ランジスタのゲートおよび上記第２のトランジスタのゲ
ートに接続され、上記第２のノードが上記第３のトラン
ジスタのゲートに接続され、上記第１のトランジスタの
基板ウェルと上記第２のトランジスタの基板ウェルと上
記第３のトランジスタの基板ウェルとが接続されてい
る。
【００５２】本発明の昇圧回路では、所定電位にバイア
スされた第１の導電形半導体領域からなる第１の基板ウ
ェルと、第１の基板ウェル中に形成された第２の導電形
半導体領域からなる第２の基板ウェルと、第２の基板ウ
ェル内に形成された少なくとも四つの第１の導電形素子
側拡散層からなる第１、第２、第３、第４、第５および
第６の素子側拡散層と、第２の基板ウェル内に形成され
た第２の導電形素子側拡散層からなる第７の素子側拡散
層と、上記第１および第２の素子側拡散層間上に形成さ
れた第１のゲート電極と、上記第３および第４の素子側
拡散層間上に形成された第２のゲート電極と、上記第５
および第６の素子側拡散層間上に形成された第３のゲー
ト電極とを有し、上記第１の素子側拡散層が上記第５の
素子側拡散層ならびに上記第１および第２のゲート電極
に接続され、上記第２の素子側拡散層が上記第３の素子
側拡散層および上記第３のゲ−ト電極に接続され、上記
第４の素子側拡散層が上記第６の素子側拡散層および上
記第７の素子側拡散層に接続されている。
スされた第１の導電形半導体領域からなる第１の基板ウ
ェルと、第１の基板ウェル中に形成された第２の導電形
半導体領域からなる第２の基板ウェルと、第２の基板ウ
ェル内に形成された少なくとも四つの第１の導電形素子
側拡散層からなる第１、第２、第３、第４、第５および
第６の素子側拡散層と、第２の基板ウェル内に形成され
た第２の導電形素子側拡散層からなる第７の素子側拡散
層と、上記第１および第２の素子側拡散層間上に形成さ
れた第１のゲート電極と、上記第３および第４の素子側
拡散層間上に形成された第２のゲート電極と、上記第５
および第６の素子側拡散層間上に形成された第３のゲー
ト電極とを有し、上記第１の素子側拡散層が上記第５の
素子側拡散層ならびに上記第１および第２のゲート電極
に接続され、上記第２の素子側拡散層が上記第３の素子
側拡散層および上記第３のゲ−ト電極に接続され、上記
第４の素子側拡散層が上記第６の素子側拡散層および上
記第７の素子側拡散層に接続されている。
【００５３】本発明の昇圧回路では、上記第１の導電形
はｎ形に設定され、上記第２の導電形はｐ形に設定され
ている。
はｎ形に設定され、上記第２の導電形はｐ形に設定され
ている。
【００５４】本発明によれば、たとえば、昇圧用素子に
より第１のノードが昇圧され、第２のノードがたたき下
げられると、第１のノードが昇圧されたことに伴い、第
１のトランジスタのゲートに高い電圧が印加されるた
め、第１のトランジスタはオン状態となり、第１のノー
ドから第２のノードに向かって電流が流れ、たとえば昇
圧用素子の電荷が第２のノードに運ばれる。これに伴
い、第２のノードの電圧は、徐々に上昇する。このと
き、昇圧された第１のノードの高い電圧が第２のトラン
ジスタのゲートに印加されることから、第２のトランジ
スタはオン状態となる。また、第３のトランジスタは第
２のトランジスタがオン状態にあるためにゲート・ソー
ス間を短絡されて、オフ状態となる。その結果、第２の
ノードの電圧と基板ウェルの電圧とは同レベルとなる。
ここで、第１のノードがたたき下げられ、第２のノード
がたき上げられると、第２のノードの電圧は、昇圧用素
子で昇圧される電圧に電流の流入より上昇した電圧(+)
α分を加えた値となる。これにより、第１のトランジス
タは、ゲート電圧が下がることからオフ状態となり電流
は流れなくなる。一方、昇圧された第２のノードの高い
電圧が第３のトランジスタのゲートに印加されることか
ら、第３のトランジスタはオン状態となる。また、第２
のトランジスタは第３のトランジスタがオン状態にある
ためにゲート・ソース間を短絡されて、オフ状態とな
る。その結果、第１のノードの電圧と基板ウェルの電圧
とは同レベルとなる。このように、基板ウェルの電圧
は、第１のトランジスタがオン状態にあるとき第２のノ
ード、すなわち第１のトランジスタのソースと同レベル
になるため、第１のトランジスタのしきい値電圧Ｖthは
バックバイアス効果の影響をほとんど受けることがな
い。また、第２または第３のトランジスタのいずれかが
オン状態にあるため基板ウェルは完全なフロ−ティング
状態にならず、電位が安定しているので、第１のトラン
ジスタはパンチスルー現象を起こさない。
より第１のノードが昇圧され、第２のノードがたたき下
げられると、第１のノードが昇圧されたことに伴い、第
１のトランジスタのゲートに高い電圧が印加されるた
め、第１のトランジスタはオン状態となり、第１のノー
ドから第２のノードに向かって電流が流れ、たとえば昇
圧用素子の電荷が第２のノードに運ばれる。これに伴
い、第２のノードの電圧は、徐々に上昇する。このと
き、昇圧された第１のノードの高い電圧が第２のトラン
ジスタのゲートに印加されることから、第２のトランジ
スタはオン状態となる。また、第３のトランジスタは第
２のトランジスタがオン状態にあるためにゲート・ソー
ス間を短絡されて、オフ状態となる。その結果、第２の
ノードの電圧と基板ウェルの電圧とは同レベルとなる。
ここで、第１のノードがたたき下げられ、第２のノード
がたき上げられると、第２のノードの電圧は、昇圧用素
子で昇圧される電圧に電流の流入より上昇した電圧(+)
α分を加えた値となる。これにより、第１のトランジス
タは、ゲート電圧が下がることからオフ状態となり電流
は流れなくなる。一方、昇圧された第２のノードの高い
電圧が第３のトランジスタのゲートに印加されることか
ら、第３のトランジスタはオン状態となる。また、第２
のトランジスタは第３のトランジスタがオン状態にある
ためにゲート・ソース間を短絡されて、オフ状態とな
る。その結果、第１のノードの電圧と基板ウェルの電圧
とは同レベルとなる。このように、基板ウェルの電圧
は、第１のトランジスタがオン状態にあるとき第２のノ
ード、すなわち第１のトランジスタのソースと同レベル
になるため、第１のトランジスタのしきい値電圧Ｖthは
バックバイアス効果の影響をほとんど受けることがな
い。また、第２または第３のトランジスタのいずれかが
オン状態にあるため基板ウェルは完全なフロ−ティング
状態にならず、電位が安定しているので、第１のトラン
ジスタはパンチスルー現象を起こさない。
【００５５】
【発明の実施の形態】図１は、本発明に係る昇圧回路の
第１の実施形態を示す回路図であって、従来例を示す図
１３と同一構成部分は同一符号をもって表す。すなわ
ち、ＮＴ0W〜ＮＴ4Wは電荷運搬用ｎＭＯＳトランジス
タ、ＮＴＡ0W〜ＮＴＡ4WおよびＮＴＢ0W〜ＮＴＢ4Wは電
圧伝達用ｎＭＯＳトランジスタ、ＮＤ0 〜ＮＤ5 はノー
ド、Ｃ1 〜Ｃ4 はノードポンピング用キャパシタ、ＶCC
は電源電圧、ＴOUT は出力端子、ＶOUT は出力電圧、
φ，φ は互いに相補的レベルをとるクロック信号をそ
れぞれ示している。
第１の実施形態を示す回路図であって、従来例を示す図
１３と同一構成部分は同一符号をもって表す。すなわ
ち、ＮＴ0W〜ＮＴ4Wは電荷運搬用ｎＭＯＳトランジス
タ、ＮＴＡ0W〜ＮＴＡ4WおよびＮＴＢ0W〜ＮＴＢ4Wは電
圧伝達用ｎＭＯＳトランジスタ、ＮＤ0 〜ＮＤ5 はノー
ド、Ｃ1 〜Ｃ4 はノードポンピング用キャパシタ、ＶCC
は電源電圧、ＴOUT は出力端子、ＶOUT は出力電圧、
φ，φ は互いに相補的レベルをとるクロック信号をそ
れぞれ示している。
【００５６】本回路に用いられているｎＭＯＳトランジ
スタＮＴ0W〜ＮＴ4W，ＮＴＡ0W〜ＮＴＡ4WおよびＮＴＢ
0W〜ＮＴＢ4Wは、上述した図２のウェル・イン・ウェル
構造を有している。
スタＮＴ0W〜ＮＴ4W，ＮＴＡ0W〜ＮＴＡ4WおよびＮＴＢ
0W〜ＮＴＢ4Wは、上述した図２のウェル・イン・ウェル
構造を有している。
【００５７】図１の回路においては、ｎＭＯＳトランジ
スタＮＴ0WとＮＴＡ0WとＮＴＢ0W、ＮＴ1WとＮＴＡ1Wと
ＮＴＢ1W、ＮＴ2WとＮＴＡ2WとＮＴＢ2W、ＮＴ3WとＮＴ
Ａ3WとＮＴＢ3W、ＮＴ4WとＮＴＡ4WとＮＴＢ4Wが、同一
のｐウェル３内にそれぞれ形成されている。
スタＮＴ0WとＮＴＡ0WとＮＴＢ0W、ＮＴ1WとＮＴＡ1Wと
ＮＴＢ1W、ＮＴ2WとＮＴＡ2WとＮＴＢ2W、ＮＴ3WとＮＴ
Ａ3WとＮＴＢ3W、ＮＴ4WとＮＴＡ4WとＮＴＢ4Wが、同一
のｐウェル３内にそれぞれ形成されている。
【００５８】図３はこの構造を模式的に示したものであ
る。図１の回路は、たとえば図３に示すように、一つの
ｐウェル３内に四つのｎ+拡散層５，６，６ａ，６ｂお
よび一つのｐ+ 拡散層７が形成され、ｎ+ 拡散層５およ
び６間上、ｎ+ 拡散層５および６ａ間上、並びにｎ+ 拡
散層６および６ｂ間上にゲート電極８，８ａ，８ｂが形
成されて、電荷運搬用ｎＭＯＳトランジスタＮＴと電圧
伝達用ｎＭＯＳトランジスタＮＴＡおよびＮＴＢとが構
成され、電圧伝達用ｎＭＯＳトランジスタＮＴＡを構成
するｎ+ 拡散層６ａと電圧伝達用ｎＭＯＳトランジスタ
ＮＴＢを構成するｎ+ 拡散層６ｂとｐ+ 拡散層７とが接
続されて、１昇圧段が構成されている。このような、ｐ
ウェル３がｎウェル２内に選択酸化素子分離領域９を介
して五つ形成され、また、ｎウェル２のｎ+ 拡散層４が
所定電位に保持される端子、たとえば出力端子ＴOUT に
接続されて、図１の回路のポンピング用キャパシタを除
く主要部が構成される。
る。図１の回路は、たとえば図３に示すように、一つの
ｐウェル３内に四つのｎ+拡散層５，６，６ａ，６ｂお
よび一つのｐ+ 拡散層７が形成され、ｎ+ 拡散層５およ
び６間上、ｎ+ 拡散層５および６ａ間上、並びにｎ+ 拡
散層６および６ｂ間上にゲート電極８，８ａ，８ｂが形
成されて、電荷運搬用ｎＭＯＳトランジスタＮＴと電圧
伝達用ｎＭＯＳトランジスタＮＴＡおよびＮＴＢとが構
成され、電圧伝達用ｎＭＯＳトランジスタＮＴＡを構成
するｎ+ 拡散層６ａと電圧伝達用ｎＭＯＳトランジスタ
ＮＴＢを構成するｎ+ 拡散層６ｂとｐ+ 拡散層７とが接
続されて、１昇圧段が構成されている。このような、ｐ
ウェル３がｎウェル２内に選択酸化素子分離領域９を介
して五つ形成され、また、ｎウェル２のｎ+ 拡散層４が
所定電位に保持される端子、たとえば出力端子ＴOUT に
接続されて、図１の回路のポンピング用キャパシタを除
く主要部が構成される。
【００５９】以下に、上述したようなウェル・イン・ウ
ェル構造をとるｎＭＯＳトランジスタを用いた図１の回
路の接続関係について説明する。
ェル構造をとるｎＭＯＳトランジスタを用いた図１の回
路の接続関係について説明する。
【００６０】ｎＭＯＳトランジスタＮＴ0W〜ＮＴ4Wは縦
続接続され、ｎＭＯＳトランジスタＮＴ0Wのドレインが
電源電圧ＶCCに接続され、ｎＭＯＳトランジスタＮＴ4W
のソースが出力端子ＴOUT に接続されている。電源電圧
ＶCCとｎＭＯＳトランジスタＮＴ0Wのドレインとの接続
中点によりノードＮＤ0 が、ｎＭＯＳトランジスタＮＴ
0WのソースとｎＭＯＳトランジスタＮＴ1Wのドレインと
の接続中点によりノードＮＤ1 が、ｎＭＯＳトランジス
タＮＴ1WのソースとｎＭＯＳトランジスタＮＴ2Wのドレ
インとの接続中点によりノードＮＤ2 が、ｎＭＯＳトラ
ンジスタＮＴ2WのソースとｎＭＯＳトランジスタＮＴ3W
のドレインとの接続中点によりノードＮＤ3 が、ｎＭＯ
ＳトランジスタＮＴ3WのソースとｎＭＯＳトランジスタ
ＮＴ4Wのドレインとの接続中点によりノードＮＤ4 が、
ｎＭＯＳトランジスタＮＴ4Wのソースと出力端子ＴOUT
との接続中点によりノードＮＤ5 がそれぞれ構成されて
いる。
続接続され、ｎＭＯＳトランジスタＮＴ0Wのドレインが
電源電圧ＶCCに接続され、ｎＭＯＳトランジスタＮＴ4W
のソースが出力端子ＴOUT に接続されている。電源電圧
ＶCCとｎＭＯＳトランジスタＮＴ0Wのドレインとの接続
中点によりノードＮＤ0 が、ｎＭＯＳトランジスタＮＴ
0WのソースとｎＭＯＳトランジスタＮＴ1Wのドレインと
の接続中点によりノードＮＤ1 が、ｎＭＯＳトランジス
タＮＴ1WのソースとｎＭＯＳトランジスタＮＴ2Wのドレ
インとの接続中点によりノードＮＤ2 が、ｎＭＯＳトラ
ンジスタＮＴ2WのソースとｎＭＯＳトランジスタＮＴ3W
のドレインとの接続中点によりノードＮＤ3 が、ｎＭＯ
ＳトランジスタＮＴ3WのソースとｎＭＯＳトランジスタ
ＮＴ4Wのドレインとの接続中点によりノードＮＤ4 が、
ｎＭＯＳトランジスタＮＴ4Wのソースと出力端子ＴOUT
との接続中点によりノードＮＤ5 がそれぞれ構成されて
いる。
【００６１】また、各ｎＭＯＳトランジスタＮＴ0W〜Ｎ
Ｔ4Wは、ドレインとゲートとが接続された、いわゆるダ
イオード接続されている。すなわち、ノードＮＤ0 とｎ
ＭＯＳトランジスタＮＴ0 のゲートとが接続され、ノー
ドＮＤ1 とｎＭＯＳトランジスタＮＴ1 のゲートとが接
続され、ノードＮＤ2 とｎＭＯＳトランジスタＮＴ2 の
ゲートとが接続され、ノードＮＤ3 とｎＭＯＳトランジ
スタＮＴ3 のゲートとが接続され、ノードＮＤ4 とｎＭ
ＯＳトランジスタＮＴ4 のゲートとが接続されている。
Ｔ4Wは、ドレインとゲートとが接続された、いわゆるダ
イオード接続されている。すなわち、ノードＮＤ0 とｎ
ＭＯＳトランジスタＮＴ0 のゲートとが接続され、ノー
ドＮＤ1 とｎＭＯＳトランジスタＮＴ1 のゲートとが接
続され、ノードＮＤ2 とｎＭＯＳトランジスタＮＴ2 の
ゲートとが接続され、ノードＮＤ3 とｎＭＯＳトランジ
スタＮＴ3 のゲートとが接続され、ノードＮＤ4 とｎＭ
ＯＳトランジスタＮＴ4 のゲートとが接続されている。
【００６２】ノードＮＤ1 〜ＮＤ4 はポンピング用キャ
パシタＣ1 〜Ｃ4 にそれぞれ接続され、キャパシタＣ1
およびＣ3 はクロック信号φの入力ラインに接続され、
キャパシタＣ2 およびＣ4 はクロック信号φ の入力ラ
インに接続されている。
パシタＣ1 〜Ｃ4 にそれぞれ接続され、キャパシタＣ1
およびＣ3 はクロック信号φの入力ラインに接続され、
キャパシタＣ2 およびＣ4 はクロック信号φ の入力ラ
インに接続されている。
【００６３】さらに、各昇圧段において、ｎＭＯＳトラ
ンジスタＮＴＡ0WのドレインはノードＮＤ0 に接続さ
れ、ゲートはノードＮＤ1 に接続され、ソースはｎＭＯ
ＳトランジスタＮＴ0Wの基板ウェル、すなわち図３のｐ
ウェル３に接続されているとともに、ｐ+ 拡散層７に接
続されている。また、ｎＭＯＳトランジスタＮＴＢ0Wの
ドレインはノードＮＤ1 に接続され、ゲートはノードＮ
Ｄ0 に接続され、ソースはｎＭＯＳトランジスタＮＴ0W
の基板ウェル、すなわち図３のｐウェル３に接続されて
いるとともに、ｐ+ 拡散層７に接続されている。
ンジスタＮＴＡ0WのドレインはノードＮＤ0 に接続さ
れ、ゲートはノードＮＤ1 に接続され、ソースはｎＭＯ
ＳトランジスタＮＴ0Wの基板ウェル、すなわち図３のｐ
ウェル３に接続されているとともに、ｐ+ 拡散層７に接
続されている。また、ｎＭＯＳトランジスタＮＴＢ0Wの
ドレインはノードＮＤ1 に接続され、ゲートはノードＮ
Ｄ0 に接続され、ソースはｎＭＯＳトランジスタＮＴ0W
の基板ウェル、すなわち図３のｐウェル３に接続されて
いるとともに、ｐ+ 拡散層７に接続されている。
【００６４】ｎＭＯＳトランジスタＮＴＡ1Wのドレイン
はノードＮＤ1 に接続され、ゲートはノードＮＤ2 に接
続されている。またソースは、ｐ+ 拡散層７に接続され
ることにより、ｎＭＯＳトランジスタＮＴ1Wの基板ウェ
ル、すなわち図３のｐウェル３に接続されている。ｎＭ
ＯＳトランジスタＮＴＢ1WのドレインはノードＮＤ2 に
接続され、ゲートはノードＮＤ1 に接続されている。ま
たソースは、ｐ+ 拡散層７に接続されることにより、ｎ
ＭＯＳトランジスタＮＴ1Wの基板ウェル、すなわち図３
のｐウェル３に接続されている。
はノードＮＤ1 に接続され、ゲートはノードＮＤ2 に接
続されている。またソースは、ｐ+ 拡散層７に接続され
ることにより、ｎＭＯＳトランジスタＮＴ1Wの基板ウェ
ル、すなわち図３のｐウェル３に接続されている。ｎＭ
ＯＳトランジスタＮＴＢ1WのドレインはノードＮＤ2 に
接続され、ゲートはノードＮＤ1 に接続されている。ま
たソースは、ｐ+ 拡散層７に接続されることにより、ｎ
ＭＯＳトランジスタＮＴ1Wの基板ウェル、すなわち図３
のｐウェル３に接続されている。
【００６５】ｎＭＯＳトランジスタＮＴＡ2Wのドレイン
はノードＮＤ2 に接続され、ゲートはノードＮＤ3 に接
続されている。またソースは、ｐ+ 拡散層７に接続され
ることにより、ｎＭＯＳトランジスタＮＴ2Wの基板ウェ
ル、すなわち図３のｐウェル３に接続されている。ｎＭ
ＯＳトランジスタＮＴＢ2WのドレインはノードＮＤ3 に
接続され、ゲートはノードＮＤ2 に接続されている。ま
たソースは、ｐ+ 拡散層７に接続されることにより、ｎ
ＭＯＳトランジスタＮＴ2Wの基板ウェル、すなわち図３
のｐウェル３に接続されている。
はノードＮＤ2 に接続され、ゲートはノードＮＤ3 に接
続されている。またソースは、ｐ+ 拡散層７に接続され
ることにより、ｎＭＯＳトランジスタＮＴ2Wの基板ウェ
ル、すなわち図３のｐウェル３に接続されている。ｎＭ
ＯＳトランジスタＮＴＢ2WのドレインはノードＮＤ3 に
接続され、ゲートはノードＮＤ2 に接続されている。ま
たソースは、ｐ+ 拡散層７に接続されることにより、ｎ
ＭＯＳトランジスタＮＴ2Wの基板ウェル、すなわち図３
のｐウェル３に接続されている。
【００６６】ｎＭＯＳトランジスタＮＴＡ3Wのドレイン
はノードＮＤ3 に接続され、ゲートはノードＮＤ4 に接
続されている。またソースは、ｐ+ 拡散層７に接続され
ることにより、ｎＭＯＳトランジスタＮＴ3Wの基板ウェ
ル、すなわち図３のｐウェル３に接続されている。ｎＭ
ＯＳトランジスタＮＴＢ3WのドレインはノードＮＤ4 に
接続され、ゲートはノードＮＤ3 に接続されている。ま
たソースは、ｐ+ 拡散層７に接続されることにより、ｎ
ＭＯＳトランジスタＮＴ3Wの基板ウェル、すなわち図３
のｐウェル３に接続されている。
はノードＮＤ3 に接続され、ゲートはノードＮＤ4 に接
続されている。またソースは、ｐ+ 拡散層７に接続され
ることにより、ｎＭＯＳトランジスタＮＴ3Wの基板ウェ
ル、すなわち図３のｐウェル３に接続されている。ｎＭ
ＯＳトランジスタＮＴＢ3WのドレインはノードＮＤ4 に
接続され、ゲートはノードＮＤ3 に接続されている。ま
たソースは、ｐ+ 拡散層７に接続されることにより、ｎ
ＭＯＳトランジスタＮＴ3Wの基板ウェル、すなわち図３
のｐウェル３に接続されている。
【００６７】ｎＭＯＳトランジスタＮＴＡ4Wのドレイン
はノードＮＤ4 に接続され、ゲートはノードＮＤ5 に接
続されている。またソースは、ｐ+ 拡散層７に接続され
ることにより、ｎＭＯＳトランジスタＮＴ4Wの基板ウェ
ル、すなわち図３のｐウェル３に接続されている。ｎＭ
ＯＳトランジスタＮＴＢ4WのドレインはノードＮＤ5 に
接続され、ゲートはノードＮＤ4 に接続されている。ま
たソースは、ｐ+ 拡散層７に接続されることにより、ｎ
ＭＯＳトランジスタＮＴ4Wの基板ウェル、すなわち図３
のｐウェル３に接続されている。
はノードＮＤ4 に接続され、ゲートはノードＮＤ5 に接
続されている。またソースは、ｐ+ 拡散層７に接続され
ることにより、ｎＭＯＳトランジスタＮＴ4Wの基板ウェ
ル、すなわち図３のｐウェル３に接続されている。ｎＭ
ＯＳトランジスタＮＴＢ4WのドレインはノードＮＤ5 に
接続され、ゲートはノードＮＤ4 に接続されている。ま
たソースは、ｐ+ 拡散層７に接続されることにより、ｎ
ＭＯＳトランジスタＮＴ4Wの基板ウェル、すなわち図３
のｐウェル３に接続されている。
【００６８】また、図３のｎウェル２におけるｎ+ 拡散
層４は、ノードＮＤ5 に接続されており、ｎウェル２が
所定電位にバイアスされる。
層４は、ノードＮＤ5 に接続されており、ｎウェル２が
所定電位にバイアスされる。
【００６９】以上のように、各昇圧段にウェル・イン・
ウェル構造の電荷運搬用ｎＭＯＳトランジスタＮＴ、電
圧伝達用ｎＭＯＳトランジスタＮＴＡおよび電圧伝達用
ｎＭＯＳトランジスタＮＴＢを構成することにより、電
荷運搬用ｎＭＯＳトランジスタＮＴのバックバイアス効
果による影響を効果的に相殺できるとともに、基板ウェ
ル３の電圧を安定にできる。以下に、バックバイアス効
果による影響を相殺できる理由および基板ウェル３の電
圧を安定にできる理由について、１昇圧段の基本構成を
示す図４を用いて説明する。
ウェル構造の電荷運搬用ｎＭＯＳトランジスタＮＴ、電
圧伝達用ｎＭＯＳトランジスタＮＴＡおよび電圧伝達用
ｎＭＯＳトランジスタＮＴＢを構成することにより、電
荷運搬用ｎＭＯＳトランジスタＮＴのバックバイアス効
果による影響を効果的に相殺できるとともに、基板ウェ
ル３の電圧を安定にできる。以下に、バックバイアス効
果による影響を相殺できる理由および基板ウェル３の電
圧を安定にできる理由について、１昇圧段の基本構成を
示す図４を用いて説明する。
【００７０】まず、図４において、ノードＮＤD が昇圧
され、ノードＮＤS がたたき下げられる場合には、ノー
ドＮＤD の電圧ＶD とノードＮＤS の電圧ＶS との関係
は次のようになる。 ＶD ＞ＶS この高いレベルの電圧ＶD が電圧伝達用ｎＭＯＳトラン
ジスタＮＴＢのゲートに供給されるため、ｎＭＯＳトラ
ンジスタＮＴＢはオン状態となり、ノードＮＤS の電圧
ＶS とノードＮＤB の電圧ＶB とは同レベルとなる（Ｖ
S ＝ＶB ）。このとき、電荷運搬用ｎＭＯＳトランジス
タＮＴのゲートにはソース電圧ＶSよりも高いレベルの
電圧ＶD が供給されるので、ｎＭＯＳトランジスタＮＴ
はオン状態になる。
され、ノードＮＤS がたたき下げられる場合には、ノー
ドＮＤD の電圧ＶD とノードＮＤS の電圧ＶS との関係
は次のようになる。 ＶD ＞ＶS この高いレベルの電圧ＶD が電圧伝達用ｎＭＯＳトラン
ジスタＮＴＢのゲートに供給されるため、ｎＭＯＳトラ
ンジスタＮＴＢはオン状態となり、ノードＮＤS の電圧
ＶS とノードＮＤB の電圧ＶB とは同レベルとなる（Ｖ
S ＝ＶB ）。このとき、電荷運搬用ｎＭＯＳトランジス
タＮＴのゲートにはソース電圧ＶSよりも高いレベルの
電圧ＶD が供給されるので、ｎＭＯＳトランジスタＮＴ
はオン状態になる。
【００７１】また、ｎＭＯＳトランジスタＮＴＢがオン
状態となると、ｎＭＯＳトランジスタＮＴＡのゲート・
ソース間が短絡されるので、ｎＭＯＳトランジスタＮＴ
Ａはオフ状態になる。
状態となると、ｎＭＯＳトランジスタＮＴＡのゲート・
ソース間が短絡されるので、ｎＭＯＳトランジスタＮＴ
Ａはオフ状態になる。
【００７２】次に、ノードＮＤD がたたき下げられ、ノ
ードＮＤS が昇圧される場合には、ノードＮＤD の電圧
ＶD とノードＮＤS の電圧ＶS との関係は次のようにな
る。 ＶD ＜ＶS この高いレベルの電圧ＶS が電圧伝達用ｎＭＯＳトラン
ジスタＮＴＡのゲートに供給されるため、ｎＭＯＳトラ
ンジスタＮＴＡはオン状態となり、ノードＮＤD の電圧
ＶD とノードＮＤB の電圧ＶB とは同レベルとなる（Ｖ
D ＝ＶB ）。このとき、電荷運搬用ｎＭＯＳトランジス
タＮＴのゲートにはソース電圧ＶSより低いレベルの電
圧ＶD が供給されるので、ｎＭＯＳトランジスタＮＴは
オフ状態になる。
ードＮＤS が昇圧される場合には、ノードＮＤD の電圧
ＶD とノードＮＤS の電圧ＶS との関係は次のようにな
る。 ＶD ＜ＶS この高いレベルの電圧ＶS が電圧伝達用ｎＭＯＳトラン
ジスタＮＴＡのゲートに供給されるため、ｎＭＯＳトラ
ンジスタＮＴＡはオン状態となり、ノードＮＤD の電圧
ＶD とノードＮＤB の電圧ＶB とは同レベルとなる（Ｖ
D ＝ＶB ）。このとき、電荷運搬用ｎＭＯＳトランジス
タＮＴのゲートにはソース電圧ＶSより低いレベルの電
圧ＶD が供給されるので、ｎＭＯＳトランジスタＮＴは
オフ状態になる。
【００７３】また、ｎＭＯＳトランジスタＮＴＡがオン
状態となると、ｎＭＯＳトランジスタＮＴＢのゲート・
ソース間が短絡されるので、ｎＭＯＳトランジスタＮＴ
Ｂはオフ状態になる。
状態となると、ｎＭＯＳトランジスタＮＴＢのゲート・
ソース間が短絡されるので、ｎＭＯＳトランジスタＮＴ
Ｂはオフ状態になる。
【００７４】このように、基板（ｐウェル）の電圧ＶB
は、電荷運搬用ｎＭＯＳトランジスタＮＴがオン状態の
とき、ソース電圧ＶS と等しくなる。したがってｎＭＯ
ＳトランジスタＮＴのしきい値電圧Ｖthはバックバイア
ス効果の影響をほとんど受けることがなくなる。これ
は、高昇圧段であっても同様である。
は、電荷運搬用ｎＭＯＳトランジスタＮＴがオン状態の
とき、ソース電圧ＶS と等しくなる。したがってｎＭＯ
ＳトランジスタＮＴのしきい値電圧Ｖthはバックバイア
ス効果の影響をほとんど受けることがなくなる。これ
は、高昇圧段であっても同様である。
【００７５】また、ノードＮＤD およびノードＮＤS が
たたき下げ、またはたたき上げられているいずれの期間
においても、ｎＭＯＳトランジスタＮＴＡまたはＮＴＢ
のいずれかがオン状態になっているので、基板（ｐウェ
ル）が完全にフローティング状態になることはない。し
たがって、ｎＭＯＳトランジスタＮＴがパンチスルー現
象を起こすことがなくなり、安定に昇圧動作を行う。
たたき下げ、またはたたき上げられているいずれの期間
においても、ｎＭＯＳトランジスタＮＴＡまたはＮＴＢ
のいずれかがオン状態になっているので、基板（ｐウェ
ル）が完全にフローティング状態になることはない。し
たがって、ｎＭＯＳトランジスタＮＴがパンチスルー現
象を起こすことがなくなり、安定に昇圧動作を行う。
【００７６】図１の回路で考察すると、本回路は、ノー
ドＮＤ1 〜ＮＤ4 の電圧Ｖ1 〜Ｖ4は、クロック信号
φ，φ に同期して変化し、たとえばＶ1 ＞Ｖ2 とＶ1
＜Ｖ2との間を変動し、電圧伝達用ｎＭＯＳトランジス
タＮＴＡ0W〜ＮＴＡ4WおよびＮＴＢ0W〜ＮＴＢ4Wは低い
方の電圧を基板（ｐウェル）に伝達し、Ｖ0 とＶ1 、Ｖ
1 とＶ2 、Ｖ2 とＶ3 、Ｖ3 とＶ4 、Ｖ4 とＶ5 のアン
ド（論理積）をとる構成、換言すれば、低い方の電圧で
ソース側電圧が決まる構成としている。
ドＮＤ1 〜ＮＤ4 の電圧Ｖ1 〜Ｖ4は、クロック信号
φ，φ に同期して変化し、たとえばＶ1 ＞Ｖ2 とＶ1
＜Ｖ2との間を変動し、電圧伝達用ｎＭＯＳトランジス
タＮＴＡ0W〜ＮＴＡ4WおよびＮＴＢ0W〜ＮＴＢ4Wは低い
方の電圧を基板（ｐウェル）に伝達し、Ｖ0 とＶ1 、Ｖ
1 とＶ2 、Ｖ2 とＶ3 、Ｖ3 とＶ4 、Ｖ4 とＶ5 のアン
ド（論理積）をとる構成、換言すれば、低い方の電圧で
ソース側電圧が決まる構成としている。
【００７７】次に、上記構成による動作を、ノードＮＤ
1 とＮＤ2 とを相補的に昇圧する場合を例に説明する。
1 とＮＤ2 とを相補的に昇圧する場合を例に説明する。
【００７８】たとえば、クロック信号φがＶCCレベルで
キャパシタＣ1 に入力され、クロック信号φ が「０」
ＶでキャパシタＣ2 に入力されると、ノードＮＤ1 はキ
ャパシタＣ1 の容量結合により、電圧ＶC 分昇圧され
（たたき上げられ）、ノードＮＤ2 は電圧ＶC 分たたき
下げられる。ノードＮＤ1 が昇圧されたことに伴い、ｎ
ＭＯＳトランジスタＮＴ1 のゲートに電圧ＶC が印加さ
れるため、ｎＭＯＳトランジスタＮＴ1 はオン状態とな
り、次段のノードＮＤ2 に向かって電流ｉ1 が流れ、キ
ャパシタＣ1 の電荷がノードＮＤ2 に運ばれる。これに
伴い、ノードＮＤ2 の電圧Ｖ2 は、徐々に上昇する。こ
のとき、昇圧されたノードＮＤ1 の高い電圧Ｖ1 がｎＭ
ＯＳトランジスタＮＴＢ1Wのゲートに印加されることか
ら、ｎＭＯＳトランジスタＮＴＢ1Wはオン状態となる。
一方ｎＭＯＳトランジスタＮＴＡ1Wは、ｎＭＯＳトラン
ジスタＮＴＢ1Wによってゲート・ソース間を短絡される
ため、オフ状態になる。その結果、ノードＮＤ2 の電圧
Ｖ2 、すなわちｎＭＯＳトランジスタＮＴ1Wのソースの
電圧と基板ウェルの電圧（ｎＭＯＳトランジスタＮＴＢ
1Wのソース電圧）とは同レベルとなる。したがって、ｎ
ＭＯＳトランジスタＮＴ1Wのしきい値電圧Ｖthはバック
バイアス効果の影響をほとんど受けることがない。
キャパシタＣ1 に入力され、クロック信号φ が「０」
ＶでキャパシタＣ2 に入力されると、ノードＮＤ1 はキ
ャパシタＣ1 の容量結合により、電圧ＶC 分昇圧され
（たたき上げられ）、ノードＮＤ2 は電圧ＶC 分たたき
下げられる。ノードＮＤ1 が昇圧されたことに伴い、ｎ
ＭＯＳトランジスタＮＴ1 のゲートに電圧ＶC が印加さ
れるため、ｎＭＯＳトランジスタＮＴ1 はオン状態とな
り、次段のノードＮＤ2 に向かって電流ｉ1 が流れ、キ
ャパシタＣ1 の電荷がノードＮＤ2 に運ばれる。これに
伴い、ノードＮＤ2 の電圧Ｖ2 は、徐々に上昇する。こ
のとき、昇圧されたノードＮＤ1 の高い電圧Ｖ1 がｎＭ
ＯＳトランジスタＮＴＢ1Wのゲートに印加されることか
ら、ｎＭＯＳトランジスタＮＴＢ1Wはオン状態となる。
一方ｎＭＯＳトランジスタＮＴＡ1Wは、ｎＭＯＳトラン
ジスタＮＴＢ1Wによってゲート・ソース間を短絡される
ため、オフ状態になる。その結果、ノードＮＤ2 の電圧
Ｖ2 、すなわちｎＭＯＳトランジスタＮＴ1Wのソースの
電圧と基板ウェルの電圧（ｎＭＯＳトランジスタＮＴＢ
1Wのソース電圧）とは同レベルとなる。したがって、ｎ
ＭＯＳトランジスタＮＴ1Wのしきい値電圧Ｖthはバック
バイアス効果の影響をほとんど受けることがない。
【００７９】ここで、クロック信号φが「０」Ｖでキャ
パシタＣ1 に入力され、クロック信号φ がＶCCレベル
でキャパシタＣ2 に入力されると、ノードＮＤ1 はキャ
パシタＣ1 の容量結合が行われず、電圧ＶC 分たたき下
げられ、ノードＮＤ2 は電圧ＶC 分たたき上げられる。
したがって、ノードＮＤ2 の電圧Ｖ2 は電流ｉ1 の流入
より上昇した電圧(+) α分を加えた値となる。このと
き、ｎＭＯＳトランジスタＮＴ1Wはゲート電圧が下がる
ことからオフ状態となり、電流ｉ1 は流れなくなる。一
方、たたき上げられたノードＮＤ2 の高い電圧Ｖ2 がｎ
ＭＯＳトランジスタＮＴＡ1Wのゲートに印加されること
から、ｎＭＯＳトランジスタＮＴＡ1Wはオン状態とな
る。また、ｎＭＯＳトランジスタＮＴＢ1Wは、ｎＭＯＳ
トランジスタＮＴＡ1Wによってゲート・ソース間を短絡
されるため、オフ状態になる。その結果、ノードＮＤ1
の電圧Ｖ1 、すなわちｎＭＯＳトランジスタＮＴ1Wのド
レインの電圧と基板ウェルの電圧（ｎＭＯＳトランジス
タＮＴＡ1Wのソース電圧）とは同レベルとなる。したが
って、基板ウェルの電圧はフロ−ティング状態になら
ず、安定な電位に固定されるので、ｎＭＯＳトランジス
タＮＴ1Wがパンチスルー現象を起こすことがなくなり、
安定に昇圧動作を行う。
パシタＣ1 に入力され、クロック信号φ がＶCCレベル
でキャパシタＣ2 に入力されると、ノードＮＤ1 はキャ
パシタＣ1 の容量結合が行われず、電圧ＶC 分たたき下
げられ、ノードＮＤ2 は電圧ＶC 分たたき上げられる。
したがって、ノードＮＤ2 の電圧Ｖ2 は電流ｉ1 の流入
より上昇した電圧(+) α分を加えた値となる。このと
き、ｎＭＯＳトランジスタＮＴ1Wはゲート電圧が下がる
ことからオフ状態となり、電流ｉ1 は流れなくなる。一
方、たたき上げられたノードＮＤ2 の高い電圧Ｖ2 がｎ
ＭＯＳトランジスタＮＴＡ1Wのゲートに印加されること
から、ｎＭＯＳトランジスタＮＴＡ1Wはオン状態とな
る。また、ｎＭＯＳトランジスタＮＴＢ1Wは、ｎＭＯＳ
トランジスタＮＴＡ1Wによってゲート・ソース間を短絡
されるため、オフ状態になる。その結果、ノードＮＤ1
の電圧Ｖ1 、すなわちｎＭＯＳトランジスタＮＴ1Wのド
レインの電圧と基板ウェルの電圧（ｎＭＯＳトランジス
タＮＴＡ1Wのソース電圧）とは同レベルとなる。したが
って、基板ウェルの電圧はフロ−ティング状態になら
ず、安定な電位に固定されるので、ｎＭＯＳトランジス
タＮＴ1Wがパンチスルー現象を起こすことがなくなり、
安定に昇圧動作を行う。
【００８０】以上の動作と同様の動作が順次繰り返され
て、所定の高電圧出力ＶOUT が出力端子ＴOUT に現れる
ことになる。
て、所定の高電圧出力ＶOUT が出力端子ＴOUT に現れる
ことになる。
【００８１】以上説明したように、本第１の実施形態に
よれば、各昇圧段を、ｐ形半導体基板に形成され、所定
電位にバイアスされたｎウェル内に形成されたｐウェル
内に、電荷運搬用ｎＭＯＳトランジスタＮＴ、電圧伝達
用ｎＭＯＳトランジスタＮＴＡおよび電圧伝達用ｎＭＯ
ＳトランジスタＮＴＢを形成して構成し、電荷運搬用ｎ
ＭＯＳトランジスタＮＴの両端の電圧のうち、たたき下
げれている側の低い電圧を電圧伝達用ｎＭＯＳトランジ
スタＮＴＢを介して基板、すなわちｐウェルに伝達する
ように構成したので、バックバイアス効果を抑止するこ
とができる。したがって、少ない段数で高電圧に昇圧で
きる回路を実現できる。また、電圧伝達用ｎＭＯＳトラ
ンジスタＮＴＡおよび電圧伝達用ｎＭＯＳトランジスタ
ＮＴＢのうちいずれか一方がオン状態にあるため基板が
フローティング状態になることがなくなり、電荷運搬用
ｎＭＯＳトランジスタＮＴがパンチスルー現象を起こす
ことなく安定に昇圧動作を行うことができる。また、ゲ
ート電圧の最大値は出力電圧＋０．８Ｖ程度と従来の出
力電圧＋２〜３Ｖより低くでき、ゲート耐圧設定上有利
である。さらに、ゲートポンピング用キャパシタが不要
であることから、回路面積および消費電力の増大を防止
でき、また、クロック信号は相補的レベルをとるφ，φ
の２相でよいことから周波数を上げることができ、電流
能力に優れ、また、低電圧電源方向に動作範囲が広い回
路を実現できるなどの利点がある。
よれば、各昇圧段を、ｐ形半導体基板に形成され、所定
電位にバイアスされたｎウェル内に形成されたｐウェル
内に、電荷運搬用ｎＭＯＳトランジスタＮＴ、電圧伝達
用ｎＭＯＳトランジスタＮＴＡおよび電圧伝達用ｎＭＯ
ＳトランジスタＮＴＢを形成して構成し、電荷運搬用ｎ
ＭＯＳトランジスタＮＴの両端の電圧のうち、たたき下
げれている側の低い電圧を電圧伝達用ｎＭＯＳトランジ
スタＮＴＢを介して基板、すなわちｐウェルに伝達する
ように構成したので、バックバイアス効果を抑止するこ
とができる。したがって、少ない段数で高電圧に昇圧で
きる回路を実現できる。また、電圧伝達用ｎＭＯＳトラ
ンジスタＮＴＡおよび電圧伝達用ｎＭＯＳトランジスタ
ＮＴＢのうちいずれか一方がオン状態にあるため基板が
フローティング状態になることがなくなり、電荷運搬用
ｎＭＯＳトランジスタＮＴがパンチスルー現象を起こす
ことなく安定に昇圧動作を行うことができる。また、ゲ
ート電圧の最大値は出力電圧＋０．８Ｖ程度と従来の出
力電圧＋２〜３Ｖより低くでき、ゲート耐圧設定上有利
である。さらに、ゲートポンピング用キャパシタが不要
であることから、回路面積および消費電力の増大を防止
でき、また、クロック信号は相補的レベルをとるφ，φ
の２相でよいことから周波数を上げることができ、電流
能力に優れ、また、低電圧電源方向に動作範囲が広い回
路を実現できるなどの利点がある。
【００８２】図５は、本発明に係る昇圧回路の第２の実
施形態を示す回路図である。本実施形態が上記第１の実
施形態と異なる点は、正の昇圧回路の代わりに負の昇圧
回路を構成するため、各電荷運搬用ｎＭＯＳトランジス
タＮＴ0W〜ＮＴ4Wのゲートをドレイン側のノードに接続
する代わりに、ソース側のノードに接続し、かつ、ノー
ドＮＤ0 を正の電源電圧ＶCCに接続する代わりに接地
し、さらにウェル・イン・ウェル構造のｎウェル２のｎ
+ 拡散層４をノードＮＤ5 に接続する代わりに接地した
ことにある。
施形態を示す回路図である。本実施形態が上記第１の実
施形態と異なる点は、正の昇圧回路の代わりに負の昇圧
回路を構成するため、各電荷運搬用ｎＭＯＳトランジス
タＮＴ0W〜ＮＴ4Wのゲートをドレイン側のノードに接続
する代わりに、ソース側のノードに接続し、かつ、ノー
ドＮＤ0 を正の電源電圧ＶCCに接続する代わりに接地
し、さらにウェル・イン・ウェル構造のｎウェル２のｎ
+ 拡散層４をノードＮＤ5 に接続する代わりに接地した
ことにある。
【００８３】すなわち、ｎＭＯＳトランジスタＮＴ0Wの
ゲートがノードＮＤ1 に接続され、ｎＭＯＳトランジス
タＮＴ1WのゲートがノードＮＤ2 に接続され、ｎＭＯＳ
トランジスタＮＴ2WのゲートがノードＮＤ3 に接続さ
れ、ｎＭＯＳトランジスタＮＴ3WのゲートがノードＮＤ
4 に接続され、ｎＭＯＳトランジスタＮＴ4Wのゲートが
ノードＮＤ5 に接続されている。
ゲートがノードＮＤ1 に接続され、ｎＭＯＳトランジス
タＮＴ1WのゲートがノードＮＤ2 に接続され、ｎＭＯＳ
トランジスタＮＴ2WのゲートがノードＮＤ3 に接続さ
れ、ｎＭＯＳトランジスタＮＴ3WのゲートがノードＮＤ
4 に接続され、ｎＭＯＳトランジスタＮＴ4Wのゲートが
ノードＮＤ5 に接続されている。
【００８４】本負の昇圧回路においても、上述した第１
の実施形態と同様に、バックバイアス効果の影響を効果
的に相殺でき、−２０Ｖなどの負の高電圧を少ない段数
で得るこができる。
の実施形態と同様に、バックバイアス効果の影響を効果
的に相殺でき、−２０Ｖなどの負の高電圧を少ない段数
で得るこができる。
【００８５】図６は、本発明に係る昇圧回路の第３の実
施形態を示す回路図である。本実施形態が上記第１の実
施形態と異なる点は、昇圧段の各ノードＮＤ1 〜ＮＤ4
をプリチャージするためのｎＭＯＳトランジスタＮＴＰ
1 〜ＮＴＰ4 を設けたことにある。
施形態を示す回路図である。本実施形態が上記第１の実
施形態と異なる点は、昇圧段の各ノードＮＤ1 〜ＮＤ4
をプリチャージするためのｎＭＯＳトランジスタＮＴＰ
1 〜ＮＴＰ4 を設けたことにある。
【００８６】各ｎＭＯＳトランジスタＮＴＰ1 〜ＮＴＰ
4 のソースは電源電圧ＶCCに接続され、ｎＭＯＳトラン
ジスタＮＴＰ1 のドレインがノードＮＤ1 に接続され、
ｎＭＯＳトランジスタＮＴＰ2 のドレインがノードＮＤ
2 に接続され、ｎＭＯＳトランジスタＮＴＰ3 のドレイ
ンがノードＮＤ3 に接続され、ｎＭＯＳトランジスタＮ
ＴＰ4 のドレインがノードＮＤ4 に接続され、各ｎＭＯ
ＳトランジスタＮＴＰ1 〜ＮＴＰ4 のベースは制御信号
ＣＴＬの入力ラインに接続されている。
4 のソースは電源電圧ＶCCに接続され、ｎＭＯＳトラン
ジスタＮＴＰ1 のドレインがノードＮＤ1 に接続され、
ｎＭＯＳトランジスタＮＴＰ2 のドレインがノードＮＤ
2 に接続され、ｎＭＯＳトランジスタＮＴＰ3 のドレイ
ンがノードＮＤ3 に接続され、ｎＭＯＳトランジスタＮ
ＴＰ4 のドレインがノードＮＤ4 に接続され、各ｎＭＯ
ＳトランジスタＮＴＰ1 〜ＮＴＰ4 のベースは制御信号
ＣＴＬの入力ラインに接続されている。
【００８７】このように、プリチャージ用ｎＭＯＳトラ
ンジスタＮＴＰ1 〜ＮＴＰ4 を設けることにより、上述
した第１の実施形態の効果に加えて、以下に示すような
効果が得られる。すなわち、プリチャージ用ｎＭＯＳト
ランジスタがない場合、たとえばノードＮＤ4 の電圧は
０Ｖからスタートすることになるが、このときクロック
信号φ が０ＶでキャパシタＴＣ4 に入力されると、ノー
ドＮＤ4 はたたき下げられて負電圧に下がるが、プリチ
ャージ用ｎＭＯＳトランジスタＮＴＰ4 を設けることに
よりこれを防止することができる。また、プリチャージ
が行われない場合には、キャパシタＴＣ4 のゲート電
圧、すわなちノードＮＤ4 の電圧Ｖ4 はしきい値電圧Ｖ
thを越えないことから、キャパシタＴＣ4 の容量全部が
容量として見えないという、マイナス作用があるが、プ
リチャージ用ｎＭＯＳトランジスタＮＴＰ4 を設けるこ
とによりこれを防止することができる。
ンジスタＮＴＰ1 〜ＮＴＰ4 を設けることにより、上述
した第１の実施形態の効果に加えて、以下に示すような
効果が得られる。すなわち、プリチャージ用ｎＭＯＳト
ランジスタがない場合、たとえばノードＮＤ4 の電圧は
０Ｖからスタートすることになるが、このときクロック
信号φ が０ＶでキャパシタＴＣ4 に入力されると、ノー
ドＮＤ4 はたたき下げられて負電圧に下がるが、プリチ
ャージ用ｎＭＯＳトランジスタＮＴＰ4 を設けることに
よりこれを防止することができる。また、プリチャージ
が行われない場合には、キャパシタＴＣ4 のゲート電
圧、すわなちノードＮＤ4 の電圧Ｖ4 はしきい値電圧Ｖ
thを越えないことから、キャパシタＴＣ4 の容量全部が
容量として見えないという、マイナス作用があるが、プ
リチャージ用ｎＭＯＳトランジスタＮＴＰ4 を設けるこ
とによりこれを防止することができる。
【００８８】
【発明の効果】以上説明したように、本発明によれば、
バックバイアス効果を抑止することができる。したがっ
て、少ない段数で高電圧に昇圧できる。また、電荷運搬
用トランジスタの基板の電位を安定にできるので、パン
チスルー現象を起こさずに安定な昇圧動作を行うことが
できる。また、ゲート電圧の最大値は出力電圧＋０．８
Ｖ程度と従来の出力電圧＋２〜３Ｖより低くでき、ゲー
ト耐圧設定上有利である。ゲートポンピング用キャパシ
タが不要であることから、回路面積および消費電力の増
大を防止できる。さらに、クロック信号は２相でよいこ
とから周波数を上げることができ、クロック発生回路の
複雑化を防止できることはもとより、電流能力に優れ、
また、低電圧電源方向に動作範囲が広いなどの利点があ
る。
バックバイアス効果を抑止することができる。したがっ
て、少ない段数で高電圧に昇圧できる。また、電荷運搬
用トランジスタの基板の電位を安定にできるので、パン
チスルー現象を起こさずに安定な昇圧動作を行うことが
できる。また、ゲート電圧の最大値は出力電圧＋０．８
Ｖ程度と従来の出力電圧＋２〜３Ｖより低くでき、ゲー
ト耐圧設定上有利である。ゲートポンピング用キャパシ
タが不要であることから、回路面積および消費電力の増
大を防止できる。さらに、クロック信号は２相でよいこ
とから周波数を上げることができ、クロック発生回路の
複雑化を防止できることはもとより、電流能力に優れ、
また、低電圧電源方向に動作範囲が広いなどの利点があ
る。
【図１】本発明に係る昇圧回路の第１の実施形態を示す
回路図である。
回路図である。
【図２】本発明に係るウェル・イン・ウェル構造を説明
するための図で、（ａ）は簡略断面図、（ｂ）は（ａ）
の構成を回路記号を用いて示す図である。
するための図で、（ａ）は簡略断面図、（ｂ）は（ａ）
の構成を回路記号を用いて示す図である。
【図３】図１の回路の要部をウェル・イン・ウェル構造
を採用して構成した一例を示す簡略断面図である。
を採用して構成した一例を示す簡略断面図である。
【図４】本発明に係る昇圧回路の基本動作を説明するた
めの図である。
めの図である。
【図５】本発明に係る昇圧回路（負の昇圧回路）の第２
の実施形態を示す回路図である。
の実施形態を示す回路図である。
【図６】本発明に係る昇圧回路（正の昇圧回路）の第３
の実施形態を示す回路図である。
の実施形態を示す回路図である。
【図７】従来の正の昇圧回路の一例を示す回路図であ
る。
る。
【図８】クロック信号の波形例を示す図である。
【図９】図７の昇圧回路の動作を説明するための波形図
である。
である。
【図１０】従来の負の昇圧回路の一例を示す回路図であ
る。
る。
【図１１】バックバイアス効果の影響を避ける、従来の
昇圧回路の第一の例を示す回路図である。
昇圧回路の第一の例を示す回路図である。
【図１２】図１１の昇圧回路に用いられる４相クロック
信号の波形例を示す図である。
信号の波形例を示す図である。
【図１３】バックバイアス効果の影響を避ける、従来の
昇圧回路の第二の例を示す回路図である。
昇圧回路の第二の例を示す回路図である。
【図１４】図１３の回路の要部をウェル・イン・ウェル
構造を採用して構成した一例を示す簡略断面図である。
構造を採用して構成した一例を示す簡略断面図である。
ＶCC…電源電圧、ＮＴ0W〜ＮＴ4W…電荷運搬用ｎＭＯＳ
トランジスタ、ＮＴＡ0W〜ＮＴＡ4W，ＮＴＢ0W〜ＮＴＢ
4W…電圧伝達用ｎＭＯＳトランジスタ、Ｃ1 〜Ｃ4 ，Ｔ
Ｃ1 〜ＴＣ4 …ポンピング用キャパシタ、φ，φ …ク
ロック信号、ＮＴＰ1 〜ＮＴＰ4 …プリチャージ用ｎＭ
ＯＳトランジスタ、１…ｐ形半導体基板、２…ｎウェ
ル、３…ｐウェル、４…ｎウェル２内に形成されたｎ+
拡散層、５，６，６ａ，６ｂ…ｐウェル３内に形成され
たｎ+ 拡散層、７…ｐウェル３内に形成されたｐ+ 拡散
層、８，８ａ，８ｂ…ゲート電極。
トランジスタ、ＮＴＡ0W〜ＮＴＡ4W，ＮＴＢ0W〜ＮＴＢ
4W…電圧伝達用ｎＭＯＳトランジスタ、Ｃ1 〜Ｃ4 ，Ｔ
Ｃ1 〜ＴＣ4 …ポンピング用キャパシタ、φ，φ …ク
ロック信号、ＮＴＰ1 〜ＮＴＰ4 …プリチャージ用ｎＭ
ＯＳトランジスタ、１…ｐ形半導体基板、２…ｎウェ
ル、３…ｐウェル、４…ｎウェル２内に形成されたｎ+
拡散層、５，６，６ａ，６ｂ…ｐウェル３内に形成され
たｎ+ 拡散層、７…ｐウェル３内に形成されたｐ+ 拡散
層、８，８ａ，８ｂ…ゲート電極。
Claims (3)
- 【請求項１】 昇圧用素子に接続され相補的に昇圧され
る第１のノードと第２のノードとを作動的に接続する第
１のトランジスタと、 第２のノードと上記第１のトランジスタの基板ウェルと
を作動的に接続する第２のトランジスタと、 第１のノードと上記第１のトランジスタの基板ウェルと
を作動的に接続する第３のトランジスタとを有し、 上記第１のノードが上記第１のトランジスタのゲートお
よび上記第２のトランジスタのゲートに接続され、上記
第２のノードが上記第３のトランジスタのゲートに接続
され、上記第１のトランジスタの基板ウェルと上記第２
のトランジスタの基板ウェルと上記第３のトランジスタ
の基板ウェルとが接続されている昇圧回路。 - 【請求項２】 所定電位にバイアスされた第１の導電形
半導体領域からなる第１の基板ウェルと、 第１の基板ウェル中に形成された第２の導電形半導体領
域からなる第２の基板ウェルと、 第２の基板ウェル内に形成された少なくとも四つの第１
の導電形素子側拡散層からなる第１、第２、第３、第
４、第５および第６の素子側拡散層と、 第２の基板ウェル内に形成された第２の導電形素子側拡
散層からなる第７の素子側拡散層と、 上記第１および第２の素子側拡散層間上に形成された第
１のゲート電極と、 上記第３および第４の素子側拡散層間上に形成された第
２のゲート電極と、 上記第５および第６の素子側拡散層間上に形成された第
３のゲート電極とを有し、 上記第１の素子側拡散層が上記第５の素子側拡散層なら
びに上記第１および第２のゲート電極に接続され、上記
第２の素子側拡散層が上記第３の素子側拡散層および上
記第３のゲ−ト電極に接続され、上記第４の素子側拡散
層が上記第６の素子側拡散層および上記第７の素子側拡
散層に接続されている昇圧回路。 - 【請求項３】 上記第１の導電形はｎ形であり、上記第
２の導電形はｐ形である請求項２に記載の昇圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000014109A JP2001204174A (ja) | 2000-01-19 | 2000-01-19 | 昇圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000014109A JP2001204174A (ja) | 2000-01-19 | 2000-01-19 | 昇圧回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001204174A true JP2001204174A (ja) | 2001-07-27 |
Family
ID=18541613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000014109A Pending JP2001204174A (ja) | 2000-01-19 | 2000-01-19 | 昇圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001204174A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9369038B2 (en) | 2012-08-08 | 2016-06-14 | Fujitsu Limited | Semiconductor integrated circuit and power supply circuit |
-
2000
- 2000-01-19 JP JP2000014109A patent/JP2001204174A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9369038B2 (en) | 2012-08-08 | 2016-06-14 | Fujitsu Limited | Semiconductor integrated circuit and power supply circuit |
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