CN116169863A - 一种用于实现nmos管加速驱动的装置 - Google Patents

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姜俊伟
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Abstract

本申请提供了一种用于实现NMOS管加速驱动的装置，其中，所述装置包括电源模块、升压模块和控制模块，电源模块的第一输出端与升压模块的输入端连接，升压模块的输出端与控制模块的第一输入端连接，电源模块的第二输出端与控制模块的第二输入端连接，控制模块的输出端与目标NMOS管的栅极连接；电源模块通过其第一输出端向升压模块的输入端提供第一初始电流，通过其第二输出端向控制模块的第二输入端提供第二初始电流；升压模块对第一初始电流进行升压得到第一目标电流，将第一目标电流输出至控制模块的第一输入端；控制模块通过其输出端根据第二初始电流和第一目标电流对目标NMOS管进行驱动。采用上述装置，以缩短对NMOS管进行驱动所需耗费的时间。

Description

一种用于实现NMOS管加速驱动的装置
技术领域
本发明涉及电路驱动领域，具体而言，涉及一种用于实现NMOS管加速驱动的装置。
背景技术
在驱动电路的设计中，地侧驱动和电源侧驱动是两种典型的需求，地侧驱动主要分成对N型功率器件的驱动和对P型功率器件的驱动，但从实际应用中看，因为N型功率器件电流能力优于P型器件，但控制N型器件所需要的更高电压开启，所以地侧驱动电路对N型功率器件驱动是更为常见的设计。
常见的方式有两种，一种是电路自举，所谓自举，就是利用自举升压电容和二极管进行升压电路，例如在同步降压转换器(BUCK)电路中Cboot+二极管，自举技术在开关电源电路里应用较为普遍。还有一种就是利用电荷泵升压(不属于开关电路，属于线性升压)提供的稳定的高压环境，这种升压方式在Power path、理想二极管等线性升压的电源侧需求中更为普遍，但受制于内置电荷泵的供电流能力，这种方式实现的电源侧驱动在驱动电压上可以做到比电源电压高出几十伏甚至更高，但驱动电流只有几百微安，在常见的芯片内置电荷泵实现方案下，MHz的时钟配合pF量级的电荷泵一般外供电流能力只有几十微安甚至更低，然而常见的功率NMOS的输入电容在几十nF甚至百nF，可以估计出电荷泵升压方式驱动外置N型功率器件，达到完全开启需要的建立时间在mS值附近，该建立时间是远远超过地侧的驱动建立时间，或者电源侧对P型器件的驱动时间的，也就是说需要花费大量时间才可以实现对NMOS管的驱动。因此，如何缩短对NMOS管进行驱动所需耗费的时间成为了一个亟待解决的问题。
发明内容
有鉴于此，本发明的目的在于提供一种用于实现NMOS管加速驱动的装置，以缩短对NMOS管进行驱动所需耗费的时间。
第一方面，本申请实施例提供了一种用于实现NMOS管加速驱动的装置，所述装置包括电源模块、升压模块和控制模块，所述电源模块的第一输出端与所述升压模块的输入端连接，所述升压模块的输出端与所述控制模块的第一输入端连接，所述电源模块的第二输出端与所述控制模块的第二输入端连接，所述控制模块的输出端与目标NMOS管的栅极连接；
所述电源模块用于通过所述电源模块的第一输出端向所述升压模块的输入端提供第一初始电流，还用于通过所述电源模块的第二输出端向所述控制模块的第二输入端提供第二初始电流，所述第一初始电流的电源域和所述第二初始电流的电源域存在电压差；
所述升压模块用于对所述第一初始电流进行升压处理得到第一目标电流，并将所述第一目标电流通过其输出端输出至所述控制模块的第一输入端；
所述控制模块用于通过其输出端根据所述第二初始电流和所述第一目标电流对所述目标NMOS管供电，以对所述目标NMOS管进行驱动。
可选地，所述控制模块包括使能信号产生模块、时序信号产生模块和时序开关模块，所述使能信号产生模块的第一输入端与所述升压模块的输出端连接，所述使能信号产生模块的第二输入端与所述电源模块的第二输出端连接，所述使能信号产生模块的输出端与所述时序信号产生模块的输入端连接，所述时序信号产生模块的输出端与所述时序开关模块的输入端连接，所述时序开关模块的输出端与所述目标NMOS管的栅极连接。
可选地，所述使能信号产生模块用于根据所述第二初始电流和所述第一目标电流产生使能信号，还用于通过所述使能信号产生模块的输出端将所述使能信号输出至所述时序信号产生模块的第一输入端；
所述时序信号产生模块用于根据所述使能信号生成时序控制信号，还用于将所述时序控制信号通过所述时序信号产生模块的输出端输出至所述时序开关模块的输入端；
所述时序开关模块用于根据所述时序控制信号对所述目标NMOS管进行驱动。
可选地，所述时序开关模块包括第一NMOS管、第二NMOS管、第三NMOS管、第一PMOS管和第一储能电容；
所述时序信号产生模块的第一输出端与所述第一NMOS管的栅极连接，所述时序信号产生模块的第二输出端与所述第二NMOS管的栅极连接，所述时序信号产生模块的第三输出端与所述第三NMOS管的栅极连接，所述时序信号产生模块的第四输出端与所述第一PMOS管的栅极连接，所述第一NMOS管的源极和所述第一PMOS管的源极均与所述电源模块的第一输出端连接，所述第一NMOS管的漏极分别与所述第一储能电容的上极板、第三NMOS管的源极连接，所述第三NMOS管的漏极与所述目标NMOS管的栅极连接，所述第一PMOS管的漏极分别与所述第一储能电容的下极板、所述第二NMOS管的漏极连接，所述第二NMOS管的源极与所述电源模块的第二输出端连接。
可选地，所述时序信号产生模块包括不交叠时钟产生模块、下降延时模块、上升延时模块、第一电平转换模块和第二电平转换模块，所述时序控制信号包括第一控制信号、第二控制信号、第三控制信号和第四控制信号；
所述不交叠时钟产生模块的输入端与所述使能信号产生模块的输出端连接，所述不交叠时钟产生模块的第一输出端分别与所述第一PMOS管的栅极、所述下降延时模块的输入端连接，所述不交叠时钟产生模块的第二输出端分别与所述第二NMOS管的栅极、所述上升延时模块的输入端连接，所述下降延时模块的输出端与所述第一电平转换模块的输入端连接，所述上升延时模块的输出端与所述第二电平转换模块的输入端连接，所述第一电平转换模块的输出端与所述第三NMOS管的栅极连接、所述第二电平转换模块的输出端与所述第一NMOS管的栅极连接。
可选地，所述不交叠时钟产生模块用于根据所述使能信号生成所述第一控制信号和所述第二控制信号，还用于通过所述不交叠时钟产生模块的第一输出端将所述第一控制信号发送至所述第一PMOS管的栅极和所述下降延时模块的输入端，以及用于通过所述不交叠时钟产生模块的第二输出端将所述第二控制信号发送至所述第二NMOS管的栅极和所述上升延时模块的输入端，其中，所述第一控制信号用于对所述第一PMOS管的驱动状态进行控制，所述第二控制信号用于对所述第二NMOS管的驱动状态进行控制；
所述下降延时模块用于对所述第一控制信号的下降沿产生时间延时得到第三初始信号；
所述第一电平转换模块用于对所述第三初始信号的电源域进行转换得到所述第三控制信号，其中，所述第三控制信号用于对所述第三NMOS管的驱动状态进行控制；
所述上升延时模块用于对所述第二控制信号的上升沿产生时间延时得到第四初始信号；
所述第二电平转换模块用于对所述第四初始信号的电源域进行转换得到所述第四控制信号，其中，所述第四控制信号用于对所述第一NMOS管的驱动状态进行控制。
可选地，所述控制模块还包括恒流电流源，所述恒流电流源的输入端与所述升压模块的输出端连接，所述恒流电流源的输出端与所述目标NMOS管的栅极连接；
所述恒流电流源用于通过其输出端向所述目标NMOS管的栅极提供上拉电流。
可选地，所述时序开关模块包括至少一个时序开关控制器、至少一个时序开关和一个第二储能电容，所述时序信号产生模块的每个输出端其各自分别与一个时序开关控制器连接，每个所述时序开关控制器分别与一个时序开关连接，所述至少一个时序开关与所述第二储能电容组成一个充放电电路，所述充放电电路的第一输入端与所述电源模块的第一输出端连接，所述充放电电路的第二输入端与所述电源模块的第二输出端连接，所述充放电电路的第一输出端与所述目标NMOS管的栅极连接，所述充放电电路的第二输出端与所述目标NMOS管的源极连接；
对于所述至少一个时序开关控制器中的每个所述时序开关控制器，该时序开关控制器用于根据所述时序控制信号控制与其连接的时序开关闭合或者断开；
所述充放电电路用于根据每个所述时序开关的断开或者闭合状态，通过所述第二储能电容向所述目标NMOS管放电，以对所述目标NMOS管进行驱动。
可选地，所述升压模块包括电荷泵升压器，所述电荷泵升压器的输入端与所述电源模块的第一输出端连接，所述电荷泵升压器的输出端与所述控制模块的第一输入端连接。
可选地，所述第一初始电流的电源域和所述第二初始电流的电源域所存在电压差的取值范围为[3,5]。
本申请提供的技术方案包括但不限于以下有益效果：
本申请提供的装置对NMOS管的驱动改进方式，通过电源模块、升压模块以及控制模块对用于对目标NMOS管进行驱动的电流进行升压，并根据升压前和升压后具有不同电源域的电流同时对目标NMOS管进行驱动，以缩短对NMOS管进行驱动所需耗费的时间。
为使本发明的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1示出了本发明实施例一所提供的一种用于实现NMOS管加速驱动的装置的结构示意图；
图2示出了本发明实施例一所提供的第二种NMOS管驱动装置的结构示意图；
图3示出了本发明实施例一所提供的第三种NMOS管驱动装置的结构示意图；
图4示出了本发明实施例一所提供的一种时序信号与MOS管通电状态关系的示意图；
图5示出了本发明实施例一所提供的第四种NMOS管驱动装置的结构示意图；
图6示出了本发明实施例一所提供的一种不交叠时钟产生模块的结构示意图；
图7示出了本发明实施例一所提供的一种下降延时模块的结构示意图；
图8示出了本发明实施例一所提供的一种上升延时模块的结构示意图；
图9示出了本发明实施例一所提供的第一电平转换模块的结构示意图；
图10示出了本发明实施例一所提供的第二电平转换模块的结构示意图；
图11示出了本发明实施例一所提供的电平转换电路的示意图；
图12示出了本发明实施例一所提供的第五种NMOS管驱动装置的结构示意图；
图13示出了本发明实施例一所提供的第六种NMOS管驱动装置的结构示意图；
图14示出了本发明实施例一所提供的第七种NMOS管驱动装置的结构示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例一
为便于对本申请进行理解，下面结合图1示出的本发明实施例一所提供的一种用于实现NMOS管加速驱动的装置的结构示意图描述的内容对本申请实施例一进行详细说明。
参见图1所示，图1示出了本发明实施例一所提供的一种用于实现NMOS管加速驱动的装置的结构示意图，其中，所述装置包括电源模块1、升压模块2和控制模块3，所述电源模块1的第一输出端与所述升压模块2的输入端连接，所述升压模块2的输出端与所述控制模块3的第一输入端连接，所述电源模块1的第二输出端与所述控制模块3的第二输入端连接，所述控制模块3的输出端与目标NMOS管的栅极连接；
所述电源模块1用于通过所述电源模块1的第一输出端向所述升压模块2的输入端提供第一初始电流，还用于通过所述电源模块1的第二输出端向所述控制模块3的第二输入端提供第二初始电流，所述第一初始电流的电源域和所述第二初始电流的电源域存在电压差；
所述升压模块2用于对所述第一初始电流进行升压处理得到第一目标电流，并将所述第一目标电流通过其输出端输出至所述控制模块3的第一输入端；
所述控制模块3用于通过其输出端根据所述第二初始电流和所述第一目标电流对所述目标NMOS管供电，以对所述目标NMOS管进行驱动。
具体的，电源模块由第一输出端输出第一初始电流VCC，由第二输出端输出第二初始电流VCC-Δ，第一初始电流的电源域和第二初始电流的电源域存在的电压差为Δ；由升压模块对第一初始电流VCC进行升压处理得到第一目标电流，并将第一目标电流通过其输出端输出至控制模块的第一输入端，以使控制模块能够根据第二初始电流和第一目标电流对目标NMOS管供电，以实现对目标NMOS管的驱动。
在一个可行的实施方案中，参见图2所示，图2示出了本发明实施例一所提供的第二种用于实现NMOS管加速驱动的装置的结构示意图，其中，所述控制模块3包括使能信号产生模块31、时序信号产生模块32和时序开关模块33，所述使能信号产生模块31的第一输入端与所述升压模块2的输出端连接，所述使能信号产生模块31的第二输入端与所述电源模块1的第二输出端连接，所述使能信号产生模块31的输出端与所述时序信号产生模块32的输入端连接，所述时序信号产生模块32的输出端与所述时序开关模块33的输入端连接，所述时序开关模块33的输出端与所述目标NMOS管的栅极连接。
在一个可行的实施方案中，所述使能信号产生模块31用于根据所述第二初始电流和所述第一目标电流产生使能信号，还用于通过所述使能信号产生模块31的输出端将所述使能信号输出至所述时序信号产生模块32的第一输入端；
所述时序信号产生模块32用于根据所述使能信号生成时序控制信号，还用于将所述时序控制信号通过所述时序信号产生模块32的输出端输出至所述时序开关模块33的输入端；
所述时序开关模块33用于根据所述时序控制信号对所述目标NMOS管进行驱动。
具体的，控制模块在接收到第二初始电流和第一目标电流后，由使能信号产生模块根据第二初始电流和第一目标电流产生使能信号，时序信号产生模块根据使能信号生成时序控制信号，时序开关模块根据时序控制信号对目标NMOS管进行驱动。
在一个可行的实施方案中，参见图3所示，图3示出了本发明实施例一所提供的第三种用于实现NMOS管加速驱动的装置的结构示意图，其中，所述时序开关模块33包括第一NMOS管331、第二NMOS管332、第三NMOS管333、第一PMOS管334和第一储能电容335；
所述时序信号产生模块32的第一输出端与所述第一NMOS管331的栅极连接，所述时序信号产生模块32的第二输出端与所述第二NMOS管332的栅极连接，所述时序信号产生模块32的第三输出端与所述第三NMOS管332的栅极连接，所述时序信号产生模块32的第四输出端与所述第一PMOS管334的栅极连接，所述第一NMOS管331的源极和所述第一PMOS管334的源极均与所述电源模块1的第一输出端连接，所述第一NMOS管331的漏极分别与所述第一储能电容335的上极板、第三NMOS管333的源极连接，所述第三NMOS管333的漏极与所述目标NMOS管的栅极连接，所述第一PMOS管334的漏极分别与所述第一储能电容335的下极板、所述第二NMOS管332的漏极连接，所述第二NMOS管332的源极与所述电源模块1的第二输出端连接。
具体的，参见图4所示，图4示出了本发明实施例一所提供的一种时序信号与MOS管通电状态关系的示意图，其中，在控制模块发送使能信号之前，第一NMOS管和第二NMOS管处于导通状态，第三NMOS管和第一PMOS管处于关闭状态，此时第一储能电容的上极板CT的电位VCT满足：
VCT＝VCC；
下极板CB的电位VCB满足：
VCB＝VCC-Δ；
第一储能电容所储存电荷量Qext满足：
Qext＝Cext*(VCT-VCB)＝Cext*Δ；
其中，VCC为第一初始电流的电压值，Δ为第一初始电流和第二初始电流之间的电压差，Cext为第一储能电容的电容值。
下面描述一下使能信号发出之后的动作过程：
步骤一：第二NMOS管断开，电容下极板失去与电源模块的第二输出端的连接。
步骤二：第一NMOS管断开，电容上极板失去与电源模块的第一输出端的连接，整体处于浮空态。
步骤三：第一PMOS管导通，电容下极板与电源模块的第一输出端连接，上极板电位突变为VCC+Δ。
步骤四：第三NMOS管导通，电容上极板与目标NMOS管的栅极连接，第一储能电容上的电荷与目标NMOS管的栅极共享电荷。
目标NMOS管的栅极电压因为第一储能电容的导入会发生突变，目标NMOS管的驱动电压值Vdrive满足：
Figure BDA0004144124250000101
其中，Cext为第一储能电容的电容值，Δ为第一初始电流和第二初始电流之间的电压差，Cgate为目标NMOS管的栅极电容值。
在实际电路中，第一储能电容的容值远大于目标NMOS管的输入容值。
下面描述一下使能信号消失之后的动作过程：
步骤五：第一PMOS管断路，第一储能电容的下极板失去与电源模块的第一输出端的连接。
步骤六：第三NMOS管断开，第一储能电容上极板失去与目标NMOS管栅极的连接，整体处于浮空态。
步骤七：第二NMOS管导通，第一储能电容下极板与电源模块的第二输出端的连接，但上下极板电压差保持不变。
步骤八：第一NMOS管导通，电容上极板与电源模块的第一输出端连接，电源模块的第一输出端给第一储能电容补充电荷。
最终，第一储能电容的上下极板电位再次恢复成为使能信号发出之前的状态，至此，第一储能电容与目标NMOS管的栅极的连接断开，快速建立过程结束。
在一个可行的实施方案中，参见图5所示，图5示出了本发明实施例一所提供的第四种用于实现NMOS管加速驱动的装置的结构示意图，其中，所述时序信号产生模块32包括不交叠时钟产生模块321、下降延时模块322、上升延时模块323、第一电平转换模块324和第二电平转换模块325，所述时序控制信号包括第一控制信号、第二控制信号、第三控制信号和第四控制信号；
所述不交叠时钟产生模块321的输入端与所述使能信号产生模块31的输出端连接，所述不交叠时钟产生模块321的第一输出端分别与所述PMOS管334的栅极、所述下降延时模块322的输入端连接，所述不交叠时钟产生模块321的第二输出端分别与所述第二NMOS管332的栅极、所述上升延时模块323的输入端连接，所述下降延时模块322的输出端与所述第一电平转换模块324的输入端连接，所述上升延时模块323的输出端与所述第二电平转换模块325的输入端连接，所述第一电平转换模块324的输出端与所述第三NMOS管333的栅极连接、所述第二电平转换模块325的输出端与所述第一NMOS管331的栅极连接。
具体的，参见图6所示，图6示出了本发明实施例一所提供的一种不交叠时钟产生模块的结构示意图，其中，不交叠时钟产生模块包括第一非门电路3211、第二非门电路3212，第一与非门电路3213，第二与非门电路3214，第二PMOS管3215、第四NMOS管3216，第三PMOS管3217，第五NMOS管3218，第一上拉电阻3219，第二上拉电阻32210、第一下拉电阻32211、第二下拉电阻32212，第一施密特触发器32213，第二施密特触发器32214，第三非门电路32215，第四非门电路32216，第一同相缓冲器32217，第二同相缓冲器32218，第五非门电路32219，第六非门电路32220。
第一非门电路3211的输入端与使能信号产生模块31的输出端连接，第一非门电路3211的输出端分别与第二非门电路3212的输入端、所述第二与非门电路3214的第一输入端连接，所述第二非门电路3212的输出端与所述第一与非门电路3213的第一输入端连接，所述第一与非门电路3213的输出端分别与所述第二PMOS管3215的栅极、所述第四NMOS管3216的栅极连接，所述第二PMOS管3215的源极与所述第一上拉电阻3219的第一端连接，所述第一上拉电阻3219的第二端与电源模块1的第一输出端连接，所述第二PMOS管3215的漏极、所述第四NMOS管3216的漏极均与所述第一施密特触发器32213的输入端、所述第一下拉电阻32211的第一端连接，所述第一下拉电阻32211的第二端接地，所述第四NMOS管3216的源极与电源模块1的第二输出端连接，所述第一施密特触发器32213的输出端与所述第三非门电路32215的输入端连接，所述第三非门电路32215的输出端与所述第四非门电路32216的输入端连接，所述第四非门电路32216的输出端分别与所述下降延时模块的322的输入端、所述第一同相缓冲器32217的输入端、所述第一PMOS管334的栅极连接，所述第一同相缓冲器32217的输出端与所述第二与非门电路3214的第二输入端连接，所述第二与非门电路3214的输出端分别与所述第三PMOS管3217的栅极，所述第五NMOS管3218的栅极连接，所述第三PMOS管3217的源极与所述第二上拉电阻32210的第一端连接，所述第二上拉电阻32210的第二端与电源模块1的第一输出端连接，所述第三PMOS管3217的漏极、所述第五NMOS管3218的漏极均与所述第二施密特触发器32214的输入端、所述第二下拉电阻32212的第一端连接，所述第二下拉电阻32212的第二端接地，所述第二施密特触发器32214的输出端与所述第二同相缓冲器32218的输入端连接，所述第二同相缓冲器32218的输出端与所述第五非门电路32219的输入端连接，所述第五非门电路32219的输出端分别与所述第六非门电路32220的输入端、所述上升延时模块323、所述第二NMOS管332连接，所述第六非门电路32220的输出端与所述第一与非门电路3213的第二输入端连接；该环节是对不交叠时钟产生电路的一种变形，目的就是产生两路有特定开启或关闭顺序的第二NMOS管和第一PMOS管。
参见图7所示，图7示出了本发明实施例一所提供的一种下降延时模块的结构示意图，其中，所述下降延时模块包括第三同相缓冲器3221，第四PMOS管3222，第六NMOS管3223，第三上拉电阻3224，第三下拉电阻3225，第三施密特触发器3226，第七非门电路3227。
所述第三同相缓冲器3221的输入端与所述第四非门电路32216的输出端连接，所述第三同相缓冲器3221的输出端分别与所述第四PMOS管3222的栅极，所述第六NMOS管3223的栅极连接，所述第四PMOS管3222的源极与所述第三上拉电阻3224的第一端连接，所述第三上拉电阻3224的第二端与所述电源模块1的第一输出端连接，所述第四PMOS管3222的漏极、所述第六NMOS管3223的漏极均与所述第三施密特触发器3226的输入端、所述第三下拉电阻3225的第一端连接，所述第三下拉电阻3225的第二端接地，所述第三施密特触发器3226的输出端与所述第七非门电路3227的输入端连接，所述第七非门电路3227的输出端与所述第一电平转换模块的输入端连接。
参见图8所示，图8示出了本发明实施例一所提供的一种上升延时模块的结构示意图，其中，所述上升延时模块包括第八非门电路3231，第五PMOS管3232，第七NMOS管3233，第四上拉电阻3234，第四下拉电阻3235，第四施密特触发器3236，第九非门电路3237。
所述第八非门电路3231的输入端与所述第五非门电路32219的输出端连接，所述第八非门电路3231的输出端分别与所述第五PMOS管3232的栅极，所述第七NMOS管3233的栅极连接，所述第五PMOS管3232的源极与所述第四上拉电阻3234的第一端连接，所述第四上拉电阻3234的第二端与所述电源模块1的第一输出端连接，所述第五PMOS管3232的漏极、所述第七NMOS管3233的漏极均与所述第四施密特触发器3236的输入端、所述第四下拉电阻3235的第一端连接，所述第四下拉电阻3235的第二端接地，所述第四施密特触发器3236的输出端与所述第九非门电路3237的输入端连接，所述第九非门电路3237的输出端与所述第二电平转换模块的输入端连接。
下降延时模块或上升延时模块，是对第一PMOS管和第二NMOS管进行不同的延时处理，对于第一PMOS管信号来说，进行下降延时处理，第二NMOS管信号进行上升沿处理，目的就是为了降低后一环节。
参见图9所示，图9示出了本发明实施例一所提供的第一电平转换模块的结构示意图，其中，所述第一电平转换模块324的第一低电平输入端与所述电源模块1的第一输出端连接，所述第一电平转换模块324的第二低电平输入端与所述电源模块1的第二输出端连接，所述第一电平转换模块324的第一高电平输入端与外接电源连接，所述第一电平转换模块324的第二高电平输入端与所述电源模块1的第一输出端连接，所述第一电平转换模块324的输出端与所述第三NMOS管333的栅极连接。
参见图10所示，图10示出了本发明实施例一所提供的第二电平转换模块的结构示意图，其中，所述第二电平转换模块325的第一低电平输入端与所述电源模块1的第一输出端连接，所述第二电平转换模块325的第二低电平输入端与所述电源模块1的第二输出端连接，所述第二电平转换模块325的第一高电平输入端与所述外接电源连接，所述第二电平转换模块325的第二高电平输入端与所述电源模块1的第一输出端连接，所述第二电平转换模块325的输出端与所述第一NMOS管331的栅极连接。
电平转换模块将延时过的第一PMOS管，第二NMOS管的信号进行电平搬移，使其在时域上满足先后顺序的要求下，电源域也得满足要求，否则无法对其它电源域下的器件开启或关闭。
参见图11所示，图11示出了本发明实施例一所提供的电平转换电路的示意图，其中，所述电平转换电路包括第六PMOS管401、第七PMOS管402、第八PMOS管403、第九PMOS管404、第十PMOS管405、第十一PMOS管406、第十二PMOS管407、第八NMOS管408、第九NMOS管409、第十NMOS管410、第十一NMOS管411、第十二NMOS管412、第三储能电容413、第十非门电路414和内置电流源415。
所述第六PMOS管401的源极、所述第三储能电容413的上极板、所述第七PMOS管402的源极、所述第八PMOS管403的源极、所述第九PMOS管404的源极、所述第十一PMOS管406的源极、所述第十二PMOS管407的源极均与所述外接电源连接，所述第六PMOS管401的栅极分别与所述第七PMOS管402的栅极、所述第八PMOS管403的栅极连接，所述第九PMOS管404的栅极分别与所述第九PMOS管404的漏极、所述第十PMOS管405的源极连接、所述第十PMOS管405的栅极分别与所述第十PMOS管405的漏极、所述第八PMOS管403的漏极、所述第十二NMOS管412的漏极、所述第十一PMOS管406的栅极连接，所述第六PMOS管401的漏极分别与所述第十NMOS管410的漏极、所述第十NMOS管410的栅极连接、所述第七PMOS管402的漏极分别与所述第七PMOS管402的栅极、所述第十一NMOS管411的漏极连接，所述第十一PMOS管406的漏极分别与所述第八NMOS管408的漏极、所述第十二PMOS管407的栅极、所述第九NMOS管409的栅极连接，所述第十二PMOS管407的漏极、所述第九NMOS管409的漏极均与第三NMOS管的输入端或者第一NMOS管的输入端连接，所述第九NMOS管409的源极、所述第八NMOS管408的源极、所述第十NMOS管410的源极、所述第三储能电容413的下极板均与所述电源模块的第一输出端连接，所述第十一NMOS管411的栅极分别与所述第二NMOS管的输出端或者所述第一PMOS管的输出端、所述第十非门电路414的输入端连接，所述第十非门电路414的输出端与所述第十二NMOS管412的栅极连接，所述第十二NMOS管412的源极分别与所述第十一NMOS管411的源极、所述内置电流源415的输入端连接，所述内置电流源415的输出端接地。
浮动电源域由VCC，VCC-Δ(信号A的电源域)下的信号A经过差分对结构完成电压到电流转换，电流信号跨域到新的电源域VCC+δ，VCC(经电平转换单元进行转换后信号A的电源域，δ为电压改变量)后再次恢复为电压信号，经过一级缓冲进一步整形，得到延时极短但电源域改变的信号B。
在一个可行的实施方案中，所述不交叠时钟产生模块321用于根据所述使能信号生成所述第一控制信号和所述第二控制信号，还用于通过所述不交叠时钟产生模块321的第一输出端将所述第一控制信号发送至所述第一PMOS管334的栅极和所述下降延时模块322的输入端，以及用于通过所述不交叠时钟产生模块321的第二输出端将所述第二控制信号发送至所述第二NMOS管332的栅极和所述上升延时模块323的输入端，其中，所述第一控制信号用于对所述第一PMOS管334的驱动状态进行控制，所述第二控制信号用于对所述第二NMOS管332的驱动状态进行控制；
所述下降延时模块322用于对所述第一控制信号的下降沿产生时间延时得到第三初始信号；
所述第一电平转换模块324用于对所述第三初始信号的电源域进行转换得到所述第三控制信号，其中，所述第三控制信号用于对所述第三NMOS管333的驱动状态进行控制；
所述上升延时模块323用于对所述第二控制信号的上升沿产生时间延时得到第四初始信号；
所述第二电平转换模块325用于对所述第四初始信号的电源域进行转换得到所述第四控制信号，其中，所述第四控制信号用于对所述第一NMOS管331的驱动状态进行控制。
具体的，下降延时模块用于对所述第一控制信号的下降沿产生时间延时，但对第一控制信号的上升沿不产生时间延时，处理后获得的信号为第三初始信号；上升延时模块用于对所述第二控制信号的上升沿产生时间延时，但对第二控制信号的下降沿不产生时间延时，处理后获得的信号为第四初始信号。
在一个可行的实施方案中，参见图12所示，图12示出了本发明实施例一所提供的第五种用于实现NMOS管加速驱动的装置的结构示意图，其中，所述控制模块3还包括恒流电流源34，所述恒流电流源34的输入端与所述升压模块2的输出端连接，所述恒流电流源34的输出端与所述目标NMOS管的栅极连接；
所述恒流电流源34用于通过其输出端向所述目标NMOS管的栅极提供上拉电流。
在一个可行的实施方案中，参见图13所示，图13示出了本发明实施例一所提供的第六种用于实现NMOS管加速驱动的装置的结构示意图，其中，所述时序开关模块33包括至少一个时序开关控制器336、至少一个时序开关337和一个第二储能电容338，所述时序信号产生模块32的每个输出端其各自分别与一个时序开关控制器336连接，每个所述时序开关控制器336分别与一个时序开关337连接，所述至少一个时序开关337与所述第二储能电容338组成一个充放电电路339，所述充放电电路339的第一输入端与所述电源模块1的第一输出端连接，所述充放电电路339的第二输入端与所述电源模块1的第二输出端连接，所述充放电电路339的第一输出端与所述目标NMOS管的栅极连接，所述充放电电路339的第二输出端与所述目标NMOS管的源极连接；
对于所述至少一个时序开关控制器336中的每个所述时序开关控制器336，该时序开关控制器336用于根据所述时序控制信号控制与其连接的时序开关337闭合或者断开；
所述充放电电路339用于根据每个所述时序开关337的断开或者闭合状态，通过所述第二储能电容338向所述目标NMOS管放电，以对所述目标NMOS管进行驱动。
在一个可行的实施方案中，参见图14所示，图14示出了本发明实施例一所提供的第七种用于实现NMOS管加速驱动的装置的结构示意图，其中，所述升压模块2包括电荷泵升压器21，所述电荷泵升压器21的输入端与所述电源模块1的第一输出端连接，所述电荷泵升压器21的输出端与所述控制模块3的第一输入端连接。
在一个可行的实施方案中，所述第一初始电流的电源域和所述第二初始电流的电源域所存在电压差的取值范围为[3,5]。
本发明实施例所提供的一种NMOS管驱动装置可以为设备上的特定硬件或者安装于设备上的软件或固件等。本发明实施例所提供的装置，其实现原理及产生的技术效果和前述方法实施例相同，为简要描述，装置实施例部分未提及之处，可参考前述方法实施例中相应内容。所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，前述描述的系统、装置和单元的具体工作过程，均可以参考上述方法实施例中的对应过程，在此不再赘述。
在本发明所提供的实施例中，应该理解到，所揭露装置和方法，可以通过其它的方式实现。以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，又例如，多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些通信接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
另外，在本发明提供的实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。
所述功能如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释，此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
最后应说明的是：以上所述实施例，仅为本发明的具体实施方式，用以说明本发明的技术方案，而非对其限制，本发明的保护范围并不局限于此，尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，其依然可以对前述实施例所记载的技术方案进行修改或可轻易想到变化，或者对其中部分技术特征进行等同替换；而这些修改、变化或者替换，并不使相应技术方案的本质脱离本发明实施例技术方案的精神和范围。都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应所述以权利要求的保护范围为准。

Claims (10)

1.一种用于实现NMOS管加速驱动的装置，其特征在于，所述装置包括电源模块、升压模块和控制模块，所述电源模块的第一输出端与所述升压模块的输入端连接，所述升压模块的输出端与所述控制模块的第一输入端连接，所述电源模块的第二输出端与所述控制模块的第二输入端连接，所述控制模块的输出端与目标NMOS管的栅极连接；
所述电源模块用于通过所述电源模块的第一输出端向所述升压模块的输入端提供第一初始电流，还用于通过所述电源模块的第二输出端向所述控制模块的第二输入端提供第二初始电流，所述第一初始电流的电源域和所述第二初始电流的电源域存在电压差；
所述升压模块用于对所述第一初始电流进行升压处理得到第一目标电流，并将所述第一目标电流通过其输出端输出至所述控制模块的第一输入端；
所述控制模块用于通过其输出端根据所述第二初始电流和所述第一目标电流对所述目标NMOS管供电，以对所述目标NMOS管进行驱动。
2.根据权利要求1所述的装置，其特征在于，所述控制模块包括使能信号产生模块、时序信号产生模块和时序开关模块，所述使能信号产生模块的第一输入端与所述升压模块的输出端连接，所述使能信号产生模块的第二输入端与所述电源模块的第二输出端连接，所述使能信号产生模块的输出端与所述时序信号产生模块的输入端连接，所述时序信号产生模块的输出端与所述时序开关模块的输入端连接，所述时序开关模块的输出端与所述目标NMOS管的栅极连接。
3.根据权利要求2所述的装置，其特征在于，所述使能信号产生模块用于根据所述第二初始电流和所述第一目标电流产生使能信号，还用于通过所述使能信号产生模块的输出端将所述使能信号输出至所述时序信号产生模块的第一输入端；
所述时序信号产生模块用于根据所述使能信号生成时序控制信号，还用于将所述时序控制信号通过所述时序信号产生模块的输出端输出至所述时序开关模块的输入端；
所述时序开关模块用于根据所述时序控制信号对所述目标NMOS管进行驱动。
4.根据权利要求3所述的装置，其特征在于，所述时序开关模块包括第一NMOS管、第二NMOS管、第三NMOS管、第一PMOS管和第一储能电容；
所述时序信号产生模块的第一输出端与所述第一NMOS管的栅极连接，所述时序信号产生模块的第二输出端与所述第二NMOS管的栅极连接，所述时序信号产生模块的第三输出端与所述第三NMOS管的栅极连接，所述时序信号产生模块的第四输出端与所述第一PMOS管的栅极连接，所述第一NMOS管的源极和所述第一PMOS管的源极均与所述电源模块的第一输出端连接，所述第一NMOS管的漏极分别与所述第一储能电容的上极板、第三NMOS管的源极连接，所述第三NMOS管的漏极与所述目标NMOS管的栅极连接，所述第一PMOS管的漏极分别与所述第一储能电容的下极板、所述第二NMOS管的漏极连接，所述第二NMOS管的源极与所述电源模块的第二输出端连接。
5.根据权利要求4所述的装置，其特征在于，所述时序信号产生模块包括不交叠时钟产生模块、下降延时模块、上升延时模块、第一电平转换模块和第二电平转换模块，所述时序控制信号包括第一控制信号、第二控制信号、第三控制信号和第四控制信号；
所述不交叠时钟产生模块的输入端与所述使能信号产生模块的输出端连接，所述不交叠时钟产生模块的第一输出端分别与所述第一PMOS管的栅极、所述下降延时模块的输入端连接，所述不交叠时钟产生模块的第二输出端分别与所述第二NMOS管的栅极、所述上升延时模块的输入端连接，所述下降延时模块的输出端与所述第一电平转换模块的输入端连接，所述上升延时模块的输出端与所述第二电平转换模块的输入端连接，所述第一电平转换模块的输出端与所述第三NMOS管的栅极连接、所述第二电平转换模块的输出端与所述第一NMOS管的栅极连接。
6.根据权利要求5所述的装置，其特征在于，所述不交叠时钟产生模块用于根据所述使能信号生成所述第一控制信号和所述第二控制信号，还用于通过所述不交叠时钟产生模块的第一输出端将所述第一控制信号发送至所述第一PMOS管的栅极和所述下降延时模块的输入端，以及用于通过所述不交叠时钟产生模块的第二输出端将所述第二控制信号发送至所述第二NMOS管的栅极和所述上升延时模块的输入端，其中，所述第一控制信号用于对所述第一PMOS管的驱动状态进行控制，所述第二控制信号用于对所述第二NMOS管的驱动状态进行控制；
所述下降延时模块用于对所述第一控制信号的下降沿产生时间延时得到第三初始信号；
所述第一电平转换模块用于对所述第三初始信号的电源域进行转换得到所述第三控制信号，其中，所述第三控制信号用于对所述第三NMOS管的驱动状态进行控制；
所述上升延时模块用于对所述第二控制信号的上升沿产生时间延时得到第四初始信号；
所述第二电平转换模块用于对所述第四初始信号的电源域进行转换得到所述第四控制信号，其中，所述第四控制信号用于对所述第一NMOS管的驱动状态进行控制。
7.根据权利要求2所述的装置，其特征在于，所述控制模块还包括恒流电流源，所述恒流电流源的输入端与所述升压模块的输出端连接，所述恒流电流源的输出端与所述目标NMOS管的栅极连接；
所述恒流电流源用于通过其输出端向所述目标NMOS管的栅极提供上拉电流。
8.根据权利要求2所述的装置，其特征在于，所述时序开关模块包括至少一个时序开关控制器、至少一个时序开关和第二储能电容，所述时序信号产生模块的每个输出端其各自分别与一个时序开关控制器连接，每个所述时序开关控制器分别与一个时序开关连接，所述至少一个时序开关与所述第二储能电容组成一个充放电电路，所述充放电电路的第一输入端与所述电源模块的第一输出端连接，所述充放电电路的第二输入端与所述电源模块的第二输出端连接，所述充放电电路的第一输出端与所述目标NMOS管的栅极连接，所述充放电电路的第二输出端与所述目标NMOS管的源极连接；
对于所述至少一个时序开关控制器中的每个所述时序开关控制器，该时序开关控制器用于根据所述时序控制信号控制与其连接的时序开关闭合或者断开；
所述充放电电路用于根据每个所述时序开关的断开或者闭合状态，通过所述第二储能电容向所述目标NMOS管放电，以对所述目标NMOS管进行驱动。
9.根据权利要求1所述的装置，其特征在于，所述升压模块包括电荷泵升压器，所述电荷泵升压器的输入端与所述电源模块的第一输出端连接，所述电荷泵升压器的输出端与所述控制模块的第一输入端连接。
10.根据权利要求1所述的装置，其特征在于，所述第一初始电流的电源域和所述第二初始电流的电源域所存在电压差的取值范围为[3,5]。
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