CN110277128B

CN110277128B - 应用于低压闪存存储器的升压电路

Info

Publication number: CN110277128B
Application number: CN201910476411.0A
Authority: CN
Inventors: 权力; 金建明
Original assignee: Shanghai Huali Integrated Circuit Manufacturing Co Ltd
Current assignee: Shanghai Huali Integrated Circuit Manufacturing Co Ltd
Priority date: 2019-06-03
Filing date: 2019-06-03
Publication date: 2023-02-03
Anticipated expiration: 2039-06-03
Also published as: CN110277128A

Abstract

本发明涉及应用于低压闪存存储器的升压电路，涉及存储器电路设计，通过第一逻辑处理电路产生第一控制信号In，并经逻辑控制模块产生第三控制信号DP、第四控制信号DN和第五控制信号Ctrl_P使升压电路模块输出2VDD的电压，满足了低压存储器的工作要求，且本发明提供的升压电路的平均功耗低于传统电路，进一步减少了平均电流功耗，提高了效率。

Description

应用于低压闪存存储器的升压电路

技术领域

本发明涉及存储器电路设计，尤其涉及一种应用于低压闪存存储器的升压电路。

背景技术

在如今的系统级单晶片(SOC，System on a chip)中，非挥发性存储器扮演着一个重要角色，比如基本的系统存储需求、传感器感测、生医检测、触控应用等等。这些产品应用的共同特点是极低的工作频率以及对于产品待机模式(stand-by mode)的低功耗目标，这样的系统将有助于减小产品对于电池容量的需求，还能帮助缩小产品的模组尺寸。在非挥发性闪存存储器电路设计中，当存储器单元(bitcell)的操作条件高于电源电压(VDD)的电位时，电荷泵是一种常用的电路类型，再比如应用于存储器字线(word-line)上的高压需求，就需要用升压(boost)电路来产生这个电位。

请参阅图1，图1为现有技术的应用于闪存存储器电位的升压电路示意图，如图1所示，升压电路中包括耦合电容CAP，电容CAP能够对电路中某一固定电位充电，从而达到升压的效果，其原理为电容具有隔绝直流成分，通交流信号的特性。

应用于存储器的升压电路需要精确的升压控制时间、电容的容量评估、以及相应信号的频率要求，还需要考虑后级电路的负载、驱动力、读出的相应速度等问题。需满足实现驱动存储器阵列单元的MOS晶体管开关及相关后级电路的驱动需求，也需要达到对存储器读出速度的规格要求，并降低损耗，提高效率。

发明内容

本发明的目的在于提供一种应用于低压闪存存储器的升压电路，以满足低压存储器的工作要求，且本发明提供的升压电路的平均功耗低于传统电路，进一步减少了平均电流功耗，提高了效率。

本发明提供的应用于低压闪存存储器的升压电路，包括：第一逻辑处理电路，包括使能信号端(Enable)、第一时钟信号端Clk1、第二时钟信号端Clk2和系统重置信号端Reset，分别用于接收使能信号Enable、第一时钟信号Clk1、第二时钟信号Clk2和系统重置信号Reset，并包括用于输出第一控制信号In的第一控制信号端；逻辑控制模块，包括第二逻辑处理电路、第一P型功率开关管MP1和第一N型功率开关管MN1，用于接收第一控制信号In的信号端，用于输出第二控制信号Inb的第二控制信号端，用于输出第三控制信号DP的第三控制信号端,用于输出第四控制信号DN的第四控制信号端，其中第二逻辑处理电路接收第一控制信号In，并输出第三控制信号DP和第四控制信号DN，第一P型功率开关管MP1的门极G接收第三控制信号DP，第一N型功率开关管MN1的门极G接收第四控制信号DN，且第一P型功率开关管MP1的漏端D连接第一N型功率开关管MN1的漏端D并输出第二控制信号Inb，第一P型功率开关管MP1的源端S连接直流电压源VDD，第一N型功率开关管MN1的源端S接地，以使第一N型功率开关管MN1和第一P型功率开关管MP1构成第一反相器；升压电路模块，包括第二P型功率开关管MP2、第二N型功率开关管MN2和第三P型功率开关管MP3，其中第二P型功率开关管MP2的源端S连接闪存存储器的升压电路的输出端Vboost，第二P型功率开关管MP2的漏端D连接第二N型功率开关管MN2的漏端D及第三P型功率开关管MP3的门极G，第二P型功率开关管MP2的门极G连接逻辑控制模块的第三控制信号端，用于接收第三控制信号DP，第二N型功率开关管MN2的源端S接地，第二N型功率开关管MN2的门极G连接逻辑控制模块的第四控制信号DN，用于接收第四控制信号DN，并使第二N型功率开关管MN2和第二P型功率开关管MP2构成第二反相器，第二P型功率开关管MP2和第二N型功率开关管MN2的共节点输出第五控制信号Ctrl_P，第三P型功率开关管MP3的源端S连接直流电压源VDD，第三P型功率开关管MP3的漏端D连接闪存存储器的升压电路的输出端Vboost及第二P型功率开关管MP2的源端S，第三P型功率开关管MP3的门极G连接第二P型功率开关管MP2和第二N型功率开关管MN2的共节点，以接收第五控制信号Ctrl_P；以及电容CAP包括第一端和第二端，所述电容CAP的第一端连接第二控制信号端，用于接收第二控制信号Inb，所述电容CAP的第二端连接闪存存储器的升压电路的输出端Vboost。

更进一步的，所述第二N型功率开关管MN2和所述第二P型功率开关管MP2为高压I/O(输入输出)晶体管。

更进一步的，所述高压I/O(输入输出)晶体管的耐压大于电源电压VDD。

更进一步的，所述高压I/O(输入输出)晶体管的耐压小于10V。

更进一步的，所述第一N型功率开关管MN1、所述第一P型功率开关管MP1和所述第三P型功率开关管MP3的耐压位于0V与电源电压VDD之间。

更进一步的，所述第一P型功率开关管MP1、所述第二P型功率开关管MP2和所述第三P型功率开关管MP3为PMOS。

更进一步的，所述第一N型功率开关管MN1和所述第二N型功率开关管MN2为NMOS。

更进一步的，所述电容CAP为完成高频信号耦合传递的MOS电容。

更进一步的，所述应用于低压闪存存储器的升压电路集成在一半导体衬底中。

更进一步的，所述应用于低压闪存存储器的升压电路应用CMOS工艺集成在一半导体衬底中。

更进一步的，第一逻辑处理电路包括：第一非门和第二非门，第一非门的输入端即为第一逻辑处理电路的使能信号端，用于接收使能信号Enable，第一非门的输出端连接第二非门的输入端，第二非门的输出端连接第三与非门的第一输入端，还包括第一或非门，第一或非门的第一输入端接收第二时钟信号Clk2，第一或非门的第二输入端接收系统重置信号Reset，还包括第二与非门和第三与非门，第二与非门的第一输入端接收第一时钟信号Clk1，第三与非门的第一输入端连接第一或非门的输出端，第三与非门的第二输入端连接第二与非门的输出端，第二与非门的第二输入端连接第三与非门的输出端，并第二与非门的输出端连接第一与非门的第二输入端，第一与非门的输出端输出第一控制信号In。

更进一步的，第一或非门、第二与非门和第三与非门构成低电平有效的Set-Reset锁存器。

更进一步的，第二逻辑处理电路包括：第三非门、第四非门、第五非门、第六非门、第七非门、第八非门、第九非门、第十非门、第十一非门、第十二非门、第二或非门和第四与非门，第三非门的输出端连接第四非门的输入端，第四非门的输出端连接第二或非门的第一输入端，第五非门的输入端连接第三非门的输入端，并接收第一逻辑处理电路输出的第一控制信号In，第五非门的输出端连接第六非门的输入端，第六非门的输出端连接第四与非门的第一输入端，第二或非门的第二输入端和第四与非门的第二输入端连接，并接收第一逻辑处理电路输出的第一控制信号In，第二或非门的输出端连接第七非门的输入端，第七非门的输出端连接第八非门的输入端，第八非门输出端连接第九非门的输入端，第九非门的输出端输出第三控制信号DP，第四与非门的输出端连接第十非门的输入端，第十非门的输出端连接第十一非门的输入端，第十一非门输出端连接第十二非门的输入端，第十二非门的输出端输出第四控制信号DN。

更进一步的，其中Clk1、Clk2、Reset、Enable信号都为低压逻辑信号。

更进一步的，Clk1、Clk2、Reset、Enable信号的电压位于0V至VDD。

更进一步的，第五控制信号Ctrl_P的高电平电位高于VDD。

更进一步的，逻辑控制模块使得产生的第三控制信号DP和第四控制信号DN信号错位。

更进一步的，第三控制信号DP信号在上拉的过程中早于第四控制信号DN。

更进一步的，第七非门、第八非门和第九非门的内驱动管的尺寸大于第十非门、第十一非门和第十二非门的内驱动管尺寸。

更进一步的，第二控制信号Inb下拉时间比上升时间慢。

更进一步的，第一N型功率开关管MN1的尺寸小于第一P型功率开关管MP1。

更进一步的，升压电路用于驱动低压存储器中的逻辑译码器和阵列驱动器。

本发明提供的应用于低压闪存存储器的升压电路，通过第一逻辑处理电路产生第一控制信号In，并经逻辑控制模块产生第三控制信号DP、第四控制信号DN和第五控制信号Ctrl_P使升压电路模块输出2VDD的电压，满足了低压存储器的工作要求，且本发明提供的升压电路的平均功耗低于传统电路，进一步减少了平均电流功耗，提高了效率。

附图说明

图1为现有技术的应用于闪存存储器电位的升压电路示意图。

图2为本发明一实施例的应用于低压闪存存储器的升压电路的示意图。

图3为图2所示的第二逻辑处理电路的内部示意图。

图4为图2所示的应用于低压闪存存储器的升压电路的工作波形图。

图5为图2所示的DN和DP信号的波形示意图。

图6为仿真用负载示意图。

对附图中所用到的标记解释如下：

110、第一逻辑处理电路；122、第二逻辑处理电路；120、逻辑控制模块；130、升压电路模块。

具体实施方式

下面将结合附图，对本发明中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。

在本发明一实施例中，提供一种应用于低压闪存存储器的升压电路。具体的，请参阅图2，图2为本发明一实施例的应用于低压闪存存储器的升压电路的示意图。如图2所示，应用于低压闪存存储器的升压电路包括：第一逻辑处理电路110、逻辑控制模块120和升压电路模块130，其中，第一逻辑处理电路110包括：使能信号端(Enable)、第一时钟信号端Clk1、第二时钟信号端Clk2和系统重置信号端Reset，分别用于接收使能信号Enable、第一时钟信号Clk1、第二时钟信号Clk2和系统重置信号Reset，并包括用于输出第一控制信号In的第一控制信号端；逻辑控制模块120包括第二逻辑处理电路122、第一P型功率开关管MP1和第一N型功率开关管MN1，用于接收第一控制信号In的信号端，用于输出第二控制信号Inb的第二控制信号端，用于输出第三控制信号DP的第三控制信号端,用于输出第四控制信号DN的第四控制信号端，其中第二逻辑处理电路122接收第一控制信号In，并输出第三控制信号DP和第四控制信号DN，第一P型功率开关管MP1的门极G接收第三控制信号DP，第一N型功率开关管MN1的门极G接收第四控制信号DN，且第一P型功率开关管MP1的漏端D连接第一N型功率开关管MN1的漏端D并输出第二控制信号Inb，第一P型功率开关管MP1的源端S连接直流电压源VDD，第一N型功率开关管MN1的源端S接地，以使第一N型功率开关管MN1和第一P型功率开关管MP1构成第一反相器；升压电路模块130包括：第二P型功率开关管MP2、第二N型功率开关管MN2和第三P型功率开关管MP3，其中第二P型功率开关管MP2的源端S连接闪存存储器的升压电路的输出端Vboost，第二P型功率开关管MP2的漏端D连接第二N型功率开关管MN2的漏端D及第三P型功率开关管MP3的门极G，第二P型功率开关管MP2的门极G连接逻辑控制模块120的第三控制信号端，用于接收第三控制信号DP，第二N型功率开关管MN2的源端S接地，第二N型功率开关管MN2的门极G连接逻辑控制模块120的第四控制信号DN，用于接收第四控制信号DN，并使第二N型功率开关管MN2和第二P型功率开关管MP2构成第二反相器，第二P型功率开关管MP2和第二N型功率开关管MN2的共节点(即第二P型功率开关管MP2的漏端D和第二N型功率开关管MN2的漏端D)输出第五控制信号Ctrl_P，第三P型功率开关管MP3的源端S连接直流电压源VDD，第三P型功率开关管MP3的漏端D连接闪存存储器的升压电路的输出端Vboost及第二P型功率开关管MP2的源端S，第三P型功率开关管MP3的门极G连接第二P型功率开关管MP2和第二N型功率开关管MN2的共节点，以接收第五控制信号Ctrl_P；以及电容CAP包括第一端和第二端，所述电容CAP的第一端连接第二控制信号端，用于接收第二控制信号Inb，所述电容CAP的第二端连接闪存存储器的升压电路的输出端Vboost。

在本发明一实施例中，所述第二N型功率开关管MN2和所述第二P型功率开关管MP2为高压I/O(输入输出)晶体管。更具体的，在本发明一实施例中，所述高压I/O(输入输出)晶体管的耐压大于电源电压VDD。更进一步的，在本发明一实施例中，所述高压I/O(输入输出)晶体管的耐压小于10V。

在本发明一实施例中，所述第一N型功率开关管MN1、所述第一P型功率开关管MP1和所述第三P型功率开关管MP3的耐压位于0V与电源电压VDD之间。

在本发明一实施例中，所述第一P型功率开关管MP1、所述第二P型功率开关管MP2和所述第三P型功率开关管MP3为PMOS。

在本发明一实施例中，所述第一N型功率开关管MN1和所述第二N型功率开关管MN2为NMOS。

在本发明一实施例中，所述电容CAP为完成高频信号耦合传递的MOS电容。

在本发明一实施例中，所述应用于低压闪存存储器的升压电路集成在一半导体衬底中。更具体的，在本发明一实施例中，所述应用于低压闪存存储器的升压电路应用CMOS工艺集成在一半导体衬底中。

更具体的，如图2所示，第一逻辑处理电路110包括：第一非门111和第二非门112，第一非门111的输入端即为第一逻辑处理电路的使能信号端，用于接收使能信号Enable，第一非门111的输出端连接第二非门112的输入端，第二非门112的输出端连接第三与非门133的第一输入端，还包括第一或非门121，第一或非门121的第一输入端接收第二时钟信号Clk2，第一或非门121的第二输入端接收系统重置信号Reset，还包括第二与非门131和第三与非门132，第二与非门131的第一输入端接收第一时钟信号Clk1，第三与非门132的第一输入端连接第一或非门121的输出端，第三与非门132的第二输入端连接第二与非门131的输出端，第二与非门131的第二输入端连接第三与非门132的输出端，并第二与非门131的输出端连接第一与非门133的第二输入端，第一与非门133的输出端输出第一控制信号In。当然第一逻辑处理电路110并不限于此具体实施例，其它可实施本第一逻辑处理电路110的功能的电路均可。

更具体的，在本发明一实施了中，第一或非门121、第二与非门131和第三与非门132构成低电平有效的Set-Reset锁存器。

更具体的，请再参阅图3，图3为图2所示的第二逻辑处理电路122的内部示意图，如图3所示，第二逻辑处理电路122包括：第三非门213、第四非门214、第五非门215、第六非门216、第七非门217、第八非门218、第九非门219、第十非门2110、第十一非门2111、第十二非门2112、第二或非门222和第四与非门233，第三非门213的输出端连接第四非门214的输入端，第四非门214的输出端连接第二或非门222的第一输入端，第五非门215的输入端连接第三非门213的输入端，并接收第一逻辑处理电路110输出的第一控制信号In，第五非门215的输出端连接第六非门216的输入端，第六非门216的输出端连接第四与非门233的第一输入端，第二或非门222的第二输入端和第四与非门233的第二输入端连接，并接收第一逻辑处理电路110输出的第一控制信号In，第二或非门222的输出端连接第七非门217的输入端，第七非门217的输出端连接第八非门218的输入端，第八非门218输出端连接第九非门219的输入端，第九非门219的输出端输出第三控制信号DP，第四与非门233的输出端连接第十非门2110的输入端，第十非门210的输出端连接第十一非门2111的输入端，第十一非门2111输出端连接第十二非门2112的输入端，第十二非门2112的输出端输出第四控制信号DN。当然第二逻辑处理电路122并不限于此具体实施例，其它可实施本第二逻辑处理电路122的功能的电路均可。

在本发明一实施例中，第一逻辑处理电路110产生第一控制信号In，第二逻辑处理电路122接收第一控制信号In，并产生第三控制信号DP、第四控制信号DN和第二控制信号Inb，给到后面的升压电路模块130使用。具体的，可参阅图4，图4为图2所示的应用于低压闪存存储器的升压电路的工作波形图，其中Clk1、Clk2、Reset、Enable信号都为低压逻辑信号，具体的，Clk1、Clk2、Reset、Enable信号的电压位于0V至VDD。第二控制信号Inb为前级电路信号，经过电容CAP的信号耦合，将一个接近VDD的电压耦合升压至后级Vboost端口上，使其电位能到达2倍VDD左右的电压，以驱动存储器阵列单元的MOS晶体管开关及相关后级电路负载。另在Vboost的升压过程中，第五控制信号Ctrl_P的高电平电位高于VDD，将能有效地关闭第三P型功率开关管MP3，防止Vboost升压的电位发生漏电。

具体的，如图4所示，在t1时刻使能信号Enable转为高电平，第一逻辑处理电路110开始工作；在t2时刻，第一逻辑处理电路110接收的第一时钟信号端Clk1由高电平转为低电平，即产生脉宽信号，此时，第二时钟信号端Clk2仍为低电平，经第一逻辑处理电路110得到高电平的第一控制信号In，第一控制信号In经逻辑控制电路120产生低电平的第三控制信号DP、低电平的第四控制信号DN和高电平的第二控制信号Inb，高电平的第二控制信号Inb使电容CAP的第一端的电压被抬高到电源电压VDD，低电平的第三控制信号DP和低电平的第四控制信号DN经由第二P型功率开关管MP2和第二N型功率开关管MN2构成的第二反应器后得到高电平的第五控制信号Ctrl_P，高电平的第五控制信号Ctrl_P控制第三P型功率开关管MP3关断，而在t2的前一时刻，即上一个时钟周期时，如时刻t4的前一时刻，第一时钟信号Clk1高电平，第二时钟信号Clk2为低电平，经第一逻辑处理电路110得到高电平的第一控制信号In，高电平的第一控制信号In经第二逻辑处理电路122和第二P型功率开关管MP2和第二N型功率开关管MN2构成的第二反应器后得到低电平的第五控制信号Ctrl_P，低电平的第五控制信号Ctrl_P控制第三P型功率开关管MP3导通，将电容CAP的第二端充电到VDD的电位，并保持到下一个时钟周期到来时，因此，在t2时刻由于电容CAP的第一端抬高到VDD的电位，因此电容CAP的第二端被抬高到2VDD的电位，也即应用于低压闪存存储器的升压电路输出2VDD的电压，此状态一直保持到t3时刻，在t3时刻之前，第一时钟信号端Clk1发生翻转，在t3时刻时第二时钟信号端Clk2、第一控制信号In、第四控制信号DN、第三控制信号DP、第二控制信号Inb和第五控制信号Ctrl_P发生翻转，如前所示的t4时刻之前的工作状态，电容CAP的第一端的电位为VDD，并保持到下一个时钟周期的到来，如t4时刻的到来。并如图4可知，t2到t4为一个时钟周期，依次为第二、三……个时钟周期，其工作过程如第一个时候周期，再次不再赘述。

也即，首先，电容CAP的第一端借由低电平的第二控制信号Inb和低电平的第五控制信号低电平的Ctrl_P使闪存存储器的升压电路的输出端Vboost输出VDD的电压，然后高电平的第二控制信号Inb将电容CAP的第一端抬高到VDD的电位，因此将闪存存储器的升压电路的输出端Vboost输出电压抬高到2VDD。因此在Vboost端口无负载(loading)的条件下，该升压电路可以充电至2×VDD左右的电位，能实现驱动存储器阵列单元的MOS晶体管开关及相关后级电路的驱动需求。

为了进一步的降低升压电路的平均功耗，防止不必要的直流通路，本发明提出的升压电路逻辑控制电路，如图3所示的逻辑控制模块120由10个反相器、一个两输入的或非门222和一个两输入的与非门233，以及上述提到的第一P型功率开关管MP1和第一N型功率开关管MN1。请参阅图5，图5为图2所示的DN和DP信号的波形示意图，逻辑控制模块使得产生的第三控制信号DP和第四控制信号DN信号错位，以避免P型晶体管MP1、MP2及N型晶体管MN1、MN2同时打开，造成不必要的直流(DC)电流，进一步降低电路的平均功耗。换言之，在第三控制信号DP和第四控制信号DN的下降沿，第一N型功率开关管MN1先关闭，第一P型功率开关管MP1后打开，对第二控制信号Inb充电至VDD；在第三控制信号DP和第四控制信号DN的上升沿，第一P型功率开关管MP1先关闭，第一N型功率开关管MN1后打开，对第二控制信号Inb进行放电动作至0电位，第二P型功率开关管MP2和第二N型功率开关管MN2也是同样道理。这一错位时序的形成，可以有效避免电路在第二控制信号Inb对电容CAP充电升压时的漏电通路，也可以降低电路的功耗。

如图3所示的，并请参阅图4和图5,第七非门217、第八非门218和第九非门219的内驱动管(上拉晶体管及下拉晶体管)的尺寸大于第十非门2110、第十一非门2111和第十二非门2112的内驱动管尺寸(上拉晶体管及下拉晶体管)，以确保第三控制信号DP信号在上拉的过程中早于第四控制信号DN。第一N型功率开关管MN1的尺寸小于第一P型功率开关管MP1，使得第二控制信号Inb下拉时间比上升时间慢，以确保该升压电路的Vboost能量回收至VDD，从而进一步降低单位周期内的平均功耗。

具体的，对图1所示的现有技术的升压电路进行仿真，并对图2所示的本发明的升压电路进行仿真，以验证本发明的升压电路，两种电路架构内的功率开关管尺寸设定为相同。第一时钟信号Clk1和第二时钟信号Clk2的信号周期为90ns，第一时钟信号Clk1的占空比为16.67％，第二时钟信号Clk2的占空比为5.6％。量测升压电路的Vboost电压，评估周期性升压的电位稳定情况，得到表1所示的现有技术的升压电路的仿真结果，和表2所示的本发明的升压电路的仿真结果。表中的No.1/2/40/80代表第1时钟个周期、第2时钟个周期、第40时钟个周期、第80时钟个周期的Vboost电位升压情况。从仿真的结果来看，本发明的升压电路可以较好的完成电位升压的功能，在unload(无负载的情况下)Vboost电压会到达2倍的VDD左右的电压，而在有后级电路负载的情况下升压效率在93.33％，优于传统的升压电路。图6为仿真用负载示意图，如图6所示，Vboost端后级电路为RC负载，Vboost端后级电路的等效负载为：R＝300ΩC＝80pF。如表1和表2所示，本发明提供的升压电路的平均功耗低于传统电路，这也是因为逻辑控制部分避免了直流(DC)通路的情况，进一步减少了平均电流功耗。

表1为现有技术的升压电路的仿真结果

表2为本发明的升压电路的仿真结果

由上述的仿真结果可知，对于低压存储器中存储单元的操作电压需求为2倍VDD电压时,本发明的升压电路可以很好地解决该电压的产生需求,以满足低压存储器的工作要求，且本发明提供的升压电路的平均功耗低于传统电路，进一步减少了平均电流功耗，提高了效率。本发明的升压电路可用于驱动低压存储器中的逻辑译码器(blcok decoder)和阵列驱动器(array driver)。

本发明的升压电路适用于低压闪存存储器，因此2VDD的电压即可满存储器的工作要求。

综上所述，通过第一逻辑处理电路110产生第一控制信号In，并经逻辑控制模块120产生第三控制信号DP、第四控制信号DN和第五控制信号Ctrl_P使升压电路模块130输出2VDD的电压，满足了低压存储器的工作要求，且本发明提供的升压电路的平均功耗低于传统电路，进一步减少了平均电流功耗，提高了效率。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims

1.一种应用于低压闪存存储器的升压电路，其特征在于，包括：

第一逻辑处理电路，包括使能信号端、第一时钟信号端、第二时钟信号端和系统重置信号端，分别用于接收使能信号Enable、第一时钟信号Clk1、第二时钟信号Clk2和系统重置信号Reset，并包括用于输出第一控制信号In的第一控制信号端；

逻辑控制模块，包括第二逻辑处理电路、第一P型功率开关管MP1和第一N型功率开关管MN1，用于接收第一控制信号In的信号端，用于输出第二控制信号Inb的第二控制信号端，用于输出第三控制信号DP的第三控制信号端,用于输出第四控制信号DN的第四控制信号端，其中第二逻辑处理电路接收第一控制信号In，并输出第三控制信号DP和第四控制信号DN，第二逻辑处理电路包括：第三非门、第四非门、第五非门、第六非门、第七非门、第八非门、第九非门、第十非门、第十一非门、第十二非门、第二或非门和第四与非门，第三非门的输出端连接第四非门的输入端，第四非门的输出端连接第二或非门的第一输入端，第五非门的输入端连接第三非门的输入端，并接收第一逻辑处理电路输出的第一控制信号In，第五非门的输出端连接第六非门的输入端，第六非门的输出端连接第四与非门的第一输入端，第二或非门的第二输入端和第四与非门的第二输入端连接，并接收第一逻辑处理电路输出的第一控制信号In，第二或非门的输出端连接第七非门的输入端，第七非门的输出端连接第八非门的输入端，第八非门输出端连接第九非门的输入端，第九非门的输出端输出第三控制信号DP，第四与非门的输出端连接第十非门的输入端，第十非门的输出端连接第十一非门的输入端，第十一非门输出端连接第十二非门的输入端，第十二非门的输出端输出第四控制信号DN；第一P型功率开关管MP1的门极G接收第三控制信号DP，第一N型功率开关管MN1的门极G接收第四控制信号DN，且第一P型功率开关管MP1的漏端D连接第一N型功率开关管MN1的漏端D并输出第二控制信号Inb，第一P型功率开关管MP1的源端S连接直流电压源VDD，第一N型功率开关管MN1的源端S接地，以使第一N型功率开关管MN1和第一P型功率开关管MP1构成第一反相器；

升压电路模块，包括第二P型功率开关管MP2、第二N型功率开关管MN2和第三P型功率开关管MP3，其中第二P型功率开关管MP2的源端S连接闪存存储器的升压电路的输出端Vboost，第二P型功率开关管MP2的漏端D连接第二N型功率开关管MN2的漏端D及第三P型功率开关管MP3的门极G，第二P型功率开关管MP2的门极G连接逻辑控制模块的第三控制信号端，用于接收第三控制信号DP，第二N型功率开关管MN2的源端S接地，第二N型功率开关管MN2的门极G连接逻辑控制模块的第四控制信号DN，用于接收第四控制信号DN，并使第二N型功率开关管MN2和第二P型功率开关管MP2构成第二反相器，第二P型功率开关管MP2和第二N型功率开关管MN2的共节点输出第五控制信号Ctrl_P，第三P型功率开关管MP3的源端S连接直流电压源VDD，第三P型功率开关管MP3的漏端D连接闪存存储器的升压电路的输出端Vboost及第二P型功率开关管MP2的源端S，第三P型功率开关管MP3的门极G连接第二P型功率开关管MP2和第二N型功率开关管MN2的共节点，以接收第五控制信号Ctrl_P；以及

电容CAP包括第一端和第二端，所述电容CAP的第一端连接第二控制信号端，用于接收第二控制信号Inb，所述电容CAP的第二端连接闪存存储器的升压电路的输出端Vboost。

2.根据权利要求1所述的应用于低压闪存存储器的升压电路，其特征在于，所述第二N型功率开关管MN2和所述第二P型功率开关管MP2为高压I/O输入输出晶体管。

3.根据权利要求2所述的应用于低压闪存存储器的升压电路，其特征在于，所述高压I/O输入输出晶体管的耐压大于电源电压VDD。

4.根据权利要求3所述的应用于低压闪存存储器的升压电路，其特征在于，所述高压I/O输入输出晶体管的耐压小于10V。

5.根据权利要求1所述的应用于低压闪存存储器的升压电路，其特征在于，所述第一N型功率开关管MN1、所述第一P型功率开关管MP1和所述第三P型功率开关管MP3的耐压位于0V与电源电压VDD之间。

6.根据权利要求1所述的应用于低压闪存存储器的升压电路，其特征在于，所述第一P型功率开关管MP1、所述第二P型功率开关管MP2和所述第三P型功率开关管MP3为PMOS。

7.根据权利要求1所述的应用于低压闪存存储器的升压电路，其特征在于，所述第一N型功率开关管MN1和所述第二N型功率开关管MN2为NMOS。

8.根据权利要求1所述的应用于低压闪存存储器的升压电路，其特征在于，所述电容CAP为完成高频信号耦合传递的MOS电容。

9.根据权利要求8所述的应用于低压闪存存储器的升压电路，其特征在于，所述应用于低压闪存存储器的升压电路集成在一半导体衬底中。

10.根据权利要求9所述的应用于低压闪存存储器的升压电路，其特征在于，所述应用于低压闪存存储器的升压电路应用CMOS工艺集成在一半导体衬底中。

11.根据权利要求1所述的应用于低压闪存存储器的升压电路，其特征在于，第一逻辑处理电路包括：第一非门和第二非门，第一非门的输入端即为第一逻辑处理电路的使能信号端，用于接收使能信号Enable，第一非门的输出端连接第二非门的输入端，第二非门的输出端连接第三与非门的第一输入端，还包括第一或非门，第一或非门的第一输入端接收第二时钟信号Clk2，第一或非门的第二输入端接收系统重置信号Reset，还包括第二与非门和第三与非门，第二与非门的第一输入端接收第一时钟信号Clk1，第三与非门的第一输入端连接第一或非门的输出端，第三与非门的第二输入端连接第二与非门的输出端，第二与非门的第二输入端连接第三与非门的输出端，并第二与非门的输出端连接第一与非门的第二输入端，第一与非门的输出端输出第一控制信号In。

12.根据权利要求11所述的应用于低压闪存存储器的升压电路，其特征在于，第一或非门、第二与非门和第三与非门构成低电平有效的Set-Reset锁存器。

13.根据权利要求1或11任一项所述的应用于低压闪存存储器的升压电路，其特征在于，其中Clk1、Clk2、Reset、Enable信号都为低压逻辑信号。

14.根据权利要求13所述的应用于低压闪存存储器的升压电路，其特征在于，Clk1、Clk2、Reset、Enable信号的电压位于0V至VDD。

15.根据权利要求1所述的应用于低压闪存存储器的升压电路，其特征在于，第五控制信号Ctrl_P的高电平电位高于VDD。

16.根据权利要求1所述的应用于低压闪存存储器的升压电路，其特征在于，逻辑控制模块使得产生的第三控制信号DP和第四控制信号DN信号错位。

17.根据权利要求1所述的应用于低压闪存存储器的升压电路，其特征在于，第三控制信号DP信号在上拉的过程中早于第四控制信号DN。

18.根据权利要求17所述的应用于低压闪存存储器的升压电路，其特征在于，第七非门、第八非门和第九非门的内驱动管的尺寸大于第十非门、第十一非门和第十二非门的内驱动管尺寸。

19.根据权利要求1所述的应用于低压闪存存储器的升压电路，其特征在于，第二控制信号Inb下拉时间比上升时间慢。

20.根据权利要求19所述的应用于低压闪存存储器的升压电路，其特征在于，第一N型功率开关管MN1的尺寸小于第一P型功率开关管MP1。

21.根据权利要求1所述的应用于低压闪存存储器的升压电路，其特征在于，升压电路用于驱动低压存储器中的逻辑译码器和阵列驱动器。