TWI835693B

TWI835693B - 用於射頻應用之主輔場效電晶體組態

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Publication number: TWI835693B
Application number: TW112129988A
Authority: TW
Inventors: 王海霖; 狄倫查爾斯巴透; 漢清傅; 傑瑞德Ｆ馬森; 大衛史考特懷特菲德; 保羅Ｔ迪卡羅
Original assignee: 美商天工方案公司
Priority date: 2016-09-26
Filing date: 2017-09-26
Publication date: 2024-03-11
Also published as: US10862475B2; US20180091135A1; US20220038091A1; TW202209673A; US20180091132A1; US10469072B2; WO2018058147A1; US10498329B2; CN110199479A; US20240030908A1; US11063586B2; US11677395B2; US20210075417A1; EP3516770A1; US11418185B2; TW202207462A; TW202347770A; TWI774595B; US20180091134A1; CN110199479B

Abstract

本文中揭示實施一主輔分支設計之切換或其他主動FET組態。此等設計包含至少兩個FET：提供一輔助路徑之一輔助FET及提供一主要路徑之一主要FET。可藉由該輔助路徑中產生之失真減少該主要路徑中產生之失真，諸如三次諧波及/或互調失真。此可藉由將一定製閘極偏壓施加至該輔助路徑使得該輔助路徑產生相對於該主要路徑中之信號之失真具有量值類似但相位相反之失真之信號而完成。因此，藉由減少此等失真或非線性度而改良該主動FET中之整體效能。

Description

用於射頻應用之主輔場效電晶體組態

本發明大體上係關於用於無線通信之電晶體及開關組態。

在電子器件應用中，場效電晶體(FET)可用作開關且用於放大器中。舉例而言，開關可允許在無線器件中路由射頻(RF)信號。開關及其他電路中之FET可至少部分歸因於由FET產生之諧波而將失真引入至信號中。

根據若干實施方案，本發明係關於一種射頻(RF)切換組態，其包括：一輸入節點，其經組態以接收一輸入信號；一輸出節點，其經組態以提供與該輸入信號有關之一輸出信號；一主輔分支，其耦合在該輸入節點與該輸出節點之間，該主輔分支包含具有一主要場效電晶體(FET)之一主要路徑及具有一輔助FET之一輔助路徑，該主要路徑與該輔助路徑並聯耦合；一主要閘極偏壓網路，其經組態以提供一主要閘極偏壓電壓至該主要FET；及一輔助閘極偏壓網路，其經組態以提供一輔助偏壓電壓至該輔助FET使得該輔助路徑產生相位與藉由該主要路徑產生之失真相反的失真以透過該主輔分支減少失真。在一些實施例中，主要FET經組態以回應於主要偏壓電壓而在一強反轉區中操作。在一些實施例中，輔助FET經組態以回應於輔助偏壓電壓而在一弱反轉區中操作。在一些實施例中，主要閘極偏壓電壓大於輔助閘極偏壓電壓。在一些實施例中，主要路徑進一步包含一第二主要FET。在一些實施例中，主要閘極偏壓網路進一步經組態以提供主要閘極偏壓電壓至第二主要FET。在一些實施例中，輔助路徑進一步包含一第二輔助FET。在一些實施例中，輔助閘極偏壓網路進一步經組態以提供輔助閘極偏壓電壓至第二輔助FET。在一些實施例中，組態亦包含經組態以提供一第二輔助閘極偏壓電壓至第二輔助FET之一第二輔助閘極偏壓網路。在一些實施例中，第二輔助閘極偏壓電壓不同於輔助閘極偏壓電壓。在一些實施例中，主要閘極偏壓網路進一步經組態以提供主要閘極偏壓電壓至第二輔助FET。在一些實施例中，組態亦包含經組態以提供一本體偏壓電壓至主要FET且至輔助FET之一本體偏壓網路。在一些實施例中，主要閘極偏壓網路經組態以提供一靜態電壓至主要FET。在一些實施例中，輔助閘極偏壓網路經組態以提供一動態電壓至輔助FET。在一些實施例中，輔助閘極偏壓網路經組態以回應於輸入節點處之輸入信號之功率而產生輔助閘極偏壓電壓。在一些實施例中，輔助閘極偏壓網路經組態以回應於輸入節點處之輸入信號之頻率而產生輔助閘極偏壓電壓。在一些實施方案中，本文中呈現一種射頻(RF)模組，其包括：一封裝基板，其經組態以接納複數個器件；及一切換器件，其安裝在該封裝基板上，該切換器件包含：一輸入節點，其經組態以接收一輸入信號；一輸出節點，其經組態以提供與該輸入信號有關之一輸出信號；一主輔分支，其耦合在該輸入節點與該輸出節點之間，該主輔分支包含具有一主要場效電晶體(FET)之一主要路徑及具有一輔助FET之一輔助路徑，該主要路徑與該輔助路徑並聯耦合；一主要閘極偏壓網路，其經組態以提供一主要閘極偏壓電壓至主要FET；及一輔助閘極偏壓網路，其經組態以提供一輔助偏壓電壓至輔助FET使得輔助路徑產生相位與藉由該主要路徑產生之失真相反的失真以透過該主輔分支減少失真。在一些實施方案中，本文中呈現一種無線器件，其包括：一收發器，其經組態以處理射頻(RF)信號；一RF模組，其與該收發器通信，該RF模組包含一切換器件，其具有：一輸入節點，其經組態以接收一輸入信號；一輸出節點，其經組態以提供與該輸入信號有關之一輸出信號；一主輔分支，其耦合在該輸入節點與該輸出節點之間，該主輔分支包含具有一主要場效電晶體(FET)之一主要路徑及具有一輔助FET之一輔助路徑，該主要路徑與輔助路徑並聯耦合；一主要閘極偏壓網路，其經組態以提供一主要閘極偏壓電壓至主要FET；及一輔助閘極偏壓網路，其經組態以提供一輔助偏壓電壓至該輔助FET使得該輔助路徑產生相位與藉由該主要路徑產生之失真相反的失真以透過主輔分支減少失真；及一天線，其與該RF模組通信，該天線經組態以促進RF信號之傳輸及/或接收。在一些實施方案中，本文中呈現一種射頻(RF)切換組態，其包括：一輸入節點，其經組態以接收一輸入信號；一輸出節點，其經組態以提供與該輸入信號有關之一輸出信號；一主輔分支，其耦合在該輸入節點與該輸出節點之間，該主輔分支包含具有一主要場效電晶體(FET)之一主要路徑及具有一輔助FET之一輔助路徑，該主要路徑與該輔助路徑串聯耦合；一主要閘極偏壓網路，其經組態以提供一主要閘極偏壓電壓至該主要FET；及一輔助閘極偏壓網路，其經組態以提供一輔助偏壓電壓至該輔助FET使得該輔助路徑產生相位與藉由該主要路徑產生之失真相反的失真以透過該主輔分支減少失真。在一些實施方案中，本文中呈現一種射頻(RF)切換組態，其包括：一串聯臂，其具有一輸入節點及一輸出節點，該串聯臂經組態以接收一輸入信號且提供與該輸入信號有關之一輸出信號；一主輔分支，其耦合至該串聯臂且耦合至一參考電位節點，該主輔分支包含具有一主要場效電晶體(FET)之一主要路徑及具有一輔助FET之一輔助路徑，該主要路徑與該輔助路徑並聯耦合；一主要閘極偏壓網路，其經組態以提供一主要閘極偏壓電壓至該主要FET；及一輔助閘極偏壓網路，其經組態以提供一輔助偏壓電壓至該輔助FET使得該輔助路徑產生相位與藉由該主要路徑產生之失真相反的失真以透過該主輔分支減少失真。在一些實施方案中，本文中呈現一種射頻(RF)切換組態，其包括：一串聯臂，其具有一輸入節點及一輸出節點，該串聯臂經組態以接收一輸入信號且提供與該輸入信號有關之一輸出信號；一主輔分支，其耦合至該串聯臂且耦合至一參考電位節點，該主輔分支包含具有一主要場效電晶體(FET)之一主要路徑及具有一輔助FET之一輔助路徑，該主要路徑與該輔助路徑串聯耦合；一主要閘極偏壓網路，其經組態以提供一主要閘極偏壓電壓至該主要FET；及一輔助閘極偏壓網路，其經組態以提供一輔助偏壓電壓至該輔助FET使得該輔助路徑產生相位與藉由該主要路徑產生之失真相反的失真以透過該主輔分支減少失真。出於概述本發明之目的，本文中已描述某些態樣、優勢及新穎特徵。應瞭解，不一定全部此等優勢皆可根據任何特定實施例達成。因此，可以達成或最佳化如本文中教示之一個優勢或優勢群組而不一定達成如本文中可教示或建議之其他優勢之一方式實行揭示之實施例。

相關申請案之交叉參考本申請案主張2016年9月26日申請且標題為「Master-Slave Field-Effect Transistor Configurations for Radio Frequency Applications」之美國臨時申請案第62/399,635號之優先權，該案之全部內容出於全部目的以引用的方式明確併入本文中。本文中提供之標題(若有)僅為了方便起見且不一定影響所主張發明之範疇或意義。介紹在電子器件應用中，可利用場效電晶體(FET)作為開關。舉例而言，此等開關可允許在無線器件中路由射頻(RF)信號。高效能開關可係廣泛多種RF系統中之重要元件，包含蜂巢式智慧型電話、WLAN前端模組及RF/微波測試儀器。此等類型之系統中之開關之線性度直接影響整體系統效能。至少部分歸因於便於整合、低成本等，絕緣體上矽(SOI)開關已變得風行。然而，典型SOI開關之線性度並非如一些其對應物般具有競爭性。然而，改良用於包含廣泛RF應用之高效能切換系統之SOI開關之線性度將係有利的。場效電晶體(FET)係一典型切換電路中之最重要主動器件之一者且其特性可極大地影響電路效能。FET之特性主要藉由施加在其端子(例如，源極、汲極、閘極、本體或源極、汲極、閘極、本體及基板)處之信號/偏壓進行判定。端子偏壓之智能控制可改良器件效能。為進一步改良器件效能，本文中揭示實施一主輔分支設計之主動FET。此等設計包含至少兩個FET：提供一輔助路徑之一輔助FET及提供一主要路徑之一主要FET。可藉由輔助路徑中產生之失真減少主要路徑中產生之失真(諸如三次諧波及/或互調失真)。此可藉由將一定製閘極偏壓施加至輔助路徑使得輔助路徑產生相對於主要路徑中之信號之失真具有量值類似但相位相反之失真之信號而完成。因此，藉由減少此等失真或非線性度而改良主動FET中之整體效能。藉由實例，輔助路徑可經組態(例如，透過(若干) FET之實體設計及/或透過施加之偏壓信號)使得在輔助路徑中產生消除諧波。在一些實施例中，此降低主動FET之整體非線性度。在一些實施例中，可智能地施加閘極、本體、源極、汲極及/或基板偏壓電壓以改良包含一主輔分支之一主動FET之效能。舉例而言，可在一強反轉區中加偏壓於主要路徑之(若干) FET (例如，閘極處之電壓遠大於臨限電壓，或Vgs＞＞Vth)而可在一次臨限或弱反轉區中加偏壓於輔助路徑之(若干) FET。在FET之電流及電壓特性可描述為以下方程式之情況下：若在一次臨限或弱反轉區中加偏壓於FET則g3大致係正的(g3＞0)而若在一強反轉區中加偏壓於FET，則g3 (g3＜0)係負的。因此，由於通常在強反轉區中加偏壓於主要路徑，因此所揭示之主輔分支在一次臨限或弱反轉區中有利地加偏壓於輔助路徑以達成失真之至少部分消除或減少。作為一特定實例，且不旨在限於一特定實施例，其中使用實質上高於臨限值(例如，約3 V)之一閘極電壓加偏壓於主要路徑，在強反轉區上加偏壓於主要路徑之(若干) FET且g3係負的。為改良具有主輔分支之開關或其他此電路之效能，可在一次臨限或弱反轉區中加偏壓於輔助路徑使得g3係正的且其三次諧波與藉由主要路徑產生之信號異相約180度。三次諧波之量值亦依據閘極偏壓而變化，且本文中揭示之主輔分支可經組態以調諧或定製輔助路徑之閘極偏壓以產生類似於主要路徑之一量值之一三次諧波。此可導致其中實質上消除或減少三次諧波，藉此改良器件之整體效能(例如，藉由減少三次諧波失真及/或三次互調失真)之一信號。在一些實施例中，輔助路徑上之閘極電壓小於或等於約1.5 V，小於或等於約1.2 V，小於或等於約0.6 V，或小於或等於約0.5 V。另外，在輔助路徑包含多個FET或多個FET堆疊之情況下，可將複數個閘極偏壓施加至個別FET或FET群組。此可經完成以進一步微調失真消除及/或進一步改良主輔分支之信號特性。作為透過一主輔分支改良信號之另一實例，可在一區中加偏壓於主要FET之閘極偏壓使得達成低R _on及/或C _off，而輔助FET之閘極偏壓可經調諧以改良輔助FET及主要FET之組合之線性度。所揭示之主輔分支組態及採用此等分支組態之開關可藉由減少非線性度、諧波、互調失真(IMD)、交叉乘積、插入損耗、R _on、C _off及/或此等或其他類似特性之任何組合而實現改良效能。本文中揭示之主輔分支提供各種有利特徵。舉例而言，一主要路徑、一輔助路徑及/或一主要混合路徑(例如，組合主要FET及輔助FET之一路徑)可經獨立地設計以改良主輔FET器件之效能。在一些實施方案中，輔助FET之特性可經定製以提供具有與主要FET之IM3量值類似且相位相反之三次互調(IM3)以改良主輔FET器件之線性度。除調諧用於輔助路徑之閘極偏壓信號以外，輔助FET之特性可經調諧以改良效能。舉例而言，可定製之特性包含(舉例而言且不限於)氧化物厚度(Tox)、通道長度、閘極長度、閘極寬度、通道摻雜(包含井摻雜及/或暈摻雜)、閘極功函數等。(若干)輔助FET之特性可經定製使得一施加閘極偏壓可導致減少藉由(若干)主要FET產生之失真之目標信號性質。另一有利特徵係相對於使用一基板偏壓來達成改良效能之一SOI FET，降低達成一較高線性度之輔助FET之閘極電壓。此可至少部分歸因於一些主輔FET組態中使用之下閘極氧化物。此下閘極氧化物更易於使用一電荷泵來產生目標電壓。另一有利特徵係相對於使用一基板偏壓來達成改良效能之FET設計，可至少部分歸因於所使用之下閘極氧化物而更佳地控制對輔助FET之閘極電壓之IM3相依性之變動。舉例而言，閘極氧化物愈薄，歸因於通道摻雜而由隨機摻雜物波動產生之變動愈小。在一些實施方案中，獨立輔助FET可與主要FET串聯且與主要FET並聯使用。有利地，此允許獨立地調諧不同器件參數(例如，R _on及C _off、線性度)，藉此改良接通及關斷分支之線性度。在一些實施例中，可使用具有至多7個端子(或用於SOI FET之至多8個端子)之一控制端子來實施本文中揭示之主輔FET器件以微調FET特性以改良切換及/或RF效能。此與具有4個端子(或用於SOI FET之5個端子)之典型FET器件形成對比。此額外控制可改良實施所揭示之主輔組態之器件之效能。以此方式，可藉由施加至輔助FET之端子之信號控制主要FET之特性或效能。因此，本文中揭示FET器件，其中施加至一第一FET或FET堆疊(輔助FET或輔助路徑)之一主動信號影響一第二FET或FET堆疊(主要FET或主要路徑)之操作以改良第二FET或FET堆疊之效能。舉例而言，此改良可係改良線性度。所揭示之主輔FET器件可替代為利用一塊狀FET或SOI FET之任何電路。施加至第一FET之閘極偏壓經定製以達成目標信號性質。施加至第一FET之閘極偏壓信號可不同於施加至第二FET之閘極偏壓信號。在一些實施例中，施加至第一FET之閘極信號可係動態的且可至少部分取決於輸入信號特性。在一些實施例中，施加至第二FET之閘極信號係靜態的而施加至第一FET之閘極信號係動態的。施加至第一FET之閘極信號可經組態使得第一FET處於一弱反轉區中且施加至第二FET之閘極信號可經組態使得第二FET處於一強反轉區中。在一些實施例中，輔助FET可實施為一電晶體堆疊。類似地，主要FET可實施為一電晶體堆疊。在某些實施例中，輔助FET及/或主要FET之一者或兩者可實施為一電晶體堆疊。額外非線性元件亦可與所揭示之主輔FET設計組合用於FET特性之額外調諧。舉例而言，此可經完成以達成更佳RF效能。因此，除非另外明確規定，否則本文中揭示之引用一主要FET及/或一輔助FET之實施例應理解為包含其中主要FET實施為一電晶體堆疊及/或其中輔助FET實施為一電晶體堆疊之實施例。本文中揭示具有用於一主動場效電晶體(FET)部分之一主輔FET組態之FET器件之各種實例，一輔助FET經組態以依相對於無一輔助FET之一組態改良一主要FET之效能之一方式操作。此經完成以對主動FET提供一所要操作條件。在此等各種實例中，諸如FET器件、主動FET部分及FET之術語有時可彼此或與其等之某一組合交換地使用。因此，應在適當背景內容中理解術語之此等可交換使用。圖1圖解說明具有在一基板103上實施之一主動FET 101之一FET器件100之一實例。如本文中描述，主動FET 101可包含一主輔FET組態。基板103可包含經組態以促進(舉例而言)主動FET之操作功能性、用於主動FET之製造及支援之處理功能性等之一或多個層。舉例而言，若FET器件100實施為一絕緣體上矽(SOI)器件，基板103可包含一絕緣體層，諸如一埋藏氧化物(BOX)層、一介面層及一處置晶圓層。圖1進一步圖解說明在一些實施例中，主動FET 101下方之一區105可經組態以包含用於提供主動FET 101之一或多個所要操作功能性之一或多個特徵。出於描述之目的，將瞭解，上方及下方之相對位置在主動FET 101之例示性背景內容中定向於基板103上方，如展示。因此，可在基板103內實施一些或全部區105。此外，將瞭解，區105在從上方觀看時(例如，在一平面圖中)可或可不與主動FET 101重疊。圖2圖解說明具有在一基板103上實施之一主動FET 101之一FET器件100之一實例。如本文中描述，主動FET 101可包含一主輔FET組態。基板103可包含經組態以促進(舉例而言)主動FET 100之操作功能性、用於主動FET 100之製造及支援之處理功能性等之一或多個層。舉例而言，若FET器件100實施為一絕緣體上矽(SOI)器件，則基板103可包含一絕緣體層，諸如一埋藏氧化物(BOX)層、一介面層及一處置晶圓層。在圖2之實例中，展示FET器件100以進一步包含在基板103上方實施之一上層107。在一些實施例中，此一上層可包含(舉例而言)金屬路由特徵之複數個層及介電質層以促進(舉例而言)主動FET 100之連接能力功能性。圖2進一步圖解說明在一些實施例中，主動FET 101上方之一區109可經組態以包含用於提供主動FET 101之一或多個所要操作功能性之一或多個特徵。因此，可在上層107內實施一些或全部區109。此外，將瞭解，區109在從上方觀看時(例如，在一平面圖中)可或可不與主動FET 101重疊。圖3圖解說明具有在一基板103上實施之一主動FET 101且亦具有一上層107之一FET器件100之一實例。在一些實施例中，基板103可包含類似於圖1之實例之一區105，且上層107可包含類似於圖2之實例之一區109。本文中更詳細地描述與圖1至圖3之一些或全部組態相關之實例。在圖1至圖3之實例中，FET器件100圖解說明為個別單元(例如，作為半導體晶粒)。圖4至圖6圖解說明在一些實施例中，具有如本文中描述之一或多個特徵之複數個FET器件可部分或完全以一晶圓格式製造，且接著經單粒化以提供此等個別單元。舉例而言，圖4圖解說明實施為一個別SOI單元之一例示性FET器件100。此一個別SOI器件可包含實施在一絕緣體(諸如一BOX層104，其自身實施在一處置層(諸如一矽(Si)基板處置晶圓106)上方)上方之一或多個主動FET 101。在圖4之實例中，BOX層104及Si基板處置晶圓106可共同形成具有或不具有對應區105之圖1至圖3之實例之基板103。在圖4之實例中，展示個別SOI器件100以進一步包含一上層107。在一些實施例中，此一上層可係具有或不具有對應區109之圖2及圖3之上層107。圖5圖解說明在一些實施例中，可在一晶圓200上實施類似於圖4之例示性SOI器件100之複數個個別SOI器件。如展示，此一晶圓可包含一晶圓基板103，該晶圓基板103包含一BOX層104及一Si處置晶圓層106，如參考圖4描述。如本文中描述，可在此一晶圓基板上方實施一或多個主動FET。在圖5之實例中，SOI器件100經展示不具有上層(圖4中之107)。將瞭解，此一層可經形成在晶圓基板103上方、係一第二晶圓之部分或其任何組合。圖6A圖解說明具有一第一晶圓200及定位在該第一晶圓200上方之一第二晶圓202之一例示性晶圓總成204。圖6B圖解說明圖6A之實例之第一晶圓200及第二晶圓202之一未組裝視圖。在一些實施例中，第一晶圓200可類似於圖5之晶圓200。因此，第一晶圓200可包含諸如圖4之實例之複數個SOI器件100。在一些實施例中，第二晶圓202可經組態以在各SOI器件100之一FET上方提供(舉例而言)一區(例如，圖2及圖3中之109)及/或針對涉及第一晶圓200之處理步驟提供暫時或永久處置晶圓功能性。 FET器件之SOI實施方案之實例絕緣體上矽(SOI)程序技術用於許多切換電路中，尤其包含涉及高效能、低損耗、高線性度開關之射頻(RF)切換電路。在此等切換電路中，效能優勢通常源自在矽中構建一電晶體，其位於一絕緣體(諸如一絕緣埋藏氧化物(BOX))上。BOX通常位於一處置晶圓上，通常係矽，但可係玻璃、硼矽玻璃、熔融石英、藍寶石、碳化矽或任何其他電絕緣材料。如本文中描述，主輔電晶體組態可實施為一SOI器件。此等組態亦可更廣泛地實施為具有含閘極、源極、汲極及本體端子之個別電晶體之一主輔FET器件。在一些實施方案中，主輔FET器件可實施為具有源極及汲極端子、一輔助閘極端子、一主要閘極端子、一輔助本體端子及一主要本體端子之一器件。在一些實施方案中，可包含用於輔助及主要FET之基板端子。在具有多個輔助FET及/或主要FET之某些實施方案中，一或多個FET可具有用於閘極及/或本體連接之專用端子。通常，一SOI電晶體被視作具有閘極、汲極、源極及本體端子之一4端子場效電晶體(FET)器件。然而，一SOI FET可表示為添加有一基板節點之一5端子器件。此一基板節點可經加偏壓及/或耦合電晶體之一或多個其他節點以(舉例而言)改良電晶體之線性度及損耗效能兩者。儘管在RF開關之背景內容中描述各種實例，然將瞭解，亦可在涉及FET之其他應用中實施本發明之一或多個特徵。圖7A圖解說明具有與一閘極、一源極、一汲極、一本體及一基板相關聯之節點之一SOI FET 100a之一端子表示。圖7B圖解說明具有與一閘極、一源極、一汲極及一本體相關聯之節點之一SOI FET 100b之一端子表示。將瞭解，在一些實施例中，對於SOI FET 100a、100b，源極及汲極可反轉。可使用此等FET 100a、100b來構建本文中揭示之主輔FET組態。圖8A及圖8B圖解說明具有用於其基板108之一選用節點之一例示性SOI FET器件100之側視截面圖及平面圖。基板108可係(舉例而言)與一處置晶圓106相關聯之一矽基板。儘管在處置晶圓106之背景內容中描述，然將瞭解，基板108不一定需要具有與一處置晶圓相關聯之功能性。一絕緣體層(諸如一BOX層104)經展示形成於處置晶圓106上方，且一FET結構經展示基於一主動矽器件102形成於BOX層104上方。FET結構可經組態為一NPN或PNP器件。在圖8A及圖8B之實例中，用於閘極、源極、汲極及本體之端子展示成經組態且提供以便允許FET之操作。如本文中更詳細地描述，此等端子可耦合至另一FET結構以形成一主輔FET組態。一基板端子經展示透過延伸穿過BOX層104之一導電特徵108電連接至基板(例如，處置晶圓) 106。此一導電特徵可包含(舉例而言)一或多個導電通孔、一或多個導電溝槽或其任何組合。圖8C及圖8D圖解說明用於閘極端子之不同組態。圖8C將閘極圖解說明為一「T閘極」端子且圖8D將閘極圖解說明為一「H閘極」端子。閘極端子之其他組態及形狀亦可經實施且應被認為在本發明之範疇內。在一些實施例中，一基板連接可連接至接地，舉例而言，以避免與基板相關聯之一電浮動狀況。用於接地之此一基板連接通常包含實施在一給定晶粒之一最外周邊處之一密封環。在2016年3月30日申請之標題為「SUBSTRATE BIAS FOR FIELD-EFFECT TRANSISTOR DEVICES」之美國專利申請案第15/085,980號(此處作為一附錄而包含)中提供基板連接之例示性實施方案及相關聯優勢之進一步描述，該案之全部內容出於全部目的以引用的方式併入本文中以形成此申請案之部分。圖9A圖解說明具有如本文中描述之包含一偏壓組態150之特徵之一SOI FET器件100，其中藉由一閘極偏壓網路156及一本體偏壓網路154分別加偏壓於SOI FET器件100之閘極及本體。圖9B圖解說明具有如本文中描述之包含一偏壓組態150之特徵之一SOI FET器件100，其中藉由一閘極偏壓網路156加偏壓於閘極且一本體端子保持未連接或浮動。關於閘極及本體偏壓網路之進一步細節及實例可見於標題為「CIRCUITS, DEVICES, METHODS AND COMBINATIONS RELATED TO SILICON-ON-INSULATOR BASED RADIO-FREQUENCY SWITCHES」之PCT公開案第WO 2014/011510號中，該案之全部內容出於全部目的而以引用的方式併入本文中。在一些實施例中，圖9A及圖9B之SOI FET器件100及具有如本文中描述之一或多個特徵之其他器件可使其基板節點藉由一基板偏壓網路152加偏壓。圖10A圖解說明在一些實施例中，可在切換應用(例如，RF切換應用)中實施具有如本文中描述之一或多個特徵之主輔分支(例如，一主輔FET組態)或M-A分支。圖10A圖解說明具有一RF核心162及一能量管理(EM)核心164之一RF切換組態160之一實例。關於此等RF及EM核心之額外細節可見於上文引用之PCT公開案第WO 2014/011510號中。圖10A之例示性RF核心162展示為一單極雙投(SPDT)組態，其中電晶體100a、100b之串聯臂分別配置在一極點與第一投點及第二投點之間。投點1耦合至一主輔分支100a且投點2耦合至一FET器件100b。主輔分支100a包含一主要路徑或一主要混合路徑中之一或多個主動器件及一輔助路徑中之一或多個主動器件，如本文中更詳細地描述。與第一投點及第二投點相關聯之節點經展示透過FET 100c、100d之其等各自分流臂耦合至一參考電位節點(例如，接地)。將瞭解，亦可使用具有本文中描述之一或多個特徵之一主輔分支組態來實施其他切換組態。舉例而言，可實施一單極單投(SPST)開關，可實施一單極多投(SPNT)開關，可實施一多極單投(MPST)開關，可實施一多極多投(MPNT)開關，及類似者。圖10A至圖10D圖解說明一個、一些或全部主動器件100a至100d可以一主輔分支組態實施為一FET器件堆疊，其之實例在本文中進行描述。主輔分支(M-A分支)可經實施以改良切換應用中之信號特性。舉例而言且不限於，主輔分支100a、100b、100c及/或100d可經組態以改良線性度，減少諧波，減少互調失真，減小交叉乘積，減少插入損耗，達成低R _on，達成低C _off，及/或降低閘極偏壓電壓。以一分流組態實施主輔分支100c及100d之各者。出於描述之目的，一主輔分支中之各FET可被稱為一FET，FET堆疊可統稱為一FET，或其某一組合亦可被稱為一FET。此外，可使用一分開閘極、本體及/或基板偏壓網路加偏壓於堆疊中之各FET；可使用一共同閘極、本體及/或基板偏壓網路加偏壓於堆疊中之複數個FET；或其任何組合。可利用具有如本文中描述之一或多個特徵之主輔組態之一或多者來實施涉及一單極(SP)之其他切換組態。因此，將瞭解，可利用如本文中描述之主輔組態之一或多者來實施具有一SPNT之一開關，其中數量N係一正整數。此外，將瞭解，可利用如本文中描述之主輔組態之一或多者來實施具有多個極點及多個投點(MPNT)之一開關，其中數量M及N係獨立正整數。舉例而言，在許多應用中，具有複數個極點及複數個投點之切換組態可在可如何透過其路由RF信號方面提供增大之靈活性。應注意，在本文中描述之各種切換組態實例中，為了切換組態之簡化視圖未展示可切換分流路徑。因此，將瞭解，此等切換組態中之一些或全部可切換路徑可具有或可不具有與其等相關聯之可切換分流路徑(例如，類似於圖10A至圖10D之實例)。例示性主輔分支組態圖11A-1至圖11P-2圖解說明各種例示性主輔分支組態。主輔分支組態可經組態以充當一開關。類似地，主輔分支組態可經組態為一分流器。在某些實施方案中，諸如在組態充當一開關或係一開關電路中之一串聯臂之部分時，主輔分支組態可包含介於一輸入節點與一輸出節點之間之一主要路徑及一輔助路徑。在各種實施方案中，諸如在一分流組態中，主輔分支組態可經組態以提供至一參考電位節點(例如，接地)之一可切換路徑。此可經完成以在開關中提供一分流路徑，諸如圖10C及圖10D中圖解說明之組態。因此，如本文中描述之一分流組態包含至耦合至一信號線之一參考電位節點之一可切換路徑，該信號線提供介於一輸入節點與一輸出節點之間之一路徑。分流組態具有耦合至介於輸入節點與輸出節點之間之信號線之一第一節點及耦合至一參考電位節點之一第二節點。在一些實施例中，主要路徑及輔助路徑可經分段，其中片段之間之節點彼此連接，藉此形成一主要混合路徑，或包含主要及輔助主動器件(例如，FET)之一路徑。圖11A-1圖解說明具有並聯連接之一主要路徑1140及一輔助路徑1145之一主輔分支1100a。主要路徑1140包含一FET 1142且輔助路徑1145包含一FET 1147。圖11A-2圖解說明呈一分流組態之圖11A-1之主輔分支1100a。圖11B-1圖解說明具有並聯連接之一主要路徑1140及一輔助路徑1145之一主輔分支1100b。主要路徑1140包含一FET 1142且輔助路徑1145包含複數個FET 1147。圖11B-2圖解說明呈一分流組態之圖11B-1之主輔分支1100b。圖11C-1圖解說明具有並聯連接之一主要路徑1140及一輔助路徑1145之一主輔分支1100c。主要路徑1140包含複數個FET 1142且輔助路徑1145包含一FET 1147。圖11C-2圖解說明呈一分流組態之圖11C-1之主輔分支1100c。圖11D-1圖解說明具有並聯連接之一主要路徑1140及一輔助路徑1145之一主輔分支1100d。主要路徑1140包含複數個FET 1142且輔助路徑1145包含複數個FET 1147。主要路徑1140中之FET之數目可不同於輔助路徑1145中之FET之數目。圖11D-2圖解說明呈一分流組態之圖11D-1之主輔分支1100d。圖11E-1圖解說明具有一主要路徑1140及複數個輔助路徑1145a、1145b之一主輔分支1100e，各路徑並聯連接。主要路徑1140包含複數個FET 1142且輔助路徑1145a、1145b包含複數個FET 1147a、1147b。然而，應瞭解，主要路徑1140及/或個別輔助路徑1145a、1145b可包含一單一FET或複數個FET。另外，個別路徑中之FET之數目可彼此相同或不同。圖11E-2圖解說明呈一分流組態之圖11E-1之主輔分支1100e。圖11F-1圖解說明具有複數個主要路徑1140a、1140b及一輔助路徑1145之一主輔分支1100f，各路徑並聯連接。主要路徑1140a、1140b包含複數個FET 1142a、1142b且輔助路徑1145包含複數個FET 1147。然而，應瞭解，個別主要路徑1140及/或輔助路徑1145可包含一單一FET或複數個FET。另外，個別路徑中之FET之數目可彼此相同或不同。圖11F-2圖解說明呈一分流組態之圖11F-1之主輔分支1100f。圖11G-1圖解說明具有複數個主要路徑1140a、1140b及複數個輔助路徑1145a、1145b之一主輔分支1100g，各路徑並聯連接。主要路徑1140a、1140b包含複數個FET 1142a、1142b且輔助路徑1145a、1145b包含複數個FET 1147a、1147b。然而，應瞭解，個別主要路徑1140及/或個別輔助路徑1145a、1145b可包含一單一FET或複數個FET。另外，個別路徑中之FET之數目可彼此相同或不同。圖11G-2圖解說明呈一分流組態之圖11G-1之主輔分支1100g。圖11H-1圖解說明具有串聯連接之一主要路徑1140及一輔助路徑1145之一主輔分支1100h。主要路徑1140包含一FET 1142且輔助路徑1145包含一FET 1147。應瞭解，主要路徑1140及輔助路徑1145之順序可反轉使得主要路徑1140經定位在輸入節點與輔助路徑1145之間且輔助路徑1145經定位在輸出節點與主要路徑1140之間。圖11H-2圖解說明呈一分流組態之圖11H-1之主輔分支1100h。圖11I-1圖解說明具有串聯連接之一主要路徑1140及一輔助路徑1145之一主輔分支1100i。主要路徑1140包含一FET 1142且輔助路徑1145包含複數個FET 1147。應瞭解，主要路徑1140及輔助路徑1145之順序可反轉使得主要路徑1140經定位在輸入節點與輔助路徑1145之間且輔助路徑1145經定位在輸出節點與主要路徑1140之間。圖11I-2圖解說明呈一分流組態之圖11I-1之主輔分支1100i。圖11J-1圖解說明具有串聯連接之一主要路徑1140及一輔助路徑1145之一主輔分支1100j。主要路徑1140包含複數個FET 1142且輔助路徑1145包含一FET 1147。應瞭解，主要路徑1140及輔助路徑1145之順序可反轉使得主要路徑1140經定位在輸入節點與輔助路徑1145之間且輔助路徑1145經定位在輸出節點與主要路徑1140之間。圖11J-2圖解說明呈一分流組態之圖11J-1之主輔分支1100j。圖11K-1圖解說明具有串聯連接之一主要路徑1140及一輔助路徑1145之一主輔分支1100k。主要路徑1140包含複數個FET 1142且輔助路徑1145包含複數個FET 1147。主要路徑1140中之FET之數目可不同於輔助路徑1145中之FET之數目。應瞭解，主要路徑1140及輔助路徑1145之順序可反轉使得主要路徑1140經定位在輸入節點與輔助路徑1145之間且輔助路徑1145經定位在輸出節點與主要路徑1140之間。圖11K-2圖解說明呈一分流組態之圖11K-1之主輔分支1100k。圖11L-1圖解說明具有一主要路徑1140及複數個並聯輔助路徑1145a、1145b之一主輔分支1100l，主要路徑1140串聯連接至複數個並聯輔助路徑1145a、1145b。主要路徑1140包含複數個FET 1142且複數個輔助路徑1145a、1145b各包含複數個FET 1147a、1147b。然而，應瞭解，主要路徑1140及/或個別輔助路徑1145a、1145b可包含一單一FET或複數個FET。另外，個別路徑中之FET之數目可彼此相同或不同。應瞭解，主要路徑1140及複數個並聯輔助路徑1145a、1145b之順序可反轉使得主要路徑1140經定位在輸入節點與複數個並聯輔助路徑1145a、1145b之間且複數個並聯輔助路徑1145a、1145b經定位在輸出節點與主要路徑1140之間。圖11L-2圖解說明呈一分流組態之圖11L-1之主輔分支1100l。圖11M-1圖解說明具有與一輔助路徑1145串聯連接之複數個並聯主要路徑1140a、1140b之一主輔分支1100m。複數個主要路徑1140a、1140b各包含複數個FET 1142a、1142b且輔助路徑1145包含複數個FET 1147。然而，應瞭解，個別主要路徑1140a、1140b及/或輔助路徑1145可包含一單一FET或複數個FET。另外，個別路徑中之FET之數目可彼此相同或不同。應瞭解，複數個並聯主要路徑1140a、1140b及輔助路徑1145之順序可反轉使得複數個並聯主要路徑1140a、1140b經定位在輸入節點與輔助路徑1145之間且輔助路徑1145經定位在輸出節點與複數個並聯主要路徑1140a、1140b之間。圖11M-2圖解說明呈一分流組態之圖11M-1之主輔分支1100m。圖11N-1圖解說明具有與複數個並聯輔助路徑1145a、1145b串聯連接之複數個並聯主要路徑1140a、1140b之一主輔分支1100n。複數個主要路徑1140a、1140b各包含複數個FET 1142a、1142b且複數個輔助路徑1145a、1145b各包含複數個FET 1147a、1147b。然而，應瞭解，個別主要路徑1140a、1140b及/或個別輔助路徑1145a、1145b可包含一單一FET或複數個FET。另外，個別路徑中之FET之數目可彼此相同或不同。應瞭解，複數個並聯主要路徑1140a、1140b及複數個並聯輔助路徑1145a、1145b之順序可反轉使得複數個並聯主要路徑1140a、1140b經定位在輸入節點與複數個並聯輔助路徑1145a、1145b之間且複數個並聯輔助路徑1145a、1145b經定位在輸出節點與複數個並聯主要路徑1140a、1140b之間。圖11N-2圖解說明呈一分流組態之圖11N-1之主輔分支1100n。圖11O-1圖解說明具有與第一複數個並聯輔助路徑1145a及第二複數個並聯輔助路徑1145b串聯連接之複數個並聯主要路徑1140a、1140b之一主輔分支1100o，複數個並聯主要路徑1140a、1140b經定位在第一複數個並聯輔助路徑1145a與第二複數個並聯輔助路徑1145b之間。複數個主要路徑1140a、1140b各包含複數個FET 1142a、1142b且複數個輔助路徑1145a、1145b各包含複數個FET 1147a、1147b。然而，應瞭解，個別主要路徑1140a、1140b及/或個別輔助路徑1145a、1145b可包含一單一FET或複數個FET。另外，個別路徑中之FET之數目可彼此相同或不同。圖11O-2圖解說明呈一分流組態之圖11O-1之主輔分支1100o。圖11P-1圖解說明具有與第一複數個並聯主要路徑1140a及第二複數個並聯主要路徑1140b串聯連接之複數個並聯輔助路徑1145a、1145b之一主輔分支1100p，複數個並聯輔助路徑1145a、1145b經定位在第一複數個並聯主要路徑1140a與第二複數個並聯主要路徑1140b之間。複數個主要路徑1140a、1140b各包含複數個FET 1142a、1142b且複數個輔助路徑1145a、1145b各包含複數個FET 1147a、1147b。然而，應瞭解，個別主要路徑1140a、1140b及/或個別輔助路徑1145a、1145b可包含一單一FET或複數個FET。另外，個別路徑中之FET之數目可彼此相同或不同。圖11P-2圖解說明呈一分流組態之圖11P-1之主輔分支1100p。圖12A圖解說明具有偏壓網路1250之一主輔分支1200，偏壓網路1250經組態以選擇性地提供一定製閘極偏壓至一輔助FET之一閘極以改良主輔分支1200之效能。主輔分支1200包含具有一或多個FET之一輔助路徑，其經組態以影響具有一或多個FET之一主要路徑之操作，輔助路徑並聯及/或串聯耦合至主要路徑。主輔分支1200經組態以在一輸入端子(例如，一源極或汲極端子)處接收一信號且在一輸出端子(例如，一汲極或源極端子)處輸出一信號。一閘極偏壓網路1256耦合至主輔分支1200以將閘極偏壓信號選擇性地施加至主輔分支1200之(若干)輔助FET及(若干)主要FET。閘極偏壓網路1256可類似於本文中描述之閘極偏壓網路。閘極偏壓網路1256可包含一或多個閘極偏壓網路。在一些實施例中，主輔分支1200中之個別輔助FET可耦合至一專用閘極偏壓網路。在某些實施例中，主輔分支1200中之複數個輔助FET可耦合至一單一閘極偏壓網路。在各種實施例中，複數個輔助閘極偏壓網路可包含於閘極偏壓網路1256中，其中個別輔助閘極偏壓網路耦合至主輔分支1200中之一或多個輔助FET。類似地，在一些實施例中，主輔分支1200中之個別主要FET可耦合至一專用閘極偏壓網路。在某些實施例中，主輔分支1200中之複數個主要FET可耦合至一單一閘極偏壓網路。在各種實施例中，複數個主要閘極偏壓網路可包含於閘極偏壓網路1256中，其中個別主要閘極偏壓網路耦合至主輔分支1200中之一或多個主要FET。一本體偏壓網路1254耦合至主輔分支1200以將本體偏壓信號選擇性地施加至主輔分支1200之(若干)輔助FET及/或(若干)主要FET。本體偏壓網路1254可類似於本文中描述之本體偏壓網路。本體偏壓網路1254可包含一或多個本體偏壓網路。在一些實施方案(諸如圖12D之例示性實施例)中，不包含本體偏壓網路1254且使用閘極偏壓網路1256加偏壓於(若干)各自輔助FET及主要FET之本體或(若干)各自輔助FET及主要FET之本體保持未連接或浮動。在一些實施例中，主輔分支1200中之個別輔助FET可耦合至一專用本體偏壓網路。在某些實施例中，主輔分支1200中之複數個輔助FET可耦合至一單一本體偏壓網路。在各種實施例中，複數個輔助本體偏壓網路可包含於本體偏壓網路1254中，其中個別輔助本體偏壓網路耦合至主輔分支1200中之一或多個輔助FET。類似地，在一些實施例中，主輔分支1200中之個別主要FET可耦合至一專用本體偏壓網路。在某些實施例中，主輔分支1200中之複數個主要FET可耦合至一單一本體偏壓網路。在各種實施例中，複數個主要本體偏壓網路可包含於本體偏壓網路1254中，其中個別主要本體偏壓網路耦合至主輔分支1200中之一或多個主要FET。一源極偏壓網路1251可耦合至主輔分支1200以將源極偏壓信號選擇性地施加至主輔分支1200。源極偏壓網路1251可耦合在輸入節點與主輔分支1200之間。類似地，一汲極偏壓網路1257可耦合至主輔分支1200以將汲極偏壓信號選擇性地施加至主輔分支1200。汲極偏壓網路1257可耦合在輸出節點與主輔分支1200之間。一基板偏壓網路1252可耦合至主輔分支1200以將基板偏壓信號選擇性地施加至主輔分支1200之(若干)輔助FET及/或(若干)主要FET。基板偏壓網路1252可類似於本文中描述之基板偏壓網路。基板偏壓網路1252可包含一或多個基板偏壓網路。在一些實施方案中，不包含基板偏壓網路1252。在此等實施方案中，(若干)各自輔助FET及主要FET之基板可保持浮動或耦合至另一偏壓網路(諸如本體偏壓網路1254或閘極偏壓網路1256)。在一些實施例中，主輔分支1200中之FET不包含SOI FET及/或不包含基板端子，故可省略基板偏壓網路1252。圖12B圖解說明無一源極偏壓網路或一汲極偏壓網路之主輔分支1200。圖12C圖解說明無一本體偏壓網路、一源極偏壓網路或一汲極偏壓網路之主輔分支1200。在此等實施例中，FET之本體端子可保持浮動及/或可耦合至閘極偏壓網路1256。圖12D圖解說明無一本體偏壓網路之主輔分支1200。在此等實施例中，FET之本體端子可保持浮動及/或可耦合至閘極偏壓網路1256。圖12E圖解說明無一汲極偏壓網路之主輔分支1200。圖12F圖解說明無一源極偏壓網路之主輔分支1200。本文中參考圖12A至圖12F描述之主輔分支1200可經組態以提供相對於使用無一輔助FET或路徑之FET之開關之經改良器件效能。閘極、本體、源極、汲極及/或基板偏壓電壓可智能地施加至主輔分支1200以改良切換應用中之主動FET之效能。舉例而言，可在一區中加偏壓於主要FET之閘極偏壓使得達成低R _on及/或C _off，同時輔助FET之閘極偏壓可經調諧以改良輔助FET及主要FET之組合之線性度。在某些實施方案中，輔助FET之閘極偏壓可經定製使得藉由輔助FET產生之諧波與藉由主要FET產生之諧波相位相反，藉此改良主動FET電路之線性度。可在切換電路中實施主輔分支1200 (例如，呈一串聯臂及/或呈一分流組態)。其他應用亦可使用所揭示之主輔組態，其中通過一電晶體之信號之線性度係重要的。圖13A至圖24C圖解說明主輔器件或分支之各種例示性實施例。儘管此等例示性實施例經圖解說明且描述為介於一輸入節點與一輸出節點之間，然應瞭解，可以一分流組態實施例示性實施例，提供至一參考電位節點之一可切換路徑，如本文中描述。圖13A圖解說明具有與一主要FET或主要路徑1340並聯之一輔助FET或輔助路徑1345之一主輔器件1300之一例示性實施例。輔助FET及主要FET共用相同源極及汲極連接。在一信號輸入埠處接收一輸入信號且若啟動器件1300，則該器件1300在一輸出信號埠處輸出一信號。一閘極偏壓網路1 1356a可耦合至主要FET且一閘極偏壓網路2 1356b可耦合至輔助FET。閘極偏壓網路1356a、1356b可獨立地操作以改良器件之效能。獨立閘極偏壓網路1356a、1356b允許對輔助FET及主要FET之獨立控制以藉由(舉例而言)降低非線性度而改良器件之效能。此亦允許調諧輔助FET之特性以改良器件之效能。舉例而言，施加至輔助FET之閘極偏壓電壓可經定製以降低通過器件之信號之非線性度。在一些實施例中，輔助FET之特性可經定製以降低器件之R _on及/或C _off。在一些實施例中，輔助FET之特性可經定製以減少諧波、互調失真、插入損耗及/或交叉乘積。在一些實施例中，閘極偏壓網路1 1356a提供一第一閘極偏壓電壓至主要路徑1340且閘極偏壓網路2 1356b提供一第二閘極偏壓電壓至輔助路徑，第一閘極偏壓電壓不同於第二閘極偏壓電壓。在某些實施方案中，第一閘極偏壓電壓可經組態使得主要路徑1340在一強反轉區中操作且第二閘極偏壓電壓可經組態使得輔助路徑1345在一次臨限或弱反轉區中操作。第一閘極偏壓電壓可係靜態或動態的。第二閘極偏壓電壓可係靜態或動態的。在一些實施例中，第二閘極偏壓電壓至少部分取決於輸入信號之特性。輸入信號之特性可包含(舉例而言)輸入功率、頻率及類似者。一本體偏壓網路1354耦合至主要FET及輔助FET兩者之一本體端子。在一些實施例中，本體端子可耦合至分開本體偏壓網路。本體偏壓網路1354耦合至器件1300之輔助FET及主要FET之各自本體節點。器件1300可包含耦合在輸入節點處之一源極偏壓網路1351。源極偏壓網路1351可經組態以改良主輔器件1300之效能。器件1300可包含耦合在輸出節點處之一汲極偏壓網路1357。汲極偏壓網路1357可經組態以改良主輔器件1300之效能。在一些實施例中，可省略源極偏壓網路1351及/或汲極偏壓網路1357。此外，針對圖13A至圖24C中圖解說明之各例示性實施例，可包含或省略圖解說明之源極偏壓網路(用插圖編號NN51引用，其中NN對應於圖號)及/或汲極偏壓網路(用插圖編號NN57引用，其中NN對應於圖號)。圖13B圖解說明主輔器件1300，其中本體偏壓網路1354經組態以允許將一DC控制電壓(V_控制)施加於各自本體節點。圖13C圖解說明主輔器件1300，其中透過一電組件1353 (例如，一電阻器、一二極體、一電阻器及二極體之一組合，或類似者)施加控制電壓。其他組態對於本體偏壓網路1354而言係可行的，包含(舉例而言且不限於)相位匹配電路、電容、二極體及類似者。應瞭解，儘管使用一單一FET圖解說明主要路徑1340及輔助路徑1345之各者，然主要路徑1340可包含複數個FET或主動器件，輔助路徑1345可包含複數個FET或主動器件，或主要路徑1340及輔助路徑1345之各者可包含複數個FET或主動器件。另外，主要路徑1340及/或輔助路徑1345可包含閘控二極體、電容器及/或FET作為主動器件。此外，針對圖13A至圖24C中圖解說明之各例示性實施例，除非另外明確規定，其中圖解說明一個別FET，否則應瞭解，可實施複數個主動器件或一主動器件堆疊。圖14A圖解說明具有與一主要FET或主要路徑1440串聯之一輔助FET或輔助路徑1445之一例示性主輔器件1400。在此組態中，輔助FET 1445仍可用於影響並改良主要FET 1440之效能，從而導致器件1400相對於無一主輔組態之一器件之經改良效能。主要FET 1440具有耦合至一輸入信號節點之一源極節點、耦合至輔助FET 1445之一源極節點之一汲極節點且輔助FET 1445具有耦合至一輸出信號埠之一汲極節點。在一些實施例中，輔助FET 1445及主要FET 1440之源極及汲極節點可反轉。如在圖14A中，器件1400包含允許對輔助FET 1445及主要FET 1440之獨立控制之閘極偏壓網路1456a、1456b。再者，可使用本體偏壓網路1454來提供一偏壓電壓至輔助FET 1445及主要FET 1440之本體，但亦可利用獨立本體偏壓網路。圖14B圖解說明參考圖14A描述之器件1400之一變動。除第一輔助FET 1445a以外，器件1400亦可包含一第二輔助FET 1445b，兩個輔助FET 1445a、1445b在主要FET之任一側上與主要FET 1440串聯。使用兩個獨立閘極偏壓網路來控制器件，其中藉由個別或聯合閘極偏壓網路1456b、1456c (例如，閘極偏壓網路1456b、1456c可係獨立的、連結在一起，或其可係一單一偏壓網路)控制輔助FET 1445a、1445b且藉由閘極偏壓網路1 1456a控制主要FET 1440。至各自輔助FET 1445a、1445b之閘極偏壓信號可經定製以從主輔器件1400達成目標效能。此外，閘極偏壓網路2 1456b提供一閘極偏壓信號至第一輔助FET 1445a，其可獨立於藉由閘極偏壓網路2’ 1456c提供至第二輔助FET 1445b之閘極偏壓信號進行調諧以達成目標效能特性。圖15A圖解說明包含與一主要FET或主要路徑1540串聯之兩個輔助FET或輔助路徑1545a、1545b及與主要FET 1540並聯之一第三輔助FET或輔助路徑1545c之一例示性主輔器件1500。器件1500可包含以獨立閘極偏壓與主要FET並聯或串聯之兩個(或兩個以上)輔助FET以達成經改良整體效能。在獨立輔助FET與主要FET串聯且並聯之情況下，R _on/C _off線性度可獨立地調諧以改良接通及關斷分支之線性度。器件1500經組態為本文中參考圖13A至圖13C描述之器件1300及本文中參考圖14A及圖14B描述之器件1400之一組合。如在彼等器件中，可使用閘極偏壓網路1556a至1556d獨立地控制器件1500。在一些實施例中，輔助閘極偏壓網路1556b及1556c可連結在一起或可係一共同偏壓網路。輔助FET及主要FET之本體可與一共同本體偏壓網路1554共用。在一些實施例中，輔助FET及或主要FET之本體之一或多者係獨立的且獨立地或使用共同本體偏壓網路1554控制。圖15B圖解說明包含一主要FET堆疊或路徑1540及一輔助FET或路徑1545之一例示性主輔器件1500。主要FET堆疊1540包含串聯連接之複數個FET。輔助FET 1545與主要FET之一或多者並聯耦合。在一些實施例中，如圖15C中圖解說明，輔助及主要組態反轉，器件1500包含一輔助FET堆疊1540及與輔助FET堆疊1545中之一或多個FET並聯之一主要FET 1540。圖15D圖解說明主輔器件1500，其中輔助路徑1545耦合至主要堆疊1540之底部及頂部FET之源極及汲極節點。類似地，圖15E圖解說明主輔器件1500，其中主要路徑1540耦合至輔助堆疊1545之底部及頂部FET之源極及汲極節點。器件1500圖解說明輔助FET及主要FET兩者可係1堆疊或多堆疊器件。器件可具有用於各堆疊之相同源極/汲極節點或可連接N個堆疊(未展示)之後之源極/汲極節點。輔助FET之源極/汲極節點可與主要FET相同或在其間(例如，與堆疊內之一或多個FET並聯耦合)。輔助及/或主要堆疊中之FET之數目可彼此不同。如同本文中描述之其他器件，可在輔助及主要路徑之主動器件之間共用主輔器件1500之本體及/或基板。此允許一單一本體偏壓網路用於加偏壓於各自器件之本體。舉例而言，各自路徑之輔助FET及主要FET可具有共用本體使得將施加於一個本體之一偏壓電壓施加於其他本體。然而，其他組態允許輔助FET及主要FET具有獨立本體及/或基板。在此等組態中，獨立本體可獨立地加偏壓或其等可使用一共同本體偏壓網路加偏壓。因此，本文中揭示之主輔器件1500可包含共用或不共用之一本體。圖16圖解說明具有類似於本文中參考圖15A至圖15E描述之器件1500之一組態之一例示性主輔器件1600。器件1600圖解說明其中使用本體偏壓網路1654a至1654c獨立地加偏壓於器件1600中之各自FET之本體之一組態。另外，器件1600包含一主要混合路徑1640，其包含與一或多個主要FET串聯之一或多個輔助FET，主要混合路徑與一輔助路徑1645並聯連接。舉例而言，主要混合路徑1640中之頂部或底部主動器件可係一主要FET且中間FET或FET堆疊可係與輔助路徑1645並聯耦合之一輔助器件。圖17圖解說明具有類似於本文中參考圖16描述之器件1600之一組態之一例示性主輔器件1700。然而，器件1700圖解說明其中使用閘極偏壓網路1756a至1756d加偏壓於各自FET之本體之一組態。器件1700包含用於器件中之各輔助FET及主要FET之一耦合電路，其中該耦合電路將各自本體節點耦合至閘極節點。耦合電路可包含介於本體節點與閘極節點之間之一二極體。此一二極體可經實施以(舉例而言)提供電壓相依耦合。在一些實施例中，可根據需要或期望從如展示之組態反轉一給定二極體。圖18圖解說明具有類似於本文中參考圖16描述之器件1600之一組態之一例示性主輔器件1800。然而，器件1800圖解說明其中使用閘極偏壓網路1856a至1856c加偏壓於串聯耦合在一起之輔助及主要FET之本體且使用本體偏壓網路1854獨立地加偏壓於與主要混合路徑1840並聯耦合之輔助FET之本體之一組態。在一些實施例中，藉由本體偏壓網路1854獨立地控制主要混合路徑1840且各輔助FET具有電耦合至其閘極節點以藉由相關聯閘極偏壓網路1856b至1856d控制之一本體節點。在一些實施例中，輔助FET及/或主要FET之一或多個本體端子可耦合至一閘極偏壓網路且輔助FET及/或主要FET之一或多個本體端子可耦合至個別本體偏壓網路或一共同本體偏壓網路。圖19圖解說明具有串聯耦合之一系列主輔並聯FET之一例示性主輔器件1900。各主輔並聯FET或主輔配對包含共用源極及汲極節點之並聯連接之一輔助FET及一主要FET。此等主輔並聯FET亦共用一本體或具有耦合在一起之本體節點。如圖解說明，此等本體節點使用具有一二極體之一耦合電路來電耦合至各自輔助FET之閘極偏壓網路1956d至1956f，但應瞭解，可利用一共同或個別化本體偏壓網路。主要路徑1940及輔助路徑1945形成一分段主輔分支1900，其中通過分支1900之一信號在各主輔配對處分割且在配對之間之一節點處組合。主輔並聯FET串聯耦合在一起以形成主輔器件1900。可使用閘極偏壓網路1956a至1956f來獨立地控制各自輔助FET 1945及主要FET 1940。然而，應瞭解，可使用一共同輔助閘極偏壓網路來控制兩個或兩個以上輔助FET。類似地，應瞭解，可使用一共同主要閘極偏壓網路來控制兩個或兩個以上主要FET。儘管圖解說明三個主輔並聯FET，然應瞭解，器件1900可包含至少2個此等並聯組態、至少3個此等並聯組態、至少4個此等並聯組態、至少5個此等並聯組態、至少10個此等並聯組態等等。圖20A圖解說明包含一輔助FET堆疊2045及一主要FET堆疊2040之一例示性主輔分支2000。可獨立地控制堆疊2045中之輔助FET (例如，使用閘極偏壓網路2 2056d、2056e、2056f)或可使用一共同輔助閘極偏壓網路來控制堆疊2045中之兩個或兩個以上輔助FET (例如，藉由將閘極偏壓網路2 2056d、2056e、2056f合併成一單一閘極偏壓網路)。類似地，可獨立地控制堆疊2040中之主要FET (例如，使用閘極偏壓網路1 2056a、2056b、2056c)或可使用一共同主要閘極偏壓網路來控制堆疊2040中之兩個或兩個以上主要FET (例如，藉由將閘極偏壓網路1 2056a、2056b、2056c合併成一單一閘極偏壓網路)。輔助FET堆疊2045及主要FET堆疊2040共用一本體使得可使用一共同本體偏壓網路2054來提供一本體偏壓電壓至主輔分支2000中之FET。然而，應瞭解，主要FET 2040可共用一本體且輔助FET 2045可共用一本體，其中輔助FET堆疊2045之本體獨立於主要FET堆疊2040之本體。在此等實施例中，可使用一共同本體偏壓網路來提供一偏壓電壓至輔助FET 2045之本體節點、至主要FET 2040之本體節點，或至輔助FET 2045之本體節點及主要FET 2040之本體節點兩者。器件2000可在N個FET之後連接輔助FET堆疊2045及主要FET堆疊2040之源極及汲極節點。輔助堆疊2045及/或主要堆疊2040中之FET之數目可彼此不同。主輔分支2000可包含一輸入節點(例如，一源極節點)、一輸出節點(例如，一汲極節點)、一第一閘極節點(例如，一輔助閘極節點)、一第二閘極節點(例如，一主要閘極節點)及一本體偏壓節點。使用此等五個節點，多個輔助FET及多個主要FET可經控制以提供相對於不利用一主輔分支組態之組態具有經改良線性度之一信號。圖20B圖解說明另一例示性主輔分支2000，其中使用主要FET堆疊2040中之一FET之閘極偏壓網路1 2056c加偏壓於輔助FET堆疊2045中之一FET之閘極。圖20C圖解說明另一例示性主輔分支2000，其中使用主要FET堆疊2040中之一FET之閘極偏壓網路1 2056c加偏壓於輔助FET堆疊2045中之兩個或兩個以上FET之閘極。圖20D圖解說明另一例示性主輔分支2000，其中使用主要FET堆疊2040中之兩個或兩個以上FET之閘極偏壓網路1 2056b加偏壓於輔助FET堆疊2045中之兩個或兩個以上FET之閘極。圖20E圖解說明另一例示性主輔分支2000，其中使用主要FET堆疊2040中之兩個或兩個以上FET之閘極偏壓網路1 2056b加偏壓於輔助FET堆疊2045中之全部FET之閘極。因此，圖20A至圖20E圖解說明各種主輔分支2000及用於加偏壓於主要路徑2040及輔助路徑2045中之主動器件之閘極之閘極偏壓網路之組態。舉例而言，可使用一專用閘極偏壓網路加偏壓於主要路徑2040中之各主動器件之閘極及輔助路徑2045中之各主動器件之閘極。作為另一實例，主要路徑2040中之一些主動器件之閘極與輔助路徑2045中之一些主動器件之閘極共用一共同閘極偏壓網路。在此等實施例中，可使用個別閘極偏壓網路加偏壓於不共用一共同閘極偏壓網路之主動器件。圖21A圖解說明具有耦合至一主要FET堆疊2140之一第一輔助FET 2145之一例示性主輔器件2100，該主要FET堆疊2140繼而耦合至一第二輔助FET 2145。在此組態中，輔助/主要器件係一多指器件之指狀部之子集，其中輔助FET 2145係指狀部之一子集且主要FET堆疊2140係指狀部之另一子集。為圖解說明此組態之一優勢，且藉由實例，可與用作主要FET堆疊2140之指狀部不同地調整用作輔助FET 2145之指狀部之程序細節使得輔助FET 2145可經組態為處於一次臨限或弱反轉區中而主要FET堆疊2140處於一強反轉區中。作為另一實例，程序細節可經定製使得藉由輔助器件2145產生之三次諧波(H3)及/或互調失真(IMD3)與藉由主要器件2140產生之H3及/或IMD3相位相反且量值類似以改良主輔器件2100之線性度。此組態之另一優勢係：在使用定製程序產生輔助FET 2145及主要FET 2140之情況下，可使用一共同閘極偏壓網路2156來控制輔助FET 2145及主要FET堆疊2140。至少部分歸因於輔助FET 2145及主要FET 2140之不同特性，可使用共同閘極偏壓網路2156來達成不同效能特性。類似地，輔助FET 2145及主要FET 2140可共用一本體或可將其等各自本體節點連結在一起以藉由一共同本體偏壓網路2154控制。圖21B圖解說明一主輔器件2100之一例示性實施例，其中輔助路徑2145與主要路徑2140並聯耦合。類似於本文中參考圖21A描述之器件，輔助路徑2145中之輔助FET及主要路徑2140中之主要FET經處理以具有經組態以在將一單一閘極偏壓信號施加於輔助路徑2145之FET及主要路徑2140之FET時導致失真之減少之性質。關於圖21A及圖21B描述之主輔器件2100可經組態使得當藉由閘極偏壓網路1 2156將一定製閘極偏壓信號施加於主要路徑2140及輔助路徑2145兩者中之FET時，主要FET 2140在一強反轉區中操作且輔助FET 2145在一次臨限或弱反轉區中操作。為實現此，主要FET 2140可經組態以具有遠低於輔助FET 2145之臨限電壓的一臨限電壓。以此方式，當將大於主要FET臨限電壓之一閘極偏壓電壓施加於主要FET 2140時，閘極偏壓電壓亦可小於輔助FET臨限電壓，從而導致主要FET 2140在強反轉區中操作且輔助FET 2145在次臨限或弱反轉區中操作。主要FET 2140及/或輔助FET 2145可經處理以具有不同實體特性以達成此等性質。舉例而言且不限於，可針對主要FET 2140及輔助FET 2145調諧通道長度、閘極氧化物之厚度、通道摻雜、閘極功函數等使得臨限電壓及其他特性在目標範圍內。類似地，如本文中描述，主要FET 2140及輔助FET 2145可實施為一多指器件。多指器件之實體特性可經調諧以減少失真。舉例而言，輔助FET之性質可經調諧使得藉由輔助FET產生之信號減少或消除藉由主要FET產生之信號之失真。可經調諧之多指器件之性質包含(舉例而言且不限於)通道長度、閘極氧化物之厚度、通道摻雜、閘極功函數等。此允許將一單一閘極偏壓電壓施加於多指器件，其導致一些指狀部在一強反轉區中操作而剩餘指狀部在一次臨限或弱反轉區中操作。此可經完成以達成諧波消除或減少。在本文中描述之主輔器件中，(若干)輔助FET可用一閘控MOSCAP替換。此可允許器件定製輔助元件之電容器特性。類似地，在本文中描述之主輔器件中，(若干)輔助FET可用一閘控二極體替換。可使用一獨立陰極偏壓網路來實施閘控二極體以提供類似於本文中描述之優勢。在一些實施例中，此可改良對整體器件效能特性之控制。在一些實施例中，閘控電容器、閘控二極體及電晶體之一組合可形成本文中描述之主輔分支之主動器件。圖22A及圖22B圖解說明證實一主輔器件之改良線性度之一模擬，如本文中描述。圖22A圖解說明實施為與一主要FET並聯之一輔助FET之一例示性主輔器件2200，其中本體節點透過具有一二極體之一耦合電路耦合至各自閘極節點，類似於本文中參考圖17描述之器件1700。將一閘極偏壓電壓VG1施加於主要FET且將一閘極偏壓電壓VG2施加於輔助FET。圖22B圖解說明關於器件2200之非線性度之模擬結果之一曲線圖2250。為獲取曲線圖2250，至主要FET之閘極偏壓電壓VG1固定且在用於輔助FET之一閘極偏壓電壓範圍內進行模擬。此針對兩個閘極偏壓電壓VG1 3.3V及3.5 V重複。模擬資料之結果圖解說明施加於輔助FET之一特定閘極偏壓電壓VG2下之線性度之一顯著改良，其見於曲線圖中，其中其針對兩個VG1電壓向下傾斜。不希望限於一單一理論，據信針對一特定閘極偏壓電壓VG2之線性度之改良至少部分歸因於諧波消除。藉由輔助FET產生之諧波與藉由主要FET產生之諧波在量值上類似且在相位或正負號上相反。在輸出端處，此等產生之諧波相消地干涉(例如，或實質上相互抵消)，從而導致減少之IMD3 (導致通過器件2200之經改良線性度)。由輔助FET導致之此等擾動可經定製以藉由調諧輔助FET之閘極偏壓電壓而消除或抵消由主要FET產生之諧波。可藉由更改輔助FET之實體特性、藉由更改輔助路徑中使用之主動器件之數目，及/或藉由更改輔助FET之操作區(例如，藉由將一目標閘極偏壓施加於輔助FET)而更改IMD3及因此線性度之改良之特性。因此，藉由定製輔助FET或路徑特性及/或藉由定製輔助FET或路徑之閘極偏壓，器件2200及其他類似主輔器件可經組態以改良器件之整體效能。在某些模擬中，藉由將閘極偏壓調諧用於輔助FET而量測約12 dBm之改良。因此，為導出經改良或最佳操作條件，可作出關於信號功率、主要閘極偏壓電壓及輔助閘極偏壓電壓之映射以判定用於輔助路徑之目標閘極偏壓電壓以達成目標效能特性。在某些實施方案中，本體偏壓電壓及/或基板偏壓電壓亦可包含於映射中以進一步定製操作參數以達成目標效能。圖23A圖解說明一例示性主輔器件2300，其中一主要路徑2340包含使用一主要閘極偏壓網路2356a加偏壓之複數個FET且一輔助路徑2345包含使用獨立於主要閘極偏壓網路2356a之一輔助閘極偏壓網路2356b加偏壓之複數個FET。主要路徑2340中之FET之數目可係兩個或兩個以上FET。堆疊中之FET之數目可基於器件之功率要求而組態。舉例而言，主要路徑2340中之FET之數目針對功率處置要求可相對較高且可經組態以具有一相對較大周邊以減少插入損耗。由於輔助路徑2345與主要路徑2340並聯，因此可更自由地調諧輔助FET之堆疊數目及周邊以達成經改良線性度。此至少部分歸因於輔助FET之非線性度依據堆疊數目及FET周邊而變化。此在主要及輔助FET具有相同器件類型之情況下可特別適用。在一些實施例中，主要閘極偏壓網路2356a提供一靜態閘極偏壓信號。在某些實施例中，主要閘極偏壓網路2356a提供一動態閘極偏壓信號。在一些實施例中，輔助閘極偏壓網路2356b提供一靜態閘極偏壓信號。在某些實施例中，輔助閘極偏壓網路2356b提供一動態閘極偏壓信號。在各種實施方案中，主要閘極偏壓網路2356a提供大於藉由輔助閘極偏壓網路2356b提供之閘極偏壓電壓之一閘極偏壓電壓。主要閘極偏壓網路2356a可經組態以提供引起主要路徑2340中之FET在一強反轉區中操作之一閘極偏壓電壓且藉由輔助閘極偏壓網路2356b提供之閘極偏壓電壓經組態以引起輔助路徑2345中之FET在一次臨限或弱反轉區中操作。器件2300可用於可接通及關斷之一開關分支中。在此等實施方案中，主要路徑2340及輔助路徑2345兩者可有利地經組態以具有相對較大堆疊數目以用於關斷狀態中之功率處置。為更佳地改良效能，施加於輔助路徑2345中之不同FET或FET子集之閘極偏壓信號可彼此不同。此可允許信號特性之更精細調諧且可導致相對於其中將一單一閘極偏壓電壓施加於輔助路徑2345中之全部FET之實施例之經改良效能。藉由實例，為改良「接通」狀態中之線性度，輔助路徑2345中之一或多個FET可經加偏壓以在弱反轉區中操作，而剩餘FET經加偏壓以在強反轉區中操作。此外，為改良「關斷」狀態中之線性度，輔助路徑2345中之一或多個FET可經加偏壓以在弱反轉區中操作，而剩餘FET加經偏壓以在累積區中操作。因此，應瞭解，閘極偏壓網路2356可經組態以將不同閘極偏壓信號施加於輔助路徑2345中之不同FET或FET群組(類似於本文中參考圖20A描述之主輔器件2000)。圖23B圖解說明具有經組態以調整藉由輔助閘極偏壓網路2356b提供之偏壓之一回饋迴路之圖23A之主輔器件2300。可包含一耦合器2371以產生與輸入節點處之信號有關之一信號。耦合器2371耦合至一偏壓回饋模組2372，其經組態以分析或處理來自耦合器2371之信號且產生一回饋信號。偏壓回饋模組2372將回饋發送至輔助閘極偏壓網路2356b，其判定、產生、修改及/或調整至輔助路徑2345之閘極偏壓信號。此可經完成以改良主輔器件之效能。至少部分歸因於閘極、本體處及源極與汲極之間之耦合之差異，主輔器件2300之效能可依據輸入信號(例如，輸入功率、頻率等)而變化。因此，實施偏壓回饋模組2372以提供輸入至閘極偏壓網路2356b以取決於輸入信號特性而動態地調整至輔助路徑之閘極偏壓電壓。圖24A圖解說明具有一主要FET堆疊或路徑2440及一輔助FET堆疊或路徑2445之一例示性主輔器件2400，輔助路徑2445包含FET之一第一子集、FET之一第二子集及FET之一第三子集，其中使用一輔助閘極偏壓網路2456c加偏壓於FET之第一及第三子集且使用一不同輔助閘極偏壓2456b加偏壓於FET之第二子集，FET之第一及第三子集控制對輔助路徑2445之存取。包含開關之一n堆疊之主要堆疊2440可經組態以充當輸入節點與輸出節點之間之一主信號路徑。至少部分歸因於此組態之非線性度(例如，諧波、互調產物等)，可期望藉由至少降低非線性度以符合特定無線或其他此等標準之規範而改良效能。因此，包含與主要路徑2440並聯之輔助路徑2445。輔助路徑2445包含一非線性產生器(例如，FET之第二子集)及充當次要非線性產生器及控制對輔助路徑2445之存取之開關之FET。在一些實施例中，輔助路徑2445中之FET之總堆疊將等於或超過主要路徑2440中之FET之數目，然而，輔助路徑2445中之FET之數目可小於、等於或大於主要路徑2440中之FET之數目。 FET之第一及第三子集可經組態以具有一足夠堆疊高度以耐受輸入節點及輸出節點兩者處之電壓及功率要求。此允許器件2400在一開關應用中用於「接通」及「關斷」兩個組態中。輔助路徑2445可經組態以產生一非線性度(諧波、IMD等)，其與主要路徑2440之非線性度在量值上近似相等且在相位上相反。相對於僅通過主要路徑2440之一信號路徑改良在輸入節點與輸出節點之間行進通過主要路徑2440及輔助路徑2445兩者之信號之凈效應。在輔助路徑2445中產生之非線性度可依據非線性度產生器之偏壓及大小而變化。FET之第一及第三子集亦促成輔助路徑之非線性度，從而輔助藉由主要路徑2400產生之失真之減少。提供至FET之第二子集(例如，主非線性度產生器)之偏壓信號可取決於頻率、輸入功率、溫度及/或器件2400中待消除之非線性度之類型。輔助路徑2445中之FET之第一及第三子集可以數種方式用於器件2400中。舉例而言，當FET之第一及第三子集處於「接通」狀態且主要開關接通時，可以或接近與主要路徑2440之FET相同之電壓(例如，約2.5 V)加偏壓於FET之第一及第三子集。在此配置中，主要路徑2440及輔助路徑2445之失真(例如，非線性度)可實質上消除，因此改良開關之非線性度(諧波、IMD等)。作為另一實例，當FET之第一及第三子集處於「關斷」狀態且主要開關接通時，FET之第一及第三子集阻止信號進入輔助路徑2440。因此，信號透過主要路徑2440從輸入節點行進至輸出節點。可在主要路徑2440之非線性度適合之情況下或在其中使用輔助路徑2445原本非所要之情況下利用此情況。FET之第一及第三子集可經設計(例如，具有一足夠堆疊高度)以耐受輸入及輸出節點處所見之最大電壓。作為另一實例，當FET之第一及第三子集處於「關斷」狀態且主要開關關斷時，主輔器件2400完全關斷。輔助路徑2445及主要路徑2440中之FET之第一及第三子集可包含足夠堆疊高度以耐受輸出節點處之最大電壓擺幅。圖24B圖解說明其中移除輔助路徑2445中之FET之第三子集之圖24A之主輔器件2400。圖24C圖解說明其中移除輔助路徑2445中之FET之第一子集之圖24A之主輔器件2400。此等實施例具有類似於本文中參考圖24A描述之器件2400之功能性。關於產品中之實施方案之實例可以若干不同方式且按不同產品位準實施如本文中描述之主輔FET器件、基於此等器件之電路及用於此等器件及電路之偏壓/耦合組態之各種實例。藉由實例描述一些此等產品實施方案。圖25A、圖25B、圖25C及圖25D圖解說明一或多個半導體晶粒上之此等實施方案之非限制實例。圖25A圖解說明在一些實施例中，可在一晶粒800上實施具有如本文中描述之一或多個特徵之具備一主輔分支之一開關860及一偏壓/耦合電路850。具有一主輔分支860之開關(舉例而言)可包含具有本文中描述之特徵之一或多個主輔分支。偏壓/耦合電路850 (舉例而言)可包含本文中描述之偏壓網路之一或多個特徵。圖25B圖解說明在一些實施例中，可在圖25A之晶粒800外部實施至少一些偏壓/耦合電路850。圖25C圖解說明在一些實施例中，可在一個晶粒800b上實施具有如本文中描述之一或多個特徵之具備一主輔分支之一開關860，且可在另一晶粒800a上實施具有如本文中描述之一或多個特徵之一偏壓/耦合電路850。圖25D圖解說明在一些實施例中，可在圖25C之另一晶粒800a外部實施至少一些偏壓/耦合電路850。在一些實施例中，可在一封裝模組中實施具有本文中描述之一或多個特徵之一或多個晶粒。在圖26A (平面圖)及圖26B (側視圖)中展示此一模組之一實例。儘管在具備一主輔分支之開關及偏壓/耦合電路兩者處於相同晶粒上之背景內容中描述(例如，圖25A之例示性組態)，然將瞭解，封裝模組可基於其他組態。一模組810經展示以包含一封裝基板812。此一封裝基板可經組態以接納複數個組件，且可包含(舉例而言)一層壓基板。安裝於封裝基板812上之組件可包含一或多個晶粒。在展示之實例中，具有具備一主輔分支之一開關860及一偏壓/耦合電路850之一晶粒800經展示安裝於封裝基板812上。晶粒800可透過連接(諸如連接線接合816)電連接至模組之其他部分(且彼此電連接，其中利用一個以上晶粒)。可在形成於晶粒800上之接觸墊818與形成於封裝基板812上之接觸墊814之間形成此等連接線接合。在一些實施例中，一或多個表面安裝器件(SMD) 822可經安裝在封裝基板812上以促進模組810之各種功能性。在一些實施例中，封裝基板812可包含用於使各種組件彼此及/或與用於外部連接之接觸墊互連之電連接路徑。舉例而言，一連接路徑832圖解說明為使例示性SMD 822及晶粒800互連。在另一實例中，一連接路徑833圖解說明為使SMD 822與一外部連接接觸墊834互連。在又另一實例中，一連接路徑835圖解說明為使晶粒800與接地連接接觸墊836互連。在一些實施例中，封裝基板812及安裝於其上之各種組件上方之一空間可用一包覆模製結構830填充。此一包覆模製結構可提供若干所要功能性，包含保護組件及線接合免受外部元件影響，及封裝模組810之較容易處置。圖27圖解說明可在參考圖26A及圖26B描述之模組810中實施之一例示性切換組態之一示意圖。在實例中，具備一主輔分支之開關860圖解說明為一SP9T開關，其中極點可連接至一天線且投點可連接至各種Rx及Tx路徑。此一組態可促進(舉例而言)無線器件中之多模式多頻帶操作。如本文中描述，可針對具備一主輔分支之開關860實施各種切換組態(例如，包含經組態用於一個以上天線之切換組態)。如本文中亦描述，此等切換組態之一或多個投點可連接至經組態用於TRx操作之(若干)對應路徑。可使用一主輔組態來實施通過具備一主輔分支之開關860之可切換路徑之一或多者，已在本文中描述主輔組態之實例。模組810可進一步包含用於接收電力(例如，供應電壓VDD)及控制信號以促進具備一主輔分支之開關860及/或偏壓/耦合電路850之操作之一介面。在一些實施方案中，供應電壓及控制信號可經由偏壓/耦合電路850施加於具備一主輔分支之開關860。在一些實施方案中，具有本文中描述之一或多個特徵之一器件及/或一電路可包含於一RF器件中，諸如一無線器件。可在無線器件中直接、以如本文中描述之一模組形式或以其某一組合實施此一器件及/或一電路。在一些實施例中，此一無線器件可包含(舉例而言)一蜂巢式電話、一智慧型電話、具有或不具有電話功能性之一手持式無線器件、一無線平板電腦等。圖28圖解說明具有本文中描述之一或多個有利特徵之一例示性無線器件900。在如本文中描述之各種開關及各種偏壓/耦合組態之背景內容中，具備一主輔分支之一開關960及一偏壓/耦合電路950可係一模組910之部分。在一些實施例中，開關模組910可促進(舉例而言)無線器件900之多頻帶多模式操作。具備一主輔分支之開關960可使用通過具備一主輔分支之開關960之一或多個可切換路徑上之一主輔FET器件。偏壓/耦合電路950可使用本文中描述之閘極及/或本體偏壓網路組態之任一者來提供閘極及/或本體偏壓至在具備一主輔分支960之開關中實施之(若干)主輔FET器件。在例示性無線器件900中，具有複數個功率放大器(PA)之一PA總成916可提供一或多個放大RF信號至具備一主輔分支之開關960 (經由一或多個雙工器918之一總成)，且具備一主輔分支之開關960可將(若干)放大RF信號路由至一或多個天線。PA 916可從可以已知方式組態且操作之一收發器914接收(若干)對應未放大RF信號。收發器914亦可經組態以處理所接收信號。收發器914經展示以與經組態以提供適於一使用者之資料及/或語音信號與適於收發器914之RF信號之間之轉換之一基頻子系統910互動。收發器914亦經展示以連接至經組態以管理用於無線器件900之操作之電力之一電力管理組件906。此一電力管理組件亦可控制基頻子系統910及模組910之操作。基頻子系統910經展示為連接至一使用者介面902以促進提供至使用者且從使用者接收之語音及/或資料之各種輸入及輸出。基頻子系統910亦可連接至一記憶體904，該記憶體904經組態以儲存資料及/或指令以促進無線器件之操作，及/或為使用者提供資訊之儲存。在一些實施例中，雙工器918可允許使用一共同天線(例如，924)同時執行傳輸及接收操作。在圖28中，所接收信號經展示為路由至可包含(舉例而言)一或多個低雜訊放大器(LNA)之「Rx」路徑。若干其他無線器件組態可利用本文中描述之一或多個特徵。舉例而言，一無線器件無需係一多頻帶器件。在另一實例中，一無線器件可包含額外天線(諸如分集天線)，及額外連接能力特徵(諸如Wi-Fi、藍芽及GPS)。一般注釋本發明描述各種特徵，該等特徵之單單一者不單獨作為本文中描述之益處。將瞭解，可組合、修改或省略本文中描述之各種特徵，如一般技術人員將明白。一般技術人員將明白除本文中明確描述以外之組合及子組合，且其等意欲形成本發明之一部分。可參考方程式、演算法及/或流程圖圖解來描述一些實施例。可使用電腦程式指令(其等可使用一或多個處理器或專用積體電路或晶片來實行)來實施此等方法。在此點上，可藉由包含電腦可讀程式碼邏輯中體現之一或多個電腦程式指令之硬體、韌體及/或軟體實施各方程式、演算法、方塊或一流程圖之步驟及其組合。如將瞭解，可藉由任何適合可程式化處理裝置實行任何此等電腦程式指令以產生一機器，使得電腦程式指令實施方程式、演算法及/或流程圖中指定之功能。亦將瞭解，可藉由專用處理器或執行指定功能或步驟之其他基於硬體之系統實施各方程式及/或演算法及其組合。可在電腦可實行程式指令中體現及/或在特定應用電路(例如，ASIC或FPGA)中實施本文中揭示之各種功能。除非背景內容明確另有要求，否則貫穿描述及發明申請專利範圍，字詞「包括」、「包含」及類似物應理解為包含意義，而非理解為排他性或詳盡性意義；即，應理解成「包含，但不限於」之意義。如本文中通常所使用，字詞「耦合」係指可直接連接或藉由一或多個中間元件連接之兩個或兩個以上元件。此外，字詞「本文」、「上文」、「下文」及類似含義之字詞在用於本申請案中時應係指本申請案之整體而非本申請案之任何特定部分。在背景內容允許之情況下，上文詳細描述中使用單數或複數之字詞亦可分別包含複數或單數。字詞「或」涉及兩個或兩個以上項目之一清單，該字詞涵蓋字詞之所有以下解釋：清單中之任意項目、清單中之所有項目或清單中之項目之任意組合。本發明並不意欲限於本文中展示之實施方案。熟習此項技術者可容易明白本發明中描述之實施方案之各種修改，且本文中定義之一般原理可應用於其他實施方案而不背離本發明之精神或範疇。本文中提供之本發明之教示可應用於其他方法及系統，且不限於上文中描述之方法及系統，且上文中描述之各種實施例之元件及動作可經組合以提供進一步實施例。因此，可以各種其他形式體現本文中描述之新穎方法及系統；此外，可作出呈本文中描述之方法及系統之形式之各種省略、置換及改變而不背離本發明之精神。隨附發明申請專利範圍及其等效物意欲涵蓋如將落在本發明之範疇及精神內之此等形式或修改。

100:場效電晶體(FET)器件/絕緣體上矽(SOI)器件/絕緣體上矽(SOI)場效電晶體(FET)器件 100a:絕緣體上矽(SOI)場效電晶體(FET)/電晶體/主輔分支 100b:絕緣體上矽(SOI)場效電晶體(FET)/電晶體/場效電晶體(FET)器件/主輔分支 100c:場效電晶體(FET)/主輔分支 100d:場效電晶體(FET)/主輔分支 101:主動場效電晶體(FET) 102:主動矽裝置 103:基板/晶圓基板 104:埋藏氧化物(BOX)層 105:區 106:矽(Si)基板處置晶圓 107:上層 108:基板/導電特徵 109:區 150:偏壓組態 152:基板偏壓網路 154:本體偏壓網路 156:閘極偏壓網路 160:射頻(RF)切換組態 162:射頻(RF)核心 164:能量管理(EM)核心 200:晶圓/第一晶圓 202:第二晶圓 204:晶圓總成 800:晶粒 800a:晶粒 800b:晶粒 810:模組 812:封裝基板 814:接觸墊 816:連接線接合 818:接觸墊 822:表面安裝器件(SMD) 830:包覆模製結構 832:連接路徑 833:連接路徑 834:外部連接接觸墊 835:連接路徑 836:接地連接接觸墊 850:偏壓/耦合電路 860:含主輔分支之開關 900:無線器件 902:使用者介面 904:記憶體 906:電力管理組件 910:模組/基頻子系統 914:收發器 916:功率放大器(PA)總成 918:雙工器 924:天線 950:偏壓/耦合電路 960:含主輔分支之開關 1100a:主輔分支 1100b:主輔分支 1100c:主輔分支 1100d:主輔分支 1100e:主輔分支 1100f:主輔分支 1100g:主輔分支 1100h:主輔分支 1100i:主輔分支 1100j:主輔分支 1100k:主輔分支 1100l:主輔分支 1100m:主輔分支 1100n:主輔分支 1100o:主輔分支 1100p:主輔分支 1140 :主要路徑 1140a:主要路徑 1140b:主要路徑 1142:場效電晶體(FET) 1142a:場效電晶體(FET) 1142b:場效電晶體(FET) 1145:輔助路徑 1145a:輔助路徑 1145b:輔助路徑 1147:場效電晶體(FET) 1147a:場效電晶體(FET) 1147b:場效電晶體(FET) 1200:主輔分支 1250:偏壓網路 1251:源極偏壓網路 1252:基板偏壓網路 1254:本體偏壓網路 1256:閘極偏壓網路 1257:汲極偏壓網路 1300:主輔器件 1340:主要場效電晶體(FET)/主要路徑 1345:輔助場效電晶體(FET)/輔助路徑 1351:源極偏壓網路 1353:電組件 1354:本體偏壓網路 1356a:閘極偏壓網路 1356b:閘極偏壓網路 1357:汲極偏壓網路 1400:主輔器件 1440:主要場效電晶體(FET)/主要路徑 1445:輔助場效電晶體(FET)/輔助路徑 1445a:第一輔助場效電晶體(FET) 1445b:第二輔助場效電晶體(FET) 1454:本體偏壓網路 1456a:閘極偏壓網路 1456b:閘極偏壓網路 1456c:閘極偏壓網路 1500:主輔器件 1540:主要場效電晶體(FET)/主要路徑 1545:輔助場效電晶體(FET)或路徑 1545a:輔助場效電晶體(FET)/輔助路徑 1545b:輔助場效電晶體(FET)/輔助路徑 1545c:第三輔助場效電晶體(FET)/輔助路徑 1554:本體偏壓網路 1556a:閘極偏壓網路 1556b:閘極偏壓網路 1556c:閘極偏壓網路 1556d:閘極偏壓網路 1600:主輔器件 1640:主要混合路徑 1645:輔助路徑 1654a:本體偏壓網路 1654b:本體偏壓網路 1654c:本體偏壓網路 1654d:本體偏壓網路 1700:主輔器件 1756a:閘極偏壓網路 1756b:閘極偏壓網路 1756c:閘極偏壓網路 1756d:閘極偏壓網路 1800:主輔器件 1840:主要混合路徑 1854:本體偏壓網路 1856a::閘極偏壓網路 1856b:閘極偏壓網路 1856c:閘極偏壓網路 1856d:閘極偏壓網路 1900:主輔器件/分段主輔分支 1940:主要路徑 1945:輔助路徑 1956a:閘極偏壓網路 1956b:閘極偏壓網路 1956c:閘極偏壓網路 1956d:閘極偏壓網路 1956e:閘極偏壓網路 1956f:閘極偏壓網路 2000:主輔分支 2040:主要場效電晶體(FET)堆疊 2045:輔助場效電晶體(FET)堆疊 2054:本體偏壓網路 2056a:閘極偏壓網路 2056b:閘極偏壓網路 2056c:閘極偏壓網路 2056d:閘極偏壓網路 2056e:閘極偏壓網路 2056f:閘極偏壓網路 2100:主輔器件 2140:主要場效電晶體(FET)堆疊/主要路徑 2145:第一輔助場效電晶體(FET)/第二輔助場效電晶體(FET)/輔助路徑 2154:本體偏壓網路 2156:閘極偏壓網路 2200:主輔器件 2250:曲線圖 2300:主輔器件 2340:主要路徑 2345:輔助路徑 2356a:主要閘極偏壓網路 2356b:輔助閘極偏壓網路 2371:耦合器 2372:偏壓回饋模組 2400:主輔器件 2440:主要場效電晶體(FET)堆疊或路徑 2445:輔助場效電晶體(FET)堆疊或路徑 2456b:輔助閘極偏壓 2456c:輔助閘極偏壓網路 VG1:閘極偏壓電壓 VG2:閘極偏壓電壓

圖1圖解說明具有在一基板上實施之一主動FET之一FET器件之一實例。圖2圖解說明具有在一基板上實施之一主動FET之一FET器件之一實例，該FET器件包含在基板上方實施之一上層。圖3圖解說明具有在一基板上實施之一主動FET之一FET器件之一實例，該FET器件包含一下層及一上層。圖4圖解說明實施為一個別SOI單元之一例示性FET器件。圖5圖解說明在一晶圓上實施之複數個個別SOI器件。圖6A圖解說明具有一第一晶圓及定位在該第一晶圓上方之一第二晶圓之一例示性晶圓總成。圖6B圖解說明圖6A之例示性晶圓總成之第一及第二晶圓之一未組裝視圖。圖7A圖解說明具有與一閘極、一源極、一汲極、一本體及一基板相關聯之節點之一SOI FET之一端子表示。圖7B圖解說明具有與一閘極、一源極、一汲極及一本體相關聯之節點之一SOI FET之一端子表示。圖8A、圖8B、圖8C及圖8D圖解說明具有用於其基板之一選用節點及閘極端子之變動之一例示性SOI FET器件之側視截面圖及平面圖。圖9A圖解說明包含一偏壓組態之一SOI FET器件，其中藉由一閘極偏壓網路及一本體偏壓網路分別加偏壓於SOI FET器件之閘極及本體。圖9B圖解說明包含一偏壓組態之一SOI FET器件，其中藉由一閘極偏壓網路加偏壓於閘極且使一本體端子保持未連接或浮動。圖10A、圖10B、圖10C及圖10D圖解說明實施具有如本文中描述之特徵之一或多個主輔分支之切換應用。圖11A-1圖解說明具有並聯連接之一主要路徑及一輔助路徑之一主輔分支。圖11A-2圖解說明呈一分流組態之圖11A-1之主輔分支。圖11B-1圖解說明具有並聯連接之一主要路徑及一輔助路徑之一主輔分支，該輔助路徑包含複數個FET。圖11B-2圖解說明呈一分流組態之圖11B-1之主輔分支。圖11C-1圖解說明具有並聯連接之一主要路徑及一輔助路徑之一主輔分支，該主要路徑包含複數個FET。圖11C-2圖解說明呈一分流組態之圖11C-1之主輔分支。圖11D-1圖解說明具有並聯連接之一主要路徑及一輔助路徑之一主輔分支，該主要路徑及該輔助路徑各包含複數個FET。圖11D-2圖解說明呈一分流組態之圖11D-1之主輔分支。圖11E-1圖解說明具有一主要路徑及複數個輔助路徑之一主輔分支，該等路徑之各者並聯連接。圖11E-2圖解說明呈一分流組態之圖11E-1之主輔分支。圖11F-1圖解說明具有複數個主要路徑及一輔助路徑之一主輔分支，該等路徑之各者並聯連接。圖11F-2圖解說明呈一分流組態之圖11F-1之主輔分支。圖11G-1圖解說明具有複數個主要路徑及複數個輔助路徑之一主輔分支，該等路徑之各者並聯連接。圖11G-2圖解說明呈一分流組態之圖11G-1之主輔分支。圖11H-1圖解說明具有串聯連接之一主要路徑及一輔助路徑之一主輔分支。圖11H-2圖解說明呈一分流組態之圖11H-1之主輔分支。圖11I-1圖解說明具有串聯連接之一主要路徑及一輔助路徑之一主輔分支，該輔助路徑包含複數個FET。圖11I-2圖解說明呈一分流組態之圖11I-1之主輔分支。圖11J-1圖解說明具有串聯連接之一主要路徑及一輔助路徑之一主輔分支，該主要路徑包含複數個FET。圖11J-2圖解說明呈一分流組態之圖11J-1之主輔分支。圖11K-1圖解說明具有串聯連接之一主要路徑及一輔助路徑之一主輔分支，該主要路徑及該輔助路徑各包含複數個FET。圖11K-2圖解說明呈一分流組態之圖11K-1之主輔分支。圖11L-1圖解說明具有一主要路徑及複數個並聯輔助路徑之一主輔分支，該主要路徑串聯連接至複數個並聯輔助路徑。圖11L-2圖解說明呈一分流組態之圖11L-1之主輔分支。圖11M-1圖解說明具有與一輔助路徑串聯連接之複數個並聯主要路徑之一主輔分支。圖11M-2圖解說明呈一分流組態之圖11M-1之主輔分支。圖11N-1圖解說明具有與複數個並聯輔助路徑串聯連接之複數個並聯主要路徑之一主輔分支。圖11N-2圖解說明呈一分流組態之圖11N-1之主輔分支。圖11O-1圖解說明具有與第一複數個並聯輔助路徑及第二複數個並聯輔助路徑串聯連接之複數個並聯主要路徑之一主輔分支。圖11O-2圖解說明呈一分流組態之圖11O-1之主輔分支。圖11P-1圖解說明具有與第一複數個並聯主要路徑及第二複數個並聯主要路徑串聯連接之複數個並聯輔助路徑之一主輔分支。圖11P-2圖解說明呈一分流組態之圖11P-1之主輔分支。圖12A圖解說明具有偏壓網路之一主輔分支，該偏壓網路經組態以選擇性地提供一定製閘極偏壓電壓至一輔助FET之一閘極以改良主輔分支之效能。圖12B圖解說明無一源極偏壓網路或一汲極偏壓網路之圖12A之主輔分支。圖12C圖解說明無一本體偏壓網路、一源極偏壓網路或一汲極偏壓網路之圖12A之主輔分支。圖12D圖解說明無一本體偏壓網路之圖12A之主輔分支。圖12E圖解說明無一汲極偏壓網路之圖12A之主輔分支。圖12F圖解說明無一源極偏壓網路之圖12A之主輔分支。圖13A、圖13B及圖13C圖解說明具有與一主要FET或主要路徑並聯之一輔助FET或輔助路徑之主輔器件之例示性實施例。圖14A圖解說明具有與一主要FET或主要路徑串聯之一輔助FET或輔助路徑之一例示性主輔器件。圖14B圖解說明具有在一主要FET之任一側上與該主要FET串聯之一第一輔助FET及一第二輔助FET之一例示性主輔器件。圖15A圖解說明包含與一主要FET或主要路徑串聯之兩個輔助FET或輔助路徑及與該主要FET並聯之一第三輔助FET或輔助路徑之一例示性主輔器件。圖15B圖解說明包含一主要FET堆疊或路徑及一輔助FET或路徑之一例示性主輔器件。圖15C圖解說明包含一主要FET或路徑及一輔助FET堆疊或路徑之一例示性主輔器件。圖15D圖解說明一例示性主輔器件，其中一輔助路徑耦合至一主要FET堆疊或路徑之底部及頂部FET之源極及汲極節點。圖15E圖解說明一例示性主輔器件，其中一主要路徑耦合至一輔助FET堆疊或路徑之底部及頂部FET之源極及汲極節點。圖16圖解說明具有類似於圖15A至圖15E之器件之一組態之一例示性主輔器件，其中獨立地加偏壓於器件中之各自FET之本體。圖17圖解說明一例示性主輔器件，其中使用閘極偏壓網路加偏壓於各自FET之本體。圖18圖解說明一例示性主輔器件，其中使用閘極偏壓網路加偏壓於串聯耦合之輔助及主要FET之本體且使用一本體偏壓網路獨立地加偏壓於與主要FET並聯耦合之一輔助FET之一本體。圖19圖解說明具有串聯耦合之一系列主輔並聯FET或配對之一例示性主輔器件。圖20A圖解說明包含一輔助FET堆疊及一主要FET堆疊之一例示性主輔分支，其中個別堆疊中之FET能夠獨立控制。圖20B圖解說明圖20A之主輔分支之一變動，其中使用主要FET堆疊中之一FET之閘極偏壓網路加偏壓於輔助FET堆疊中之一FET之閘極。圖20C圖解說明圖20A之主輔分支之一變動，其中使用主要FET堆疊中之一FET之閘極偏壓網路加偏壓於輔助FET堆疊中之兩個或兩個以上FET之閘極。圖20D圖解說明圖20A之主輔分支之一變動，其中使用主要FET堆疊中之兩個或兩個以上FET之閘極偏壓網路加偏壓於輔助FET堆疊中之兩個或兩個以上FET之閘極。圖20E圖解說明圖20A之主輔分支之一變動，其中使用主要FET堆疊中之兩個或兩個以上FET之閘極偏壓網路加偏壓於輔助FET堆疊中之FET之閘極。圖21A圖解說明具有與一主要FET堆疊或路徑串聯耦合之一第一輔助FET或路徑之一例示性主輔器件，該主要FET堆疊或路徑繼而與一第二輔助FET或路徑串聯耦合，藉由一單一閘極偏壓網路控制輔助路徑及主要路徑。圖21B圖解說明具有並聯耦合至一主要FET堆疊或路徑之一輔助FET或路徑之一例示性主輔器件，藉由一單一閘極偏壓網路控制輔助路徑及主要路徑。圖22A及圖22B圖解說明證實一主輔器件之改良線性度之一模擬。圖23A圖解說明一例示性主輔器件，其中一主要路徑包含使用一主要閘極偏壓加偏壓之複數個FET且一輔助路徑包含使用獨立於主要閘極偏壓之一輔助閘極偏壓加偏壓之複數個FET。圖23B圖解說明具有經組態以調整藉由輔助閘極偏壓提供之偏壓之一回饋迴路之圖23A之主輔器件。圖24A圖解說明具有一主要FET堆疊或路徑及一輔助FET堆疊或路徑之一例示性主輔器件，該輔助路徑包含FET之一第一子集、FET之一第二子集及FET之一第三子集，其中使用一第一輔助閘極偏壓加偏壓於FET之第一子集及第三子集且使用一第二輔助閘極偏壓加偏壓於FET之第二子集，FET之第一子集及第三子集控制對輔助路徑之存取。圖24B圖解說明其中移除輔助路徑中之FET之第三子集之圖24A之主輔器件。圖24C圖解說明其中移除輔助路徑中之FET之第一子集之圖24A之主輔器件。圖25A、圖25B、圖25C及圖25D圖解說明具有在一或多個半導體晶粒上實施之主輔分支之偏壓電路及開關之非限制實例。圖26A及圖26B分別圖解說明包含具有主輔分支之偏壓電路及開關之封裝模組之非限制實例之一平面圖及一側視圖。圖27圖解說明可在圖26A及圖26B之封裝模組810中實施之一例示性切換組態之一示意圖。圖28圖解說明具有本文中描述之一或多個有利特徵之一例示性無線器件。

100a:絕緣體上矽(SOI)場效電晶體(FET)/電晶體/主輔分支 100b:絕緣體上矽(SOI)場效電晶體(FET)/電晶體/場效電晶體(FET)器件/主輔分支 100c:場效電晶體(FET)/主輔分支 100d:場效電晶體(FET)/主輔分支 160:射頻(RF)切換組態 162:射頻(RF)核心 164:能量管理(EM)核心

Claims

一種用於實施一切換功能之電路總成，該電路總成包括：一輸入節點；一輸出節點；及一分支，其耦合至該輸入節點及至該輸出節點，該分支包含一單一主要路徑及複數個輔助路徑，該單一主要路徑包含複數個主要場效電晶體(FETs)，該複數個輔助路徑之各者包含複數個輔助FET，該單一主要路徑與該複數個輔助路徑串聯耦合，及該複數個輔助路徑之各者彼此並聯耦合，該複數個輔助路徑經組態以產生三次諧波或與三次諧波相位相反之三次互調產物或藉由該單一主要路徑產生之三次互調產物。
如請求項1之電路總成，其中該分支係耦合在該輸入節點與該輸出節點之間。
如請求項1之電路總成，其中在一分流組態中，該分支係耦合在一參考電位節點與該輸入節點和該輸出節點兩者之間。
如請求項1之電路總成，其中在該單一主要路徑之主要FET之數目同於在該複數個輔助路徑之各者中之輔助FET之數目。
如請求項1之電路總成，其中在該單一主要路徑之主要FET之數目不同於該複數個輔助路徑之至少一者中之輔助FET之數目。
如請求項1之電路總成，其中該複數個輔助路徑之各者包含相同數目之輔助FET。
如請求項1之電路總成，其中該複數個輔助路徑之至少一者具有一不同數目之輔助FET，相較於該複數個輔助路徑之另一者。
一種用於實施一切換功能之電路總成，該電路總成包括：一輸入節點；一輸出節點；及一分支，其耦合至該輸入節點及至該輸出節點，該分支包含一單一輔助路徑及複數個主要路徑，該單一輔助路徑包含複數個輔助場效電晶體(FETs)，該複數個主要路徑之各者包含複數個主要FET，該單一輔助路徑與該複數個主要路徑串聯耦合，及該複數個主要路徑之各者彼此並聯耦合，該單一輔助路徑經組態以產生三次諧波或與三次諧波相位相反之三次互調產物或藉由該複數個主要路徑產生之三次互調產物。
如請求項8之電路總成，其中該分支係耦合在該輸入節點與該輸出節點之間。
如請求項8之電路總成，其中在一分流組態中，該分支係耦合在一參考電位節點與該輸入節點和該輸出節點兩者之間。
如請求項8之電路總成，其中在該單一主要路徑之輔助FET之數目同於在該複數個主要路徑之各者中之主要FET之數目。
如請求項8之電路總成，其中在該單一主要路徑之輔助FET之數目不同於在該複數個主要路徑之至少一者中之主要FET之數目。
如請求項8之電路總成，其中該複數個主要路徑之各者包含相同數目之主要FET。
如請求項8之電路總成，其中該複數個主要路徑之至少一者具有一不同數目之主要FET，相較於該複數個主要路徑之另一者。
一種用於實施一切換功能之電路總成，該電路總成包括：一輸入節點；一輸出節點；及一分支，其耦合至該輸入節點及至該輸出節點，該分支包含複數個主要路徑及複數個輔助路徑，該複數個主要路徑之各者包含複數個主要場效電晶體(FETs)，該複數個輔助路徑之各者包含複數個輔助FET，該複數個主要路徑與該複數個輔助路徑串聯耦合，該複數個輔助路徑之各者彼此並聯耦合，該複數個主要路徑之各者彼此並聯耦合，該複數個輔助路徑經組態以產生三次諧波或與三次諧波相位相反之三次互調產物或藉由該複數個主要路徑產生之三次互調產物。
如請求項15之電路總成，其中該分支係耦合在該輸入節點與該輸出節點之間。
如請求項15之電路總成，其中在一分流組態中，該分支係耦合在一參考電位節點與該輸入節點和該輸出節點兩者之間。
如請求項15之電路總成，其中在該等主要路徑中之各者中之主要FET之數目相同。
如請求項15之電路總成，其中在該等輔助路徑之各者中之輔助FET之數目相同。
如請求項15之電路總成，其中在該複數個主要路徑之至少一者中之主要FET之數目不同於該複數個輔助路徑之至少一者中之輔助FET之數目。