KR20190047733A - 무선 주파수 애플리케이션들을 위한 주-보조 전계 효과 트랜지스터 구성들 - Google Patents
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Abstract
본 명세서에는 주-보조 브랜치 설계를 구현하는 스위칭 또는 다른 액티브 FET 구성들이 개시된다. 이러한 설계들은 적어도 2개의 FET, 즉, 보조 경로를 제공하는 보조 FET 및 주 경로를 제공하는 주 FET를 포함한다. 3차 고조파들 및/또는 상호변조 왜곡들과 같은, 주 경로에서 생성된 왜곡들은 보조 경로에서 생성된 왜곡들에 의해 감소될 수 있다. 이것은, 맞춤형 게이트 바이어스를 보조 경로에 인가하여, 보조 경로가 주 경로에서의 신호들의 왜곡들에 대해 크기가 유사하고 위상이 반대인 왜곡들을 갖는 신호들을 생성하게 함으로써 달성될 수 있다. 따라서, 액티브 FET에서의 전체 성능은 이러한 왜곡들 또는 비선형성들을 감소시킴으로써 개선된다.
Description
관련 출원들에 대한 상호 참조
본 출원은 2016년 9월 26일에 출원된 "Master-Slave Field-Effect Transistor Configurations for Radio Frequency Applications"라는 명칭의 미국 가출원 번호 제62/399,635호에 대한 우선권을 주장하며, 이 출원은 모든 목적을 위해 그 전체가 본 명세서에 참고로 명시적으로 포함된다.
분야
본 개시내용은 일반적으로 무선 통신을 위한 트랜지스터 및 스위치 구성들에 관한 것이다.
전자 장치 애플리케이션들에서, 전계 효과 트랜지스터(field-effect transistor)(FET)들이 증폭기들에서 스위치들로서 활용될 수 있다. 스위치들은, 예를 들어, 무선 디바이스들에서 무선 주파수(radio-frequency)(RF) 신호들의 라우팅을 허용할 수 있다. 스위치들 및 다른 회로들에서의 FET들은 적어도 부분적으로 FET들에 의해 생성된 고조파들로 인해 신호들 내에 왜곡들(distortions)을 도입할 수 있다.
다수의 구현에 따르면, 본 개시내용은 스위칭 기능을 수행하기 위한 회로 어셈블리에 관한 것으로, 회로 어셈블리는 보조 경로와 병렬로 주 경로를 포함하는 브랜치(branch), 주 경로에 접속된 제1 게이트 바이어스 네트워크, 및 보조 경로에 접속된 제2 게이트 바이어스 네트워크를 갖고, 제2 게이트 바이어스 네트워크는 스위칭 기능의 선형성을 개선시키도록 구성된다.
일부 실시예들에서, 회로 어셈블리는 주 경로에 결합된 바디 바이어스 네트워크(body bias network)를 추가로 포함한다. 일부 실시예들에서, 바디 바이어스 네트워크는 보조 경로에 추가로 결합된다.
일부 실시예들에서, 주 경로는 복수의 전계 효과 트랜지스터를 포함한다. 일부 실시예들에서, 보조 경로는 복수의 전계 효과 트랜지스터를 포함한다.
일부 실시예들에서, 브랜치는 션트 구성에서 시리즈 아암(series arm)과 기준 전위 노드 사이에 결합된다. 일부 실시예들에서, 제2 게이트 바이어스 네트워크는 스위칭 기능의 용량성 비선형성을 감소시키도록 구성된다.
일부 실시예들에서, 제1 게이트 바이어스 네트워크는 강한 반전 영역(strong inversion region)에서 주 경로를 바이어싱하도록 구성되고, 제2 게이트 바이어스 네트워크는 약한 반전 영역(weak inversion region)에서 보조 경로를 바이어싱하도록 구성된다. 일부 실시예들에서, 회로 어셈블리는 브랜치에 대한 입력 신호의 전력 또는 주파수에 적어도 부분적으로 기초하여 제2 게이트 바이어스 네트워크의 바이어스를 조정하도록 구성되는 바이어스 피드백 모듈을 추가로 포함한다. 일부 실시예들에서, 제2 게이트 바이어스 네트워크는 보조 경로를 바이어싱하여, 주 경로에 의해 생성된 3차 고조파들(third-order harmonics) 또는 3차 상호변조 곱들(third-order intermodulation products)과 위상이 반대인 3차 고조파들 또는 3차 상호변조 곱들을 생성하도록 구성된다.
다수의 구현에 따르면, 본 개시내용은 무선 주파수(RF) 스위칭 구성에 관한 것이고, 무선 주파수(RF) 스위칭 구성은, 입력 신호를 수신하도록 구성되는 입력 노드; 입력 신호에 관련된 출력 신호를 제공하도록 구성되는 출력 노드; 입력 노드와 출력 노드 사이에 결합된 주-보조 브랜치(main-auxiliary branch) - 주-보조 브랜치는 주 전계 효과 트랜지스터(FET)를 갖는 주 경로 및 보조 FET를 갖는 보조 경로를 포함하고, 주 경로는 보조 경로와 병렬로 결합됨 - ; 주 게이트 바이어스 전압을 주 FET에 제공하도록 구성되는 주 게이트 바이어스 네트워크; 및 보조 FET에 보조 바이어스 전압을 제공해서, 보조 경로가 주 경로에 의해 생성된 왜곡들과 위상이 반대인 왜곡들을 생성하게 하여 주-보조 브랜치를 통한 왜곡들을 감소시키도록 구성되는 보조 게이트 바이어스 네트워크를 포함한다.
일부 실시예들에서, 주 FET는 주 바이어스 전압에 응답하여 강한 반전 영역에서 동작하도록 구성된다. 일부 실시예들에서, 보조 FET는 보조 바이어스 전압에 응답하여 약한 반전 영역에서 동작하도록 구성된다.
일부 실시예들에서, 주 게이트 바이어스 전압은 보조 게이트 바이어스 전압보다 더 크다. 일부 실시예들에서, 주 경로는 제2 주 FET를 추가로 포함한다. 일부 실시예들에서, 주 게이트 바이어스 네트워크는 주 게이트 바이어스 전압을 제2 주 FET에 제공하도록 추가로 구성된다.
일부 실시예들에서, 보조 경로는 제2 보조 FET를 추가로 포함한다. 일부 실시예들에서, 보조 게이트 바이어스 네트워크는 보조 게이트 바이어스 전압을 제2 보조 FET에 제공하도록 추가로 구성된다. 일부 실시예들에서, RF 스위칭 구성은 제2 보조 FET에 제2 보조 게이트 바이어스 전압을 제공하도록 구성되는 제2 보조 게이트 바이어스 네트워크를 추가로 포함한다. 일부 실시예들에서, 제2 보조 게이트 바이어스 전압은 보조 게이트 바이어스 전압과 상이하다. 일부 실시예들에서, 주 게이트 바이어스 네트워크는 주 게이트 바이어스 전압을 제2 보조 FET에 제공하도록 추가로 구성된다.
일부 실시예들에서, RF 스위칭 구성은 주 FET 및 보조 FET에 바디 바이어스 전압을 제공하도록 구성되는 바디 바이어스 네트워크를 추가로 포함한다. 일부 실시예들에서, 주 게이트 바이어스 네트워크는 온 및 오프 상태들에 대응하는 2개의 정적 전압을 주 FET에 제공하도록 구성된다. 일부 실시예들에서, 보조 게이트 바이어스 네트워크는 동적 전압을 보조 FET에 제공하도록 구성된다. 일부 실시예들에서, 보조 게이트 바이어스 네트워크는 입력 노드에서의 입력 신호의 전력에 응답하여 보조 게이트 바이어스 전압을 생성하도록 구성된다. 일부 실시예들에서, 보조 게이트 바이어스 네트워크는 입력 노드에서의 입력 신호의 주파수에 응답하여 보조 게이트 바이어스 전압을 생성하도록 구성된다.
다수의 구현에 따르면, 본 개시내용은 무선 주파수(RF) 모듈에 관한 것이고, 무선 주파수(RF) 모듈은, 복수의 디바이스를 수용하도록 구성되는 패키징 기판; 및 패키징 기판 상에 장착된 회로 어셈블리를 포함하고, 회로 어셈블리는 보조 경로와 병렬로 주 경로를 포함하는 브랜치, 주 경로에 접속된 제1 게이트 바이어스 네트워크, 및 보조 경로에 접속된 제2 게이트 바이어스 네트워크를 포함하고, 제2 게이트 바이어스 네트워크는 스위칭 기능의 선형성을 개선시키도록 구성된다.
일부 실시예들에서, 제1 게이트 바이어스 네트워크는 강한 반전 영역에서 주 경로를 바이어싱하도록 구성되고, 제2 게이트 바이어스 네트워크는 약한 반전 영역에서 보조 경로를 바이어싱하도록 구성된다.
다수의 구현에 따르면, 본 개시내용은 무선 디바이스에 관한 것이고, 무선 디바이스는, 무선 주파수(RF) 신호들을 처리하도록 구성되는 트랜시버; 트랜시버와 통신하는 RF 모듈 - RF 모듈은 보조 경로와 병렬로 주 경로를 포함하는 브랜치, 주 경로에 접속된 제1 게이트 바이어스 네트워크, 및 보조 경로에 접속된 제2 게이트 바이어스 네트워크를 포함하는 회로 어셈블리를 포함하고, 제2 게이트 바이어스 네트워크는 스위칭 기능의 선형성을 개선시키도록 구성됨 - ; 및 RF 모듈과 통신하는 안테나를 포함하고, 안테나는 RF 신호들의 송신 및/또는 수신을 용이하게 하도록 구성된다.
일부 실시예들에서, 제1 게이트 바이어스 네트워크는 강한 반전 영역에서 주 경로를 바이어싱하도록 구성되고, 제2 게이트 바이어스 네트워크는 약한 반전 영역에서 보조 경로를 바이어싱하도록 구성된다.
다수의 구현에 따르면, 본 개시내용은 스위칭 기능을 수행하기 위한 회로 어셈블리에 관한 것이고, 회로 어셈블리는 보조 경로와 직렬로 주 경로를 포함하는 브랜치; 주 경로에 접속된 제1 게이트 바이어스 네트워크; 및 보조 경로에 접속된 제2 게이트 바이어스 네트워크를 포함하고, 제2 게이트 바이어스 네트워크는 스위칭 기능의 선형성을 개선시키도록 구성된다.
일부 실시예들에서, 회로 어셈블리는 주 경로에 결합된 바디 바이어스 네트워크를 추가로 포함한다. 일부 실시예들에서, 바디 바이어스 네트워크는 보조 경로에 추가로 결합된다.
일부 실시예들에서, 주 경로는 복수의 전계 효과 트랜지스터를 포함한다. 일부 실시예들에서, 보조 경로는 복수의 전계 효과 트랜지스터를 포함한다.
일부 실시예들에서, 브랜치는 션트 구성에서 시리즈 아암과 기준 전위 노드 사이에 결합된다. 일부 실시예들에서, 제2 게이트 바이어스 네트워크는 스위칭 기능의 용량성 비선형성을 감소시키도록 구성된다.
일부 실시예들에서, 제1 게이트 바이어스 네트워크는 강한 반전 영역에서 주 경로를 바이어싱하도록 구성되고, 제2 게이트 바이어스 네트워크는 약한 반전 영역에서 보조 경로를 바이어싱하도록 구성된다. 일부 실시예들에서, 회로 어셈블리는 브랜치에 대한 입력 신호의 전력 또는 주파수에 적어도 부분적으로 기초하여 제2 게이트 바이어스 네트워크의 바이어스를 조정하도록 구성되는 바이어스 피드백 모듈을 추가로 포함한다. 일부 실시예들에서, 제2 게이트 바이어스 네트워크는 보조 경로를 바이어싱하여, 주 경로에 의해 생성된 3차 고조파들 또는 3차 상호변조 곱들과 위상이 반대인 3차 고조파들 또는 3차 상호변조 곱들을 생성하도록 구성된다.
다수의 구현에 따르면, 본 개시내용은 무선 주파수(RF) 스위칭 구성에 관한 것이고, 무선 주파수(RF) 스위칭 구성은, 입력 신호를 수신하도록 구성되는 입력 노드; 입력 신호에 관련된 출력 신호를 제공하도록 구성되는 출력 노드; 입력 노드와 출력 노드 사이에 결합된 주-보조 브랜치 - 주-보조 브랜치는 주 전계 효과 트랜지스터(FET)를 갖는 주 경로 및 보조 FET를 갖는 보조 경로를 포함하고, 주 경로는 보조 경로와 직렬로 결합됨 - ; 주 게이트 바이어스 전압을 주 FET에 제공하도록 구성되는 주 게이트 바이어스 네트워크; 및 보조 FET에 보조 바이어스 전압을 제공해서, 보조 경로가 주 경로에 의해 생성된 왜곡들과 위상이 반대인 왜곡들을 생성하게 하여 주-보조 브랜치를 통한 왜곡들을 감소시키도록 구성되는 보조 게이트 바이어스 네트워크를 포함한다.
일부 실시예들에서, 주 FET는 주 바이어스 전압에 응답하여 강한 반전 영역에서 동작하도록 구성된다. 일부 실시예들에서, 보조 FET는 보조 바이어스 전압에 응답하여 약한 반전 영역에서 동작하도록 구성된다.
일부 실시예들에서, 주 게이트 바이어스 전압은 보조 게이트 바이어스 전압보다 더 크다. 일부 실시예들에서, 주 경로는 제2 주 FET를 추가로 포함한다. 일부 실시예들에서, 주 게이트 바이어스 네트워크는 주 게이트 바이어스 전압을 제2 주 FET에 제공하도록 추가로 구성된다.
일부 실시예들에서, 보조 경로는 제2 보조 FET를 추가로 포함한다. 일부 실시예들에서, 보조 게이트 바이어스 네트워크는 보조 게이트 바이어스 전압을 제2 보조 FET에 제공하도록 추가로 구성된다. 일부 실시예들에서, 회로 어셈블리는 제2 보조 FET에 제2 보조 게이트 바이어스 전압을 제공하도록 구성되는 제2 보조 게이트 바이어스 네트워크를 추가로 포함한다. 일부 실시예들에서, 제2 보조 게이트 바이어스 전압은 보조 게이트 바이어스 전압과 상이하다. 일부 실시예들에서, 주 게이트 바이어스 네트워크는 주 게이트 바이어스 전압을 제2 보조 FET에 제공하도록 추가로 구성된다.
일부 실시예들에서, 회로 어셈블리는 주 FET 및 보조 FET에 바디 바이어스 전압을 제공하도록 구성되는 바디 바이어스 네트워크를 추가로 포함한다. 일부 실시예들에서, 주 게이트 바이어스 네트워크는 온 및 오프 상태들에 대응하는 2개의 정적 전압을 주 FET에 제공하도록 구성된다. 일부 실시예들에서, 보조 게이트 바이어스 네트워크는 동적 전압을 보조 FET에 제공하도록 구성된다. 일부 실시예들에서, 보조 게이트 바이어스 네트워크는 입력 노드에서의 입력 신호의 전력에 응답하여 보조 게이트 바이어스 전압을 생성하도록 구성된다. 일부 실시예들에서, 보조 게이트 바이어스 네트워크는 입력 노드에서의 입력 신호의 주파수에 응답하여 보조 게이트 바이어스 전압을 생성하도록 구성된다.
다수의 구현에 따르면, 본 개시내용은 무선 주파수(RF) 모듈에 관한 것이고, 무선 주파수(RF) 모듈은, 복수의 디바이스를 수용하도록 구성되는 패키징 기판; 및 패키징 기판 상에 장착된 회로 어셈블리를 포함하고, 회로 어셈블리는 보조 경로와 직렬로 주 경로를 포함하는 브랜치, 주 경로에 접속된 제1 게이트 바이어스 네트워크, 및 보조 경로에 접속된 제2 게이트 바이어스 네트워크를 포함하고, 제2 게이트 바이어스 네트워크는 스위칭 기능의 선형성을 개선시키도록 구성된다.
일부 실시예들에서, 제1 게이트 바이어스 네트워크는 강한 반전 영역에서 주 경로를 바이어싱하도록 구성되고, 제2 게이트 바이어스 네트워크는 약한 반전 영역에서 보조 경로를 바이어싱하도록 구성된다.
다수의 구현에 따르면, 본 개시내용은 무선 디바이스에 관한 것이고, 무선 디바이스는, 무선 주파수(RF) 신호들을 처리하도록 구성되는 트랜시버; 트랜시버와 통신하는 RF 모듈 - RF 모듈은 보조 경로와 직렬로 주 경로를 포함하는 브랜치, 주 경로에 접속된 제1 게이트 바이어스 네트워크, 및 보조 경로에 접속된 제2 게이트 바이어스 네트워크를 포함하는 회로 어셈블리를 포함하고, 제2 게이트 바이어스 네트워크는 스위칭 기능의 선형성을 개선시키도록 구성됨 - ; 및 RF 모듈과 통신하는 안테나를 포함하고, 안테나는 RF 신호들의 송신 및/또는 수신을 용이하게 하도록 구성된다.
일부 실시예들에서, 제1 게이트 바이어스 네트워크는 강한 반전 영역에서 주 경로를 바이어싱하도록 구성되고, 제2 게이트 바이어스 네트워크는 약한 반전 영역에서 보조 경로를 바이어싱하도록 구성된다.
다수의 구현에 따르면, 본 개시내용은 스위칭 기능을 수행하기 위한 회로 어셈블리에 관한 것이고, 회로 어셈블리는, 보조 경로와 병렬로 주 경로를 포함하는 브랜치; 및 주 경로 및 보조 경로에 접속된 게이트 바이어스 네트워크를 포함하고, 주 경로 및 보조 경로는 각각 스위칭 기능의 선형성을 개선시키도록 구성되는 상이한 구조들을 갖는다.
일부 실시예들에서, 게이트 바이어스 네트워크는 강한 반전 영역에서 주 경로를 바이어싱하고 약한 반전 영역에서 보조 경로를 바이어싱하도록 구성된다. 일부 실시예들에서, 게이트 바이어스 네트워크는 보조 경로를 바이어싱하여, 주 경로에 의해 생성된 3차 고조파들 또는 3차 상호변조 곱들과 위상이 반대인 3차 고조파들 또는 3차 상호변조 곱들을 생성하도록 구성된다.
일부 실시예들에서, 상이한 구조들은 상이한 웰 주입들(well implants)을 포함한다. 일부 실시예들에서, 상이한 구조들은 상이한 할로 주입들(halo implants)을 포함한다. 일부 실시예들에서, 상이한 구조들은 상이한 디바이스 기하구조들(device geometries)을 포함한다. 일부 실시예들에서, 상이한 구조들은 상이한 게이트 산화물 두께들을 포함한다. 일부 실시예들에서, 상이한 구조들은 상이한 매립 산화물(buried oxide)(BOX) 층 두께를 포함한다. 일부 실시예들에서, 상이한 구조들은 상이한 실리콘 두께를 포함한다.
일부 실시예들에서, 회로 어셈블리는 주 경로와 보조 경로 둘 다에 접속된 바디 바이어스 네트워크를 추가로 포함한다. 일부 실시예들에서, 주 경로 및 보조 경로는 멀티-핑거 디바이스(multi-finger device)의 일부이다.
다수의 구현에 따르면, 본 개시내용은 스위칭 기능을 수행하기 위한 회로 어셈블리에 관한 것이고, 회로 어셈블리는, 보조 경로와 직렬로 주 경로를 포함하는 브랜치; 및 주 경로 및 보조 경로에 접속된 게이트 바이어스 네트워크를 포함하고, 주 경로 및 보조 경로는 각각 스위칭 기능의 선형성을 개선시키도록 구성되는 상이한 구조들을 갖는다.
일부 실시예들에서, 게이트 바이어스 네트워크는 강한 반전 영역에서 주 경로를 바이어싱하고 약한 반전 영역에서 보조 경로를 바이어싱하도록 구성된다. 일부 실시예들에서, 게이트 바이어스 네트워크는 보조 경로를 바이어싱하여, 주 경로에 의해 생성된 3차 고조파들 또는 3차 상호변조 곱들과 위상이 반대인 3차 고조파들 또는 3차 상호변조 곱들을 생성하도록 구성된다. 일부 실시예들에서, 브랜치는 주 경로 및 보조 경로와 직렬로 제2 보조 경로를 추가로 포함한다.
일부 실시예들에서, 보조 경로는 복수의 전계 효과 트랜지스터를 포함한다. 일부 실시예들에서, 주 경로는 복수의 전계 효과 트랜지스터를 포함한다. 일부 실시예들에서, 보조 경로의 복수의 전계 효과 트랜지스터의 제1 서브세트가 브랜치의 입력에 결합되고, 보조 경로의 복수의 전계 효과 트랜지스터의 제2 서브세트가 브랜치의 출력에 결합되고, 주 경로의 복수의 전계 효과 트랜지스터는 보조 경로의 복수의 전계 효과 트랜지스터의 제1 서브세트와 제2 서브세트 사이에 결합된다.
일부 실시예들에서, 회로 어셈블리는 주 경로 및 보조 경로에 접속된 바디 바이어스 네트워크를 추가로 포함한다.
일부 실시예들에서, 상이한 구조들은 상이한 웰 주입들, 할로 주입들, 디바이스 기하구조들, 게이트 산화물 두께들, 매립 산화물 층 두께들, 또는 실리콘 두께들 중 적어도 하나를 포함한다. 일부 실시예들에서, 주 경로 및 보조 경로는 멀티-핑거 디바이스의 일부이다.
일부 실시예들에서, 브랜치는 션트 구성에서 시리즈 아암과 기준 전위 노드 사이에 결합된다. 일부 실시예들에서, 제2 게이트 바이어스 네트워크는 스위칭 기능의 용량성 비선형성을 감소시키도록 구성된다.
다수의 구현에 따르면, 본 개시내용은 무선 주파수(RF) 모듈에 관한 것이고, 무선 주파수(RF) 모듈은, 복수의 디바이스를 수용하도록 구성되는 패키징 기판; 및 패키징 기판 상에 장착된 회로 어셈블리를 포함하고, 회로 어셈블리는 보조 경로와 병렬로 주 경로를 포함하는 브랜치, 및 주 경로 및 보조 경로에 접속된 게이트 바이어스 네트워크를 포함하고, 주 경로 및 보조 경로는 각각 스위칭 기능의 선형성을 개선시키도록 구성되는 상이한 구조들을 갖는다.
일부 실시예들에서, 게이트 바이어스 네트워크는 강한 반전 영역에서 주 경로를 바이어싱하고 약한 반전 영역에서 보조 경로를 바이어싱하도록 구성된다. 일부 실시예들에서, 회로 어셈블리는 멀티-폴 멀티-스로 스위치(multi-pole, multi-throw switch)의 시리즈 아암으로 구현된다.
다수의 구현에 따르면, 본 개시내용은 무선 디바이스에 관한 것이고, 무선 디바이스는, 무선 주파수(RF) 신호들을 처리하도록 구성되는 트랜시버; 트랜시버와 통신하는 RF 모듈 - RF 모듈은 보조 경로와 직렬로 주 경로를 포함하는 브랜치, 주 경로에 접속된 제1 게이트 바이어스 네트워크, 및 보조 경로에 접속된 제2 게이트 바이어스 네트워크를 포함하는 회로 어셈블리를 포함하고, 제2 게이트 바이어스 네트워크는 스위칭 기능의 선형성을 개선시키도록 구성됨 - ; 및 RF 모듈과 통신하는 안테나를 포함하고, 안테나는 RF 신호들의 송신 및/또는 수신을 용이하게 하도록 구성된다.
일부 실시예들에서, 게이트 바이어스 네트워크는 강한 반전 영역에서 주 경로를 바이어싱하고 약한 반전 영역에서 보조 경로를 바이어싱하도록 구성된다. 일부 실시예들에서, 회로 어셈블리는 안테나로 그리고 안테나로부터 신호들을 스위칭하도록 구현된다. 일부 실시예들에서, 회로 어셈블리는 멀티-폴 멀티-스로 스위치의 시리즈 아암으로 구현된다.
다수의 구현에 따르면, 본 개시내용은 스위칭 기능을 수행하기 위한 회로 어셈블리에 관한 것이고, 회로 어셈블리는 보조 경로와 병렬로 주 경로를 포함하는 브랜치 - 주 경로와 보조 경로는 둘 다 복수의 전계 효과 트랜지스터를 가짐 - ; 주 경로에 접속된 제1 게이트 바이어스 네트워크; 보조 경로의 복수의 FET의 제1 서브세트에 접속된 제2 게이트 바이어스 네트워크; 및 보조 경로의 복수의 FET의 제2 서브세트에 접속된 제3 게이트 바이어스 네트워크를 포함하고, 제2 게이트 바이어스 네트워크 및 제3 게이트 바이어스 네트워크는 스위칭 기능의 선형성을 개선시키도록 독립적으로 구성가능하다.
일부 실시예들에서, 제3 게이트 바이어스 네트워크는 제1 전압을 이용하여 복수의 FET의 제2 서브세트를 바이어싱하도록 구성된다. 일부 실시예들에서, 제2 게이트 바이어스 네트워크는 제1 전압과는 상이한 제2 전압을 이용하여 복수의 FET의 제3 서브세트를 바이어싱하도록 구성된다. 일부 실시예들에서, 제2 게이트 바이어스 네트워크는 제1 전압과 동일한 제2 전압을 이용하여 복수의 FET의 제3 서브세트를 바이어싱하도록 구성된다.
일부 실시예들에서, 제3 게이트 바이어스 네트워크는 보조 경로의 복수의 FET의 제2 서브세트를 턴 오프(turn off)하여 스위칭 기능의 선형성을 개선시키도록 구성된다. 일부 실시예들에서, 보조 경로의 복수의 FET의 제2 서브세트는 보조 경로의 복수의 FET의 제1 서브세트보다 많은 수의 FET를 포함한다. 일부 실시예들에서, 보조 경로의 복수의 FET의 제2 서브세트는 보조 경로의 복수의 FET의 제1 서브세트와 동일한 수의 FET를 포함한다.
일부 실시예들에서, 제1 게이트 바이어스 네트워크는 강한 반전 영역에서 주 경로를 바이어싱하도록 구성되고, 제2 게이트 바이어스 네트워크는 약한 반전 영역에서 보조 경로의 복수의 FET의 제1 서브세트를 바이어싱하도록 구성되고, 제3 게이트 바이어스 네트워크는 약한 반전 영역에서 보조 경로의 복수의 FET의 제2 서브세트를 바이어싱하도록 구성된다.
일부 실시예들에서, 제2 게이트 바이어스 네트워크는 보조 경로의 복수의 FET의 제1 서브세트를 바이어싱하여, 주 경로에 의해 생성된 3차 고조파들 또는 3차 상호변조 곱들과 위상이 반대인 3차 고조파들 또는 3차 상호변조 곱들을 생성하도록 구성된다. 일부 실시예들에서, 제3 게이트 바이어스 네트워크는 보조 경로의 복수의 FET의 제2 서브세트를 바이어싱하여, 주 경로에 의해 생성된 3차 고조파들 또는 3차 상호변조 곱들과 위상이 반대인 3차 고조파들 또는 3차 상호변조 곱들을 생성하도록 구성된다.
일부 실시예들에서, 브랜치는 션트 구성에서 시리즈 아암과 기준 전위 노드 사이에 결합된다. 일부 실시예들에서, 제2 게이트 바이어스 네트워크 및 제3 게이트 바이어스 네트워크는 스위칭 기능의 용량성 비선형성을 감소시키도록 구성된다.
다수의 구현에 따르면, 본 개시내용은 스위칭 기능을 수행하기 위한 회로 어셈블리에 관한 것이고, 회로 어셈블리는 보조 경로와 직렬로 주 경로를 포함하는 브랜치 - 주 경로와 보조 경로는 둘 다 복수의 전계 효과 트랜지스터를 가짐 - ; 주 경로에 접속된 제1 게이트 바이어스 네트워크; 보조 경로의 복수의 FET의 제1 서브세트에 접속된 제2 게이트 바이어스 네트워크; 및 보조 경로의 복수의 FET의 제2 서브세트에 접속된 제3 게이트 바이어스 네트워크를 포함하고, 제2 게이트 바이어스 네트워크 및 제3 게이트 바이어스 네트워크는 스위칭 기능의 선형성을 개선시키도록 독립적으로 구성가능하다.
일부 실시예들에서, 제3 게이트 바이어스 네트워크는 제1 전압을 이용하여 복수의 FET의 제2 서브세트를 바이어싱하도록 구성된다. 일부 실시예들에서, 제2 게이트 바이어스 네트워크는 제1 전압과는 상이한 제2 전압을 이용하여 복수의 FET의 제3 서브세트를 바이어싱하도록 구성된다. 일부 실시예들에서, 제2 게이트 바이어스 네트워크는 제1 전압과 동일한 제2 전압을 이용하여 복수의 FET의 제3 서브세트를 바이어싱하도록 구성된다.
일부 실시예들에서, 제3 게이트 바이어스 네트워크는 보조 경로의 복수의 FET의 제2 서브세트를 턴 오프하여 스위칭 기능의 선형성을 개선시키도록 구성된다. 일부 실시예들에서, 보조 경로의 복수의 FET의 제2 서브세트는 보조 경로의 복수의 FET의 제1 서브세트보다 많은 수의 FET를 포함한다. 일부 실시예들에서, 보조 경로의 복수의 FET의 제2 서브세트는 보조 경로의 복수의 FET의 제1 서브세트와 동일한 수의 FET를 포함한다. 일부 실시예들에서, 제1 게이트 바이어스 네트워크는 강한 반전 영역에서 주 경로를 바이어싱하도록 구성되고, 제2 게이트 바이어스 네트워크는 약한 반전 영역에서 보조 경로의 복수의 FET의 제1 서브세트를 바이어싱하도록 구성되고, 제3 게이트 바이어스 네트워크는 약한 반전 영역에서 보조 경로의 복수의 FET의 제2 서브세트를 바이어싱하도록 구성된다.
일부 실시예들에서, 제2 게이트 바이어스 네트워크는 보조 경로의 복수의 FET의 제1 서브세트를 바이어싱하여, 주 경로에 의해 생성된 3차 고조파들 또는 3차 상호변조 곱들과 위상이 반대인 3차 고조파들 또는 3차 상호변조 곱들을 생성하도록 구성된다. 일부 실시예들에서, 제3 게이트 바이어스 네트워크는 보조 경로의 복수의 FET의 제2 서브세트를 바이어싱하여, 주 경로에 의해 생성된 3차 고조파들 또는 3차 상호변조 곱들과 위상이 반대인 3차 고조파들 또는 3차 상호변조 곱들을 생성하도록 구성된다.
일부 실시예들에서, 브랜치는 션트 구성에서 시리즈 아암과 기준 전위 노드 사이에 결합된다. 일부 실시예들에서, 제2 게이트 바이어스 네트워크 및 제3 게이트 바이어스 네트워크는 스위칭 기능의 용량성 비선형성을 감소시키도록 구성된다.
일부 실시예들에서, 보조 경로의 복수의 전계 효과 트랜지스터의 제1 서브세트는 브랜치의 입력에 결합되고, 보조 경로의 복수의 전계 효과 트랜지스터의 제2 서브세트는 브랜치의 출력에 결합되고, 주 경로의 복수의 전계 효과 트랜지스터는 보조 경로의 복수의 전계 효과 트랜지스터의 제1 서브세트와 제2 서브세트 사이에 결합된다.
다수의 구현에 따르면, 본 개시내용은 무선 주파수(RF) 모듈에 관한 것이고, 무선 주파수(RF) 모듈은, 복수의 디바이스를 수용하도록 구성되는 패키징 기판; 및 패키징 기판 상에 장착된 회로 어셈블리를 포함하고, 회로 어셈블리는 보조 경로와 병렬로 주 경로를 포함하는 브랜치 - 주 경로와 보조 경로는 둘 다 복수의 전계 효과 트랜지스터를 가짐 - , 주 경로에 접속된 제1 게이트 바이어스 네트워크, 보조 경로의 복수의 FET의 제1 서브세트에 접속된 제2 게이트 바이어스 네트워크, 및 보조 경로의 복수의 FET의 제2 서브세트에 접속된 제3 게이트 바이어스 네트워크를 포함하고, 제2 게이트 바이어스 네트워크 및 제3 게이트 바이어스 네트워크는 스위칭 기능의 선형성을 개선시키도록 독립적으로 구성가능하다.
일부 실시예들에서, 제1 게이트 바이어스 네트워크는 강한 반전 영역에서 주 경로를 바이어싱하도록 구성되고, 제2 게이트 바이어스 네트워크는 약한 반전 영역에서 보조 경로의 복수의 FET의 제1 서브세트를 바이어싱하도록 구성되고, 제3 게이트 바이어스 네트워크는 약한 반전 영역에서 보조 경로의 복수의 FET의 제2 서브세트를 바이어싱하도록 구성된다.
다수의 구현에 따르면, 본 개시내용은 무선 디바이스에 관한 것이고, 무선 디바이스는, 무선 주파수(RF) 신호들을 처리하도록 구성되는 트랜시버; 트랜시버와 통신하는 RF 모듈 - RF 모듈은 회로 어셈블리를 포함하고, 회로 어셈블리는 보조 경로와 병렬로 주 경로를 포함하는 브랜치 - 주 경로와 보조 경로는 둘 다 복수의 전계 효과 트랜지스터를 가짐 - , 주 경로에 접속된 제1 게이트 바이어스 네트워크, 보조 경로의 복수의 FET의 제1 서브세트에 접속된 제2 게이트 바이어스 네트워크, 및 보조 경로의 복수의 FET의 제2 서브세트에 접속된 제3 게이트 바이어스 네트워크를 포함하고, 제2 게이트 바이어스 네트워크 및 제3 게이트 바이어스 네트워크는 스위칭 기능의 선형성을 개선시키도록 독립적으로 구성가능함 - ; 및 RF 모듈과 통신하는 안테나를 포함하고, 안테나는 RF 신호들의 송신 및/또는 수신을 용이하게 하도록 구성된다.
일부 실시예들에서, 제1 게이트 바이어스 네트워크는 강한 반전 영역에서 주 경로를 바이어싱하도록 구성되고, 제2 게이트 바이어스 네트워크는 약한 반전 영역에서 보조 경로의 복수의 FET의 제1 서브세트를 바이어싱하도록 구성되고, 제3 게이트 바이어스 네트워크는 약한 반전 영역에서 보조 경로의 복수의 FET의 제2 서브세트를 바이어싱하도록 구성된다. 일부 실시예들에서, 회로 어셈블리는 멀티-폴 멀티-스로 스위치의 시리즈 아암으로 구현된다.
다수의 구현에 따르면, 본 개시내용은 스위칭 기능을 수행하기 위한 회로 어셈블리에 관한 것이고, 회로 어셈블리는, 보조 경로와 병렬로 주 경로를 포함하는 브랜치 - 주 경로와 보조 경로는 둘 다 복수의 전계 효과 트랜지스터를 가짐 - ; 주 경로에 접속된 제1 게이트 바이어스 네트워크; 보조 경로의 복수의 FET의 제1 서브세트에 접속된 제2 게이트 바이어스 네트워크; 및 보조 경로의 복수의 FET의 제2 서브세트에 접속된 제3 게이트 바이어스 네트워크를 포함하고, 이로써 제3 게이트 바이어스 네트워크는 비선형 제거를 위해 주 경로가 온(on)일 때 보조 경로를 스위치 온(switch on)하고, 브랜치가 최대 전압 스윙(maximum voltage swings)을 견딜 수 있게 하기 위해 주 경로가 오프(off)일 때 보조 경로를 스위치 오프(switch off)한다.
청구항 1의 회로 어셈블리에 있어서, 제3 게이트 바이어스 네트워크는 주 경로 성능이 타겟 선형성(targeted linearity)을 달성하기에 충분한 성능인 것에 응답하여 보조 경로를 오프(off)시킨다. 일부 실시예들에서, 제3 게이트 바이어스 네트워크는 제1 전압을 이용하여 복수의 FET의 제2 서브세트를 바이어싱하도록 구성된다. 일부 실시예들에서, 제2 게이트 바이어스 네트워크는 제1 전압과는 상이한 제2 전압을 이용하여 복수의 FET의 제3 서브세트를 바이어싱하도록 구성된다. 일부 실시예들에서, 제2 게이트 바이어스 네트워크는 제1 전압과 동일한 제2 전압을 이용하여 복수의 FET의 제3 서브세트를 바이어싱하도록 구성된다.
일부 실시예들에서, 제3 게이트 바이어스 네트워크는 보조 경로의 복수의 FET의 제2 서브세트를 턴 오프하여 스위칭 기능의 선형성을 개선시키도록 구성된다. 일부 실시예들에서, 보조 경로의 복수의 FET의 제2 서브세트는 보조 경로의 복수의 FET의 제1 서브세트보다 많은 수의 FET를 포함한다. 일부 실시예들에서, 보조 경로의 복수의 FET의 제2 서브세트는 보조 경로의 복수의 FET의 제1 서브세트와 동일한 수의 FET를 포함한다. 일부 실시예들에서, 제1 게이트 바이어스 네트워크는 강한 반전 영역에서 주 경로를 바이어싱하도록 구성되고, 제2 게이트 바이어스 네트워크는 약한 반전 영역에서 보조 경로의 복수의 FET의 제1 서브세트를 바이어싱하도록 구성된다.
일부 실시예들에서, 제2 게이트 바이어스 네트워크는 보조 경로의 복수의 FET의 제1 서브세트를 바이어싱하여, 주 경로에 의해 생성된 3차 고조파들 또는 3차 상호변조 곱들과 위상이 반대인 3차 고조파들 또는 3차 상호변조 곱들을 생성하도록 구성된다. 일부 실시예들에서, 제3 게이트 바이어스 네트워크는 보조 경로의 복수의 FET의 제2 서브세트를 바이어싱하여, 주 경로에 의해 생성된 3차 고조파들 또는 3차 상호변조 곱들과 위상이 반대인 3차 고조파들 또는 3차 상호변조 곱들을 생성하도록 구성된다.
일부 실시예들에서, 브랜치는 션트 구성에서 시리즈 아암과 기준 전위 노드 사이에 결합된다. 일부 실시예들에서, 제2 게이트 바이어스 네트워크 및 제3 게이트 바이어스 네트워크는 스위칭 기능의 용량성 비선형성을 감소시키도록 구성된다.
일부 실시예들에서, 보조 경로의 복수의 FET의 제2 서브세트는 브랜치의 입력에 접속되고, 보조 경로의 복수의 FET의 제1 서브세트는 브랜치의 출력에 접속된다. 일부 실시예들에서, 보조 경로의 복수의 FET의 제2 서브세트는 브랜치의 출력에 접속되고, 보조 경로의 복수의 FET의 제1 서브세트는 브랜치의 입력에 접속된다. 일부 실시예들에서, 보조 경로의 복수의 FET의 제2 서브세트는 브랜치의 입력에 그리고 브랜치의 출력에 접속되고, 보조 경로의 복수의 FET의 제1 서브세트는 보조 경로의 복수의 FET의 제2 서브세트와 직렬로 접속된다.
다수의 구현에 따르면, 본 개시내용은 무선 주파수(RF) 모듈에 관한 것이고, 무선 주파수(RF) 모듈은, 복수의 디바이스를 수용하도록 구성되는 패키징 기판; 및 패키징 기판 상에 장착된 회로 어셈블리를 포함하고, 회로 어셈블리는 보조 경로와 병렬로 주 경로를 포함하는 브랜치 - 주 경로와 보조 경로는 둘 다 복수의 전계 효과 트랜지스터를 가짐 - , 주 경로에 접속된 제1 게이트 바이어스 네트워크, 보조 경로의 복수의 FET의 제1 서브세트에 접속된 제2 게이트 바이어스 네트워크, 및 보조 경로의 복수의 FET의 제2 서브세트에 접속된 제3 게이트 바이어스 네트워크를 포함하여, 제3 게이트 바이어스 네트워크는 비선형 제거를 위해 주 경로가 온일 때 보조 경로를 스위치 온하고, 브랜치가 최대 전압 스윙을 견딜 수 있게 하기 위해 주 경로가 오프일 때 보조 경로를 스위치 오프한다.
일부 실시예들에서, 제1 게이트 바이어스 네트워크는 강한 반전 영역에서 주 경로를 바이어싱하도록 구성되고, 제2 게이트 바이어스 네트워크는 약한 반전 영역에서 보조 경로의 복수의 FET의 제1 서브세트를 바이어싱하도록 구성된다.
다수의 구현에 따르면, 본 개시내용은 무선 디바이스에 관한 것이고, 무선 디바이스는, 무선 주파수(RF) 신호들을 처리하도록 구성되는 트랜시버; 트랜시버와 통신하는 RF 모듈 - RF 모듈은 회로 어셈블리를 포함하고, 회로 어셈블리는 보조 경로와 병렬로 주 경로를 포함하는 브랜치 - 주 경로와 보조 경로는 둘 다 복수의 전계 효과 트랜지스터를 가짐 - , 주 경로에 접속된 제1 게이트 바이어스 네트워크, 보조 경로의 복수의 FET의 제1 서브세트에 접속된 제2 게이트 바이어스 네트워크, 및 보조 경로의 복수의 FET의 제2 서브세트에 접속된 제3 게이트 바이어스 네트워크를 포함하여, 제3 게이트 바이어스 네트워크는 비선형 제거를 위해 주 경로가 온일 때 보조 경로를 스위치 온하고, 브랜치가 최대 전압 스윙을 견딜 수 있게 하기 위해 주 경로가 오프일 때 보조 경로를 스위치 오프함 - ; 및 RF 모듈과 통신하는 안테나를 포함하고, 안테나는 RF 신호들의 송신 및/또는 수신을 용이하게 하도록 구성된다.
일부 실시예들에서, 제1 게이트 바이어스 네트워크는 강한 반전 영역에서 주 경로를 바이어싱하도록 구성되고, 제2 게이트 바이어스 네트워크는 약한 반전 영역에서 보조 경로의 복수의 FET의 제1 서브세트를 바이어싱하도록 구성된다.
다수의 구현에 따르면, 본 개시내용은 스위칭 기능을 수행하기 위한 회로 어셈블리에 관한 것이고, 회로 어셈블리는 제1 보조 경로와 병렬이고 제2 보조 경로와 직렬인 주 경로를 포함하는 브랜치; 주 경로에 접속된 제1 게이트 바이어스 네트워크; 제1 보조 경로에 접속된 제2 게이트 바이어스 네트워크; 및 제2 보조 경로에 접속된 제3 게이트 바이어스 네트워크를 포함하고, 제2 게이트 바이어스 네트워크 및 제3 게이트 바이어스 네트워크는 스위칭 기능의 선형성을 개선시키도록 구성된다.
일부 실시예들에서, 회로 어셈블리는 주 경로에 결합된 바디 바이어스 네트워크를 추가로 포함한다. 일부 실시예들에서, 바디 바이어스 네트워크는 제1 보조 경로 및 제2 보조 경로에 추가로 결합된다.
일부 실시예들에서, 주 경로는 복수의 전계 효과 트랜지스터를 포함한다. 일부 실시예들에서, 제1 보조 경로는 복수의 전계 효과 트랜지스터를 포함하고, 제2 보조 경로는 복수의 전계 효과 트랜지스터를 포함한다.
일부 실시예들에서, 브랜치는 션트 구성에서 시리즈 아암과 기준 전위 노드 사이에 결합된다. 일부 실시예들에서, 제2 게이트 바이어스 네트워크 및 제3 게이트 바이어스 네트워크는 스위칭 기능의 용량성 비선형성을 감소시키도록 구성된다.
일부 실시예들에서, 제1 게이트 바이어스 네트워크는 강한 반전 영역에서 주 경로를 바이어싱하도록 구성되고, 제2 게이트 바이어스 네트워크는 약한 반전 영역에서 제1 보조 경로를 바이어싱하도록 구성되고, 제3 게이트 바이어스 네트워크는 약한 반전 영역에서 보조 경로를 바이어싱하도록 구성된다. 일부 실시예들에서, 회로 어셈블리는 브랜치에 대한 입력 신호의 전력 또는 주파수에 적어도 부분적으로 기초하여 제2 게이트 바이어스 네트워크의 바이어스를 조정하도록 구성되는 바이어스 피드백 모듈을 추가로 포함한다. 일부 실시예들에서, 제2 게이트 바이어스 네트워크는 제1 보조 경로를 바이어싱하여, 주 경로에 의해 생성된 3차 고조파들 또는 3차 상호변조 곱들과 위상이 반대인 3차 고조파들 또는 3차 상호변조 곱들을 생성하도록 구성된다.
다수의 구현에 따르면, 본 개시내용은 무선 주파수(RF) 스위칭 구성에 관한 것이고, 무선 주파수(RF) 스위칭 구성은, 입력 신호를 수신하도록 구성되는 입력 노드; 입력 신호에 관련된 출력 신호를 제공하도록 구성되는 출력 노드; 입력 노드와 출력 노드 사이에 결합된 주-보조 브랜치 - 주-보조 브랜치는 주 전계 효과 트랜지스터(FET)를 갖는 주 경로, 제1 보조 FET를 갖는 제1 보조 경로, 및 제2 보조 FET를 갖는 제2 보조 경로를 포함하고, 주 경로는 제1 보조 경로와 병렬로 그리고 제2 보조 경로와 직렬로 결합됨 - ; 주 게이트 바이어스 전압을 주 FET에 제공하도록 구성되는 주 게이트 바이어스 네트워크; 제1 보조 FET에 제1 보조 바이어스 전압을 제공해서, 제1 보조 경로가 주 경로에 의해 생성된 왜곡들과 위상이 반대인 왜곡들을 생성하게 하여 주-보조 브랜치를 통한 왜곡들을 감소시키도록 구성되는 제1 보조 게이트 바이어스 네트워크; 및 제2 보조 FET에 제2 보조 바이어스 전압을 제공해서, 제2 보조 경로가 주 경로에 의해 생성된 왜곡들과 위상이 반대인 왜곡들을 생성하게 하여 주-보조 브랜치를 통한 왜곡들을 감소시키도록 구성되는 제2 보조 게이트 바이어스 네트워크를 포함한다.
일부 실시예들에서, 주 FET는 주 바이어스 전압에 응답하여 강한 반전 영역에서 동작하도록 구성된다. 일부 실시예들에서, 제1 보조 FET는 제1 보조 바이어스 전압에 응답하여 약한 반전 영역에서 동작하도록 구성되고, 제2 보조 FET는 제2 보조 바이어스 전압에 응답하여 약한 반전 영역에서 동작하도록 구성된다.
일부 실시예들에서, 주 게이트 바이어스 전압은 제1 보조 게이트 바이어스 전압 및 제2 보조 게이트 바이어스 전압보다 크다. 일부 실시예들에서, 주 경로는 제2 주 FET를 추가로 포함한다. 일부 실시예들에서, 주 게이트 바이어스 네트워크는 주 게이트 바이어스 전압을 제2 주 FET에 제공하도록 추가로 구성된다.
일부 실시예들에서, 제1 보조 경로는 제3 보조 FET를 추가로 포함한다. 일부 실시예들에서, 제1 보조 게이트 바이어스 네트워크는 제3 보조 FET에 제1 보조 게이트 바이어스 전압을 제공하도록 추가로 구성된다. 일부 실시예들에서, RF 스위칭 구성은 제3 보조 FET에 제3 보조 게이트 바이어스 전압을 제공하도록 구성되는 제3 보조 게이트 바이어스 네트워크를 추가로 포함한다. 일부 실시예들에서, 제3 보조 게이트 바이어스 전압은 제1 보조 게이트 바이어스 전압 및 제2 보조 게이트 바이어스 전압과 상이하다. 일부 실시예들에서, 주 게이트 바이어스 네트워크는 주 게이트 바이어스 전압을 제3 보조 FET에 제공하도록 추가로 구성된다.
일부 실시예들에서, RF 스위칭 구성은 바디 바이어스 전압을 주 FET에, 제1 보조 FET에, 그리고 제2 보조 FET에 제공하도록 구성되는 바디 바이어스 네트워크를 추가로 포함한다. 일부 실시예들에서, 주 게이트 바이어스 네트워크는 온 및 오프 상태들에 대응하는 2개의 정적 전압을 주 FET에 제공하도록 구성된다. 일부 실시예들에서, 제1 보조 게이트 바이어스 네트워크는 동적 전압을 제1 보조 FET에 제공하도록 구성된다. 일부 실시예들에서, 제1 보조 게이트 바이어스 네트워크는 입력 노드에서의 입력 신호의 전력에 응답하여 제1 보조 게이트 바이어스 전압을 생성하도록 구성된다. 일부 실시예들에서, 제2 보조 게이트 바이어스 네트워크는 입력 노드에서의 입력 신호의 주파수에 응답하여 제2 보조 게이트 바이어스 전압을 생성하도록 구성된다.
다수의 구현에 따르면, 본 개시내용은 무선 주파수(RF) 모듈에 관한 것이고, 무선 주파수(RF) 모듈은, 복수의 디바이스를 수용하도록 구성되는 패키징 기판; 및 패키징 기판 상에 장착된 회로 어셈블리를 포함하고, 회로 어셈블리는 제1 보조 경로와 병렬이고 제2 보조 경로와 직렬인 주 경로를 포함하는 브랜치, 주 경로에 접속된 제1 게이트 바이어스 네트워크, 제1 보조 경로에 접속된 제2 게이트 바이어스 네트워크, 및 제2 보조 경로에 접속된 제3 게이트 바이어스 네트워크를 포함하고, 제2 게이트 바이어스 네트워크 및 제3 게이트 바이어스 네트워크는 스위칭 기능의 선형성을 개선시키도록 구성된다.
일부 실시예들에서, 제1 게이트 바이어스 네트워크는 강한 반전 영역에서 주 경로를 바이어싱하도록 구성되고, 제2 게이트 바이어스 네트워크는 약한 반전 영역에서 제1 보조 경로를 바이어싱하도록 구성되고, 제3 게이트 바이어스 네트워크는 약한 반전 영역에서 제2 보조 경로를 바이어싱하도록 구성된다.
다수의 구현에 따르면, 본 개시내용은 무선 디바이스에 관한 것이고, 무선 디바이스는, 무선 주파수(RF) 신호들을 처리하도록 구성되는 트랜시버; 트랜시버와 통신하는 RF 모듈 - RF 모듈은 회로 어셈블리를 포함하고, 회로 어셈블리는, 제1 보조 경로와 병렬이고 제2 보조 경로와 직렬인 주 경로를 포함하는 브랜치, 주 경로에 접속된 제1 게이트 바이어스 네트워크, 제1 보조 경로에 접속된 제2 게이트 바이어스 네트워크, 및 제2 보조 경로에 접속된 제3 게이트 바이어스 네트워크를 포함하고, 제2 게이트 바이어스 네트워크 및 제3 게이트 바이어스 네트워크는 스위칭 기능의 선형성을 개선시키도록 구성됨 - ; 및 RF 모듈과 통신하는 안테나를 포함하고, 안테나는 RF 신호들의 송신 및/또는 수신을 용이하게 하도록 구성된다.
일부 실시예들에서, 제1 게이트 바이어스 네트워크는 강한 반전 영역에서 주 경로를 바이어싱하도록 구성되고, 제2 게이트 바이어스 네트워크는 약한 반전 영역에서 제1 보조 경로를 바이어싱하도록 구성되고, 제3 게이트 바이어스 네트워크는 약한 반전 영역에서 제2 보조 경로를 바이어싱하도록 구성된다.
본 개시내용을 요약하기 위한 목적을 위해, 본 명세서에서는 특정 양태들, 이점들 및 신규한 특징들이 설명되었다. 반드시 모든 이러한 이점들이 임의의 특정 실시예에 따라 달성될 수 있다는 것은 아니라는 점이 이해될 것이다. 따라서, 개시된 실시예들은 본 명세서에서 교시 또는 제안될 수 있는 다른 이점들을 반드시 달성할 필요 없이 본 명세서에서 교시된 바와 같은 하나의 이점 또는 이점들의 그룹을 달성 또는 최적화하는 방식으로 수행될 수 있다.
도 1은 기판 상에 구현된 액티브 FET를 갖는 FET 디바이스의 예를 도시한다.
도 2는 기판 상에 구현된 액티브 FET를 갖는 FET 디바이스의 예를 도시하고, FET 디바이스는 기판 위에 구현된 상부층을 포함한다.
도 3은 기판 상에 구현된 액티브 FET를 갖는 FET 디바이스의 예를 도시하고, FET 디바이스는 하부층 및 상부층을 포함한다.
도 4는 개별 SOI 유닛으로서 구현된 예시적인 FET 디바이스를 도시한다.
도 5는 웨이퍼 상에 구현된 복수의 개별 SOI 디바이스를 도시한다.
도 6a는 제1 웨이퍼 및 제1 웨이퍼 위에 배치된 제2 웨이퍼를 갖는 예시적인 웨이퍼 어셈블리를 도시한다.
도 6b는 도 6a의 예시적인 웨이퍼 어셈블리의 제1 웨이퍼와 제2 웨이퍼의 조립되지 않은 뷰를 도시한다.
도 7a는 게이트, 소스, 드레인, 바디, 및 기판과 연관된 노드들을 갖는 SOI FET의 단자 표현을 도시한다.
도 7b는 게이트, 소스, 드레인, 및 바디와 연관된 노드들을 갖는 SOI FET의 단자 표현을 도시한다.
도 8a, 8b, 8c 및 8d는 기판에 대한 선택적인 노드 및 게이트 단자의 변형들을 갖는 예시적인 SOI FET 디바이스의 측단면도 및 평면도를 도시한다.
도 9a는 바이어싱 구성을 포함하는 SOI FET 디바이스를 도시하고, 여기서 SOI FET 디바이스의 게이트 및 바디는 게이트 바이어스 네트워크 및 바디 바이어스 네트워크에 의해 각각 바이어싱된다.
도 9b는 바이어싱 구성을 포함하는 SOI FET 디바이스를 도시하고, 여기서 게이트는 게이트 바이어스 네트워크에 의해 바이어싱되고, 바디 단자는 비접속(unconnected) 또는 플로팅(floating) 상태로 남겨진다.
도 10a, 10b, 10c, 및 10d는 본 명세서에 설명된 바와 같은 특징들을 갖는 하나 이상의 주-보조 브랜치를 구현하는 스위칭 애플리케이션들을 도시한다.
도 11aa는 병렬로 접속된 주 경로 및 보조 경로를 갖는 주-보조 브랜치를 도시한다.
도 11ab는 션트 구성의 도 11aa의 주-보조 브랜치를 도시한다.
도 11ba는 병렬로 접속된 주 경로 및 보조 경로를 갖는 주-보조 브랜치를 도시하고, 보조 경로는 복수의 FET를 포함한다.
도 11bb는 션트 구성의 도 11ba의 주-보조 브랜치를 도시한다.
도 11ca는 병렬로 접속된 주 경로 및 보조 경로를 갖는 주-보조 브랜치를 도시하고, 주 경로는 복수의 FET를 포함한다.
도 11cb는 션트 구성의 도 11ca의 주-보조 브랜치를 도시한다.
도 11da는 병렬로 접속된 주 경로 및 보조 경로를 갖는 주-보조 브랜치를 도시하고, 주 경로 및 보조 경로는 각각 복수의 FET를 포함한다.
도 11db는 션트 구성의 도 11da의 주-보조 브랜치를 도시한다.
도 11ea는 주 경로 및 복수의 보조 경로를 갖는 주-보조 브랜치를 도시하고, 경로들 각각은 병렬로 접속된다.
도 11eb는 션트 구성의 도 11ea의 주-보조 브랜치를 도시한다.
도 11fa는 복수의 주 경로 및 보조 경로를 갖는 주-보조 브랜치를 도시하고, 경로들 각각은 병렬로 접속된다.
도 11fb는 션트 구성의 도 11fa의 주-보조 브랜치를 도시한다.
도 11ga는 복수의 주 경로 및 복수의 보조 경로를 갖는 주-보조 브랜치를 도시하고, 경로들 각각은 병렬로 접속된다.
도 11gb는 션트 구성의 도 11ga의 주-보조 브랜치를 도시한다.
도 11ha는 직렬로 접속된 주 경로 및 보조 경로를 갖는 주-보조 브랜치를 도시한다.
도 11hb는 션트 구성의 도 11ha의 주-보조 브랜치를 도시한다.
도 11ia는 직렬로 접속된 주 경로 및 보조 경로를 갖는 주-보조 브랜치를 도시하고, 보조 경로는 복수의 FET를 포함한다.
도 11ib는 션트 구성의 도 11ia의 주-보조 브랜치를 도시한다.
도 11ja는 직렬로 접속된 주 경로 및 보조 경로를 갖는 주-보조 브랜치를 도시하고, 주 경로는 복수의 FET를 포함한다.
도 11jb는 션트 구성의 도 11ja의 주-보조 브랜치를 도시한다.
도 11ka는 직렬로 접속된 주 경로 및 보조 경로를 갖는 주-보조 브랜치를 도시하고, 주 경로 및 보조 경로는 각각 복수의 FET를 포함한다.
도 11kb는 션트 구성의 도 11ka의 주-보조 브랜치를 도시한다.
도 11la는 주 경로 및 복수의 병렬 보조 경로를 갖는 주-보조 브랜치를 도시하고, 주 경로는 복수의 병렬 보조 경로에 직렬로 접속된다.
도 11lb는 션트 구성의 도 11la의 주-보조 브랜치를 도시한다.
도 11ma는 보조 경로와 직렬로 접속된 복수의 병렬 주 경로를 갖는 주-보조 브랜치를 도시한다.
도 11mb는 션트 구성의 도 11ma의 주-보조 브랜치를 도시한다.
도 11na는 복수의 병렬 보조 경로와 직렬로 접속된 복수의 병렬 주 경로를 갖는 주-보조 브랜치를 도시한다.
도 11nb는 션트 구성의 도 11na의 주-보조 브랜치를 도시한다.
도 11oa는 제1 복수의 병렬 보조 경로 및 제2 복수의 병렬 보조 경로와 직렬로 접속된 복수의 병렬 주 경로를 갖는 주-보조 브랜치를 도시한다.
도 11ob는 션트 구성의 도 11oa의 주-보조 브랜치를 도시한다.
도 11pa는 제1 복수의 병렬 주 경로 및 제2 복수의 병렬 주 경로와 직렬로 접속된 복수의 병렬 보조 경로를 갖는 주-보조 브랜치를 도시한다.
도 11pb는 션트 구성의 도 11pa의 주-보조 브랜치를 도시한다.
도 12a는 보조 FET의 게이트에 맞춤형 게이트 바이어스 전압(tailored gate bias voltage)을 선택적으로 제공하여 주-보조 브랜치의 성능을 개선시키도록 구성되는 바이어싱 네트워크들을 갖는 주-보조 브랜치를 도시한다.
도 12b는 소스 바이어스 네트워크 또는 드레인 바이어스 네트워크 없는 도 12a의 주-보조 브랜치를 도시한다.
도 12c는 바디 바이어스 네트워크, 소스 바이어스 네트워크, 또는 드레인 바이어스 네트워크 없는 도 12a의 주-보조 브랜치를 도시한다.
도 12d는 바디 바이어스 네트워크 없는 도 12a의 주-보조 브랜치를 도시한다.
도 12e는 드레인 바이어스 네트워크 없는 도 12a의 주-보조 브랜치를 도시한다.
도 12f는 소스 바이어스 네트워크 없는 도 12a의 주-보조 브랜치를 도시한다.
도 13a, 13b, 및 13c는 주 FET 또는 주 경로와 병렬로 보조 FET 또는 보조 경로를 갖는 주-보조 디바이스들의 예시적인 실시예들을 도시한다.
도 14a는 주 FET 또는 주 경로와 직렬로 보조 FET 또는 보조 경로를 갖는 예시적인 주-보조 디바이스를 도시한다.
도 14b는 주 FET의 양측에서 주 FET와 직렬로 제1 보조 FET 및 제2 보조 FET를 갖는 예시적인 주-보조 디바이스를 도시한다.
도 15a는 주 FET 또는 주 경로와 직렬인 2개의 보조 FET 또는 보조 경로들 및 주 FET와 병렬인 제3 보조 FET 또는 보조 경로를 포함하는 예시적인 주-보조 디바이스를 도시한다.
도 15b는 주 FET 스택 또는 경로 및 보조 FET 또는 경로를 포함하는 예시적인 주-보조 디바이스를 도시한다.
도 15c는 주 FET 또는 경로, 및 보조 FET 스택 또는 경로를 포함하는 예시적인 주-보조 디바이스를 도시한다.
도 15d는 보조 경로가 주 FET 스택 또는 경로의 하부 및 상부 FET들의 소스 노드와 드레인 노드에 결합되는 예시적인 주-보조 디바이스를 도시한다.
도 15e는 주 경로가 보조 FET 스택 또는 경로의 하부 및 상부 FET들의 소스 노드와 드레인 노드에 결합되는 예시적인 주-보조 디바이스를 도시한다.
도 16은 디바이스 내의 각자의 FET들의 바디들이 독립적으로 바이어싱되는 도 15a 내지 도 15e의 디바이스와 유사한 구성을 갖는 예시적인 주-보조 디바이스를 도시한다.
도 17은 각자의 FET들의 바디들이 게이트 바이어스 네트워크들을 이용하여 바이어싱되는 예시적인 주-보조 디바이스를 도시한다.
도 18은 직렬로 결합된 보조 및 주 FET들의 바디들이 게이트 바이어스 네트워크들을 이용하여 바이어싱되고 주 FET와 병렬로 결합된 보조 FET의 바디가 바디 바이어스 네트워크를 이용하여 독립적으로 바이어싱되는 예시적인 주-보조 디바이스를 도시한다.
도 19는 직렬로 결합된 일련의 주-보조 병렬 FET들 또는 페어링들(pairings)을 갖는 예시적인 주-보조 디바이스를 도시한다.
도 20a는 독립적인 제어가 가능한 개별 스택들에서 FET들을 갖는 보조 FET 스택 및 주 FET 스택을 포함하는 예시적인 주-보조 브랜치를 도시한다.
도 20b는 도 20a의 주-보조 브랜치의 변형을 도시하고, 여기서 보조 FET 스택 내의 FET의 게이트는 주 FET 스택 내의 FET의 게이트 바이어스 네트워크를 이용하여 바이어싱된다.
도 20c는 도 20a의 주-보조 브랜치의 변형을 도시하고, 여기서 보조 FET 스택 내의 2개 이상의 FET의 게이트들은 주 FET 스택 내의 FET의 게이트 바이어스 네트워크를 이용하여 바이어싱된다.
도 20d는 도 20a의 주-보조 브랜치의 변형을 도시하고, 여기서 보조 FET 스택 내의 2개 이상의 FET의 게이트들은 주 FET 스택 내의 2개 이상의 FET의 게이트 바이어스 네트워크를 이용하여 바이어싱된다.
도 20e는 도 20a의 주-보조 브랜치의 변형을 도시하고, 여기서 보조 FET 스택 내의 FET들의 게이트들은 주 FET 스택 내의 2개 이상의 FET의 게이트 바이어스 네트워크를 이용하여 바이어싱된다.
도 21a는 제1 보조 FET 또는 경로가 주 FET 스택 또는 경로와 직렬로 결합되고, 주 FET 스택 또는 경로가 또한 제2 보조 FET 또는 경로와 직렬로 결합되고, 보조 경로들 및 주 경로는 단일 게이트 바이어스 네트워크에 의해 제어되는 예시적인 주-보조 디바이스를 도시한다.
도 21b는 주 FET 스택 또는 경로에 병렬로 결합된 보조 FET 또는 경로를 갖는 예시적인 주-보조 디바이스를 도시하고, 보조 경로 및 주 경로는 단일 게이트 바이어스 네트워크에 의해 제어된다.
도 22a 및 도 22b는 주-보조 디바이스에 대한 개선된 선형성을 입증하는 시뮬레이션을 도시한다.
도 23a는 주 경로가 주 게이트 바이어스를 이용하여 바이어싱되는 복수의 FET를 포함하고 보조 경로가 주 게이트 바이어스와 독립적인 보조 게이트 바이어스를 이용하여 바이어싱되는 복수의 FET를 포함하는 예시적인 주-보조 디바이스를 도시한다.
도 23b는 보조 게이트 바이어스에 의해 제공되는 바이어스를 조정하도록 구성되는 피드백 루프를 갖는 도 23a의 주-보조 디바이스를 도시한다.
도 24a는 주 FET 스택 또는 경로, 및 보조 FET 스택 또는 경로를 갖는 예시적인 주-보조 디바이스를 도시하며, 보조 경로는 FET들의 제1 서브세트, FET들의 제2 서브세트, 및 FET들의 제3 서브세트를 포함하고, FET들의 제1 및 제3 서브세트들은 제1 보조 게이트 바이어스를 이용하여 바이어싱되고, FET들의 제2 서브세트는 제2 보조 게이트 바이어스를 이용하여 바이어싱되고, FET들의 제1 및 제3 서브세트들은 보조 경로에 대한 액세스를 제어하는, 예시적인 주-보조 디바이스를 도시한다.
도 24b는 보조 경로에서 FET들의 제3 서브세트를 제거한 도 24a의 주-보조 디바이스를 도시한다.
도 24c는 보조 경로에서 FET의 제1 서브세트를 제거한 도 24a의 주-보조 디바이스를 도시한다.
도 25는 도시한다.
도 26a는 도시한다.
도 26b는 도시한다.
도 27a는 도시한다.
도 27b는 도시한다.
도 28a, 28b, 28c, 및 28d는 하나 이상의 반도체 다이 상에 구현된 주-보조 브랜치들을 갖는 바이어싱 회로들 및 스위치들의 비제한적 예들을 도시한다.
도 29a 및 도 29b는 각각 주-보조 브랜치들을 갖는 바이어싱 회로들 및 스위치들을 포함하는 패키징된 모듈들의 비제한적 예들의 평면도 및 측면도를 도시한다.
도 30은 도 29a 및 도 29b의 패키징된 모듈에 구현될 수 있는 예시적인 스위칭 구성의 개략도를 도시한다.
도 31은 본 명세서에 설명된 하나 이상의 유리한 특징을 갖는 예시적인 무선 디바이스를 도시한다.
도 2는 기판 상에 구현된 액티브 FET를 갖는 FET 디바이스의 예를 도시하고, FET 디바이스는 기판 위에 구현된 상부층을 포함한다.
도 3은 기판 상에 구현된 액티브 FET를 갖는 FET 디바이스의 예를 도시하고, FET 디바이스는 하부층 및 상부층을 포함한다.
도 4는 개별 SOI 유닛으로서 구현된 예시적인 FET 디바이스를 도시한다.
도 5는 웨이퍼 상에 구현된 복수의 개별 SOI 디바이스를 도시한다.
도 6a는 제1 웨이퍼 및 제1 웨이퍼 위에 배치된 제2 웨이퍼를 갖는 예시적인 웨이퍼 어셈블리를 도시한다.
도 6b는 도 6a의 예시적인 웨이퍼 어셈블리의 제1 웨이퍼와 제2 웨이퍼의 조립되지 않은 뷰를 도시한다.
도 7a는 게이트, 소스, 드레인, 바디, 및 기판과 연관된 노드들을 갖는 SOI FET의 단자 표현을 도시한다.
도 7b는 게이트, 소스, 드레인, 및 바디와 연관된 노드들을 갖는 SOI FET의 단자 표현을 도시한다.
도 8a, 8b, 8c 및 8d는 기판에 대한 선택적인 노드 및 게이트 단자의 변형들을 갖는 예시적인 SOI FET 디바이스의 측단면도 및 평면도를 도시한다.
도 9a는 바이어싱 구성을 포함하는 SOI FET 디바이스를 도시하고, 여기서 SOI FET 디바이스의 게이트 및 바디는 게이트 바이어스 네트워크 및 바디 바이어스 네트워크에 의해 각각 바이어싱된다.
도 9b는 바이어싱 구성을 포함하는 SOI FET 디바이스를 도시하고, 여기서 게이트는 게이트 바이어스 네트워크에 의해 바이어싱되고, 바디 단자는 비접속(unconnected) 또는 플로팅(floating) 상태로 남겨진다.
도 10a, 10b, 10c, 및 10d는 본 명세서에 설명된 바와 같은 특징들을 갖는 하나 이상의 주-보조 브랜치를 구현하는 스위칭 애플리케이션들을 도시한다.
도 11aa는 병렬로 접속된 주 경로 및 보조 경로를 갖는 주-보조 브랜치를 도시한다.
도 11ab는 션트 구성의 도 11aa의 주-보조 브랜치를 도시한다.
도 11ba는 병렬로 접속된 주 경로 및 보조 경로를 갖는 주-보조 브랜치를 도시하고, 보조 경로는 복수의 FET를 포함한다.
도 11bb는 션트 구성의 도 11ba의 주-보조 브랜치를 도시한다.
도 11ca는 병렬로 접속된 주 경로 및 보조 경로를 갖는 주-보조 브랜치를 도시하고, 주 경로는 복수의 FET를 포함한다.
도 11cb는 션트 구성의 도 11ca의 주-보조 브랜치를 도시한다.
도 11da는 병렬로 접속된 주 경로 및 보조 경로를 갖는 주-보조 브랜치를 도시하고, 주 경로 및 보조 경로는 각각 복수의 FET를 포함한다.
도 11db는 션트 구성의 도 11da의 주-보조 브랜치를 도시한다.
도 11ea는 주 경로 및 복수의 보조 경로를 갖는 주-보조 브랜치를 도시하고, 경로들 각각은 병렬로 접속된다.
도 11eb는 션트 구성의 도 11ea의 주-보조 브랜치를 도시한다.
도 11fa는 복수의 주 경로 및 보조 경로를 갖는 주-보조 브랜치를 도시하고, 경로들 각각은 병렬로 접속된다.
도 11fb는 션트 구성의 도 11fa의 주-보조 브랜치를 도시한다.
도 11ga는 복수의 주 경로 및 복수의 보조 경로를 갖는 주-보조 브랜치를 도시하고, 경로들 각각은 병렬로 접속된다.
도 11gb는 션트 구성의 도 11ga의 주-보조 브랜치를 도시한다.
도 11ha는 직렬로 접속된 주 경로 및 보조 경로를 갖는 주-보조 브랜치를 도시한다.
도 11hb는 션트 구성의 도 11ha의 주-보조 브랜치를 도시한다.
도 11ia는 직렬로 접속된 주 경로 및 보조 경로를 갖는 주-보조 브랜치를 도시하고, 보조 경로는 복수의 FET를 포함한다.
도 11ib는 션트 구성의 도 11ia의 주-보조 브랜치를 도시한다.
도 11ja는 직렬로 접속된 주 경로 및 보조 경로를 갖는 주-보조 브랜치를 도시하고, 주 경로는 복수의 FET를 포함한다.
도 11jb는 션트 구성의 도 11ja의 주-보조 브랜치를 도시한다.
도 11ka는 직렬로 접속된 주 경로 및 보조 경로를 갖는 주-보조 브랜치를 도시하고, 주 경로 및 보조 경로는 각각 복수의 FET를 포함한다.
도 11kb는 션트 구성의 도 11ka의 주-보조 브랜치를 도시한다.
도 11la는 주 경로 및 복수의 병렬 보조 경로를 갖는 주-보조 브랜치를 도시하고, 주 경로는 복수의 병렬 보조 경로에 직렬로 접속된다.
도 11lb는 션트 구성의 도 11la의 주-보조 브랜치를 도시한다.
도 11ma는 보조 경로와 직렬로 접속된 복수의 병렬 주 경로를 갖는 주-보조 브랜치를 도시한다.
도 11mb는 션트 구성의 도 11ma의 주-보조 브랜치를 도시한다.
도 11na는 복수의 병렬 보조 경로와 직렬로 접속된 복수의 병렬 주 경로를 갖는 주-보조 브랜치를 도시한다.
도 11nb는 션트 구성의 도 11na의 주-보조 브랜치를 도시한다.
도 11oa는 제1 복수의 병렬 보조 경로 및 제2 복수의 병렬 보조 경로와 직렬로 접속된 복수의 병렬 주 경로를 갖는 주-보조 브랜치를 도시한다.
도 11ob는 션트 구성의 도 11oa의 주-보조 브랜치를 도시한다.
도 11pa는 제1 복수의 병렬 주 경로 및 제2 복수의 병렬 주 경로와 직렬로 접속된 복수의 병렬 보조 경로를 갖는 주-보조 브랜치를 도시한다.
도 11pb는 션트 구성의 도 11pa의 주-보조 브랜치를 도시한다.
도 12a는 보조 FET의 게이트에 맞춤형 게이트 바이어스 전압(tailored gate bias voltage)을 선택적으로 제공하여 주-보조 브랜치의 성능을 개선시키도록 구성되는 바이어싱 네트워크들을 갖는 주-보조 브랜치를 도시한다.
도 12b는 소스 바이어스 네트워크 또는 드레인 바이어스 네트워크 없는 도 12a의 주-보조 브랜치를 도시한다.
도 12c는 바디 바이어스 네트워크, 소스 바이어스 네트워크, 또는 드레인 바이어스 네트워크 없는 도 12a의 주-보조 브랜치를 도시한다.
도 12d는 바디 바이어스 네트워크 없는 도 12a의 주-보조 브랜치를 도시한다.
도 12e는 드레인 바이어스 네트워크 없는 도 12a의 주-보조 브랜치를 도시한다.
도 12f는 소스 바이어스 네트워크 없는 도 12a의 주-보조 브랜치를 도시한다.
도 13a, 13b, 및 13c는 주 FET 또는 주 경로와 병렬로 보조 FET 또는 보조 경로를 갖는 주-보조 디바이스들의 예시적인 실시예들을 도시한다.
도 14a는 주 FET 또는 주 경로와 직렬로 보조 FET 또는 보조 경로를 갖는 예시적인 주-보조 디바이스를 도시한다.
도 14b는 주 FET의 양측에서 주 FET와 직렬로 제1 보조 FET 및 제2 보조 FET를 갖는 예시적인 주-보조 디바이스를 도시한다.
도 15a는 주 FET 또는 주 경로와 직렬인 2개의 보조 FET 또는 보조 경로들 및 주 FET와 병렬인 제3 보조 FET 또는 보조 경로를 포함하는 예시적인 주-보조 디바이스를 도시한다.
도 15b는 주 FET 스택 또는 경로 및 보조 FET 또는 경로를 포함하는 예시적인 주-보조 디바이스를 도시한다.
도 15c는 주 FET 또는 경로, 및 보조 FET 스택 또는 경로를 포함하는 예시적인 주-보조 디바이스를 도시한다.
도 15d는 보조 경로가 주 FET 스택 또는 경로의 하부 및 상부 FET들의 소스 노드와 드레인 노드에 결합되는 예시적인 주-보조 디바이스를 도시한다.
도 15e는 주 경로가 보조 FET 스택 또는 경로의 하부 및 상부 FET들의 소스 노드와 드레인 노드에 결합되는 예시적인 주-보조 디바이스를 도시한다.
도 16은 디바이스 내의 각자의 FET들의 바디들이 독립적으로 바이어싱되는 도 15a 내지 도 15e의 디바이스와 유사한 구성을 갖는 예시적인 주-보조 디바이스를 도시한다.
도 17은 각자의 FET들의 바디들이 게이트 바이어스 네트워크들을 이용하여 바이어싱되는 예시적인 주-보조 디바이스를 도시한다.
도 18은 직렬로 결합된 보조 및 주 FET들의 바디들이 게이트 바이어스 네트워크들을 이용하여 바이어싱되고 주 FET와 병렬로 결합된 보조 FET의 바디가 바디 바이어스 네트워크를 이용하여 독립적으로 바이어싱되는 예시적인 주-보조 디바이스를 도시한다.
도 19는 직렬로 결합된 일련의 주-보조 병렬 FET들 또는 페어링들(pairings)을 갖는 예시적인 주-보조 디바이스를 도시한다.
도 20a는 독립적인 제어가 가능한 개별 스택들에서 FET들을 갖는 보조 FET 스택 및 주 FET 스택을 포함하는 예시적인 주-보조 브랜치를 도시한다.
도 20b는 도 20a의 주-보조 브랜치의 변형을 도시하고, 여기서 보조 FET 스택 내의 FET의 게이트는 주 FET 스택 내의 FET의 게이트 바이어스 네트워크를 이용하여 바이어싱된다.
도 20c는 도 20a의 주-보조 브랜치의 변형을 도시하고, 여기서 보조 FET 스택 내의 2개 이상의 FET의 게이트들은 주 FET 스택 내의 FET의 게이트 바이어스 네트워크를 이용하여 바이어싱된다.
도 20d는 도 20a의 주-보조 브랜치의 변형을 도시하고, 여기서 보조 FET 스택 내의 2개 이상의 FET의 게이트들은 주 FET 스택 내의 2개 이상의 FET의 게이트 바이어스 네트워크를 이용하여 바이어싱된다.
도 20e는 도 20a의 주-보조 브랜치의 변형을 도시하고, 여기서 보조 FET 스택 내의 FET들의 게이트들은 주 FET 스택 내의 2개 이상의 FET의 게이트 바이어스 네트워크를 이용하여 바이어싱된다.
도 21a는 제1 보조 FET 또는 경로가 주 FET 스택 또는 경로와 직렬로 결합되고, 주 FET 스택 또는 경로가 또한 제2 보조 FET 또는 경로와 직렬로 결합되고, 보조 경로들 및 주 경로는 단일 게이트 바이어스 네트워크에 의해 제어되는 예시적인 주-보조 디바이스를 도시한다.
도 21b는 주 FET 스택 또는 경로에 병렬로 결합된 보조 FET 또는 경로를 갖는 예시적인 주-보조 디바이스를 도시하고, 보조 경로 및 주 경로는 단일 게이트 바이어스 네트워크에 의해 제어된다.
도 22a 및 도 22b는 주-보조 디바이스에 대한 개선된 선형성을 입증하는 시뮬레이션을 도시한다.
도 23a는 주 경로가 주 게이트 바이어스를 이용하여 바이어싱되는 복수의 FET를 포함하고 보조 경로가 주 게이트 바이어스와 독립적인 보조 게이트 바이어스를 이용하여 바이어싱되는 복수의 FET를 포함하는 예시적인 주-보조 디바이스를 도시한다.
도 23b는 보조 게이트 바이어스에 의해 제공되는 바이어스를 조정하도록 구성되는 피드백 루프를 갖는 도 23a의 주-보조 디바이스를 도시한다.
도 24a는 주 FET 스택 또는 경로, 및 보조 FET 스택 또는 경로를 갖는 예시적인 주-보조 디바이스를 도시하며, 보조 경로는 FET들의 제1 서브세트, FET들의 제2 서브세트, 및 FET들의 제3 서브세트를 포함하고, FET들의 제1 및 제3 서브세트들은 제1 보조 게이트 바이어스를 이용하여 바이어싱되고, FET들의 제2 서브세트는 제2 보조 게이트 바이어스를 이용하여 바이어싱되고, FET들의 제1 및 제3 서브세트들은 보조 경로에 대한 액세스를 제어하는, 예시적인 주-보조 디바이스를 도시한다.
도 24b는 보조 경로에서 FET들의 제3 서브세트를 제거한 도 24a의 주-보조 디바이스를 도시한다.
도 24c는 보조 경로에서 FET의 제1 서브세트를 제거한 도 24a의 주-보조 디바이스를 도시한다.
도 25는 도시한다.
도 26a는 도시한다.
도 26b는 도시한다.
도 27a는 도시한다.
도 27b는 도시한다.
도 28a, 28b, 28c, 및 28d는 하나 이상의 반도체 다이 상에 구현된 주-보조 브랜치들을 갖는 바이어싱 회로들 및 스위치들의 비제한적 예들을 도시한다.
도 29a 및 도 29b는 각각 주-보조 브랜치들을 갖는 바이어싱 회로들 및 스위치들을 포함하는 패키징된 모듈들의 비제한적 예들의 평면도 및 측면도를 도시한다.
도 30은 도 29a 및 도 29b의 패키징된 모듈에 구현될 수 있는 예시적인 스위칭 구성의 개략도를 도시한다.
도 31은 본 명세서에 설명된 하나 이상의 유리한 특징을 갖는 예시적인 무선 디바이스를 도시한다.
본 명세서에서 제공된 표제들은, 만약에 있다면, 단지 편의를 위한 것이며, 반드시 청구된 발명의 범위 또는 의미에 영향을 미치는 것은 아니다.
서론
전자 장치 애플리케이션들에서, 전계 효과 트랜지스터(FET)들이 스위치들로서 활용될 수 있다. 이러한 스위치들은, 예를 들어, 무선 디바이스들에서 무선 주파수(RF) 신호들의 라우팅을 허용할 수 있다. 고성능 스위치들은 셀룰러 스마트폰들, WLAN 프론트-엔드 모듈들, 및 RF/마이크로파 테스트 기구들을 포함하는 매우 다양한 RF 시스템들에서 중요한 요소들일 수 있다. 이러한 타입들의 시스템들에서의 스위치들의 선형성은 전체 시스템 성능에 직접적으로 영향을 미친다. 실리콘-온-절연체(silicon-on-insulator)(SOI) 스위치들은 적어도 부분적으로 통합의 용이성(ease of integration), 저비용 등으로 인해 대중화되었다. 그러나, 전형적인 SOI 스위치들의 선형성은 그의 대응물들 중 일부만큼 경쟁력이 없다. 따라서, 넓은 RF 애플리케이션들을 포함하는 고성능 스위칭 시스템들을 위한 SOI 스위치들의 선형성을 개선하는 것이 유리할 것이다.
전계 효과 트랜지스터(FET)들은 전형적인 스위칭 회로 내의 가장 중요한 액티브 디바이스들 중 하나이고, 그것의 특성들은 회로 성능에 크게 영향을 미칠 수 있다. FET의 특성은 그의 단자들(예를 들어, 소스, 드레인, 게이트, 바디 또는 소스, 드레인, 게이트, 바디, 및 기판)에서 인가된 신호/바이어스에 의해 주로 결정된다. 단자 바이어스의 지능형 제어는 디바이스 성능을 개선할 수 있다.
디바이스 성능을 더 개선시키기 위해, 본 명세서에서는 주-보조 브랜치 설계를 구현하는 액티브 FET들이 개시된다. 이러한 설계들은, 적어도 2개의 FET, 즉, 보조 경로를 제공하는 보조 FET와 주 경로를 제공하는 주 FET를 포함한다. 3차 고조파 및/또는 상호변조 왜곡과 같은, 주 경로에서 생성된 왜곡은 보조 경로에서 생성된 왜곡에 의해 감소될 수 있다. 이것은, 맞춤형 게이트 바이어스를 보조 경로에 인가하여, 보조 경로가 주 경로에서의 신호들의 왜곡들에 대해 크기가 유사하고 위상이 반대인 왜곡들을 갖는 신호들을 생성하게 함으로써 달성될 수 있다. 따라서, 액티브 FET에서의 전체 성능은 이러한 왜곡 또는 비선형성을 줄임으로써 개선된다. 예로서, 보조 경로는 보조 경로에서 상쇄 고조파들이 생성되도록 (예를 들어, FET(들)의 물리적 설계를 통해 및/또는 인가된 바이어스 신호들을 통해) 구성될 수 있다. 일부 실시예들에서, 이것은 액티브 FET의 전체 비선형성을 감소시킨다.
일부 실시예들에서, 게이트, 바디, 소스, 드레인, 및/또는 기판 바이어스 전압들은 주-보조 브랜치를 포함하는 액티브 FET의 성능을 개선시키기 위해 지능적으로 인가될 수 있다. 예를 들어, 주 경로의 FET(들)는 강한 반전 영역(예를 들어, 게이트에서의 전압이 임계 전압보다 훨씬 더 크거나, Vgs>>Vth)에서 바이어싱될 수 있고, 보조 경로의 FET(들)는 임계 미만(subthreshold) 또는 약한 반전 영역에서 바이어싱될 수 있다. FET의 전류 및 전압 특성들은 다음과 같이 설명될 수 있다:
FET가 임계 미만 또는 약한 반전 영역에서 바이어싱되는 경우 g3은 일반적으로 포지티브(g3>0)이고, FET가 강한 반전 영역에서 바이어싱되는 경우 g3은 네거티브(g3<0)이다. 따라서, 주 경로가 일반적으로 강한 반전 영역에서 바이어싱되기 때문에, 개시된 주-보조 브랜치들은 왜곡들의 적어도 부분적인 제거 또는 감소를 달성하기 위해 임계 미만 또는 약한 반전 영역에서 보조 경로를 유리하게 바이어싱한다.
특정 예로서, 그리고 특정 실시예로 제한되는 것을 의도하지 않고서, 주 경로가 실질적으로 임계(예를 들어, 약 3V) 위에 있는 게이트 전압으로 바이어싱되는 경우, 주 경로의 FET(들)는 강한 반전 영역에서 바이어싱되고 g3은 네거티브이다. 주-보조 브랜치를 갖는 스위치 또는 다른 그러한 회로의 성능을 개선시키기 위해, 보조 경로는 임계 미만 또는 약한 반전 영역에서 바이어싱될 수 있고, 따라서 g3은 포지티브이고 그의 3차 고조파는 주 경로에 의해 생성된 신호들로부터 약 180도 위상이 벗어난다. 3차 고조파의 크기는 또한 게이트 바이어스의 함수이고, 본 명세서에 개시된 주-보조 브랜치들은 주 경로와 유사한 크기의 3차 고조파를 생성하기 위해 보조 경로의 게이트 바이어스를 조정하거나 맞춤하도록 구성될 수 있다. 이것은 3차 고조파들이 실질적으로 상쇄 또는 감소되는 신호를 야기할 수 있고, 그에 의해 (예를 들어, 3차 고조파 왜곡들 및/또는 3차 상호변조 왜곡들을 감소시키는 것에 의해) 디바이스의 전체 성능을 개선시킬 수 있다. 일부 실시예들에서, 보조 경로 상의 게이트 전압은 약 1.5 V 이하, 약 1.2 V 이하, 약 0.6 V 이하, 또는 약 0.5 V 이하이다.
또한, 보조 경로가 다수의 FET 또는 다수의 FET 스택을 포함하는 경우, 복수의 게이트 바이어스들은 개별적인 FET 또는 FET들의 그룹들에 인가될 수 있다. 이것은 왜곡 상쇄를 더 미세 조정하고 및/또는 주-보조 브랜치의 신호 특성들을 더 개선시키기 위해 행해질 수 있다.
주-보조 브랜치를 통해 신호를 개선하는 다른 예로서, 주 FET의 게이트 바이어스는 낮은 Ron 및/또는 Coff가 달성되도록 하는 영역에서 바이어싱될 수 있고, 보조 FET의 게이트 바이어스는 보조 FET와 주 FET의 조합의 선형성을 개선시키기 위해 조정될 수 있다. 개시된 주-보조 브랜치 구성들, 및 그러한 브랜치 구성들을 이용하는 스위치들은 비선형성, 고조파들, 상호변조 왜곡(IMD)들, 교차 곱들(cross-products), 삽입 손실들, Ron, Coff, 및/또는 이들 또는 다른 유사한 특성들의 임의의 조합을 감소시킴으로써 개선된 성능을 실현할 수 있다.
본 명세서에 개시된 주-보조 브랜치들은 다양한 유리한 특징들을 제공한다. 예를 들어, 주 경로, 보조 경로, 및/또는 주 하이브리드 경로(예를 들어, 주 FET들과 보조 FET들을 결합하는 경로)가 주-보조 FET 디바이스의 성능을 개선시키도록 독립적으로 설계될 수 있다. 일부 구현들에서, 보조 FET의 특성들은 주-보조 FET 디바이스의 선형성을 개선시키기 위해 주 FET의 3차 상호변조(IM3)와 크기가 유사하고 위상이 반대인 IM3을 제공하도록 맞춤화될 수 있다. 보조 경로에 대한 게이트 바이어스 신호를 조정하는 것 외에도, 성능을 개선시키기 위해 조정될 수 있는 보조 FET의 특성들이 있다. 예를 들어, 맞춤화될 수 있는 특성들은, 예를 들어, 산화물 두께(Tox), 디바이스 기하구조, 채널 길이, 게이트 길이, 게이트 폭, 매립 산화물(BOX) 층 두께, 실리콘 두께, 채널 도핑(웰 도핑 및/또는 할로 도핑을 포함함), 게이트 일함수 등을 포함하고, 이에 제한되지 않는다. 보조 FET(들)의 특성들은 인가된 게이트 바이어스가 주 FET(들)에 의해 생성된 왜곡들을 감소시키는 타겟 신호 속성들(targeted signal properties)을 초래할 수 있도록 맞춤화될 수 있다.
다른 유리한 특징은 개선된 성능을 달성하기 위해 기판 바이어스를 이용하는 SOI FET에 비해 더 높은 선형성을 달성하는 보조 FET의 게이트 전압이 감소된다는 것이다. 이것은 일부 주-보조 FET 구성들에서 사용되는 더 낮은 게이트 산화물에 적어도 부분적으로 기인할 수 있다. 이러한 더 낮은 게이트 산화물은 전하 펌프를 이용하여 타겟 전압들을 생성하는 것을 더 쉽게 한다.
다른 유리한 특징은, 개선된 성능을 달성하기 위해 기판 바이어스를 이용하는 FET 설계들에 비해 사용되는 더 낮은 게이트 산화물에 적어도 부분적으로 기인하여, 보조 FET의 게이트 전압에 대한 IM3 의존성의 변동이 더 양호하게 제어될 수 있다는 것이다. 예를 들어, 게이트 산화물이 얇을수록, 채널 도핑으로 인한 랜덤 도펀트 변동(random dopant fluctuations)에 의해 생성되는 변화(variation)가 낮아진다.
일부 구현들에서, 독립적인 보조 FET들이 주 FET와 직렬로 그리고 병렬로 둘 다 이용될 수 있다. 유리하게도, 이것은 상이한 디바이스 파라미터들(예를 들어, Ron 및 Coff, 선형성)이 독립적으로 조정될 수 있게 하고, 그에 의해 온 및 오프 브랜치들 둘 다에 대한 선형성을 개선시킨다.
일부 실시예들에서, 본 명세서에 개시된 주-보조 FET 디바이스들은 스위칭 및/또는 RF 성능을 개선시키기 위한 FET 특성들의 미세 조정을 위해 최대 7개까지의 단자(또는 SOI FET들을 위한 최대 8개까지의 단자)를 갖는 제어 단자를 이용하여 구현될 수 있다. 이것은 4개의 단자(또는 SOI FET들을 위한 5개의 단자)를 갖는 전형적인 FET 디바이스들과 대조적이다. 이러한 추가적인 제어는 개시된 주-보조 구성들을 구현하는 디바이스들의 성능을 향상시킬 수 있다. 이러한 방식으로, 주 FET의 특성들 또는 성능은 보조 FET의 단자들에 인가되는 신호들에 의해 제어될 수 있다.
따라서, 제1 FET 또는 FET 스택(보조 FET 또는 보조 경로)에 인가되는 액티브 신호가 제2 FET 또는 FET 스택(주 FET 또는 주 경로)의 동작에 영향을 미쳐서, 제2 FET 또는 FET 스택의 성능을 향상시키는 FET 디바이스들이 본 명세서에 개시된다. 이러한 개선은 예를 들어 개선된 선형성일 수 있다. 개시된 주-보조 FET 디바이스들은 벌크 FET 또는 SOI FET를 이용하는 임의의 회로로 대체될 수 있다. 제1 FET에 인가된 게이트 바이어스는 타겟 신호 속성들을 달성하도록 맞춤화된다. 제1 FET에 인가되는 게이트 바이어스 신호들은 제2 FET에 인가되는 게이트 바이어스 신호들과 상이할 수 있다. 일부 실시예들에서, 제1 FET에 인가되는 게이트 신호들은 동적일 수 있고, 입력 신호 특성들에 적어도 부분적으로 의존할 수 있다. 일부 실시예들에서, 제2 FET에 인가되는 게이트 신호들은 정적이고, 제1 FET에 인가되는 게이트 신호들은 동적이다. 제1 FET에 인가되는 게이트 신호들은 제1 FET가 약한 반전 영역에 있게 하도록 구성될 수 있고, 제2 FET에 인가되는 게이트 신호들이 제2 FET가 강한 반전 영역에 있게 하도록 구성될 수 있다.
일부 실시예들에서, 보조 FET는 트랜지스터 스택으로서 구현될 수 있다. 유사하게, 주 FET는 트랜지스터 스택으로서 구현될 수 있다. 특정 실시예들에서, 보조 FET 및/또는 주 FET 중 하나 또는 둘 다는 트랜지스터 스택으로서 구현될 수 있다. 추가적인 비선형 요소들은 또한 FET 특성들의 추가적인 조정을 위해 개시된 주-보조 FET 설계들과 결합될 수 있다. 이것은 예를 들어 더 나은 RF 성능을 달성하기 위해 행해질 수 있다. 따라서, 명확히 달리 언급되지 않는 한, 주 FET 및/또는 보조 FET를 참조하는 본 명세서에 개시된 실시예들은 주 FET가 트랜지스터 스택으로서 구현되고 및/또는 보조 FET가 트랜지스터 스택으로서 구현되는 실시예들을 포함하는 것으로 이해되어야 한다.
액티브 FET 부분에 대한 주-보조 FET 구성을 갖는 전계 효과 트랜지스터(FET) 디바이스들의 다양한 예들이 본 명세서에 개시되며, 보조 FET는 보조 FET를 갖지 않는 구성에 비해 주 FET의 성능을 개선하는 방식으로 동작하도록 구성된다. 이것은 액티브 FET에 대한 원하는 동작 조건을 제공하기 위해 행해진다. 그러한 다양한 예들에서, FET 디바이스, 액티브 FET 부분, 및 FET와 같은 용어들은 때때로 서로, 교환가능하게, 또는 이들의 일부 조합으로 사용된다. 따라서, 이러한 교환가능한 용어들의 사용은 적절한 문맥들에서 이해되어야 한다.
도 1은 기판(103) 상에 구현된 액티브 FET(101)를 갖는 FET 디바이스(100)의 예를 도시한다. 본 명세서에 설명된 바와 같이, 액티브 FET(101)는 주-보조 FET 구성을 포함할 수 있다. 기판(103)은, 예를 들어, 액티브 FET의 동작 기능, 액티브 FET의 제조 및 지원을 위한 처리 기능 등을 용이하게 하도록 구성되는 하나 이상의 층을 포함할 수 있다. 예를 들어, FET 디바이스(100)가 실리콘-온-절연체(SOI) 디바이스로서 구현되는 경우, 기판(103)은 매립 산화물(BOX) 층, 계면 층, 및 핸들 웨이퍼 층과 같은 절연체 층을 포함할 수 있다.
도 1은 일부 실시예들에서 액티브 FET(101) 아래의 영역(105)이 액티브 FET(101)에 대한 하나 이상의 바람직한 동작 기능을 제공하기 위한 하나 이상의 피처를 포함하도록 구성될 수 있다는 것을 더 예시한다. 설명의 목적을 위해, 상대적 위치들 위 및 아래는 도시된 바와 같이 기판(103) 위에 배향되는 액티브 FET(101)의 예시적인 문맥에 있다는 것을 이해할 것이다. 따라서, 영역(105)의 일부 또는 전부는 기판(103) 내에 구현될 수 있다. 또한, 영역(105)은 위에서(예를 들어, 평면도에서) 볼 때 액티브 FET(101)와 중첩할 수 있거나 중첩하지 않을 수 있다는 것을 이해할 것이다.
도 2는 기판(103) 상에 구현된 액티브 FET(101)를 갖는 FET 디바이스(100)의 예를 도시한다. 본 명세서에 설명된 바와 같이, 액티브 FET(101)는 주-보조 FET 구성을 포함할 수 있다. 기판(103)은, 예를 들어, 액티브 FET(100)의 동작 기능, 액티브 FET(100)의 제조 및 지원을 위한 처리 기능 등을 용이하게 하도록 구성되는 하나 이상의 층을 포함할 수 있다. 예를 들어, FET 디바이스(100)가 실리콘-온-절연체(SOI) 디바이스로서 구현되는 경우, 기판(103)은 매립 산화물(BOX) 층, 계면 층, 및 핸들 웨이퍼 층과 같은 절연체 층을 포함할 수 있다.
도 2의 예에서, FET 디바이스(100)는 기판(103) 위에 구현된 상부층(107)을 추가로 포함하는 것으로 도시되어 있다. 일부 실시예들에서, 그러한 상부층은, 예를 들어, 액티브 FET(100)에 대한 접속성 기능(connectivity functionality)을 용이하게 하기 위한 금속 라우팅 피처들 및 유전체 층들의 복수의 층들을 포함할 수 있다.
도 2는 일부 실시예들에서 액티브 FET(101) 위의 영역(109)이 액티브 FET(101)에 대한 하나 이상의 바람직한 동작 기능을 제공하기 위한 하나 이상의 피처를 포함하도록 구성될 수 있다는 것을 더 예시한다. 따라서, 영역(109)의 일부 또는 전부는 상부층(107) 내에 구현될 수 있다. 또한, 영역(109)은 위에서(예를 들어, 평면도에서) 볼 때 액티브 FET(101)와 중첩할 수 있거나 중첩하지 않을 수 있다는 것을 이해할 것이다.
도 3은 기판(103) 상에 구현된 액티브 FET(101)를 갖고 또한 상부층(107)을 갖는 FET 디바이스(100)의 예를 도시한다. 일부 실시예들에서, 기판(103)은 도 1의 예와 유사한 영역(105)을 포함할 수 있고, 상부층(107)은 도 2의 예와 유사한 영역(109)을 포함할 수 있다.
도 1 내지 도 3의 구성들의 일부 또는 전부에 관련된 예들이 본 명세서에서 더 상세히 설명된다.
도 1 내지 도 3의 예들에서, FET 디바이스들(100)은 개별 유닛들인 것으로서(예를 들어, 반도체 다이로서) 예시되어 있다. 도 4 내지 도 6은 일부 실시예들에서, 본 명세서에 설명된 하나 이상의 피처를 갖는 복수의 FET 디바이스가 웨이퍼 포맷으로 부분적으로 또는 완전히 제조될 수 있고, 이후 그러한 개별 유닛들을 제공하기 위해 개별화(singulated)될 수 있다는 것을 도시한다.
예를 들어, 도 4는 개별 SOI 유닛으로서 구현된 예시적인 FET 디바이스(100)를 예시한다. 그러한 개별 SOI 디바이스는 실리콘(Si) 기판 핸들 웨이퍼(106)와 같은 핸들 층 위에 자체적으로 구현되는 BOX 층(104)과 같은 절연체 위에 구현된 하나 이상의 액티브 FET(101)를 포함할 수 있다. 도 4의 예에서, BOX 층(104) 및 Si 기판 핸들 웨이퍼(106)는 대응하는 영역(105)을 갖거나 갖지 않는 도 1 내지 도 3의 예들의 기판(103)을 집합적으로 형성할 수 있다.
도 4의 예에서, 개별 SOI 디바이스(100)는 상부층(107)을 추가로 포함하는 것으로 도시되어 있다. 일부 실시예들에서, 이러한 상부층은 대응하는 영역(109)을 갖거나 갖지 않는 도 2 및 도 3의 상부층(107)일 수 있다.
도 5는 일부 실시예들에서, 도 4의 예시적인 SOI 디바이스(100)와 유사한 복수의 개별 SOI 디바이스들이 웨이퍼(200) 상에 구현될 수 있다는 것을 도시한다. 도시된 바와 같이, 이러한 웨이퍼는 도 4를 참조하여 설명된 바와 같이 BOX 층(104) 및 Si 핸들 웨이퍼 층(106)을 포함하는 웨이퍼 기판(103)을 포함할 수 있다. 본 명세서에 설명된 바와 같이, 하나 이상의 액티브 FET는 그러한 웨이퍼 기판 위에 구현될 수 있다.
도 5의 예에서, SOI 디바이스(100)는 상부층(도 4의 107) 없이 도시된다. 이러한 층은 웨이퍼 기판(103) 위에 형성될 수 있거나, 제2 웨이퍼의 일부일 수 있거나, 이들의 임의의 조합일 수 있다는 것을 이해할 것이다.
도 6a는 제1 웨이퍼(200) 및 제1 웨이퍼(200) 위에 위치된 제2 웨이퍼(202)를 갖는 예시적인 웨이퍼 어셈블리(204)를 도시한다. 도 6b는 도 6a의 예의 제1 및 제2 웨이퍼들(200, 202)의 조립되지 않은 도면을 도시한다.
일부 실시예들에서, 제1 웨이퍼(200)는 도 5의 웨이퍼(200)와 유사할 수 있다. 따라서, 제1 웨이퍼(200)는 도 4의 예와 같은 복수의 SOI 디바이스(100)를 포함할 수 있다. 일부 실시예들에서, 제2 웨이퍼(202)는, 예를 들어, 각각의 SOI 디바이스(100)의 FET 위에 영역(예를 들어, 도 2 및 도 3의 109)을 제공하도록, 및/또는 제1 웨이퍼(200)를 수반하는 프로세스 단계들에 대한 임시 또는 영구적인 핸들링 웨이퍼 기능을 제공하도록 구성될 수 있다.
FET 디바이스들의 SOI 구현의 예들
실리콘-온-절연체(SOI) 프로세스 기술은 많은 스위칭 회로들, 특히 고성능, 저손실, 고선형성 스위치들을 수반하는 것들을 포함하는 무선 주파수(RF) 스위칭 회로들에서 이용된다. 그러한 스위칭 회로들에서, 성능 이점들은 전형적으로, 절연 매립 산화물(BOX)과 같은 절연체 상에 위치하는, 실리콘 내 트랜지스터의 형성(building)으로부터 기인한다. BOX는 통상적으로 핸들 웨이퍼, 통상적으로는 실리콘, 상에 위치하지만, 유리, 붕규소 유리(borosilicon glass), 용융 석영(fused quartz), 사파이어, 실리콘 탄화물 또는 임의의 다른 전기적 절연 재료일 수 있다. 본 명세서에 설명된 바와 같이, 주-보조 트랜지스터 구성들은 SOI 디바이스로서 구현될 수 있다. 이러한 구성들은 또한 게이트, 소스, 드레인, 및 바디 단자들을 갖는 개별 트랜지스터들을 갖는 주-보조 FET 디바이스로서 더 광범위하게 구현될 수 있다. 일부 구현들에서, 주-보조 FET 디바이스는 소스 및 드레인 단자들, 보조 게이트 단자, 주 게이트 단자, 보조 바디 단자, 및 주 바디 단자를 갖는 디바이스로서 구현될 수 있다. 일부 구현들에서, 보조 및 주 FET들을 위한 기판 단자들이 포함될 수 있다. 다수의 보조 FET들 및/또는 주 FET들을 갖는 특정 구현들에서, FET들 중 하나 이상은 게이트 및/또는 바디 접속들을 위한 전용 단자들을 가질 수 있다.
통상적으로, SOI 트랜지스터는 게이트, 드레인, 소스, 및 바디 단자들을 갖는 4-단자 전계 효과 트랜지스터(FET) 디바이스로서 보여진다. 그러나, SOI FET는 기판 노드의 추가를 갖는, 5-단자 디바이스로서 표현될 수 있다. 그러한 기판 노드는 트랜지스터의 하나 이상의 다른 노드에 바이어싱 및/또는 결합되어, 예를 들어, 트랜지스터의 선형성과 손실 성능 둘 다를 개선할 수 있다. 다양한 예들이 RF 스위치들의 문맥에서 설명되지만, 본 개시내용의 하나 이상의 특징은 또한 FET들을 수반하는 다른 애플리케이션들로 구현될 수 있다는 것을 이해할 것이다.
도 7a는 게이트, 소스, 드레인, 바디, 및 기판과 연관된 노드들을 갖는 SOI FET(100a)의 단자 표현을 도시한다. 도 7b는 게이트, 소스, 드레인, 및 바디와 연관된 노드들을 갖는 SOI FET(100b)의 단자 표현을 도시한다. 일부 실시예들에서, SOI FET들(100a, 100b)에 대해 소스 및 드레인이 역전될 수 있다는 것을 이해할 것이다. 이러한 FET들(100a, 100b)은 본 명세서에 개시된 주-보조 FET 구성들을 구축하는 데 사용될 수 있다.
도 8a 및 도 8b는 기판(108)을 위한 선택적인 노드를 갖는 예시적인 SOI FET 디바이스(100)의 단면도 및 평면도를 도시한다. 기판(108)은, 예를 들어, 핸들 웨이퍼(106)와 관련된 실리콘 기판일 수 있다. 핸들 웨이퍼(106)의 문맥에서 설명되지만, 기판(108)은 핸들 웨이퍼와 관련된 기능을 반드시 가질 필요는 없다는 것을 이해할 것이다.
BOX 층(104)과 같은 절연체층이 핸들 웨이퍼(106) 위에 형성되는 것으로 도시되고, FET 구조는 BOX 층(104) 위에 액티브 실리콘 디바이스(102)에 기초하여 형성되는 것으로 도시된다. FET 구조는 NPN 또는 PNP 디바이스로서 구성될 수 있다.
도 8a 및 도 8b의 예에서, 게이트, 소스, 드레인 및 바디를 위한 단자들은 FET의 동작을 허용하도록 구성되고 제공되는 것으로 도시되어 있다. 본 명세서에서 더 상세히 설명되는 바와 같이, 이러한 단자들은 다른 FET 구조에 결합되어 주-보조 FET 구성을 형성할 수 있다. 기판 단자는 BOX 층(104)을 통해 연장되는 전기 도전성 피처(108)를 통해 기판(예를 들어, 핸들 웨이퍼)(106)에 전기적으로 접속되는 것으로 도시되어 있다. 이러한 전기 도전성 피처는, 예를 들어, 하나 이상의 도전성 비아, 하나 이상의 도전성 트렌치, 또는 이들의 임의의 조합을 포함할 수 있다. 도 8c 및 도 8d는 게이트 단자에 대한 상이한 구성들을 도시한다. 도 8c는 게이트를 "T-게이트" 단자로서 도시하고, 도 8d는 게이트를 "H-게이트" 단자로서 도시한다. 게이트 단자의 다른 구성들 및 형상들이 또한 구현될 수 있고, 본 개시내용의 범위 내에 고려될 것이다.
일부 실시예들에서, 기판 접속은, 예를 들어, 기판과 연관된 전기적으로 플로팅 상태를 회피하기 위해 접지에 접속될 수 있다. 접지를 위한 그러한 기판 접속은 통상적으로 주어진 다이의 가장 바깥쪽 둘레에서 구현되는 밀봉-링(seal-ring)을 포함한다. 기판 접속의 예시적인 구현들 및 연관된 이점들의 추가적인 설명은, 2016년 3월 30일에 출원된, 발명의 명칭이 "SUBSTRATE BIAS FOR FIELD-EFFECT TRANSISTOR DEVICES"인 미국 특허 출원 제15/085,980호에 제공되어 있으며(부록으로 포함됨), 이것은 본 출원의 일부를 형성하기 위해 모든 목적을 위해 그 전체가 본 명세서에 참고로 포함된다.
도 9a는 바이어싱 구성(150)을 포함하는 본 명세서에 설명된 바와 같은 특징들을 갖는 SOI FET 디바이스(100)를 도시하고, 여기서 SOI FET 디바이스(100)의 게이트와 바디는 게이트 바이어스 네트워크(156) 및 바디 바이어스 네트워크(154)에 의해 각각 바이어싱된다. 도 9b는 바이어싱 구성(150)을 포함하는 본 명세서에 설명된 바와 같은 특징들을 갖는 SOI FET 디바이스(100)를 도시하고, 여기서 게이트는 게이트 바이어스 네트워크(156)에 의해 바이어싱되고, 바디 단자는 비접속 또는 플로팅 상태로 남겨진다. 게이트 및 바디 바이어스 네트워크들에 관련된 추가 세부사항들 및 예들은 발명의 명칭이 "CIRCUITS, DEVICES, METHODS AND COMBINATIONS RELATED TO SILICON-ON-INSULATOR BASED RADIO-FREQUENCY SWITCHES"인 PCT 공개 번호 WO 2014/011510에서 발견될 수 있으며, 이것은 모든 목적을 위해 그 전체가 본 명세서에 참고로 포함된다. 일부 실시예들에서, 도 9a 및 도 9b의 SOI FET 디바이스(100) 및 본 명세서에 설명된 바와 같은 하나 이상의 특징을 갖는 다른 디바이스들은 기판 바이어스 네트워크(152)에 의해 바이어싱된 기판 노드를 가질 수 있다.
도 10a는, 일부 실시예들에서, 본 명세서에 설명된 바와 같은 하나 이상의 특징을 갖는 주-보조 브랜치들(예를 들어, 주-보조 FET 구성) 또는 M-A 브랜치가 스위칭 애플리케이션들(예를 들어, RF 스위칭 애플리케이션들)에서 구현될 수 있는 것을 도시한다. 도 10a는 RF 코어(162) 및 에너지 관리(EM) 코어(164)를 갖는 RF 스위칭 구성(160)의 예를 도시한다. 이러한 RF 및 EM 코어들에 관한 추가적인 상세는 앞서 참조된 PCT 공개 번호 WO 2014/011510에서 찾아볼 수 있다. 도 10a의 예시적인 RF 코어(162)는 트랜지스터들(100a, 100b)의 시리즈 아암들이 각각 극과 제1 및 제2 스로(throw)들 사이에 배열되는 SPDT(single-pole-double-throw) 구성으로서 도시되어 있다. 스로 1은 주-보조 브랜치(100a)에 결합되고, 스로 2는 FET 디바이스(100b)에 결합된다. 주-보조 브랜치(100a)는 본 명세서에서 더 상세히 설명되는 바와 같이, 주 경로 또는 주 하이브리드 경로 내의 하나 이상의 액티브 디바이스 및 보조 경로 내의 하나 이상의 액티브 디바이스를 포함한다. 제1 및 제2 스로들과 연관된 노드들은 FET들(100c, 100d)의 각자의 션트 아암들을 통해 기준 전위 노드(예를 들어, 접지)에 결합되는 것으로 도시된다. 다른 스위칭 구성들이 또한 본 명세서에 설명된 특징들 중 하나 이상을 갖는 주-보조 브랜치 구성으로 구현될 수 있다는 것을 이해할 것이다. 예를 들어, SPST(single pole single throw) 스위치가 구현될 수 있고, SPNT(single pole multiple throw) 스위치가 구현될 수 있고, MPST(multiple pole single throw) 스위치가 구현될 수 있고, MPNT(multiple pole multiple throw)가 구현될 수 있고, 기타 등등이다.
도 10a 내지 도 10d는 액티브 디바이스들(100a-100d) 중 하나, 일부 또는 전부가 주-보조 브랜치 구성에서 FET 디바이스들의 스택으로서 구현될 수 있는 것을 도시하고, 그 예들이 본 명세서에서 설명된다. 주-보조 브랜치들(M-A 브랜치들)은 스위칭 애플리케이션들에서 신호 특성들을 개선시키도록 구현될 수 있다. 예를 들어, 그리고 제한 없이, 주-보조 브랜치들(100a, 100b, 100c 및/또는 100d)은 선형성을 개선하고, 고조파들을 감소시키고, 상호변조 왜곡들을 감소시키고, 교차 곱들을 감소시키고, 삽입 손실들을 감소시키고, 낮은 Ron를 달성하고, 낮은 Coff를 달성하고, 그리고/또는 게이트 바이어스 전압들을 감소시키도록 구성될 수 있다. 주-보조 브랜치들(100c 및 100d) 각각은 션트 구성으로 구현된다.
설명의 목적을 위해, 주-보조 브랜치 내의 각각의 FET가 FET로 지칭될 수 있거나, FET들의 스택이 집합적으로 FET로 지칭될 수 있거나, 이들의 일부 조합이 또한 FET로 지칭될 수 있다. 또한, 스택 내의 각각의 FET는 별개의 게이트, 바디, 및/또는 기판 바이어스 네트워크로 바이어싱될 수 있거나; 스택에서의 복수의 FET들은 공통 게이트, 바디, 및/또는 기판 바이어스 네트워크로 바이어싱될 수 있거나; 또는 이들의 임의의 조합일 수 있다.
단일 극(single pole)(SP)을 수반하는 다른 스위칭 구성들은 본 명세서에 설명된 바와 같은 하나 이상의 특징을 갖는 주-보조 구성들 중 하나 이상을 이용하여 구현될 수 있다. 따라서, SPNT를 갖는 스위치는 본 명세서에 설명된 바와 같은 주-보조 구성들 중 하나 이상을 이용하여 구현될 수 있으며, 수량 N은 양의 정수이다. 또한, 다수의 극 및 다수의 스로(MPNT)를 갖는 스위치가 본 명세서에 설명된 바와 같은 주-보조 구성들 중 하나 이상을 이용하여 구현될 수 있으며, 여기서 수량들 M 및 N은 독립적인 양의 정수들이라는 것을 이해할 것이다. 예를 들어, 많은 애플리케이션에서 복수의 극 및 복수의 스로를 갖는 스위칭 구성들은 RF 신호들이 어떻게 라우팅될 수 있는지에 대한 증가된 유연성을 제공할 수 있다.
본 명세서에 설명된 다양한 스위칭 구성 예들에서, 스위칭 구성들의 간략화된 뷰들을 위해 스위칭가능 션트 경로들이 도시되지 않는다는 점에 유의한다. 따라서, 그러한 스위칭 구성들에서의 스위칭가능 경로들 중 일부 또는 전부는 스위칭가능 션트 경로들과 연관되거나 연관되지 않을 수 있다는 것을 이해할 것이다(예를 들어, 도 10a 내지 도 10d의 예와 유사함).
예시적인 주-보조 브랜치 구성들
도 11aa 내지 도 11pb는 다양한 예시적인 주-보조 브랜치 구성을 도시한다. 주-보조 브랜치 구성들은 스위치로서 작용하도록 구성될 수 있다. 유사하게, 주-보조 브랜치 구성들은 션트로서 구성될 수 있다. 특정 구현들에서, 예를 들어, 구성이 스위치로서 작용하거나 스위치 회로에서 시리즈 아암의 일부인 경우, 주-보조 브랜치 구성들은 입력 노드와 출력 노드 사이의 주 경로 및 보조 경로를 포함할 수 있다. 션트 구성에서와 같은 다양한 구현에서, 주-보조 브랜치 구성들은 기준 전위 노드(예를 들어, 접지)에 스위칭가능 경로를 제공하도록 구성될 수 있다. 이것은 도 10c 및 도 10d에 도시된 구성들과 같은 스위치에서의 션트 경로를 제공하기 위해 행해질 수 있다. 따라서, 션트 구성은, 본 명세서에 설명된 바와 같이, 신호 라인에 결합되는 기준 전위 노드로의 스위칭가능 경로를 포함하고, 신호 라인은 입력 노드와 출력 노드 사이의 경로를 제공한다. 션트 구성은 입력 노드와 출력 노드 사이의 신호 라인에 결합된 제1 노드 및 기준 전위 노드에 결합된 제2 노드를 갖는다. 션트 구성은 주-보조 브랜치가 스위칭 기능의 용량성 비선형성을 감소시키도록 구성될 수 있다. 일부 실시예들에서, 주 경로 및 보조 경로는 서로 접속되는 세그먼트들 사이의 노드들로 세그먼트화될 수 있고, 그에 의해 주 하이브리드 경로, 또는 주 및 보조 액티브 디바이스들(예를 들어, FET들)을 포함하는 경로를 형성한다.
도 11aa는 병렬로 접속된 주 경로(1140) 및 보조 경로(1145)를 갖는 주-보조 브랜치(1100a)를 도시한다. 주 경로(1140)는 FET(1142)를 포함하고, 보조 경로(1145)는 FET(1147)를 포함한다. 도 11ab는 션트 구성에서의 도 11aa의 주-보조 브랜치(1100a)를 도시한다.
도 11ba는 병렬로 접속된 주 경로(1140) 및 보조 경로(1145)를 갖는 주-보조 브랜치(1100b)를 도시한다. 주 경로(1140)는 FET(1142)를 포함하고, 보조 경로(1145)는 복수의 FET(1147)를 포함한다. 도 11bb는 션트 구성에서의 도 11ba의 주-보조 브랜치(1100b)를 도시한다.
도 11ca는 병렬로 접속된 주 경로(1140) 및 보조 경로(1145)를 갖는 주-보조 브랜치(1100c)를 도시한다. 주 경로(1140)는 복수의 FET(1142)를 포함하고, 보조 경로(1145)는 FET(1147)를 포함한다. 도 11cb는 션트 구성에서의 도 11ca의 주-보조 브랜치(1100c)를 도시한다.
도 11da는 병렬로 접속된 주 경로(1140) 및 보조 경로(1145)를 갖는 주-보조 브랜치(1100d)를 도시한다. 주 경로(1140)는 복수의 FET(1142)를 포함하고, 보조 경로(1145)는 복수의 FET(1147)를 포함한다. 주 경로(1140) 내의 FET의 수는 보조 경로(1145) 내의 FET의 수와 상이할 수 있다. 도 11db는 션트 구성에서의 도 11da의 주-보조 브랜치(1100d)를 도시한다.
도 11ea는 주 경로(1140) 및 복수의 보조 경로(1145a, 1145b)를 갖는 주-보조 브랜치(1100e)를 도시하고, 경로들 각각은 병렬로 접속된다. 주 경로(1140)는 복수의 FET(1142)를 포함하고, 보조 경로들 (1145a, 1145b)은 복수의 FET(1147a, 1147b)를 포함한다. 그러나, 주 경로(1140) 및/또는 개별 보조 경로들(1145a, 1145b)은 단일 FET 또는 복수의 FET를 포함할 수 있다는 것을 이해해야 한다. 또한, 개별 경로들 내의 FET들의 수는 서로 동일하거나 상이할 수 있다. 도 11eb는 션트 구성에서의 도 11ea의 주-보조 브랜치(1100e)를 도시한다.
도 11fa는 복수의 주 경로(1140a, 1140b) 및 보조 경로(1145)를 갖는 주-보조 브랜치(1100f)를 도시하고, 경로들 각각은 병렬로 접속된다. 주 경로들(1140a, 1140b)은 복수의 FET(1142a, 1142b)를 포함하고, 보조 경로(1145)는 복수의 FET들 (1147)을 포함한다. 그러나, 개별 주 경로들(1140) 및/또는 보조 경로(1145)는 단일 FET 또는 복수의 FET를 포함할 수 있다는 것을 이해해야 한다. 또한, 개별 경로들 내의 FET들의 수는 서로 동일하거나 상이할 수 있다. 도 11fb는 션트 구성에서의 도 11fa의 주-보조 브랜치(1100f)를 도시한다.
도 11ga는 복수의 주 경로(1140a, 1140b) 및 복수의 보조 경로(1145a, 1145b)를 갖는 주-보조 브랜치(1100g)를 도시하고, 경로들 각각은 병렬로 접속된다. 주 경로들(1140a, 1140b)은 복수의 FET(1142a, 1142b)를 포함하고, 보조 경로들(1145a, 1145b)은 복수의 FET(1147a, 1147b)를 포함한다. 그러나, 개별 주 경로들(1140) 및/또는 개별 보조 경로들(1145a, 1145b)은 단일 FET 또는 복수의 FET를 포함할 수 있다는 것을 이해해야 한다. 또한, 개별 경로들 내의 FET들의 수는 서로 동일하거나 상이할 수 있다. 도 11gb는 션트 구성에서의 도 11ga의 주-보조 브랜치(1100g)를 도시한다.
도 11ha는 직렬로 접속된 주 경로(1140) 및 보조 경로(1145)를 갖는 주-보조 브랜치(1100h)를 도시한다. 주 경로(1140)는 FET(1142)를 포함하고, 보조 경로(1145)는 FET(1147)를 포함한다. 주 경로(1140)와 보조 경로(1145)의 순서는 주 경로(1140)가 입력 노드와 보조 경로(1145) 사이에 위치되고 보조 경로(1145)가 출력 노드와 주 경로(1140) 사이에 위치되도록 역전될 수 있다는 것을 이해해야 한다. 도 11hb는 션트 구성에서의 도 11ha의 주-보조 브랜치(1100h)를 도시한다.
도 11ia는 직렬로 접속된 주 경로(1140) 및 보조 경로(1145)를 갖는 주-보조 브랜치(1100i)를 도시한다. 주 경로(1140)는 FET(1142)를 포함하고, 보조 경로(1145)는 복수의 FET(1147)를 포함한다. 주 경로(1140)와 보조 경로(1145)의 순서는 주 경로(1140)가 입력 노드와 보조 경로(1145) 사이에 위치되고 보조 경로(1145)가 출력 노드와 주 경로(1140) 사이에 위치되도록 역전될 수 있다는 것을 이해해야 한다. 도 11ib는 션트 구성에서의 도 11ia의 주-보조 브랜치(1100i)를 도시한다.
도 11ja는 직렬로 접속된 주 경로(1140) 및 보조 경로(1145)를 갖는 주-보조 브랜치(1100j)를 도시한다. 주 경로(1140)는 복수의 FET(1142)를 포함하고, 보조 경로(1145)는 FET(1147)를 포함한다. 주 경로(1140)와 보조 경로(1145)의 순서는 주 경로(1140)가 입력 노드와 보조 경로(1145) 사이에 위치되고 보조 경로(1145)가 출력 노드와 주 경로(1140) 사이에 위치되도록 역전될 수 있다는 것을 이해해야 한다. 도 11jb는 션트 구성에서의 도 11ja의 주-보조 브랜치(1100j)를 도시한다.
도 11ka는 직렬로 접속된 주 경로(1140) 및 보조 경로(1145)를 갖는 주-보조 브랜치(1100k)를 도시한다. 주 경로(1140)는 복수의 FET(1142)를 포함하고, 보조 경로(1145)는 복수의 FET(1147)를 포함한다. 주 경로(1140) 내의 FET의 수는 보조 경로(1145) 내의 FET의 수와 상이할 수 있다. 주 경로(1140)와 보조 경로(1145)의 순서는 주 경로(1140)가 입력 노드와 보조 경로(1145) 사이에 위치되고 보조 경로(1145)가 출력 노드와 주 경로(1140) 사이에 위치되도록 역전될 수 있다는 것을 이해해야 한다. 도 11kb는 션트 구성에서의 도 11ka의 주-보조 브랜치(1100k)를 도시한다.
도 11la는 주 경로(1140) 및 복수의 병렬 보조 경로(1145a, 1145b)를 갖는 주-보조 브랜치(1100l)를 도시하고, 주 경로(1140)는 복수의 병렬 보조 경로(1145a, 1145b)에 직렬로 접속된다. 주 경로(1140)는 복수의 FET(1142)를 포함하고, 복수의 보조 경로(1145a, 1145b)는 각각 복수의 FET(1147a, 1147b)를 포함한다. 그러나, 주 경로(1140) 및/또는 개별 보조 경로들(1145a, 1145b)은 단일 FET 또는 복수의 FET를 포함할 수 있다는 것을 이해해야 한다. 또한, 개별 경로들 내의 FET들의 수는 서로 동일하거나 상이할 수 있다. 주 경로(1140)와 복수의 병렬 보조 경로(1145a, 1145b)의 순서는 주 경로(1140)가 입력 노드와 복수의 병렬 보조 경로(1145a, 1145b) 사이에 위치되고, 복수의 병렬 보조 경로(1145a, 1145b)가 출력 노드와 주 경로(1140) 사이에 위치되도록 역전될 수 있다는 것을 이해해야 한다. 도 11lb는 션트 구성에서의 도 11la의 주-보조 브랜치(1100l)를 도시한다.
도 11ma는 보조 경로(1145)와 직렬로 접속된 복수의 병렬 주 경로들 (1140a, 1140b)을 갖는 주-보조 브랜치(1100m)를 도시한다. 복수의 주 경로 (1140a, 1140b) 각각은 복수의 FET(1142a, 1142b)를 포함하고, 보조 경로(1145)는 복수의 FET(1147)를 포함한다. 그러나, 개별 주 경로들(1140a, 1140b) 및/또는 보조 경로(1145)는 단일 FET 또는 복수의 FET를 포함할 수 있다는 것을 이해해야 한다. 또한, 개별 경로들 내의 FET들의 수는 서로 동일하거나 상이할 수 있다. 복수의 병렬 주 경로(1140a, 1140b)와 보조 경로(1145)의 순서는 복수의 병렬 주 경로(1140a, 1104b)가 입력 노드와 보조 경로(1145) 사이에 위치되고, 보조 경로(1145)가 출력 노드와 복수의 병렬 주 경로(1140a, 1140b) 사이에 위치되도록 반전될 수 있다는 것을 이해해야 한다. 도 11mb는 션트 구성에서의 도 11ma의 주-보조 브랜치(1100m)를 도시한다.
도 11na는 복수의 병렬 보조 경로(1145a, 1145b)와 직렬로 접속된 복수의 병렬 주 경로(1140a, 1140b)를 갖는 주-보조 브랜치(1100n)를 도시한다. 복수의 주 경로(1140a, 1140b) 각각은 복수의 FET(1142a, 1142b)를 포함하고, 복수의 보조 경로(1145a, 1145b)는 각각 복수의 FET(1147a, 1147b)를 포함한다. 그러나, 개별 주 경로들(1140a, 1140b) 및/또는 개별 보조 경로들(1145a, 1145b)은 단일 FET 또는 복수의 FET를 포함할 수 있다는 것을 이해해야 한다. 또한, 개별 경로들 내의 FET들의 수는 서로 동일하거나 상이할 수 있다. 복수의 병렬 주 경로(1140a, 1140b)와 복수의 병렬 보조 경로(1145a, 1145b)의 순서는 복수의 병렬 주 경로(1140a, 1104b)가 입력 노드와 복수의 병렬 보조 경로(1145a, 1145b) 사이에 위치되고, 복수의 병렬 보조 경로(1145a, 1145b)가 출력 노드와 복수의 병렬 주 경로(1140a, 1140b) 사이에 위치되도록 역전될 수 있다는 것을 이해해야 한다. 도 11nb는 션트 구성에서의 도 11na의 주-보조 브랜치(1100n)를 도시한다.
도 11oa는 제1 복수의 병렬 보조 경로(1145a) 및 제2 복수의 병렬 보조 경로(1145b)와 직렬로 접속된 복수의 병렬 주 경로(1140a, 1140b)를 갖는 주-보조 브랜치(1100o)를 도시하고, 복수의 병렬 보조 경로(1140a, 1140b)는 제1 복수의 병렬 보조 경로(1145a)와 제2 복수의 병렬 보조 경로(1145b) 사이에 위치된다. 복수의 주 경로(1140a, 1140b) 각각은 복수의 FET(1142a, 1142b)를 포함하고, 복수의 보조 경로(1145a, 1145b)는 각각 복수의 FET(1147a, 1147b)를 포함한다. 그러나, 개별 주 경로들(1140a, 1140b) 및/또는 개별 보조 경로들(1145a, 1145b)은 단일 FET 또는 복수의 FET를 포함할 수 있다는 것을 이해해야 한다. 또한, 개별 경로들 내의 FET들의 수는 서로 동일하거나 상이할 수 있다. 도 11ob는 션트 구성에서의 도 11oa의 주-보조 브랜치(1100o)를 도시한다.
도 11pa는 제1 복수의 병렬 주 경로(1140a) 및 제2 복수의 병렬 주 경로(1140b)와 직렬로 접속된 복수의 병렬 보조 경로(1145a, 1145b)를 갖는 주-보조 브랜치(1100p)를 도시하고, 복수의 병렬 보조 경로(1145a, 1145b)는 제1 복수의 병렬 주 경로(1140a)와 제2 복수의 병렬 주 경로(1140b) 사이에 위치된다. 복수의 주 경로(1140a, 1140b) 각각은 복수의 FET(1142a, 1142b)를 포함하고, 복수의 보조 경로(1145a, 1145b)는 각각 복수의 FET(1147a, 1147b)를 포함한다. 그러나, 개별 주 경로들(1140a, 1140b) 및/또는 개별 보조 경로들(1145a, 1145b)은 단일 FET 또는 복수의 FET를 포함할 수 있다는 것을 이해해야 한다. 또한, 개별 경로들 내의 FET들의 수는 서로 동일하거나 상이할 수 있다. 도 11pb는 션트 구성에서의 도 11pa의 주-보조 브랜치(1100p)를 도시한다.
도 12a는 보조 FET의 게이트에 맞춤형 게이트 바이어스를 선택적으로 제공하여 주-보조 브랜치(1200)의 성능을 개선시키도록 구성되는 바이어싱 네트워크들(1250)을 갖는 주-보조 브랜치(1200)를 예시한다. 주-보조 브랜치(1200)는 하나 이상의 FET를 갖는 주 경로의 동작에 영향을 주도록 구성되는 하나 이상의 FET를 갖는 보조 경로를 포함하고, 보조 경로는 주 경로에 병렬로 및/또는 직렬로 결합된다. 주-보조 브랜치(1200)는 입력 단자(예를 들어, 소스 또는 드레인 단자)에서 신호를 수신하고 출력 단자(예를 들어, 드레인 또는 소스 단자)에서 신호를 출력하도록 구성된다.
게이트 바이어스 네트워크(1256)는 주-보조 브랜치(1200)에 결합되어, 주-보조 브랜치(1200)의 보조 FET(들) 및 주 FET(들)에 게이트 바이어스 신호들을 선택적으로 인가한다. 게이트 바이어스 네트워크(1256)는 본 명세서에 설명된 게이트 바이어스 네트워크들과 유사할 수 있다. 게이트 바이어스 네트워크(1256)는 하나 이상의 게이트 바이어스 네트워크를 포함할 수 있다. 일부 실시예들에서, 주-보조 브랜치(1200) 내의 개별 보조 FET들은 전용 게이트 바이어스 네트워크에 결합될 수 있다. 특정 실시예들에서, 주-보조 브랜치(1200) 내의 복수의 보조 FET들은 단일 게이트 바이어스 네트워크에 결합될 수 있다. 다양한 실시예들에서, 복수의 보조 게이트 바이어스 네트워크들이 게이트 바이어스 네트워크(1256)에 포함될 수 있고, 여기서 개별 보조 게이트 바이어스 네트워크들은 주-보조 브랜치(1200) 내의 하나 이상의 보조 FET들에 결합된다. 유사하게, 일부 실시예들에서, 주-보조 브랜치(1200) 내의 개별 주 FET들은 전용 게이트 바이어스 네트워크에 결합될 수 있다. 특정 실시예들에서, 주-보조 브랜치(1200) 내의 복수의 주 FET들은 단일 게이트 바이어스 네트워크에 결합될 수 있다. 다양한 실시예들에서, 복수의 주 게이트 바이어스 네트워크들이 게이트 바이어스 네트워크(1256)에 포함될 수 있고, 여기서 개별 주 게이트 바이어스 네트워크들은 주-보조 브랜치(1200) 내의 하나 이상의 주 FET에 결합된다.
바디 바이어스 네트워크(1254)가 주 보조 브랜치(1200)에 결합되어, 주-보조 브랜치(1200)의 보조 FET(들) 및/또는 주 FET(들)에 바디 바이어스 신호들을 선택적으로 인가한다. 바디 바이어스 네트워크(1254)는 본 명세서에 설명된 바디 바이어스 네트워크들과 유사할 수 있다. 바디 바이어스 네트워크(1254)는 하나 이상의 바디 바이어스 네트워크를 포함할 수 있다. 도 12d의 예시적인 실시예와 같은 일부 구현들에서, 바디 바이어스 네트워크(1254)는 포함되지 않고, 각자의 보조 FET(들) 및 주 FET(들)의 바디들은 게이트 바이어스 네트워크(1256)를 이용하여 바이어싱되거나, 또는 각자의 보조 FET(들) 및 주 FET(들)의 바디들은 비접속 또는 플로팅 상태로 남겨진다.
일부 실시예들에서, 주-보조 브랜치(1200) 내의 개별 보조 FET들은 전용 바디 바이어스 네트워크에 결합될 수 있다. 특정 실시예들에서, 주-보조 브랜치(1200) 내의 복수의 보조 FET들은 단일 바디 바이어스 네트워크에 결합될 수 있다. 다양한 실시예들에서, 복수의 보조 바디 바이어스 네트워크들이 바디 바이어스 네트워크(1254)에 포함될 수 있고, 여기서 개별 보조 바디 바이어스 네트워크들은 주-보조 브랜치(1200) 내의 하나 이상의 보조 FET에 결합된다. 유사하게, 일부 실시예들에서, 주-보조 브랜치(1200) 내의 개별 주 FET들은 전용 바디 바이어스 네트워크에 결합될 수 있다. 특정 실시예들에서, 주-보조 브랜치(1200) 내의 복수의 주 FET들은 단일 바디 바이어스 네트워크에 결합될 수 있다. 다양한 실시예들에서, 복수의 주 바디 바이어스 네트워크들이 바디 바이어스 네트워크(1254)에 포함될 수 있고, 여기서 개별 바디 바이어스 네트워크들은 주-보조 브랜치(1200) 내의 하나 이상의 주 FET에 결합된다.
소스 바이어스 네트워크(1251)가 주-보조 브랜치(1200)에 결합되어, 주-보조 브랜치(1200)에 소스 바이어스 신호들을 선택적으로 인가할 수 있다. 소스 바이어스 네트워크(1251)는 입력 노드와 주-보조 브랜치(1200) 사이에 결합될 수 있다. 유사하게, 드레인 바이어스 네트워크(1257)가 주-보조 브랜치(1200)에 결합되어, 주-보조 브랜치(1200)에 드레인 바이어스 신호들을 선택적으로 인가할 수 있다. 드레인 바이어스 네트워크(1257)는 출력 노드와 주-보조 브랜치(1200) 사이에 결합될 수 있다.
기판 바이어스 네트워크(1252)가 주-보조 브랜치(1200)에 결합되어, 주-보조 브랜치(1200)의 보조 FET(들) 및/또는 주 FET(들)에 기판 바이어스 신호들을 선택적으로 인가할 수 있다. 기판 바이어스 네트워크(1252)는 본 명세서에 설명된 기판 바이어스 네트워크들과 유사할 수 있다. 기판 바이어스 네트워크(1252)는 하나 이상의 기판 바이어스 네트워크를 포함할 수 있다. 일부 구현들에서, 기판 바이어스 네트워크(1252)는 포함되지 않는다. 그러한 구현들에서, 각자의 보조 FET(들) 및 주 FET(들)의 기판들은 플로팅 상태로 남겨질 수 있거나 바디 바이어스 네트워크(1254) 또는 게이트 바이어스 네트워크(1256)와 같은 다른 바이어스 네트워크에 결합될 수 있다. 일부 실시예들에서, 주-보조 브랜치(1200) 내의 FET들은 SOI FET들을 포함하지 않고/않거나 기판 단자들을 포함하지 않으며, 따라서 기판 바이어스 네트워크(1252)는 생략될 수 있다.
도 12b는 소스 바이어스 네트워크 또는 드레인 바이어스 네트워크가 없는 주-보조 브랜치(1200)를 도시한다. 도 12c는 바디 바이어스 네트워크, 소스 바이어스 네트워크 또는 드레인 바이어스 네트워크가 없는 주-보조 브랜치(1200)를 도시한다. 그러한 실시예들에서, FET들의 바디 단자들은 플로팅 상태로 남겨질 수 있고/있거나 게이트 바이어스 네트워크(1256)에 결합될 수 있다. 도 12d는 바디 바이어스 네트워크가 없는 주-보조 브랜치(1200)를 도시한다. 그러한 실시예들에서, FET들의 바디 단자들은 플로팅 상태로 남겨질 수 있고/있거나 게이트 바이어스 네트워크(1256)에 결합될 수 있다. 도 12e는 드레인 바이어스 네트워크가 없는 주-보조 브랜치(1200)를 도시한다. 도 12f는 소스 바이어스 네트워크가 없는 주-보조 브랜치(1200)를 도시한다.
도 12a 내지 도 12f를 참조하여 본 명세서에서 설명되는 주-보조 브랜치들(1200)은 보조 FET 또는 경로 없이 FET들을 사용하는 스위치들에 비해 개선된 디바이스 성능을 제공하도록 구성될 수 있다. 게이트, 바디, 소스, 드레인, 및/또는 기판 바이어스 전압들은 주-보조 브랜치(1200)에 지능적으로 인가되어, 스위칭 애플리케이션들에서 액티브 FET의 성능을 개선시킬 수 있다. 예를 들어, 주 FET의 게이트 바이어스는 낮은 Ron 및/또는 Coff가 달성되도록 영역에서 바이어싱될 수 있고, 보조 FET의 게이트 바이어스는 보조 FET와 주 FET의 조합의 선형성을 개선시키도록 조정될 수 있다. 특정 구현들에서, 보조 FET의 게이트 바이어스는 보조 FET에 의해 생성된 고조파들이 주 FET에 의해 생성된 고조파들과 반대 위상에 있도록 맞춤화될 수 있고, 그에 의해 액티브 FET 회로의 선형성을 개선시킨다.
주-보조 브랜치(1200)는 스위칭 회로들에서(예를 들어, 시리즈 아암에서 및/또는 션트 구성에서) 구현될 수 있다. 다른 애플리케이션들은 또한 트랜지스터를 통한 신호의 선형성이 중요한 개시된 주-보조 구성들을 사용할 수 있다.
도 13a 내지 도 24c는 주-보조 디바이스들 또는 브랜치들의 다양한 예시적인 실시예들을 도시한다. 이들 예시적인 실시예들이 입력 노드와 출력 노드 사이에 있는 것으로 예시되고 설명되어 있지만, 본 명세서에 설명된 바와 같이, 예시적인 실시예들은 스위칭가능 경로를 기준 전위 노드에 제공하는 션트 구성에서 구현될 수 있다는 것을 이해해야 한다.
도 13a는 주 FET 또는 주 경로(1340)와 병렬로 보조 FET 또는 보조 경로(1345)를 갖는 주-보조 디바이스(1300)의 예시적인 실시예를 도시한다. 보조 FET와 주 FET는 동일한 소스 및 드레인 접속들을 공유한다. 입력 신호는 신호 입력 포트에서 수신되고, 디바이스(1300)가 활성화되면, 디바이스(1300)는 출력 신호 포트에서 신호를 출력한다.
게이트 바이어스 네트워크 1(1356a)이 주 FET에 결합될 수 있고, 게이트 바이어스 네트워크 2(1356b)가 보조 FET에 결합될 수 있다. 게이트 바이어스 네트워크들(1356a, 1356b)은 디바이스의 성능을 개선시키기 위해 독립적으로 동작될 수 있다. 독립적인 게이트 바이어스 네트워크들(1356a, 1356b)은, 예를 들어, 비선형성을 감소시킴으로써 디바이스의 성능을 개선시키기 위해 보조 FET와 주 FET의 독립적인 제어를 허용한다. 이것은 또한 디바이스의 성능을 개선시키기 위해 보조 FET의 특성들의 조정을 허용한다. 예를 들어, 보조 FET에 인가되는 게이트 바이어스 전압은 디바이스를 통한 신호에서의 비선형성들을 감소시키도록 맞춤화될 수 있다. 일부 실시예들에서, 보조 FET의 특성들은 디바이스의 Ron 및/또는 Coff를 감소시키도록 맞춤화될 수 있다. 일부 실시예들에서, 보조 FET의 특성들은 고조파, 상호변조 왜곡, 삽입 손실들, 및/또는 교차 곱들을 감소시키도록 맞춤화될 수 있다.
일부 실시예들에서, 게이트 바이어스 네트워크 1(1356a)은 제1 게이트 바이어스 전압을 주 경로(1340)에 제공하고, 게이트 바이어스 네트워크 2(1356b)는 제2 게이트 바이어스 전압을 보조 경로에 제공하고, 제1 게이트 바이어스 전압은 제2 게이트 바이어스 전압과 상이하다. 특정 구현들에서, 제1 게이트 바이어스 전압은 주 경로(1340)가 강한 반전 영역에서 동작하도록 구성될 수 있고 제2 게이트 바이어스 전압은 보조 경로(1345)가 임계 미만 또는 약한 반전 영역에서 동작하도록 구성될 수 있다. 제1 게이트 바이어스 전압은 정적 또는 동적일 수 있다. 제2 게이트 바이어스 전압은 정적 또는 동적일 수 있다. 일부 실시예들에서, 제2 게이트 바이어스 전압은 입력 신호의 특성들에 적어도 부분적으로 의존한다. 입력 신호의 특성들은, 예를 들어, 입력 전력, 주파수 등을 포함할 수 있다.
바디 바이어스 네트워크(1354)는 주 FET와 보조 FET 둘 다의 바디 단자에 결합된다. 일부 실시예들에서, 바디 단자들은 별개의 바디 바이어스 네트워크들에 결합될 수 있다. 바디 바이어스 네트워크(1354)는 디바이스(1300)의 보조 FET 및 주 FET의 각자의 바디 노드들에 결합된다.
디바이스(1300)는 입력 노드에 결합된 소스 바이어스 네트워크(1351)를 포함할 수 있다. 소스 바이어스 네트워크(1351)는 주-보조 디바이스(1300)의 성능을 개선시키도록 구성될 수 있다. 디바이스(1300)는 출력 노드에 결합된 드레인 바이어스 네트워크(1357)를 포함할 수 있다. 드레인 바이어스 네트워크(1357)는 주-보조 디바이스(1300)의 성능을 개선시키도록 구성될 수 있다. 소스 바이어스 네트워크(1351) 및/또는 드레인 바이어스 네트워크(1357)는 일부 실시예들에서 생략될 수 있다. 또한, 도 13a 내지 도 24c에 도시된 각각의 예시적인 실시예에 있어서, 예시된 소스 바이어스 네트워크들(NN이 도면 번호에 대응하는 콜아웃들 NN51로 참조됨) 및/또는 드레인 바이어스 네트워크들(NN이 도면 번호에 대응하는 콜아웃들 NN57로 참조됨)은 포함되거나 생략될 수 있다.
도 13b는 주-보조 디바이스(1300)를 도시하며, 여기서 바디 바이어스 네트워크(1354)는 각자의 바디 노드들에 대한 DC 제어 전압(V_control)의 인가를 허용하도록 구성된다. 도 13c는 제어 전압이 전기 컴포넌트(1353)(예를 들어, 저항기, 다이오드, 저항기와 다이오드의 조합, 또는 이와 유사한 것)를 통해 인가되는 주-보조 디바이스(1300)를 도시한다. 예를 들어, 그리고 제한하지 않고, 위상-정합 회로들, 커패시턴스들, 다이오드들, 및 이와 유사한 것을 포함하는 다른 구성들이 바디 바이어스 네트워크(1354)에 대해 가능하다.
주 경로(1340) 및 보조 경로(1345)가 단일 FET를 이용하여 각각 예시되지만, 주 경로(1340)는 복수의 FET 또는 액티브 디바이스를 포함할 수 있고, 보조 경로(1345)는 복수의 FET 또는 액티브 디바이스를 포함할 수 있거나, 또는 주 경로(1340) 및 보조 경로(1345) 각각은 복수의 FET 또는 액티브 디바이스를 포함할 수 있다는 것을 이해해야 한다. 또한, 주 경로(1340) 및/또는 보조 경로(1345)는 액티브 디바이스들로서 게이팅된 다이오드들(gated diodes), 커패시터들, 및/또는 FET들을 포함할 수 있다. 또한, 도 13a 내지 도 24c에 도시된 각각의 예시적인 실시예에 있어서, 명백히 달리 언급되지 않는 한, 개별 FET가 예시되어 있는 경우, 복수의 액티브 디바이스들 또는 액티브 디바이스들의 스택이 구현될 수 있다는 것을 이해해야 한다.
도 14a는 주 FET 또는 주 경로(1440)와 직렬로 보조 FET 또는 보조 경로(1445)를 갖는 예시적인 주-보조 디바이스(1400)를 도시한다. 이 구성에서는, 주 FET(1440)의 성능에 영향을 미치고 개선시키기 위해 보조 FET(1445)가 여전히 이용될 수 있고, 결과적으로 주-보조 구성을 갖지 않는 디바이스에 대해 디바이스(1400)의 성능을 개선시킨다. 주 FET(1440)는 입력 신호 노드에 결합된 소스 노드, 보조 FET(1445)의 소스 노드에 결합된 드레인 노드를 갖고, 보조 FET(1445)는 출력 신호 포트에 결합된 드레인 노드를 갖는다. 일부 실시예들에서, 보조 FET(1445) 및 주 FET(1440)의 소스 및 드레인 노드들은 반전될 수 있다.
도 13a에서와 같이, 디바이스(1400)는 보조 FET(1445) 및 주 FET(1440)의 독립적인 제어를 허용하는 게이트 바이어스 네트워크들(1456a, 1456b)을 포함한다. 또한, 바디 바이어스 네트워크(1454)는 보조 FET(1445) 및 주 FET(1440)의 바디들에 바이어스 전압을 제공하는 데 사용될 수 있지만, 독립적인 바디 바이어스 네트워크들도 이용될 수 있다.
도 14b는 도 14a를 참조하여 설명된 디바이스(1400)에 대한 변형을 예시한다. 디바이스(1400)는 제1 보조 FET(1445a)에 더하여 제2 보조 FET(1445b)를 포함할 수 있고, 2개의 보조 FET(1445a, 1445b)는 주 FET의 양측에서 주 FET(1440)와 직렬이다. 디바이스는 2개의 독립적인 게이트 바이어스 네트워크를 이용하여 제어되고, 여기서, 보조 FET들(1445a, 1445b)은 개별 또는 공동 게이트 바이어스 네트워크들(1456b, 1456c)에 의해 제어되고(예를 들어, 게이트 바이어스 네트워크들(1456b, 1456c)은 독립적이거나, 함께 결부될 수 있거나, 또는 단일 바이어스 네트워크일 수 있음), 주 FET(1440)는 게이트 바이어스 네트워크 1(1456a)에 의해 제어된다. 각자의 보조 FET들(1445a, 1445b)에 대한 게이트 바이어스 신호는 주-보조 디바이스(1400)로부터 타겟 성능을 달성하도록 맞춤화될 수 있다. 또한, 게이트 바이어스 네트워크 2(1456b)는 타겟 성능 특성들을 달성하기 위해 게이트 바이어스 네트워크 2'(1456c)에 의해 제2 보조 FET(1445b)에 제공된 게이트 바이어스 신호와 독립적으로 조정될 수 있는 게이트 바이어스 신호를 제1 보조 FET(1445a)에 제공한다.
도 15a는 주 FET 또는 주 경로(1540)와 직렬인 2개의 보조 FET 또는 보조 경로(1545a, 1545b) 및 주 FET(1540)와 병렬인 제3 보조 FET 또는 보조 경로(1545c)를 포함하는 예시적인 주-보조 디바이스(1500)를 도시한다. 디바이스(1500)는 개선된 전체 성능을 달성하기 위해 독립적인 게이트 바이어스들을 갖는 주 FET와 병렬로 또는 직렬로 2개의(또는 그 이상의) 보조 FET를 포함할 수 있다. 주 FET와 직렬이고 또한 병렬인 독립적인 보조 FET들을 이용하면, Ron/Coff 선형성은 온 및 오프 브랜치들 둘 다에 대해 선형성을 개선시키도록 독립적으로 조정될 수 있다. 디바이스(1500)는 도 13a 내지 도 13c를 참조하여 본 명세서에 설명된 디바이스(1300)와, 도 14a 및 도 14b를 참조하여 본 명세서에 설명된 디바이스(1400)의 조합으로서 구성된다. 그러한 디바이스들에서와 같이, 디바이스(1500)는 게이트 바이어스 네트워크들(1556a 내지 1556d)을 이용하여 독립적으로 제어될 수 있다. 일부 실시예들에서, 보조 게이트 바이어스 네트워크들(1556b 및 1556c)은 함께 결부될 수 있거나, 공통 바이어스 네트워크일 수 있다. 보조 FET들 및 주 FET의 바디들은 공통 바디 바이어스 네트워크(1554)와 공유될 수 있다. 일부 실시예들에서, 보조 FET들 및/또는 주 FET의 바디들 중 하나 이상은 독립적이고 공통 바디 바이어스 네트워크(1554)와 독립적으로 또는 공통 바디 바이어스 네트워크(1554)에 의해 제어된다.
도 15b는 주 FET 스택 또는 경로(1540) 및 보조 FET 또는 경로(1545)를 포함하는 예시적인 주-보조 디바이스(1500)를 도시한다. 주 FET 스택(1540)은 직렬로 접속된 복수의 주 FET를 포함한다. 보조 FET(1545)는 주 FET들 중 하나 이상과 병렬로 결합된다. 일부 실시예들에서, 도 15c에 도시된 바와 같이, 보조 및 주 구성들은 반전되고, 디바이스(1500)는 보조 FET 스택(1540) 및 보조 FET 스택(1545) 내의 하나 이상의 FET와 병렬인 주 FET(1540)를 포함한다. 도 15d는 주-보조 디바이스(1500)를 도시하며, 여기서 보조 경로(1545)는 주 스택(1540)의 하부 및 상부 FET들의 소스 및 드레인 노드들에 결합된다. 유사하게, 도 15e는 주-보조 디바이스(1500)를 도시하며, 여기서 주 경로(1540)는 보조 스택(1545)의 하부 및 상부 FET들의 소스 및 드레인 노드들에 결합된다.
디바이스(1500)는 보조 FET와 주 FET 둘 다가 1-스택 또는 멀티-스택 디바이스들일 수 있다는 것을 예시한다. 디바이스는 각각의 스택에 대해 동일한 소스/드레인 노드를 가질 수 있거나, N 스택들(도시되지 않음) 후에 소스/드레인 노드들을 접속할 수 있다. 보조 FET의 소스/드레인 노드는 주 FET와 동일할 수 있거나 그 사이에 있을 수 있다(예를 들어, 스택 내의 하나 이상의 FET와 병렬로 결합된다). 보조 및/또는 주 스택에서의 FET들의 수는 서로 상이할 수 있다.
본 명세서에 설명된 다른 디바이스들에서와 같이, 주-보조 디바이스(1500)의 바디 및/또는 기판은 보조 및 주 경로들의 액티브 디바이스들 사이에서 공유될 수 있다. 이것은 단일 바디 바이어스 네트워크가 각자의 디바이스들의 바디들을 바이어싱하는 데 사용될 수 있게 한다. 예를 들어, 각자의 경로들의 보조 FET들 및 주 FET들은 하나의 바디에 인가되는 바이어스 전압이 다른 바디들에 인가되도록 공유 바디들을 가질 수 있다. 그러나, 다른 구성들은 보조 FET들 및 주 FET들이 독립적인 바디들 및/또는 기판들을 갖는 것을 허용한다. 그러한 구성들에서, 독립적인 바디들은 독립적으로 바이어싱될 수 있거나, 공통 바디 바이어스 네트워크를 이용하여 바이어싱될 수 있다. 따라서, 본 명세서에 개시된 주-보조 디바이스들(1500)은 공유되거나 공유되지 않는 바디를 포함할 수 있다.
도 16은 도 15a 내지 도 15e를 참조하여 본 명세서에 설명된 디바이스(1500)와 유사한 구성을 갖는 예시적인 주-보조 디바이스(1600)를 도시한다. 디바이스(1600)는 디바이스(1600) 내의 각자의 FET들의 바디들이 바디 바이어스 네트워크들(1654a 내지 1654d)을 사용하여 독립적으로 바이어싱되는 구성을 예시한다. 또한, 디바이스(1600)는 하나 이상의 주 FET와 직렬로 하나 이상의 보조 FET를 포함하는 주 하이브리드 경로(1640)를 포함하고, 주 하이브리드 경로는 보조 경로(1645)와 병렬로 접속된다. 예를 들어, 주 하이브리드 경로(1640) 내의 상부 또는 하부 액티브 디바이스는 주 FET일 수 있고, 중간 FET 또는 FET 스택은 보조 경로(1645)와 병렬로 결합되는 보조 디바이스일 수 있다.
도 17은 도 16을 참조하여 본 명세서에 설명된 디바이스(1600)와 유사한 구성을 갖는 예시적인 주-보조 디바이스(1700)를 도시한다. 그러나, 디바이스(1700)는 각자의 FET들의 바디들이 게이트 바이어스 네트워크들(1756a 내지 1756d)을 이용하여 바이어싱되는 구성을 예시한다. 디바이스(1700)는 디바이스 내의 각각의 보조 FET 및 주 FET를 위한 결합 회로를 포함하고, 여기서 결합 회로는 각자의 바디 노드들을 게이트 노드들에 결합시킨다. 결합 회로는 바디 노드와 게이트 노드 사이에 다이오드를 포함할 수 있다. 그러한 다이오드는 예를 들어 전압-의존적 결합들을 제공하도록 구현될 수 있다. 일부 실시예들에서, 주어진 다이오드는 필요하거나 원하는 대로 도시된 바와 같은 구성으로부터 반전될 수 있다.
도 18은 도 16을 참조하여 본 명세서에 설명된 디바이스(1600)와 유사한 구성을 갖는 예시적인 주-보조 디바이스(1800)를 도시한다. 그러나, 디바이스(1800)는 직렬로 함께 결합되는 보조 및 주 FET들의 바디들이 게이트 바이어스 네트워크들(1856a-1856c)을 이용하여 바이어싱되고, 주 하이브리드 경로(1840)와 병렬로 결합되는 보조 FET의 바디가 바디 바이어스 네트워크(1854)를 이용하여 독립적으로 바이어싱되는 구성을 도시한다. 일부 실시예들에서, 그것은 바디 바이어스 네트워크(1854)에 의해 독립적으로 제어되는 주 하이브리드 경로(1840)이고, 각각의 보조 FET는 연관된 게이트 바이어스 네트워크들(1856b-1856d)에 의해 제어되는 게이트 노드에 전기적으로 결합된 바디 노드를 갖는다. 일부 실시예들에서, 보조 FET들 및/또는 주 FET들의 하나 이상의 바디 단자들은 게이트 바이어스 네트워크에 결합될 수 있고, 보조 FET들 및/또는 주 FET들의 하나 이상의 바디 단자들은 개별 바디 바이어스 네트워크들 또는 공통 바디 바이어스 네트워크에 결합될 수 있다.
도 19는 직렬로 결합된 일련의 주-보조 병렬 FET들을 갖는 예시적인 주-보조 디바이스(1900)를 도시한다. 각각의 주-보조 병렬 FET 또는 주-보조 페어링은 소스 및 드레인 노드들을 공유하는 병렬로 접속된 보조 FET 및 주 FET를 포함한다. 이들 주-보조 병렬 FET들은 또한 바디를 공유하거나 함께 결합되는 바디 노드들을 갖는다. 도시된 바와 같이, 이러한 바디 노드들은 다이오드를 갖는 결합 회로를 이용하여 각자의 보조 FET들의 게이트 바이어스 네트워크들(1956d-1956f)에 전기적으로 결합되지만, 공통 또는 개별화된 바디 바이어스 네트워크가 이용될 수 있다는 것을 이해해야 한다. 주 경로(1940) 및 보조 경로(1945)는 세그먼트화된 주-보조 브랜치(1900)를 형성하며, 여기서 브랜치(1900)를 통한 신호는 각각의 주-보조 페어링에서 분할되고 페어링들 사이의 노드에서 결합된다.
주-보조 병렬 FET들은 직렬로 함께 결합되어, 주-보조 디바이스(1900)를 형성한다. 각자의 보조 FET들(1945) 및 주 FET들(1940)은 게이트 바이어스 네트워크들(1956a-1956f)을 이용하여 독립적으로 제어될 수 있다. 그러나, 2개 이상의 보조 FET들은 공통 보조 게이트 바이어스 네트워크를 이용하여 제어될 수 있다는 것을 이해해야 한다. 유사하게, 2개 이상의 주 FET들은 공통 주 게이트 바이어스 네트워크를 이용하여 제어될 수 있다는 것을 이해해야 한다. 3개의 주-보조 병렬 FET가 도시되지만, 디바이스(1900)는 적어도 2개의 그러한 병렬 구성, 적어도 3개의 그러한 병렬 구성, 적어도 4개의 그러한 병렬 구성, 적어도 5개의 그러한 병렬 구성, 적어도 10개의 그러한 병렬 구성 등을 포함할 수 있다는 것을 이해해야 한다.
도 20a는 보조 FET 스택(2045) 및 주 FET 스택(2040)을 포함하는 예시적인 주-보조 브랜치(2000)를 도시한다. 스택(2045) 내의 보조 FET들은 (예를 들어, 게이트 바이어스 네트워크 2(2056d, 2056e, 2056f)를 이용하여) 독립적으로 제어될 수 있거나, 또는 스택(2045) 내의 2개 이상의 보조 FET들은 공통 보조 게이트 바이어스 네트워크를 이용하여(예를 들어, 게이트 바이어스 네트워크 2(2056d, 2056e, 2056f)를 단일 게이트 바이어스 네트워크 내에 통합함으로써) 제어될 수 있다. 유사하게, 스택(2040) 내의 주 FET들은 (예를 들어, 게이트 바이어스 네트워크 1(2056a, 2056b, 2056c)을 이용하여) 독립적으로 제어될 수 있거나, 또는 스택(2040) 내의 2개 이상의 주 FET들은 공통 주 게이트 바이어스 네트워크를 이용하여(예를 들어, 게이트 바이어스 네트워크 1(2056a, 2056b, 2056c)을 단일 게이트 바이어스 네트워크 내에 통합함으로써) 제어될 수 있다.
보조 FET들(2045)의 스택 및 주 FET들(2040)의 스택은 바디 바이어스 전압을 주-보조 브랜치(2000) 내의 FET들에 제공하기 위해 공통 바디 바이어스 네트워크(2054)가 사용될 수 있도록 바디를 공유한다. 그러나, 주 FET들(2040)은 바디를 공유할 수 있고, 보조 FET들(2045)은 바디를 공유할 수 있으며, 보조 FET 스택(2045)의 바디들은 주 FET 스택(2040)의 바디들과 독립적이라는 것을 이해해야 한다. 그러한 실시예들에서, 공통 바디 바이어스 네트워크는 보조 FET들(2045)의 바디 노드들에, 주 FET들(2040)의 바디 노드들에, 또는 보조 FET들(2045)의 바디 노드들과 주 FET들(2040)의 바디 노드들 둘 다에 바이어스 전압을 제공하는 데 사용될 수 있다.
디바이스(2000)는 N개의 FET 후에 보조 FET 스택(2045) 및 주 FET 스택(2040)의 소스 및 드레인 노드들을 접속할 수 있다. 보조 스택(2045) 및/또는 주 스택(2040) 내의 FET들의 수는 서로 상이할 수 있다. 주-보조 브랜치(2000)는 입력 노드(예를 들어, 소스 노드), 출력 노드(예를 들어, 드레인 노드), 제1 게이트 노드(예를 들어, 보조 게이트 노드), 제2 게이트 노드(예를 들어, 주 게이트 노드), 및 바디 바이어스 노드를 포함할 수 있다. 이러한 5개의 노드를 이용하여, 다수의 보조 FET들 및 다수의 주 FET들이 주-보조 브랜치 구성을 이용하지 않는 구성들에 비해 개선된 선형성을 갖는 신호를 제공하도록 제어될 수 있다.
도 20b는 다른 예시적인 주-보조 브랜치(2000)를 도시하며, 여기서 보조 FET 스택(2045) 내의 FET의 게이트는 주 FET 스택(2040) 내의 FET의 게이트 바이어스 네트워크 1(2056c)을 이용하여 바이어싱된다. 도 20c는 다른 예시적인 주-보조 브랜치(2000)를 도시하며, 여기서 보조 FET 스택(2045) 내의 2개 이상의 FET들의 게이트들이 주 FET 스택(2040) 내의 FET의 게이트 바이어스 네트워크 1(2056c)을 이용하여 바이어싱된다. 도 20d는 다른 예시적인 주-보조 브랜치(2000)를 도시하며, 여기서 보조 FET 스택(2045) 내의 2개 이상의 FET의 게이트들이 주 FET 스택(2040) 내의 2개 이상의 FET들의 게이트 바이어스 네트워크 1(2056b)을 이용하여 바이어싱된다. 도 20e는 다른 예시적인 주-보조 브랜치(2000)를 도시하며, 여기서 보조 FET 스택(2045) 내의 모든 FET들의 게이트들이 주 FET 스택(2040) 내의 2개 이상의 FET의 게이트 바이어스 네트워크 1(2056b)을 이용하여 바이어싱된다.
따라서, 도 20a 내지 도 20e는 주 경로(2040) 및 보조 경로(2045) 내의 액티브 디바이스들의 게이트들을 바이어싱하기 위한 게이트 바이어스 네트워크들에 대한 다양한 주-보조 브랜치들(2000) 및 구성들을 예시한다. 예를 들어, 주 경로 (2040) 내의 각각의 액티브 디바이스의 게이트 및 보조 경로 (2045) 내의 각각의 액티브 디바이스의 게이트는 전용 게이트 바이어스 네트워크를 이용하여 바이어싱될 수 있다. 다른 예로서, 주 경로(2040) 내의 액티브 디바이스들 중 일부의 게이트들은 보조 경로(2045) 내의 액티브 디바이스들 중 일부의 게이트들과 공통 게이트 바이어스 네트워크를 공유한다. 그러한 실시예들에서, 공통 게이트 바이어스 네트워크를 공유하지 않는 액티브 디바이스들은 개별 게이트 바이어스 네트워크들을 이용하여 바이어싱될 수 있다.
도 21a는 제1 보조 FET(2145)가 주 FET 스택(2140)에 결합되고 주 FET 스택(2140)이 또한 제2 보조 FET(2145)에 결합되는 예시적인 주-보조 디바이스(2100)를 도시한다. 이 구성에서, 보조/주 디바이스들은 멀티-핑거 디바이스의 핑거들의 서브세트들이고, 여기서 보조 FET들(2145)은 핑거들의 서브세트이고, 주 FET 스택(2140)은 핑거들의 다른 서브세트이다. 이러한 구성의 이점을 예시하기 위해, 그리고 예로서, 보조 FET(2145)로서 사용되는 핑거들의 프로세스 세부사항들은 주 FET 스택(2140)으로서 사용되는 핑거들과 상이하게 조절될 수 있으며, 따라서 보조 FET(2145)는 주 FET 스택(2140)이 강한 반전 영역에 있는 동안 임계 미만 또는 약한 반전 영역에 있도록 구성될 수 있다. 다른 예로서, 프로세스 세부사항들은, 주-보조 디바이스(2100)의 선형성을 개선시키기 위해 보조 디바이스들(2145)에 의해 생성된 3차 고조파(H3) 및/또는 상호변조 왜곡(IMD3)이 주 디바이스(2140)에 의해 생성된 H3 및/또는 IMD3과 반대 위상 및 유사한 크기를 갖도록 맞춤화될 수 있다.
이러한 구성의 다른 이점은, 보조 FET들(2145) 및 주 FET들(2140)이 맞춤형 프로세스들을 이용하여 제조되는 경우, 공통 게이트 바이어스 네트워크(2156)가 보조 FET들(2145) 및 주 FET 스택(2140)을 제어하는 데 사용될 수 있다는 것이다. 보조 FET들(2145) 및 주 FET들(2140)의 상이한 특성들에 적어도 부분적으로 기인하여, 공통 게이트 바이어스 네트워크(2156)를 이용하여 상이한 성능 특성들이 달성될 수 있다. 유사하게, 보조 FET들(2145) 및 주 FET들(2140)은 바디를 공유할 수 있거나, 그들 각자의 바디 노드들을 공통 바디 바이어스 네트워크(2154)에 의해 제어되도록 함께 결부시킬 수 있다.
도 21b는 주-보조 디바이스(2100)의 예시적인 실시예를 도시하며, 여기서 보조 경로(2145)는 주 경로(2140)와 병렬로 결합된다. 도 21a를 참조하여 본 명세서에 설명된 디바이스와 유사하게, 보조 경로(2145) 내의 보조 FET들 및 주 경로(2140) 내의 주 FET들은 보조 경로(2145)의 FET들 및 주 경로(2140)의 FET들에 단일 게이트 바이어스 신호를 인가할 때 왜곡들의 감소를 야기하도록 구성되는 속성들을 갖도록 처리된다.
도 21a 및 도 21b와 관련하여 설명된 주-보조 디바이스들(2100)은, 주 경로(2140)와 보조 경로(2145) 둘 다에서 FET들에 게이트 바이어스 네트워크 1(2156)에 의해 맞춤형 게이트 바이어스 신호가 인가될 때, 주 FET들(2140)이 강한 반전 영역에서 동작하고 보조 FET들(2145)이 임계 미만 또는 약한 반전 영역에서 동작하도록 구성될 수 있다. 이를 달성하기 위해, 주 FET들(2140)은 보조 FET들(2145)의 임계 전압보다 훨씬 더 낮은 임계 전압을 갖도록 구성될 수 있다. 이러한 방식으로, 주 FET 임계 전압보다 큰 게이트 바이어스 전압이 주 FET들(2140)에 인가될 때, 게이트 바이어스 전압은 또한 보조 FET 임계 전압보다 작을 수 있고, 이에 의해 주 FET들(2140)이 강한 반전 영역에서 동작하게 하고, 보조 FET들(2145)이 임계 미만 또는 약한 반전 영역에서 동작하게 한다. 주 FET들(2140) 및/또는 보조 FET들(2145)은 이러한 속성들을 달성하기 위해 상이한 물리적 특성을 갖도록 처리될 수 있다. 예를 들어, 제한 없이, 채널 길이, 게이트 산화물의 두께, 채널 도핑, 게이트 일함수 등은 임계 전압들 및 다른 특성들이 타겟 범위들 내에 있도록 주 FET들(2140) 및 보조 FET들(2145)에 대해 조정될 수 있다.
유사하게, 본 명세서에 설명된 바와 같이, 주 FET들(2140) 및 보조 FET들(2145)은 멀티-핑거 디바이스로서 구현될 수 있다. 멀티-핑거 디바이스의 물리적 특성들은 왜곡들을 감소시키도록 조정될 수 있다. 예를 들어, 보조 FET들의 속성들은 보조 FET들에 의해 생성된 신호들이 주 FET들에 의해 생성된 신호들에서 왜곡들을 감소 또는 상쇄하도록 조정될 수 있다. 조정될 수 있는 멀티-핑거 디바이스의 속성들은, 예를 들어, 채널 길이, 게이트 산화물의 두께, 채널 도핑, 게이트 일함수 등을 포함하고, 이에 제한되지 않는다. 이것은 단일 게이트 바이어스 전압이 멀티-핑거 디바이스에 인가될 수 있게 하여, 일부 핑거들이 강한 반전 영역에서 동작하게 하고, 나머지 핑거들이 임계 미만 또는 약한 반전 영역에서 동작하게 한다. 이것은 고조파 상쇄 또는 감소를 달성하기 위해 행해질 수 있다.
본 명세서에서 설명되는 주-보조 디바이스들에서, 보조 FET(들)는 게이트 제어형 MOSCAP으로 대체될 수 있다. 이것은 디바이스들이 보조 엘리먼트의 커패시터 특성들을 맞춤화할 수 있게 할 수 있다. 유사하게, 본 명세서에 설명되는 주-보조 디바이스들에서, 보조 FET(들)는 게이트 제어형 다이오드로 대체될 수 있다. 게이트 제어형 다이오드는 본 명세서에 설명된 것들과 유사한 이점들을 제공하기 위해 독립적인 캐소드 바이어스 네트워크로 구현될 수 있다. 일부 실시예들에서, 이것은 전체 디바이스 성능 특성들의 제어를 개선할 수 있다. 일부 실시예들에서, 게이트 제어형 커패시터들, 게이트 제어형 다이오드들, 및 트랜지스터들의 조합은 본 명세서에 설명된 주-보조 브랜치들의 액티브 디바이스들을 형성할 수 있다.
도 22a 및 도 22b는 본 명세서에서 설명되는 바와 같이 주-보조 디바이스에 대한 개선된 선형성을 나타내는 시뮬레이션을 예시한다. 도 22a는 도 17을 참조하여 본 명세서에 설명된 디바이스(1700)와 유사하게, 다이오드를 갖는 결합 회로를 통해 각자의 게이트 노드들에 결합되는 바디 노드들을 갖는 주 FET와 병렬인 보조 FET로서 구현되는 예시적인 주-보조 디바이스(2200)를 도시한다. 게이트 바이어스 전압 VG1이 주 FET에 인가되고, 게이트 바이어스 전압 VG2가 보조 FET에 인가된다.
도 22b는 디바이스(2200)의 비선형성과 관련된 시뮬레이션된 결과들의 플롯(2250)을 도시한다. 플롯(2250)을 획득하기 위해, 주에 대한 게이트 바이어스 전압 VG1이 고정되었고, 보조 FET에 대한 게이트 바이어스 전압들의 범위에 걸쳐 시뮬레이션들이 행해졌다. 이것은 2개의 게이트 바이어스 전압 VG1, 3.3V와 3.5V에 대해 반복되었다. 시뮬레이션된 데이터의 결과들은 보조 FET에 인가되는 특정 게이트 바이어스 전압(VG2)에서의 선형성의 뚜렷한 개선을 나타내며, 이는 VG1 전압들 둘 다에 대해 아래쪽으로 하강(dip)하는 플롯에서 보여진다.
단일 이론으로 제한되는 것을 원하지 않고, 특정 게이트 바이어스 전압(VG2)에 대한 선형성의 개선은 고조파 상쇄에 적어도 부분적으로 기인한 것으로 여겨진다. 보조 FET에 의해 생성된 고조파들은 주 FET에 의해 생성된 것들과 크기가 유사하고 위상 또는 부호가 반대이다. 출력에서, 이러한 생성된 고조파들은 파괴적으로 간섭하여(예를 들어, 또는 서로 실질적으로 상쇄되어), 감소된 IMD3을 초래한다(결과적으로 디바이스(2200)를 통한 선형성을 개선시킨다). 보조 FET에 의해 유발되는 이러한 섭동들은 보조 FET의 게이트 바이어스 전압을 조정함으로써 주 FET에 의해 생성되는 고조파들을 상쇄하거나 제거하도록 맞춤화될 수 있다.
IMD3의 개선, 및 따라서 선형성의 개선의 특성은 보조 FET의 물리적 특성을 변경함으로써, 보조 경로에서 이용된 액티브 디바이스들의 개수를 변경함으로써, 및/또는 보조 FET의 동작 영역을 변경함으로써(예를 들어, 보조 FET에 타겟 게이트 바이어스를 인가함으로써) 변경될 수 있다. 따라서, 보조 FET 또는 경로 특성들을 맞춤화함으로써 및/또는 게이트 바이어스(들)를 보조 FET 또는 경로에 맞춤화함으로써, 디바이스(2200) 및 다른 유사한 주-보조 디바이스들은 디바이스의 전체 성능을 개선시키도록 구성될 수 있다. 특정 시뮬레이션들에서, 약 12 dBm의 개선들은 보조 FET에 대한 게이트 바이어스 조정을 이용하여 측정되었다. 따라서, 개선된 또는 최적의 동작 조건들을 유도하기 위해, 타겟 성능 특성들을 달성하기 위한 보조 경로에 대한 타겟 게이트 바이어스 전압들을 결정하기 위해 신호 전력, 주 게이트 바이어스 전압, 및 보조 게이트 바이어스 전압에 관한 맵이 만들어질 수 있다. 특정 구현들에서, 타겟 성능을 달성하기 위한 동작 파라미터들을 더 맞춤화하기 위해 맵 내에 바디 바이어스 전압들 및/또는 기판 바이어스 전압들이 또한 포함될 수 있다.
도 23a는 예시적인 주-보조 디바이스(2300)를 도시하고, 여기서 주 경로(2340)는 주 게이트 바이어스 네트워크(2356a)를 이용하여 바이어싱된 복수의 FET를 포함하고, 보조 경로(2345)는 주 게이트 바이어스 네트워크(2356a)와 독립적인 보조 게이트 바이어스 네트워크(2356b)를 이용하여 바이어싱된 복수의 FET를 포함한다. 주 경로(2340) 내의 FET들의 수는 2개 이상의 FET일 수 있다. 스택에서의 FET들의 수는 디바이스의 전력 요건들에 기초하여 구성될 수 있다. 예를 들어, 주 경로(2340)에서의 FET들의 수는 전력 처리 요건에 대해 비교적 높을 수 있고, 삽입 손실들을 감소시키기 위해 비교적 큰 주변부를 갖도록 구성될 수 있다. 보조 경로(2345)가 주 경로(2340)와 병렬이기 때문에, 보조 FET들의 스택 번호 및 주변부는 개선된 선형성을 달성하기 위해 더 자유롭게 조정될 수 있다. 이것은 적어도 부분적으로 보조 FET들의 비선형성이 스택 번호 및 FET 주변부의 함수인 것으로 인한 것이다. 이것은 주 및 보조 FET들이 동일한 디바이스 타입을 갖는 경우에 특히 적용가능할 수 있다.
일부 실시예들에서, 주 게이트 바이어스 네트워크(2356a)는 정적 게이트 바이어스 신호를 제공한다. 특정 실시예들에서, 주 게이트 바이어스 네트워크(2356a)는 동적 게이트 바이어스 신호를 제공한다. 일부 실시예들에서, 보조 게이트 바이어스 네트워크(2356b)는 정적 게이트 바이어스 신호를 제공한다. 특정 실시예들에서, 보조 게이트 바이어스 네트워크(2356b)는 동적 게이트 바이어스 신호를 제공한다. 다양한 구현에서, 주 게이트 바이어스 네트워크(2356a)는 보조 게이트 바이어스 네트워크(2356b)에 의해 제공되는 게이트 바이어스 전압보다 큰 게이트 바이어스 전압을 제공한다. 주 게이트 바이어스 네트워크(2356a)는 주 경로(2340) 내의 FET들이 강한 반전 영역에서 동작하게 하는 게이트 바이어스 전압을 제공하도록 구성될 수 있고, 보조 게이트 바이어스 네트워크(2356b)에 의해 제공되는 게이트 바이어스 전압은 보조 경로(2345) 내의 FET들이 임계 미만 또는 약한 반전 영역에서 동작하게 하도록 구성된다.
디바이스(2300)는 스위치 온 및 오프될 수 있는 스위치 브랜치에서 사용될 수 있다. 이러한 구현들에서, 주 경로(2340)와 보조 경로(2345) 둘 다는 유리하게는 오프 상태에서의 전력 처리를 위해 비교적 큰 스택 번호를 갖도록 구성될 수 있다. 성능을 더 잘 개선시키기 위해, 상이한 FET들에 인가되는 게이트 바이어스 신호 또는 보조 경로(2345) 내의 FET들의 서브세트들은 서로 상이할 수 있다. 이것은 신호 특성들의 더욱 미세한 조정을 허용할 수 있고, 결과적으로 보조 경로(2345) 내의 모든 FET들에 단일 게이트 바이어스 전압이 인가되는 실시예들에 대해 성능을 개선시킬 수 있다. 예로서, "온" 상태에서 선형성을 개선시키기 위해, 보조 경로(2345) 내의 하나 이상의 FET는 약한 반전 영역에서 동작하도록 바이어싱될 수 있고, 나머지 FET들은 강한 반전 영역에서 동작하도록 바이어싱된다. 또한, "오프" 상태에서 선형성을 개선시키기 위해, 보조 경로(2345) 내의 하나 이상의 FET는 약한 반전 영역에서 동작하도록 바이어싱될 수 있고, 나머지 FET들은 축적 영역(accumulation region)에서 동작하도록 바이어싱된다. 따라서, 게이트 바이어스 네트워크(2356)는 보조 경로(2345) 내의 상이한 FET들 또는 FET들의 그룹들에 상이한 게이트 바이어스 신호들을 인가하도록 구성될 수 있다(도 20a를 참조하여 본 명세서에 설명된 주-보조 디바이스(2000)와 유사함)는 것을 이해해야 한다.
도 23b는 보조 게이트 바이어스 네트워크(2356b)에 의해 제공되는 바이어스를 조절하도록 구성되는 피드백 루프를 갖는 도 23a의 주-보조 디바이스(2300)를 도시한다. 입력 노드에서의 신호에 관련된 신호를 생성하기 위해 결합기(2371)가 포함될 수 있다. 결합기(2371)는 결합기(2371)로부터의 신호를 분석 또는 처리하고 피드백 신호를 생성하도록 구성되는 바이어스 피드백 모듈(2372)에 결합된다. 바이어스 피드백 모듈(2372)은 보조 경로(2345)에 대한 게이트 바이어스 신호를 결정, 생성, 수정, 및/또는 조절하는 보조 게이트 바이어스 네트워크(2356b)에 피드백을 송신한다. 이것은 주-보조 디바이스의 성능을 개선시키기 위해 행해질 수 있다.
게이트, 바디, 및 소스와 드레인 사이에서의 결합의 차이에 적어도 부분적으로 기인하여, 주-보조 디바이스(2300)의 성능은 입력 신호(예를 들어, 입력 전력, 주파수 등)의 함수로서 변화할 수 있다. 따라서, 바이어스 피드백 모듈(2372)은 입력 신호 특성들에 따라 보조 경로에 대한 게이트 바이어스 전압을 동적으로 조절하기 위해 게이트 바이어스 네트워크(2356b)에 입력을 제공하도록 구현된다.
도 24a는 주 FET 스택 또는 경로(2440) 및 보조 FET 스택 또는 경로(2445)를 갖는 예시적인 주-보조 디바이스(2400)를 도시하고, 보조 경로(2445)는 FET들의 제1 서브세트, FET들의 제2 서브세트, FET들의 제3 서브세트를 포함하고, FET들의 제1 및 제3 서브세트들은 보조 게이트 바이어스 네트워크(2456c)를 이용하여 바이어싱되고, FET들의 제2 서브세트는 상이한 보조 게이트 바이어스(2456b)를 이용하여 바이어싱되고, FET들의 제1 및 제3 서브세트들은 보조 경로(2445)에 대한 액세스를 제어한다.
스위치들의 n-스택을 포함하는 주 스택(2440)은 입력 노드와 출력 노드 사이의 주요 신호 경로로서 역할하도록 구성될 수 있다. 이러한 구성의 비선형성(예를 들어, 고조파들, 상호변조 곱들 등)에 적어도 부분적으로 기인하여, 무선 표준들 또는 다른 그러한 표준들에 대한 사양들을 충족시키기 위해 적어도 비선형성을 감소시킴으로써 성능을 개선하는 것이 바람직할 수 있다. 따라서, 보조 경로(2445)는 주 경로(2440)와 병렬로 포함된다. 보조 경로(2445)는 비선형 생성기(예를 들어, FET들의 제2 서브세트) 및 보조 비선형 생성기들로서 작용하는 FET들 및 보조 경로(2445)에 대한 액세스를 제어하는 스위치들을 포함하고 있다. 일부 실시예들에서, 보조 경로(2445) 내의 FET들의 총 스택은 주 경로(2440) 내의 FET들의 수와 동일하거나 초과할 것이지만, 보조 경로(2445) 내의 FET들의 수는 주 경로(2440) 내의 FET들의 수보다 작거나, 동일하거나, 클 수 있다.
FET들의 제1 및 제3 서브세트들은 입력 노드와 출력 노드 둘 다에서 전압 및 전력 요건들을 견디기에 충분한 스택 높이를 갖도록 구성될 수 있다. 이것은 디바이스(2400)가 스위치 애플리케이션에서 "온" 및 "오프" 구성들 둘 다에서 사용될 수 있게 한다.
보조 경로(2445)는 주 경로(2440)의 비선형성과 크기가 대략 같고 위상이 반대인 비선형성(고조파, IMD 등)을 생성하도록 구성될 수 있다. 주 경로(2440)와 보조 경로(2445) 둘 다를 통해 입력 노드와 출력 노드 사이에서 이동하는 신호의 순 효과(net effect)는 주 경로(2440) 단독을 통한 신호 경로에 비해 개선된다. 보조 경로(2445)에서 생성된 비선형성은 비선형 생성기의 바이어싱 및 사이징(sizing)의 함수일 수 있다. FET들의 제1 및 제3 서브세트들은 또한 보조 경로의 비선형성에 기여하여, 주 경로(2400)에 의해 생성되는 왜곡들의 감소를 돕는다. FET들의 제2 서브세트(예를 들어, 주요 비선형 생성기)에 제공되는 바이어스 신호는 주파수, 입력 전력, 온도, 및/또는 디바이스(2400)에서 상쇄될 비선형성의 타입에 의존할 수 있다.
보조 경로(2445) 내의 FET들의 제1 및 제3 서브세트들은 디바이스(2400)에서 여러 방식으로 사용될 수 있다. 예를 들어, FET들의 제1 및 제3 서브세트들이 "온" 상태에 있고 주 스위치가 온일 때, FET들의 제1 및 제3 서브세트들은 주 경로(2440)의 FET들과 동일한 전압(예를 들어, 약 2.5V)에서 바이어싱될 수 있다. 이러한 배열에서, 주 경로(2440) 및 보조 경로(2445)의 왜곡들(예를 들어, 비선형성)은 실질적으로 상쇄되어, 스위치의 비선형성(고조파, IMD 등)을 개선시킬 수 있다.
다른 예로서, FET들의 제1 및 제3 서브세트들이 "오프" 상태에 있고 주 스위치가 온일 때, FET들의 제1 및 제3 서브세트들은 신호가 보조 경로(2440)에 진입하는 것을 차단한다. 따라서, 신호는 입력 노드로부터 주 경로(2440)를 통해 출력 노드로 이동한다. 이러한 경우는 주 경로(2440)의 비선형성이 적합한 경우 또는 그렇지 않으면 보조 경로(2445)를 사용하는 것이 바람직하지 않은 경우들에서 이용될 수 있다. FET들의 제1 및 제3 서브세트들은 입력 및 출력 노드들에서 보이는 최대 전압들을 견디도록 설계될 수 있다(예를 들어, 충분한 스택 높이를 가짐).
다른 예로서, FET들의 제1 및 제3 서브세트들이 "오프" 상태에 있고 주 스위치가 오프일 때, 주-보조 디바이스(2400)는 완전히 오프이다. 보조 경로(2445) 및 주 경로(2440) 내의 FET들의 제1 및 제3 서브세트들은 출력 노드에서 최대 전압 스윙을 견디기에 충분한 스택 높이를 포함할 수 있다.
도 24b는 보조 경로(2445) 내의 FET들의 제3 서브세트를 제거하는 도 24a의 주-보조 디바이스(2400)를 도시한다. 도 24c는 보조 경로(2445) 내의 FET들의 제1 서브세트를 제거하는 도 24a의 주-보조 디바이스(2400)를 도시한다. 이러한 실시예들은 도 24a를 참조하여 본 명세서에 설명된 디바이스(2400)와 유사한 기능을 갖는다.
보조 경로들을 이용한 선형성의 개선
도 25는 보조 경로의 사용을 통해 신호 선형성을 개선하는 예시적인 회로들을 도시한다. 구성 A는 게이트에 인가되는 게이트 바이어스 VGS를 갖는 주 FET(2540a)를 갖는 주 경로를 통하고 나서 부하를 통해 접지로 가는 스위치 경로(2500a)를 나타낸다. 신호는 2개의 주파수 성분, 즉, f1 및 f2을 포함하는 2-톤 신호이다. 스위치 경로(2500a)는, 우측의 회로에 도시된 바와 같이, 스위치가 턴 온(turn on)될 때 주 FET(2540a) 대신에 주 비선형 저항기(2540b)로서 표현된다.
비선형 저항기(2540b)는 특정 크기 및 위상을 갖는 고조파를 생성한다. 예를 들어, 주파수 성분들 f1 및 f2를 갖는 Vload의 크기는 다음 식에 비례한다:
여기서, Id는 비선형 저항기 및 부하를 통한 전류이다. 또한, 스위치 경로의 출력은 고조파들 및 상호변조 곱들을 포함하고, 여기서 Vload의 크기는 주파수들 (2*f1 - f2) 및 (2*f2 - f1), 예를 들어, 3차 고조파를 포함하고, 부하에서 화살표를 갖는 점선으로 표현된다. 3차 고조파들(H3) 및 상호변조 곱들(IM3)(주파수들 (2*f1 - f2) 및 (2*f2 - f1)을 가짐)은 주 스위치 경로를 통해 흐르는 전류의 3차 도함수(third-order derivative)와 밀접하게 관련된다. 따라서, Vload는 다음 식에 비례한다:
여기서, Id는 비선형 저항기 및 부하를 통한 전류이다.
본 명세서에 설명된 바와 같이, 스위치 경로 내의 고조파로 인한 왜곡들은 보조 경로의 도입을 통해 감소될 수 있다. 보조 경로는 스위치 경로의 고조파를 감소시키기 위해 유사한 크기 및 반대 위상을 갖는 고조파를 생성하는 데 사용될 수 있다. 이것은 스위치 경로를 통해 고조파를 감소시키고, 그에 의해 비선형성을 개선시킨다. 보조 경로를 적절히 바이어싱함으로써, 고조파의 타겟 감소 또는 상쇄가 달성될 수 있다.
구성 B는 주 FET(2540a) 및 부하를 통해 접지로 가지만, FET(2540a)와 병렬인 보조 FET(2545a)가 추가되는 다른 스위치 경로(2500b)를 나타낸다. 2개의 주파수 f1 및 f2를 포함하는 동일한 2-톤 신호가 인가된다. 스위치 경로(2500b)가 온일 때, 우측의 회로에 도시된 바와 같이, 보조 FET(2545a) 대신에 보조 비선형 저항기(2545b)와 병렬인 주 비선형 저항기(2540b)로서 나타낼 수 있다.
전술한 바와 같이, 보조 비선형 저항기(2545b)의 출력은, 부하에서 화살표를 갖는 파선에 의해 표현되는, Vload의 크기가 주파수들 (2*f1 - f2) 및 (2*f2 - f1)을 포함하는 고조파 및 상호변조 곱들, 예를 들어, 3차 고조파를 포함한다. 3차 고조파들(H3) 및 상호변조 곱들(IM3)(주파수들 (2*f1 - f2) 및 (2*f2 - f1)을 가짐)은 보조 비선형 저항기(2545b)를 통해 흐르는 전류의 3차 도함수와 밀접하게 관련된다. 그에 따라, 보조 경로에 의해 기여된 Vload는 다음 식에 비례한다:
여기서, I'd는 보조 비선형 저항기(2545b)를 통한 전류이다. 주 비선형 저항기(2540b) 및 보조 비선형 저항기(2545b)로부터의 신호들의 결과적인 조합은 보조 FET(2545a)의 바이어스를 구성함으로써 파괴적으로 간섭하도록 구성될 수 있으며, 따라서 결과적인 신호는 주 FET(2540a)의 신호와 유사한 크기 및 반대 위상을 갖는 3차 고조파를 갖게 된다. 이러한 방식으로, 주 경로(2540a) 및 보조 경로(2545a)에 의해 형성된 주-보조 브랜치의 부하 및/또는 출력에서 비선형성이 개선될 수 있다.
스위치 경로들이 단일 FET로 예시되지만, 스위치 경로들은 FET들의 스택들로 구현될 수 있다는 것을 이해해야 한다. 예를 들어, 주 경로(2540a)는 단일 FET 또는 복수의 FET를 포함할 수 있다. 유사하게, 보조 경로(2545a)는 단일 FET 또는 복수의 FET를 포함할 수 있고, 주 경로(2540a) 내의 FET의 수는 보조 경로(2545a) 내의 FET의 수와 상이하다.
도 26a는 3차 고조파의 크기 및 위상을 시뮬레이션하는 데 사용되는 예시적인 FET 스택(2600)을 도시하고, 그 결과들은 도 26b에 도시된다. FET 스택(2600)에서, 시뮬레이션에서의 FET들의 총 수는 12이고, 3.5mm의 전체 폭 및 0.24㎛의 길이를 갖는다. 신호의 입력 전력은 20dBm으로서 시뮬레이션되었고, Vbody는 0V이다.
도 26b의 플롯(2605)에 도시된 바와 같이, 3차 고조파의 크기는 게이트 전압의 함수로서 변한다. 플롯(2610)에 도시된 바와 같이, 3차 고조파의 위상은 또한 게이트 전압에 따라 변화하고, 특정 게이트 전압에서 180도의 위상 변화를 갖는다. 이러한 전이(transition)가 발생하는 게이트 전압은 여기서 약 0.6 V이지만, 상이한 FET 구성들은 이러한 전이가 발생하는 상이한 게이트 전압을 가질 것임을 이해해야 한다. 따라서, 이 시뮬레이션에 의해 예시된 바와 같이, FET 스택의 게이트 바이어스는 3차 고조파의 타겟 크기 및 위상을 달성하기 위해 맞춤화 또는 조정될 수 있다. 이것은 예를 들어 스위치 경로 내의 다른 FET 스택에 의해 생성되는 3차 고조파들을 감소 또는 상쇄하기 위해 행해질 수 있으며, 이에 의해 스위치 경로를 통한 선형성을 개선시킨다.
도 27a는 3.5 V의 게이트 바이어스를 이용하여 바이어싱된 12-FET 스택을 갖는 주 경로를 갖는 스위치 경로의 3차 상호변조 곱들(IM3)에 대응하는 데이터의 플롯(2705)을 나타낸다. "1-스택"으로 라벨링된 포인트들은 보조 경로가 단일 FET를 포함하는 주 경로와 병렬인 보조 경로에 대응한다. 유사하게, "2-스택" 및 "3-스택"으로 라벨링된 포인트들은 주 경로와 병렬인 보조 경로들에 대응하며, 보조 경로는 각각 2개의 FET 및 3개의 FET를 포함한다. 게이트 바이어스는 보조 경로에 대해 변경되고, 결과적인 신호 특성들은 플롯(2705)에 도시된다. 이 데이터는 보조 경로의 FET 스택 크기가 결과적인 신호 선형성의 개선들에 영향을 줄 수 있다는 것을 나타낸다. 따라서, 게이트 바이어스를 조정하는 것에 더하여, 보조 경로는 신호 선형성의 개선들을 달성하기 위해 타겟 또는 적합한 수의 FET들을 포함하도록 구성될 수 있다.
도 27b는 보조 경로 내의 FET들의 서브세트에 인가되는 게이트 바이어스의 함수로서 3차 인터셉트 포인트(third-order intercept point)(IP3)의 플롯(2710)을 예시한다. 데이터는 3.5 V의 게이트 바이어스를 이용하여 바이어싱된 12-FET 스택을 갖는 주 경로, 및 4개의 FET는 고정 바이어스(1.2 V)를 이용하여 바이어싱되고, 나머지 8개의 FET는 VG3로서 플롯에 예시된 가변 전압을 이용하여 바이어싱되는 12-FET 스택을 갖는 보조 경로를 갖는 회로에 대응한다. 플롯(2710)은 보조 경로에서의 FET들의 서브세트에 대한 가변 전압의 IP3에 대한 영향을 도시한다. 따라서, 개선된 신호 선형성을 달성하기 위해 보조 경로에서 조정될 수 있는 다른 파라미터는 FET들의 서브세트에 인가되는 게이트 바이어스이다. 즉, 상이한 게이트 바이어스들은 왜곡들의 타겟 감소들을 달성하기 위해 보조 경로에서의 FET들의 상이한 서브세트들에 인가될 수 있다.
결과적으로, 본 명세서에 설명된 바와 같이, 주 경로에 더하여 보조 경로를 도입함으로써 스위치 경로를 통한 신호의 선형성이 개선될 수 있다. 선형성의 원하는 또는 타겟 개선을 달성하기 위해 보조 경로로부터의 신호를 조정하기 위해, 다음의 것들 중 하나 이상이 행해질 수 있다: 보조 경로에서의 FET들의 수가 변할 수 있고, 보조 경로에서의 하나 이상의 FET에 인가되는 게이트 바이어스가 맞춤화될 수 있고, 보조 경로에서의 FET들의 상이한 서브세트들에 상이한 게이트 바이어스들이 인가될 수 있고, 다수의 보조 경로들이 구현될 수 있고, 주 경로와 직렬로 및/또는 병렬로 보조 경로들이 구현될 수 있고, 이와 유사한 것들이 있다. 본 명세서의 설명으로부터 명백한 바와 같이, 이 리스트는 신호 선형성을 개선시키기 위해 보조 경로를 이용하는 방식들을 총망라하지 않는다. 본 개시내용은 본 명세서에 설명된 실시예들의 변형들 및 치환들을 포함한다는 것을 이해해야 한다.
제품들에서의 구현들과 관련된 예들
본 명세서에 설명된 바와 같은 주-보조 FET 디바이스들, 그러한 디바이스들에 기초한 회로들, 및 그러한 디바이스들 및 회로들에 대한 바이어스/결합(bias/coupling) 구성들의 다양한 예들은 다수의 상이한 방식들로 그리고 상이한 제품 레벨들로 구현될 수 있다. 이러한 제품 구현들 중 일부가 예로서 설명된다.
도 28a, 도 28b, 도 28c, 및 도 28d는 하나 이상의 반도체 다이 상의 이러한 구현들의 비제한적 예들을 도시한다. 도 28a는, 일부 실시예들에서, 본 명세서에 설명된 바와 같은 하나 이상의 특징을 갖는 주-보조 브랜치를 갖는 스위치(860) 및 바이어스/결합 회로(850)가 다이(800) 상에 구현될 수 있다는 것을 도시한다. 예를 들어, 주-보조 브랜치를 갖는 스위치(860)는 본 명세서에 설명된 특징들을 갖는 하나 이상의 주-보조 브랜치를 포함할 수 있다. 예를 들어, 바이어스/결합 회로(850)는 본 명세서에 설명된 바이어스 네트워크들의 하나 이상의 특징을 포함할 수 있다. 도 28b는, 일부 실시예들에서, 바이어스/결합 회로(850)의 적어도 일부가 도 28a의 다이(800)의 외부에 구현될 수 있다는 것을 도시한다.
도 28c는, 일부 실시예들에서, 본 명세서에 설명된 하나 이상의 특징을 갖는 주-보조 브랜치를 갖는 스위치(860)가 하나의 다이(800b) 상에 구현될 수 있고, 본 명세서에 설명된 하나 이상의 특징을 갖는 바이어스/결합 회로(850)가 다른 다이(800a) 상에 구현될 수 있다는 것을 도시한다. 도 28d는, 일부 실시예들에서, 바이어스/결합 회로(850)의 적어도 일부가 도 28c의 다른 다이(800a)의 외부에 구현될 수 있다는 것을 도시한다.
일부 실시예들에서, 본 명세서에 설명된 하나 이상의 특징을 갖는 하나 이상의 다이는 패키징된 모듈에서 구현될 수 있다. 이러한 모듈의 예는 도 29a(평면도) 및 도 29b(측면도)에 도시되어 있다. 주-보조 브랜치를 갖는 스위치와 바이어스/결합 회로 둘 다가 동일한 다이 상에 있다는 문맥에서 설명되었지만(예를 들어, 도 28a의 예시적인 구성), 패키징된 모듈들은 다른 구성들에 기초할 수 있다는 것을 이해할 것이다.
모듈(810)은 패키징 기판(812)을 포함하는 것으로 도시되어 있다. 이러한 패키징 기판은 복수의 컴포넌트를 수용하도록 구성될 수 있으며, 예를 들어, 라미네이트(laminate) 기판을 포함할 수 있다. 패키징 기판(812) 상에 장착되는 컴포넌트들은 하나 이상의 다이를 포함할 수 있다. 도시된 예에서는, 주-보조 브랜치를 갖는 스위치(860) 및 바이어스/결합 회로(850)를 갖는 다이(800)가 패키징 기판(812) 상에 장착되는 것으로 도시되어 있다. 다이(800)는 접속-와이어본드들(connection-wirebonds)(816)과 같은 접속들을 통해 모듈의 다른 부분들에(그리고 하나보다 많은 다이가 이용되는 경우에는 서로) 전기적으로 접속될 수 있다. 그러한 접속-와이어본드들은 다이(800) 상에 형성되는 콘택트 패드들(contact pads)(818)과 패키징 기판(812) 상에 형성되는 콘택트 패드들(814) 사이에 형성될 수 있다. 일부 실시예들에서, 하나 이상의 표면 장착 디바이스(surface mounted device)(SMD)들(822)은 모듈(810)의 다양한 기능을 용이하게 하기 위해 패키징 기판(812) 상에 장착될 수 있다.
일부 실시예들에서, 패키징 기판(812)은 다양한 컴포넌트들을 서로 및/또는 외부 접속들을 위한 콘택트 패드들과 상호접속시키기 위한 전기적 접속 경로들을 포함할 수 있다. 예를 들어, 접속 경로(832)가 예시적인 SMD(822)와 다이(800)를 상호접속하는 것으로 도시되어 있다. 다른 예에서, 접속 경로(833)가 SMD(822)를 외부-접속 콘택트 패드(834)와 상호접속시키는 것으로 도시되어 있다. 또 다른 예에서, 접속 경로(835)가 다이(800)를 접지-접속 콘택트 패드들(836)과 상호접속시키는 것으로 도시되어 있다.
일부 실시예들에서, 패키징 기판(812) 위의 공간 및 그 위에 장착된 다양한 컴포넌트들은 오버몰드 구조체(overmold structure)(830)로 채워질 수 있다. 이러한 오버몰드 구조체는 외부 요소들로부터 컴포넌트들 및 와이어본드들에 대한 보호와 패키징된 모듈(810)의 보다 쉬운 핸들링을 포함하는 복수의 원하는 기능을 제공할 수 있다.
도 30은 도 29a 및 도 29b를 참조하여 설명된 모듈(810)에 구현될 수 있는 예시적인 스위칭 구성의 개략도를 도시한다. 이 예에서, 주-보조 브랜치를 갖는 스위치(860)는 SP9T 스위치인 것으로서 예시되며, 극은 안테나에 접속가능하고, 스로들은 다양한 Rx 및 Tx 경로들에 접속가능하다. 이러한 구성은 예를 들어 무선 디바이스들에서 다중 모드 다중 대역 동작들(multi-mode multi-band operations)을 용이하게 할 수 있다. 본 명세서에 설명된 바와 같이, 다양한 스위칭 구성들(예를 들어, 하나보다 많은 안테나를 위해 구성된 것들을 포함함)이 주-보조 브랜치를 갖는 스위치(860)에 대해 구현될 수 있다. 또한 본 명세서에 설명된 바와 같이, 이러한 스위칭 구성들의 하나 이상의 스로는 TRx 동작들을 위해 구성되는 대응하는 경로(들)에 접속가능할 수 있다. 주-보조 브랜치를 갖는 스위치(860)를 통한 스위칭가능 경로들 중 하나 이상은 주-보조 구성을 이용하여 구현될 수 있으며, 그 예들은 본 명세서에 설명되어 있다.
모듈(810)은 주-보조 브랜치를 갖는 스위치(860) 및/또는 바이어스/결합 회로(850)의 동작을 용이하게 하기 위하여 전력(예를 들어, 공급 전압 VDD) 및 제어 신호를 수신하기 위한 인터페이스를 추가로 포함할 수 있다. 일부 구현들에서, 공급 전압 및 제어 신호들은 바이어스/결합 회로(850)를 통해 주-보조 브랜치를 갖는 스위치(860)에 인가될 수 있다.
일부 구현예에서, 본 명세서에서 설명된 하나 이상의 특징을 갖는 디바이스 및/또는 회로가 무선 디바이스와 같은 RF 디바이스에 포함될 수 있다. 그러한 디바이스 및/또는 회로는 무선 디바이스에 직접적으로, 본 명세서에서 설명된 바와 같은 모듈러 형태로, 또는 그들의 일부 조합으로 구현될 수 있다. 일부 실시예들에서, 그러한 무선 디바이스는, 예를 들어, 셀룰러 폰, 스마트폰, 전화 기능을 갖거나 갖지 않는 핸드-헬드 무선 디바이스, 무선 태블릿 등을 포함할 수 있다.
도 31은 본 명세서에 설명된 하나 이상의 유리한 특징을 가지는 예시적인 무선 디바이스(900)를 도시한다. 본 명세서에 설명된 바와 같은 다양한 스위치들 및 다양한 바이어싱/결합 구성들의 문맥에서, 주-보조 브랜치를 갖는 스위치(960) 및 바이어스/결합 회로(950)가 모듈(910)의 일부일 수 있다. 일부 실시예들에서, 스위치 모듈(910)은, 예를 들어, 무선 디바이스(900)의 다중 대역 다중 모드 동작들을 용이하게 할 수 있다. 주-보조 브랜치를 갖는 스위치(960)는 주-보조 브랜치를 갖는 스위치(960)를 통해 스위칭가능 경로들 중 하나 이상에서 주-보조 FET 디바이스를 사용할 수 있다. 바이어스/결합 회로(950)는 본 명세서에 설명된 게이트 및/또는 바디 바이어스 네트워크 구성들 중 임의의 것을 이용하여 주-보조 브랜치를 갖는 스위치(960)에 구현된 주-보조 FET 디바이스(들)에 게이트 및/또는 바디 바이어싱을 제공할 수 있다.
예시적인 무선 디바이스(900)에서, 복수의 PA를 갖는 전력 증폭기(PA) 어셈블리(916)가 하나 이상의 증폭된 RF 신호를 (하나 이상의 듀플렉서(918)의 어셈블리를 통해) 주-보조 브랜치를 갖는 스위치(960)에 제공할 수 있고, 주-보조 브랜치를 갖는 스위치(960)는 증폭된 RF 신호(들)를 하나 이상의 안테나에 라우팅할 수 있다. PA들(916)은 공지된 방식들로 구성되고 동작될 수 있는 트랜시버(914)로부터 대응하는 증폭되지 않은 RF 신호(들)를 수신할 수 있다. 트랜시버(914)는 또한 수신된 신호들을 처리하도록 구성될 수 있다. 트랜시버(914)는 사용자에게 적합한 데이터 및/또는 음성 신호들과 트랜시버(914)에 적합한 RF 신호들 사이에 변환을 제공하도록 구성되는 베이스밴드 서브-시스템(910)과 상호작용하는 것으로 도시되어 있다. 트랜시버(914)는 또한 무선 디바이스(900)의 동작을 위한 전력을 관리하도록 구성되는 전력 관리 컴포넌트(906)에 접속되는 것으로 도시되어 있다. 이러한 전력 관리 컴포넌트는 또한 베이스밴드 서브-시스템(910) 및 모듈(910)의 동작들을 제어할 수 있다.
베이스밴드 서브-시스템(910)은 사용자에게 제공되며 사용자로부터 수신되는 음성 및/또는 데이터의 다양한 입력 및 출력을 용이하게 하기 위하여 사용자 인터페이스(902)에 접속되는 것으로 도시되어 있다. 베이스밴드 서브-시스템(910)은 또한 무선 디바이스의 동작을 용이하게 하기 위해 데이터 및/또는 명령어들을 저장하고 그리고/또는 사용자를 위한 정보의 저장을 제공하도록 구성되는 메모리(904)에 접속될 수 있다.
일부 실시예들에서, 듀플렉서들(918)은 공통 안테나(예를 들어, 924)를 이용하여 전송 및 수신 동작들이 동시에 수행되는 것을 허용할 수 있다. 도 31에서, 수신된 신호들은 예를 들어, 하나 이상의 저-잡음 증폭기(low-noise amplifier)(LNA)를 포함할 수 있는 "Rx" 경로들로 라우팅되는 것으로 도시되어 있다.
다수의 다른 무선 디바이스 구성이 본 명세서에서 설명된 하나 이상의 특징을 활용할 수 있다. 예를 들어, 무선 디바이스가 다중 대역 디바이스일 필요는 없다. 다른 예에서, 무선 디바이스는 다이버시티 안테나와 같은 추가적인 안테나들, 및 와이파이(Wi-Fi), 블루투스(Bluetooth), 및 GPS와 같은 추가적인 접속성 특징들(connectivity features)을 포함할 수 있다.
일반적인 코멘트들
본 개시내용은 다양한 특징들을 설명하며, 그 중 하나만이 본 명세서에 설명된 이점들을 단독으로 발생시키는 것은 아니다. 통상의 기술자에게 자명한 바와 같이, 본 명세서에 설명된 다양한 특징들이 조합, 수정 또는 생략될 수 있다는 것을 이해할 것이다. 본 명세서에 특별히 설명된 것들 이외의 다른 조합들 및 서브-조합들이 통상의 기술자에게 자명할 것이고, 본 개시내용의 일부를 형성하도록 의도된다.
일부 실시예들은 수학식들, 알고리즘들, 및/또는 흐름도 예시들을 참조하여 설명될 수 있다. 이러한 방법들은 하나 이상의 프로세서 또는 전용 집적 회로 또는 칩을 이용하여 실행가능한 컴퓨터 프로그램 명령어들을 이용하여 구현될 수 있다. 이러한 점에서, 각각의 수학식, 알고리즘, 블록, 또는 흐름도의 단계, 및 이들의 조합들은 하드웨어, 펌웨어, 및/또는 컴퓨터 판독가능 프로그램 코드 로직으로 구현되는 하나 이상의 컴퓨터 프로그램 명령어를 포함하는 소프트웨어에 의해 구현될 수 있다. 이해되는 바와 같이, 임의의 그러한 컴퓨터 프로그램 명령어들은 머신을 생성하기 위해 임의의 적절한 프로그래밍 가능 처리 장치에 의해 실행될 수 있고, 그에 따라서 컴퓨터 프로그램 명령어들이 수학식들, 알고리즘들, 및/또는 흐름도들에서 특정된 기능들을 구현하게 한다. 또한, 각각의 수학식 및/또는 알고리즘 및 이들의 조합들은 특정된 기능들 또는 단계들을 수행하는 특수 목적 프로세서들 또는 다른 하드웨어 기반 시스템들에 의해 구현될 수 있다는 것을 이해할 것이다. 본 명세서에 개시된 다양한 기능들은 컴퓨터 실행가능 프로그램 명령어들로 구현될 수 있고/있거나 애플리케이션-특정 회로부(예를 들어, ASIC들 또는 FPGA들)에서 구현될 수 있다.
문맥이 명백히 달리 요구하지 않는 한, 설명 및 청구항들 전체에 걸쳐서, "포함한다", "포함하는" 등의 단어들은 배타적 또는 전수적 의미가 아니라 포괄적 의미에서, 즉, "~를 포함하지만 이에 제한되지 않는"의 의미에서 해석되어야 한다; 본 명세서에서 일반적으로 사용되는 바와 같이, "결합된"이라는 단어는 직접 접속되거나 하나 이상의 중간 요소에 의해 접속될 수 있는 둘 이상의 요소들을 지칭한다. 부가적으로, "본 명세서에서, "이상에서", "이하에서"와 같은 단어들 및 유사한 의미의 단어들은, 본 출원에서 사용될 때, 본 출원의 임의의 특정 부분들이 아니라 본 출원 전체를 지칭하는 것이다. 문맥이 허용하는 경우에, 단수 또는 복수를 사용하는 상세한 설명에서의 단어들은 각각 복수 또는 단수를 또한 포함할 수 있다. 2개 이상의 아이템의 목록에 관한 "또는"이라는 단어는, 다음과 같은 단어의 해석들을 전부 커버한다: 목록 내의 아이템들 중 임의의 아이템, 목록 내의 아이템들 전부, 및 목록 내의 아이템들의 임의의 조합.
본 개시내용은 본 명세서에 나타낸 구현들로 제한되도록 의도되지 않는다. 본 개시내용에 설명된 구현들에 대한 다양한 수정들이 통상의 기술자들에게 쉽게 명백할 수 있고, 본 명세서에서 정의된 일반적인 원리들은 본 개시내용의 사상 또는 범위로부터 벗어나지 않고 다른 구현들에 적용될 수 있다. 본 명세서에 제공된 본 발명의 교시는 다른 방법들 및 시스템들에 적용될 수 있으며, 전술한 방법들 및 시스템들로 제한되지 않고, 전술한 다양한 실시예들의 요소들 및 동작들은 추가적 실시예들을 제공하기 위해 결합될 수 있다. 따라서, 본 명세서에 설명된 신규한 방법들 및 시스템들은 다양한 다른 형태들로 구현될 수 있다; 또한, 본 개시내용의 사상에서 벗어나지 않고 본 명세서에서 설명된 방법들 및 시스템들의 형태로 다양한 생략들, 대체들 및 변경들이 이루어질 수 있다. 첨부된 청구항들 및 그 등가물들은 본 개시내용의 범위 및 사상 내에 속하는 바와 같은 그러한 형태들 또는 수정들을 커버하도록 의도된다.
Claims (170)
- 스위칭 기능을 수행하기 위한 회로 어셈블리로서,
보조 경로(auxiliary path)와 병렬로 주 경로(main path)를 포함하는 브랜치(branch);
상기 주 경로에 접속된 제1 게이트 바이어스 네트워크; 및
상기 보조 경로에 접속된 제2 게이트 바이어스 네트워크
를 포함하고, 상기 제2 게이트 바이어스 네트워크는 상기 스위칭 기능의 선형성을 개선시키도록 구성되는 회로 어셈블리. - 제1항에 있어서, 상기 주 경로에 결합된 바디 바이어스 네트워크(body bias network)를 추가로 포함하는 회로 어셈블리.
- 제2항에 있어서, 상기 바디 바이어스 네트워크는 상기 보조 경로에 추가로 결합되는 회로 어셈블리.
- 제1항에 있어서, 상기 주 경로는 복수의 전계 효과 트랜지스터를 포함하는 회로 어셈블리.
- 제4항에 있어서, 상기 보조 경로는 복수의 전계 효과 트랜지스터를 포함하는 회로 어셈블리.
- 제1항에 있어서, 상기 브랜치는 션트(shunt) 구성에서 시리즈 아암(series arm)과 기준 전위 노드 사이에 결합되는 회로 어셈블리.
- 제6항에 있어서, 상기 제2 게이트 바이어스 네트워크는 상기 스위칭 기능의 용량성 비선형성(capacitive nonlinearity)을 감소시키도록 구성되는 회로 어셈블리.
- 제1항에 있어서, 상기 제1 게이트 바이어스 네트워크는 강한 반전 영역(strong inversion region)에서 상기 주 경로를 바이어싱하도록 구성되고, 상기 제2 게이트 바이어스 네트워크는 약한 반전 영역(weak inversion region)에서 상기 보조 경로를 바이어싱하도록 구성되는 회로 어셈블리.
- 제1항에 있어서, 상기 브랜치에 대한 입력 신호의 전력 또는 주파수에 적어도 부분적으로 기초하여 상기 제2 게이트 바이어스 네트워크의 바이어스를 조절하도록 구성되는 바이어스 피드백 모듈을 추가로 포함하는 회로 어셈블리.
- 제1항에 있어서, 상기 제2 게이트 바이어스 네트워크는 상기 보조 경로를 바이어싱하여, 상기 주 경로에 의해 생성된 3차 고조파들(third-order harmonics) 또는 3차 상호변조 곱들(third-order intermodulation products)과 위상이 반대인 3차 고조파들 또는 3차 상호변조 곱들을 생성하도록 구성되는 회로 어셈블리.
- 무선 주파수(RF) 스위칭 구성으로서,
입력 신호를 수신하도록 구성되는 입력 노드;
상기 입력 신호에 관련된 출력 신호를 제공하도록 구성되는 출력 노드;
상기 입력 노드와 상기 출력 노드 사이에 결합된 주-보조 브랜치(main-auxiliary branch) - 상기 주-보조 브랜치는 주 전계 효과 트랜지스터(field-effect transistor)(FET)를 갖는 주 경로 및 보조 FET를 갖는 보조 경로를 포함하고, 상기 주 경로는 상기 보조 경로와 병렬로 결합됨 - ;
주 게이트 바이어스 전압을 상기 주 FET에 제공하도록 구성되는 주 게이트 바이어스 네트워크; 및
보조 바이어스 전압을 상기 보조 FET에 제공해서, 상기 보조 경로가 상기 주 경로에 의해 생성된 왜곡들과 위상이 반대인 왜곡들을 생성하게 하여 상기 주-보조 브랜치를 통한 왜곡들을 감소시키도록 구성되는 보조 게이트 바이어스 네트워크
를 포함하는 무선 주파수(RF) 스위칭 구성. - 제11항에 있어서, 상기 주 FET는 상기 주 바이어스 전압에 응답하여 강한 반전 영역에서 동작하도록 구성되는 RF 스위칭 구성.
- 제12항에 있어서, 상기 보조 FET는 상기 보조 바이어스 전압에 응답하여 약한 반전 영역에서 동작하도록 구성되는 RF 스위칭 구성.
- 제11항에 있어서, 상기 주 게이트 바이어스 전압은 상기 보조 게이트 바이어스 전압보다 큰 RF 스위칭 구성.
- 제11항에 있어서, 상기 주 경로는 제2 주 FET를 추가로 포함하는 RF 스위칭 구성.
- 제15항에 있어서, 상기 주 게이트 바이어스 네트워크는 상기 주 게이트 바이어스 전압을 상기 제2 주 FET에 제공하도록 추가로 구성되는 RF 스위칭 구성.
- 제11항에 있어서, 상기 보조 경로는 제2 보조 FET를 추가로 포함하는 RF 스위칭 구성.
- 제17항에 있어서, 상기 보조 게이트 바이어스 네트워크는 상기 보조 게이트 바이어스 전압을 상기 제2 보조 FET에 제공하도록 추가로 구성되는 RF 스위칭 구성.
- 제17항에 있어서, 상기 제2 보조 FET에 제2 보조 게이트 바이어스 전압을 제공하도록 구성되는 제2 보조 게이트 바이어스 네트워크를 추가로 포함하는 RF 스위칭 구성.
- 제19항에 있어서, 상기 제2 보조 게이트 바이어스 전압은 상기 보조 게이트 바이어스 전압과 상이한 RF 스위칭 구성.
- 제17항에 있어서, 상기 주 게이트 바이어스 네트워크는 상기 주 게이트 바이어스 전압을 상기 제2 보조 FET에 제공하도록 추가로 구성되는 RF 스위칭 구성.
- 제11항에 있어서, 상기 주 FET 및 상기 보조 FET에 바디 바이어스 전압을 제공하도록 구성되는 바디 바이어스 네트워크를 추가로 포함하는 RF 스위칭 구성.
- 제11항에 있어서, 상기 주 게이트 바이어스 네트워크는 온(on) 및 오프(off) 상태들에 대응하는 2개의 정적 전압을 상기 주 FET에 제공하도록 구성되는 RF 스위칭 구성.
- 제23항에 있어서, 상기 보조 게이트 바이어스 네트워크는 동적 전압을 상기 보조 FET에 제공하도록 구성되는 RF 스위칭 구성.
- 제24항에 있어서, 상기 보조 게이트 바이어스 네트워크는 상기 입력 노드에서의 상기 입력 신호의 전력에 응답하여 상기 보조 게이트 바이어스 전압을 생성하도록 구성되는 RF 스위칭 구성.
- 제24항에 있어서, 상기 보조 게이트 바이어스 네트워크는 상기 입력 노드에서의 상기 입력 신호의 주파수에 응답하여 상기 보조 게이트 바이어스 전압을 생성하도록 구성되는 RF 스위칭 구성.
- 무선 주파수(RF) 모듈로서,
복수의 디바이스를 수용하도록 구성되는 패키징 기판; 및
상기 패키징 기판 상에 장착된 회로 어셈블리
를 포함하고, 상기 회로 어셈블리는 보조 경로와 병렬로 주 경로를 포함하는 브랜치, 상기 주 경로에 접속된 제1 게이트 바이어스 네트워크, 및 상기 보조 경로에 접속된 제2 게이트 바이어스 네트워크를 포함하고, 상기 제2 게이트 바이어스 네트워크는 상기 스위칭 기능의 선형성을 개선시키도록 구성되는 무선 주파수(RF) 모듈. - 제27항에 있어서, 상기 제1 게이트 바이어스 네트워크는 강한 반전 영역에서 상기 주 경로를 바이어싱하도록 구성되고, 상기 제2 게이트 바이어스 네트워크는 약한 반전 영역에서 상기 보조 경로를 바이어싱하도록 구성되는 RF 모듈.
- 무선 디바이스로서,
무선 주파수(RF) 신호들을 처리하도록 구성되는 트랜시버;
상기 트랜시버와 통신하는 RF 모듈 - 상기 RF 모듈은 회로 어셈블리를 포함하고, 상기 회로 어셈블리는 보조 경로와 병렬로 주 경로를 포함하는 브랜치, 상기 주 경로에 접속된 제1 게이트 바이어스 네트워크, 및 상기 보조 경로에 접속된 제2 게이트 바이어스 네트워크를 포함하고, 상기 제2 게이트 바이어스 네트워크는 상기 스위칭 기능의 선형성을 개선시키도록 구성됨 - ; 및
상기 RF 모듈과 통신하는 안테나
를 포함하고, 상기 안테나는 상기 RF 신호들의 송신 및/또는 수신을 용이하게 하도록 구성되는 무선 디바이스. - 제29항에 있어서, 상기 제1 게이트 바이어스 네트워크는 강한 반전 영역에서 상기 주 경로를 바이어싱하도록 구성되고, 상기 제2 게이트 바이어스 네트워크는 약한 반전 영역에서 상기 보조 경로를 바이어싱하도록 구성되는 무선 디바이스.
- 스위칭 기능을 수행하기 위한 회로 어셈블리로서,
보조 경로와 직렬로 주 경로를 포함하는 브랜치;
상기 주 경로에 접속된 제1 게이트 바이어스 네트워크; 및
상기 보조 경로에 접속된 제2 게이트 바이어스 네트워크
를 포함하고, 상기 제2 게이트 바이어스 네트워크는 상기 스위칭 기능의 선형성을 개선시키도록 구성되는 회로 어셈블리. - 제31항에 있어서, 상기 주 경로에 결합된 바디 바이어스 네트워크를 추가로 포함하는 회로 어셈블리.
- 제32항에 있어서, 상기 바디 바이어스 네트워크는 상기 보조 경로에 추가로 결합되는 회로 어셈블리.
- 제31항에 있어서, 상기 주 경로는 복수의 전계 효과 트랜지스터를 포함하는 회로 어셈블리.
- 제34항에 있어서, 상기 보조 경로는 복수의 전계 효과 트랜지스터를 포함하는 회로 어셈블리.
- 제31항에 있어서, 상기 브랜치는 션트 구성에서 시리즈 아암과 기준 전위 노드 사이에 결합되는 회로 어셈블리.
- 제36항에 있어서, 상기 제2 게이트 바이어스 네트워크는 상기 스위칭 기능의 용량성 비선형성을 감소시키도록 구성되는 회로 어셈블리.
- 제31항에 있어서, 상기 제1 게이트 바이어스 네트워크는 강한 반전 영역에서 상기 주 경로를 바이어싱하도록 구성되고, 상기 제2 게이트 바이어스 네트워크는 약한 반전 영역에서 상기 보조 경로를 바이어싱하도록 구성되는 회로 어셈블리.
- 제31항에 있어서, 상기 브랜치에 대한 입력 신호의 전력 또는 주파수에 적어도 부분적으로 기초하여 상기 제2 게이트 바이어스 네트워크의 바이어스를 조절하도록 구성되는 바이어스 피드백 모듈을 추가로 포함하는 회로 어셈블리.
- 제31항에 있어서, 상기 제2 게이트 바이어스 네트워크는 상기 보조 경로를 바이어싱하여, 상기 주 경로에 의해 생성된 3차 고조파들 또는 3차 상호변조 곱들과 위상이 반대인 3차 고조파들 또는 3차 상호변조 곱들을 생성하도록 구성되는 회로 어셈블리.
- 무선 주파수(RF) 스위칭 구성으로서,
입력 신호를 수신하도록 구성되는 입력 노드;
상기 입력 신호에 관련된 출력 신호를 제공하도록 구성되는 출력 노드;
상기 입력 노드와 상기 출력 노드 사이에 결합된 주-보조 브랜치 - 상기 주-보조 브랜치는 주 전계 효과 트랜지스터(FET)를 갖는 주 경로 및 보조 FET를 갖는 보조 경로를 포함하고, 상기 주 경로는 상기 보조 경로와 직렬로 결합됨 - ;
주 게이트 바이어스 전압을 상기 주 FET에 제공하도록 구성되는 주 게이트 바이어스 네트워크; 및
보조 바이어스 전압을 상기 보조 FET에 제공해서, 상기 보조 경로가 상기 주 경로에 의해 생성된 왜곡들과 위상이 반대인 왜곡들을 생성하게 하여 상기 주-보조 브랜치를 통한 왜곡들을 감소시키도록 구성되는 보조 게이트 바이어스 네트워크
를 포함하는 무선 주파수(RF) 스위칭 구성. - 제41항에 있어서, 상기 주 FET는 상기 주 바이어스 전압에 응답하여 강한 반전 영역에서 동작하도록 구성되는 RF 스위칭 구성.
- 제42항에 있어서, 상기 보조 FET는 상기 보조 바이어스 전압에 응답하여 약한 반전 영역에서 동작하도록 구성되는 RF 스위칭 구성.
- 제41항에 있어서, 상기 주 게이트 바이어스 전압은 상기 보조 게이트 바이어스 전압보다 큰 RF 스위칭 구성.
- 제41항에 있어서, 상기 주 경로는 제2 주 FET를 추가로 포함하는 RF 스위칭 구성.
- 제45항에 있어서, 상기 주 게이트 바이어스 네트워크는 상기 주 게이트 바이어스 전압을 상기 제2 주 FET에 제공하도록 추가로 구성되는 RF 스위칭 구성.
- 제41항에 있어서, 상기 보조 경로는 제2 보조 FET를 추가로 포함하는 RF 스위칭 구성.
- 제47항에 있어서, 상기 보조 게이트 바이어스 네트워크는 상기 보조 게이트 바이어스 전압을 상기 제2 보조 FET에 제공하도록 추가로 구성되는 RF 스위칭 구성.
- 제47항에 있어서, 상기 제2 보조 FET에 제2 보조 게이트 바이어스 전압을 제공하도록 구성되는 제2 보조 게이트 바이어스 네트워크를 추가로 포함하는 RF 스위칭 구성.
- 제49항에 있어서, 상기 제2 보조 게이트 바이어스 전압은 상기 보조 게이트 바이어스 전압과 상이한 RF 스위칭 구성.
- 제47항에 있어서, 상기 주 게이트 바이어스 네트워크는 상기 주 게이트 바이어스 전압을 상기 제2 보조 FET에 제공하도록 추가로 구성되는 RF 스위칭 구성.
- 제41항에 있어서, 상기 주 FET 및 상기 보조 FET에 바디 바이어스 전압을 제공하도록 구성되는 바디 바이어스 네트워크를 추가로 포함하는 RF 스위칭 구성.
- 제41항에 있어서, 상기 주 게이트 바이어스 네트워크는 온(on) 및 오프(off) 상태들에 대응하는 2개의 정적 전압을 상기 주 FET에 제공하도록 구성되는 RF 스위칭 구성.
- 제53항에 있어서, 상기 보조 게이트 바이어스 네트워크는 동적 전압을 상기 보조 FET에 제공하도록 구성되는 RF 스위칭 구성.
- 제54항에 있어서, 상기 보조 게이트 바이어스 네트워크는 상기 입력 노드에서의 상기 입력 신호의 전력에 응답하여 상기 보조 게이트 바이어스 전압을 생성하도록 구성되는 RF 스위칭 구성.
- 제54항에 있어서, 상기 보조 게이트 바이어스 네트워크는 상기 입력 노드에서의 상기 입력 신호의 주파수에 응답하여 상기 보조 게이트 바이어스 전압을 생성하도록 구성되는 RF 스위칭 구성.
- 무선 주파수(RF) 모듈로서,
복수의 디바이스를 수용하도록 구성되는 패키징 기판; 및
상기 패키징 기판 상에 장착된 회로 어셈블리
를 포함하고, 상기 회로 어셈블리는 보조 경로와 직렬로 주 경로를 포함하는 브랜치, 상기 주 경로에 접속된 제1 게이트 바이어스 네트워크, 및 상기 보조 경로에 접속된 제2 게이트 바이어스 네트워크를 포함하고, 상기 제2 게이트 바이어스 네트워크는 상기 스위칭 기능의 선형성을 개선시키도록 구성되는 무선 주파수(RF) 모듈. - 제57항에 있어서, 상기 제1 게이트 바이어스 네트워크는 강한 반전 영역에서 상기 주 경로를 바이어싱하도록 구성되고, 상기 제2 게이트 바이어스 네트워크는 약한 반전 영역에서 상기 보조 경로를 바이어싱하도록 구성되는 RF 모듈.
- 무선 디바이스로서,
무선 주파수(RF) 신호들을 처리하도록 구성되는 트랜시버;
상기 트랜시버와 통신하는 RF 모듈 - 상기 RF 모듈은 회로 어셈블리를 포함하고, 상기 회로 어셈블리는 보조 경로와 직렬로 주 경로를 포함하는 브랜치, 상기 주 경로에 접속된 제1 게이트 바이어스 네트워크, 및 상기 보조 경로에 접속된 제2 게이트 바이어스 네트워크를 포함하고, 상기 제2 게이트 바이어스 네트워크는 상기 스위칭 기능의 선형성을 개선시키도록 구성됨 - ; 및
상기 RF 모듈과 통신하는 안테나
를 포함하고, 상기 안테나는 상기 RF 신호들의 송신 및/또는 수신을 용이하게 하도록 구성되는 무선 디바이스. - 제59항에 있어서, 상기 제1 게이트 바이어스 네트워크는 강한 반전 영역에서 상기 주 경로를 바이어싱하도록 구성되고, 상기 제2 게이트 바이어스 네트워크는 약한 반전 영역에서 상기 보조 경로를 바이어싱하도록 구성되는 무선 디바이스.
- 스위칭 기능을 수행하기 위한 회로 어셈블리로서,
보조 경로와 병렬로 주 경로를 포함하는 브랜치; 및
상기 주 경로 및 상기 보조 경로에 접속된 게이트 바이어스 네트워크
를 포함하고, 상기 주 경로 및 상기 보조 경로는 각각 상기 스위칭 기능의 선형성을 개선시키도록 구성되는 상이한 구조들을 갖는 회로 어셈블리. - 제61항에 있어서, 상기 게이트 바이어스 네트워크는 강한 반전 영역에서 상기 주 경로를 바이어싱하고 약한 반전 영역에서 상기 보조 경로를 바이어싱하도록 구성되는 회로 어셈블리.
- 제61항에 있어서, 상기 게이트 바이어스 네트워크는 상기 보조 경로를 바이어싱하여, 상기 주 경로에 의해 생성된 3차 고조파들 또는 3차 상호변조 곱들과 위상이 반대인 3차 고조파들 또는 3차 상호변조 곱들을 생성하도록 구성되는 회로 어셈블리.
- 제61항에 있어서, 상기 상이한 구조들은 상이한 웰 주입들(well implants)을 포함하는 회로 어셈블리.
- 제61항에 있어서, 상기 상이한 구조들은 상이한 할로 주입들(halo implants)을 포함하는 회로 어셈블리.
- 제61항에 있어서, 상기 상이한 구조들은 상이한 디바이스 기하구조들(device geometries)을 포함하는 회로 어셈블리.
- 제61항에 있어서, 상기 상이한 구조들은 상이한 게이트 산화물 두께들을 포함하는 회로 어셈블리.
- 제61항에 있어서, 상기 상이한 구조들은 상이한 매립 산화물(buried oxide)(BOX) 층 두께를 포함하는 회로 어셈블리.
- 제61항에 있어서, 상기 상이한 구조들은 상이한 실리콘 두께를 포함하는 회로 어셈블리.
- 제61항에 있어서, 상기 주 경로와 상기 보조 경로 둘 다에 접속된 바디 바이어스 네트워크를 추가로 포함하는 회로 어셈블리.
- 제61항에 있어서, 상기 주 경로 및 상기 보조 경로는 멀티-핑거 디바이스(multi-finger device)의 일부인 회로 어셈블리.
- 스위칭 기능을 수행하기 위한 회로 어셈블리로서,
보조 경로와 직렬로 주 경로를 포함하는 브랜치; 및
상기 주 경로 및 상기 보조 경로에 접속된 게이트 바이어스 네트워크
를 포함하고, 상기 주 경로 및 상기 보조 경로는 각각 상기 스위칭 기능의 선형성을 개선시키도록 구성되는 상이한 구조들을 갖는 회로 어셈블리. - 제72항에 있어서, 상기 게이트 바이어스 네트워크는 강한 반전 영역에서 상기 주 경로를 바이어싱하고 약한 반전 영역에서 상기 보조 경로를 바이어싱하도록 구성되는 회로 어셈블리.
- 제72항에 있어서, 상기 게이트 바이어스 네트워크는 상기 보조 경로를 바이어싱하여, 상기 주 경로에 의해 생성된 3차 고조파들 또는 3차 상호변조 곱들과 위상이 반대인 3차 고조파들 또는 3차 상호변조 곱들을 생성하도록 구성되는 회로 어셈블리.
- 제72항에 있어서, 상기 브랜치는 상기 주 경로 및 상기 보조 경로와 직렬인 제2 보조 경로를 추가로 포함하는 회로 어셈블리.
- 제72항에 있어서, 상기 보조 경로는 복수의 전계 효과 트랜지스터를 포함하는 회로 어셈블리.
- 제76항에 있어서, 상기 주 경로는 복수의 전계 효과 트랜지스터를 포함하는 회로 어셈블리.
- 제77항에 있어서, 상기 보조 경로의 상기 복수의 전계 효과 트랜지스터의 제1 서브세트가 상기 브랜치의 입력에 결합되고, 상기 보조 경로의 상기 복수의 전계 효과 트랜지스터의 제2 서브세트가 상기 브랜치의 출력에 결합되고, 상기 주 경로의 상기 복수의 전계 효과 트랜지스터는 상기 보조 경로의 상기 복수의 전계 효과 트랜지스터의 상기 제1 서브세트와 상기 제2 서브세트 사이에 결합되는 회로 어셈블리.
- 제72항에 있어서, 상기 주 경로 및 상기 보조 경로에 접속된 바디 바이어스 네트워크를 추가로 포함하는 회로 어셈블리.
- 제72항에 있어서, 상기 상이한 구조들은 상이한 웰 주입들, 할로 주입들, 디바이스 기하구조들, 게이트 산화물 두께들, 매립 산화물 층 두께들, 또는 실리콘 두께들 중 적어도 하나를 포함하는 회로 어셈블리.
- 제72항에 있어서, 상기 주 경로 및 상기 보조 경로는 멀티-핑거 디바이스의 일부인 회로 어셈블리.
- 제72항에 있어서, 상기 브랜치는 션트 구성에서 시리즈 아암과 기준 전위 노드 사이에 결합되는 회로 어셈블리.
- 제82항에 있어서, 상기 제2 게이트 바이어스 네트워크는 상기 스위칭 기능의 용량성 비선형성을 감소시키도록 구성되는 회로 어셈블리.
- 무선 주파수(RF) 모듈로서,
복수의 디바이스를 수용하도록 구성되는 패키징 기판; 및
상기 패키징 기판 상에 장착된 회로 어셈블리
를 포함하고, 상기 회로 어셈블리는 보조 경로와 병렬로 주 경로를 포함하는 브랜치, 및 상기 주 경로 및 상기 보조 경로에 접속된 게이트 바이어스 네트워크를 포함하고, 상기 주 경로 및 상기 보조 경로는 각각 상기 스위칭 기능의 선형성을 개선시키도록 구성되는 상이한 구조들을 갖는 무선 주파수(RF) 모듈. - 제84항에 있어서, 상기 게이트 바이어스 네트워크는 강한 반전 영역에서 상기 주 경로를 바이어싱하고 약한 반전 영역에서 상기 보조 경로를 바이어싱하도록 구성되는 RF 모듈.
- 제84항에 있어서, 상기 회로 어셈블리는 멀티-폴 멀티-스로 스위치(multi-pole, multi-throw switch)의 시리즈 아암으로 구현되는 RF 모듈.
- 무선 디바이스로서,
무선 주파수(RF) 신호들을 처리하도록 구성되는 트랜시버;
상기 트랜시버와 통신하는 RF 모듈 - 상기 RF 모듈은 회로 어셈블리를 포함하고, 상기 회로 어셈블리는 보조 경로와 직렬로 주 경로를 포함하는 브랜치, 상기 주 경로에 접속된 제1 게이트 바이어스 네트워크, 및 상기 보조 경로에 접속된 제2 게이트 바이어스 네트워크를 포함하고, 상기 제2 게이트 바이어스 네트워크는 상기 스위칭 기능의 선형성을 개선시키도록 구성됨 - ; 및
상기 RF 모듈과 통신하는 안테나
를 포함하고, 상기 안테나는 상기 RF 신호들의 송신 및/또는 수신을 용이하게 하도록 구성되는 무선 디바이스. - 제87항에 있어서, 상기 게이트 바이어스 네트워크는 강한 반전 영역에서 상기 주 경로를 바이어싱하고 약한 반전 영역에서 상기 보조 경로를 바이어싱하도록 구성되는 무선 디바이스.
- 제87항에 있어서, 상기 회로 어셈블리는 상기 안테나로 및 상기 안테나로부터 신호들을 스위칭하도록 구현되는 무선 디바이스.
- 제89항에 있어서, 상기 회로 어셈블리는 멀티-폴 멀티-스로 스위치의 시리즈 아암으로 구현되는 무선 디바이스.
- 스위칭 기능을 수행하기 위한 회로 어셈블리로서,
보조 경로와 병렬로 주 경로를 포함하는 브랜치 - 상기 주 경로와 상기 보조 경로 둘 다는 복수의 전계 효과 트랜지스터를 가짐 - ;
상기 주 경로에 접속된 제1 게이트 바이어스 네트워크;
상기 보조 경로의 상기 복수의 FET의 제1 서브세트에 접속된 제2 게이트 바이어스 네트워크; 및
상기 보조 경로의 상기 복수의 FET의 제2 서브세트에 접속된 제3 게이트 바이어스 네트워크
를 포함하고, 상기 제2 게이트 바이어스 네트워크 및 상기 제3 게이트 바이어스 네트워크는 상기 스위칭 기능의 선형성을 개선시키도록 독립적으로 구성가능한 회로 어셈블리. - 제91항에 있어서, 상기 제3 게이트 바이어스 네트워크는 제1 전압을 이용하여 상기 복수의 FET의 상기 제2 서브세트를 바이어싱하도록 구성되는 회로 어셈블리.
- 제92항에 있어서, 상기 제2 게이트 바이어스 네트워크는 상기 제1 전압과는 상이한 제2 전압을 이용하여 상기 복수의 FET의 상기 제3 서브세트를 바이어싱하도록 구성되는 회로 어셈블리.
- 제92항에 있어서, 상기 제2 게이트 바이어스 네트워크는 상기 제1 전압과 동일한 제2 전압을 이용하여 상기 복수의 FET의 상기 제3 서브세트를 바이어싱하도록 구성되는 회로 어셈블리.
- 제91항에 있어서, 상기 제3 게이트 바이어스 네트워크는 상기 보조 경로의 상기 복수의 FET의 상기 제2 서브세트를 턴 오프(turn off)하여 상기 스위칭 기능의 선형성을 개선시키도록 구성되는 회로 어셈블리.
- 제91항에 있어서, 상기 보조 경로의 상기 복수의 FET의 상기 제2 서브세트는 상기 보조 경로의 상기 복수의 FET의 상기 제1 서브세트보다 더 많은 수의 FET를 포함하는 회로 어셈블리.
- 제91항에 있어서, 상기 보조 경로의 상기 복수의 FET의 상기 제2 서브세트는 상기 보조 경로의 상기 복수의 FET의 상기 제1 서브세트와 동일한 수의 FET를 포함하는 회로 어셈블리.
- 제91항에 있어서, 상기 제1 게이트 바이어스 네트워크는 강한 반전 영역에서 상기 주 경로를 바이어싱하도록 구성되고, 상기 제2 게이트 바이어스 네트워크는 약한 반전 영역에서 상기 보조 경로의 상기 복수의 FET의 상기 제1 서브세트를 바이어싱하도록 구성되고, 상기 제3 게이트 바이어스 네트워크는 약한 반전 영역에서 상기 보조 경로의 상기 복수의 FET의 상기 제2 서브세트를 바이어싱하도록 구성되는 회로 어셈블리.
- 제91항에 있어서, 상기 제2 게이트 바이어스 네트워크는 상기 보조 경로의 상기 복수의 FET의 상기 제1 서브세트를 바이어싱하여, 상기 주 경로에 의해 생성된 3차 고조파들 또는 3차 상호변조 곱들과 위상이 반대인 3차 고조파들 또는 3차 상호변조 곱들을 생성하도록 구성되는 회로 어셈블리.
- 제99항에 있어서, 상기 제3 게이트 바이어스 네트워크는 상기 보조 경로의 상기 복수의 FET의 상기 제2 서브세트를 바이어싱하여, 상기 주 경로에 의해 생성된 3차 고조파들 또는 3차 상호변조 곱들과 위상이 반대인 3차 고조파들 또는 3차 상호변조 곱들을 생성하도록 구성되는 회로 어셈블리.
- 제91항에 있어서, 상기 브랜치는 션트 구성에서 시리즈 아암과 기준 전위 노드 사이에 결합되는 회로 어셈블리.
- 제101항에 있어서, 상기 제2 게이트 바이어스 네트워크 및 상기 제3 게이트 바이어스 네트워크는 상기 스위칭 기능의 용량성 비선형성을 감소시키도록 구성되는 회로 어셈블리.
- 스위칭 기능을 수행하기 위한 회로 어셈블리로서,
보조 경로와 직렬로 주 경로를 포함하는 브랜치 - 상기 주 경로와 상기 보조 경로 둘 다는 복수의 전계 효과 트랜지스터를 가짐 - ;
상기 주 경로에 접속된 제1 게이트 바이어스 네트워크;
상기 보조 경로의 상기 복수의 FET의 제1 서브세트에 접속된 제2 게이트 바이어스 네트워크; 및
상기 보조 경로의 상기 복수의 FET의 제2 서브세트에 접속된 제3 게이트 바이어스 네트워크
를 포함하고, 상기 제2 게이트 바이어스 네트워크 및 상기 제3 게이트 바이어스 네트워크는 상기 스위칭 기능의 선형성을 개선시키도록 독립적으로 구성가능한 회로 어셈블리. - 제103항에 있어서, 상기 제3 게이트 바이어스 네트워크는 제1 전압을 이용하여 상기 복수의 FET의 상기 제2 서브세트를 바이어싱하도록 구성되는 회로 어셈블리.
- 제104항에 있어서, 상기 제2 게이트 바이어스 네트워크는 상기 제1 전압과는 상이한 제2 전압을 이용하여 상기 복수의 FET의 상기 제3 서브세트를 바이어싱하도록 구성되는 회로 어셈블리.
- 제104항에 있어서, 상기 제2 게이트 바이어스 네트워크는 상기 제1 전압과 동일한 제2 전압을 이용하여 상기 복수의 FET의 상기 제3 서브세트를 바이어싱하도록 구성되는 회로 어셈블리.
- 제103항에 있어서, 상기 제3 게이트 바이어스 네트워크는 상기 보조 경로의 상기 복수의 FET의 상기 제2 서브세트를 턴 오프하여 상기 스위칭 기능의 선형성을 개선시키도록 구성되는 회로 어셈블리.
- 제103항에 있어서, 상기 보조 경로의 상기 복수의 FET의 상기 제2 서브세트는 상기 보조 경로의 상기 복수의 FET의 상기 제1 서브세트보다 더 많은 수의 FET를 포함하는 회로 어셈블리.
- 제103항에 있어서, 상기 보조 경로의 상기 복수의 FET의 상기 제2 서브세트는 상기 보조 경로의 상기 복수의 FET의 상기 제1 서브세트와 동일한 수의 FET를 포함하는 회로 어셈블리.
- 제103항에 있어서, 상기 제1 게이트 바이어스 네트워크는 강한 반전 영역에서 상기 주 경로를 바이어싱하도록 구성되고, 상기 제2 게이트 바이어스 네트워크는 약한 반전 영역에서 상기 보조 경로의 상기 복수의 FET의 상기 제1 서브세트를 바이어싱하도록 구성되고, 상기 제3 게이트 바이어스 네트워크는 약한 반전 영역에서 상기 보조 경로의 상기 복수의 FET의 상기 제2 서브세트를 바이어싱하도록 구성되는 회로 어셈블리.
- 제103항에 있어서, 상기 제2 게이트 바이어스 네트워크는 상기 보조 경로의 상기 복수의 FET의 상기 제1 서브세트를 바이어싱하여, 상기 주 경로에 의해 생성된 3차 고조파들 또는 3차 상호변조 곱들과 위상이 반대인 3차 고조파들 또는 3차 상호변조 곱들을 생성하도록 구성되는 회로 어셈블리.
- 제111항에 있어서, 상기 제3 게이트 바이어스 네트워크는 상기 보조 경로의 상기 복수의 FET의 상기 제2 서브세트를 바이어싱하여, 상기 주 경로에 의해 생성된 3차 고조파들 또는 3차 상호변조 곱들과 위상이 반대인 3차 고조파들 또는 3차 상호변조 곱들을 생성하도록 구성되는 회로 어셈블리.
- 제103항에 있어서, 상기 브랜치는 션트 구성에서 시리즈 아암과 기준 전위 노드 사이에 결합되는 회로 어셈블리.
- 제113항에 있어서, 상기 제2 게이트 바이어스 네트워크 및 상기 제3 게이트 바이어스 네트워크는 상기 스위칭 기능의 용량성 비선형성을 감소시키도록 구성되는 회로 어셈블리.
- 제103항에 있어서, 상기 보조 경로의 상기 복수의 전계 효과 트랜지스터의 상기 제1 서브세트는 상기 브랜치의 입력에 결합되고, 상기 보조 경로의 상기 복수의 전계 효과 트랜지스터의 상기 제2 서브세트는 상기 브랜치의 출력에 결합되고, 상기 주 경로의 상기 복수의 전계 효과 트랜지스터는 상기 보조 경로의 상기 복수의 전계 효과 트랜지스터의 상기 제1 서브세트와 상기 제2 서브세트 사이에 결합되는 회로 어셈블리.
- 무선 주파수(RF) 모듈로서,
복수의 디바이스를 수용하도록 구성되는 패키징 기판; 및
상기 패키징 기판 상에 장착된 회로 어셈블리
를 포함하고, 상기 회로 어셈블리는 보조 경로와 병렬로 주 경로를 포함하는 브랜치 - 상기 주 경로와 상기 보조 경로 둘 다는 복수의 전계 효과 트랜지스터를 가짐 - , 상기 주 경로에 접속된 제1 게이트 바이어스 네트워크, 상기 보조 경로의 상기 복수의 FET의 제1 서브세트에 접속된 제2 게이트 바이어스 네트워크, 및 상기 보조 경로의 상기 복수의 FET의 제2 서브세트에 접속된 제3 게이트 바이어스 네트워크를 포함하고, 상기 제2 게이트 바이어스 네트워크 및 상기 제3 게이트 바이어스 네트워크는 상기 스위칭 기능의 선형성을 개선시키도록 독립적으로 구성가능한 무선 주파수(RF) 모듈. - 제116항에 있어서, 상기 제1 게이트 바이어스 네트워크는 강한 반전 영역에서 상기 주 경로를 바이어싱하도록 구성되고, 상기 제2 게이트 바이어스 네트워크는 약한 반전 영역에서 상기 보조 경로의 상기 복수의 FET의 상기 제1 서브세트를 바이어싱하도록 구성되고, 상기 제3 게이트 바이어스 네트워크는 약한 반전 영역에서 상기 보조 경로의 상기 복수의 FET의 상기 제2 서브세트를 바이어싱하도록 구성되는 RF 모듈.
- 무선 디바이스로서,
무선 주파수(RF) 신호들을 처리하도록 구성되는 트랜시버;
상기 트랜시버와 통신하는 RF 모듈 - 상기 RF 모듈은 회로 어셈블리를 포함하고, 상기 회로 어셈블리는 보조 경로와 병렬로 주 경로를 포함하는 브랜치 - 상기 주 경로와 상기 보조 경로 둘 다는 복수의 전계 효과 트랜지스터를 가짐 - , 상기 주 경로에 접속된 제1 게이트 바이어스 네트워크, 상기 보조 경로의 상기 복수의 FET의 제1 서브세트에 접속된 제2 게이트 바이어스 네트워크, 및 상기 보조 경로의 상기 복수의 FET의 제2 서브세트에 접속된 제3 게이트 바이어스 네트워크를 포함하고, 상기 제2 게이트 바이어스 네트워크 및 상기 제3 게이트 바이어스 네트워크는 상기 스위칭 기능의 선형성을 개선시키도록 독립적으로 구성가능함 - ; 및
상기 RF 모듈과 통신하는 안테나
를 포함하고, 상기 안테나는 상기 RF 신호들의 송신 및/또는 수신을 용이하게 하도록 구성되는 무선 디바이스. - 제118항에 있어서, 상기 제1 게이트 바이어스 네트워크는 강한 반전 영역에서 상기 주 경로를 바이어싱하도록 구성되고, 상기 제2 게이트 바이어스 네트워크는 약한 반전 영역에서 상기 보조 경로의 상기 복수의 FET의 상기 제1 서브세트를 바이어싱하도록 구성되고, 상기 제3 게이트 바이어스 네트워크는 약한 반전 영역에서 상기 보조 경로의 상기 복수의 FET의 상기 제2 서브세트를 바이어싱하도록 구성되는 무선 디바이스.
- 제118항에 있어서, 상기 회로 어셈블리는 멀티-폴 멀티-스로 스위치의 시리즈 아암으로 구현되는 무선 디바이스.
- 스위칭 기능을 수행하기 위한 회로 어셈블리로서,
보조 경로와 병렬로 주 경로를 포함하는 브랜치 - 상기 주 경로와 상기 보조 경로 둘 다는 복수의 전계 효과 트랜지스터를 가짐 - ;
상기 주 경로에 접속된 제1 게이트 바이어스 네트워크;
상기 보조 경로의 상기 복수의 FET의 제1 서브세트에 접속된 제2 게이트 바이어스 네트워크; 및
상기 보조 경로의 상기 복수의 FET의 제2 서브세트에 접속된 제3 게이트 바이어스 네트워크
를 포함하여, 상기 제3 게이트 바이어스 네트워크는 비선형 상쇄(nonlinear cancellation)를 위해 상기 주 경로가 온일 때 상기 보조 경로를 스위치 온하고, 상기 브랜치가 최대 전압 스윙(maximum voltage swings)을 견딜 수 있게 하기 위해 상기 주 경로가 오프일 때 상기 보조 경로를 스위치 오프하는 회로 어셈블리. - 제121항에 있어서, 상기 제3 게이트 바이어스 네트워크는 주 경로 성능이 타겟 선형성을 달성하기에 충분한 성능인 것에 응답하여 상기 보조 경로를 오프시키는 회로 어셈블리.
- 제121항에 있어서, 상기 제3 게이트 바이어스 네트워크는 제1 전압을 이용하여 상기 복수의 FET의 상기 제2 서브세트를 바이어싱하도록 구성되는 회로 어셈블리.
- 제122항에 있어서, 상기 제2 게이트 바이어스 네트워크는 상기 제1 전압과는 상이한 제2 전압을 이용하여 상기 복수의 FET의 상기 제3 서브세트를 바이어싱하도록 구성되는 회로 어셈블리.
- 제122항에 있어서, 상기 제2 게이트 바이어스 네트워크는 상기 제1 전압과 동일한 제2 전압을 이용하여 상기 복수의 FET의 상기 제3 서브세트를 바이어싱하도록 구성되는 회로 어셈블리.
- 제121항에 있어서, 상기 제3 게이트 바이어스 네트워크는 상기 보조 경로의 상기 복수의 FET의 상기 제2 서브세트를 턴 오프하여 상기 스위칭 기능의 선형성을 개선시키도록 구성되는 회로 어셈블리.
- 제121항에 있어서, 상기 보조 경로의 상기 복수의 FET의 상기 제2 서브세트는 상기 보조 경로의 상기 복수의 FET의 상기 제1 서브세트보다 더 많은 수의 FET를 포함하는 회로 어셈블리.
- 제121항에 있어서, 상기 보조 경로의 상기 복수의 FET의 상기 제2 서브세트는 상기 보조 경로의 상기 복수의 FET의 상기 제1 서브세트와 동일한 수의 FET를 포함하는 회로 어셈블리.
- 제121항에 있어서, 상기 제1 게이트 바이어스 네트워크는 강한 반전 영역에서 상기 주 경로를 바이어싱하도록 구성되고, 상기 제2 게이트 바이어스 네트워크는 약한 반전 영역에서 상기 보조 경로의 상기 복수의 FET의 상기 제1 서브세트를 바이어싱하도록 구성되는 회로 어셈블리.
- 제121항에 있어서, 상기 제2 게이트 바이어스 네트워크는 상기 보조 경로의 상기 복수의 FET의 상기 제1 서브세트를 바이어싱하여, 상기 주 경로에 의해 생성된 3차 고조파들 또는 3차 상호변조 곱들과 위상이 반대인 3차 고조파들 또는 3차 상호변조 곱들을 생성하도록 구성되는 회로 어셈블리.
- 제130항에 있어서, 상기 제3 게이트 바이어스 네트워크는 상기 보조 경로의 상기 복수의 FET의 상기 제2 서브세트를 바이어싱하여, 상기 주 경로에 의해 생성된 3차 고조파들 또는 3차 상호변조 곱들과 위상이 반대인 3차 고조파들 또는 3차 상호변조 곱들을 생성하도록 구성되는 회로 어셈블리.
- 제121항에 있어서, 상기 브랜치는 션트 구성에서 시리즈 아암과 기준 전위 노드 사이에 결합되는 회로 어셈블리.
- 제132항에 있어서, 상기 제2 게이트 바이어스 네트워크 및 상기 제3 게이트 바이어스 네트워크는 상기 스위칭 기능의 용량성 비선형성을 감소시키도록 구성되는 회로 어셈블리.
- 제121항에 있어서, 상기 보조 경로의 상기 복수의 FET의 상기 제2 서브세트는 상기 브랜치의 입력에 접속되고, 상기 보조 경로의 상기 복수의 FET의 상기 제1 서브세트는 상기 브랜치의 출력에 접속되는 회로 어셈블리.
- 제121항에 있어서, 상기 보조 경로의 상기 복수의 FET의 상기 제2 서브세트는 상기 브랜치의 출력에 접속되고, 상기 보조 경로의 상기 복수의 FET의 상기 제1 서브세트는 상기 브랜치의 입력에 접속되는 회로 어셈블리.
- 제121항에 있어서, 상기 보조 경로의 상기 복수의 FET의 상기 제2 서브세트는 상기 브랜치의 입력에 그리고 상기 브랜치의 출력에 접속되고, 상기 보조 경로의 상기 복수의 FET의 상기 제1 서브세트는 상기 보조 경로의 상기 복수의 FET의 상기 제2 서브세트와 직렬로 접속되는 회로 어셈블리.
- 무선 주파수(RF) 모듈로서,
복수의 디바이스를 수용하도록 구성되는 패키징 기판; 및
상기 패키징 기판 상에 장착된 회로 어셈블리
를 포함하고, 상기 회로 어셈블리는 보조 경로와 병렬로 주 경로를 포함하는 브랜치 - 상기 주 경로와 상기 보조 경로 둘 다는 복수의 전계 효과 트랜지스터를 가짐 - , 상기 주 경로에 접속된 제1 게이트 바이어스 네트워크, 상기 보조 경로의 상기 복수의 FET의 제1 서브세트에 접속된 제2 게이트 바이어스 네트워크, 및 상기 보조 경로의 상기 복수의 FET의 제2 서브세트에 접속된 제3 게이트 바이어스 네트워크를 포함하여, 상기 제3 게이트 바이어스 네트워크는 비선형 상쇄를 위해 상기 주 경로가 온일 때 상기 보조 경로를 스위치 온하고, 상기 브랜치가 최대 전압 스윙을 견딜 수 있게 하기 위해 상기 주 경로가 오프일 때 상기 보조 경로를 스위치 오프하는 무선 주파수(RF) 모듈. - 제137항에 있어서, 상기 제1 게이트 바이어스 네트워크는 강한 반전 영역에서 상기 주 경로를 바이어싱하도록 구성되고, 상기 제2 게이트 바이어스 네트워크는 약한 반전 영역에서 상기 보조 경로의 상기 복수의 FET의 상기 제1 서브세트를 바이어싱하도록 구성되는 RF 모듈.
- 무선 디바이스로서,
무선 주파수(RF) 신호들을 처리하도록 구성되는 트랜시버;
상기 트랜시버와 통신하는 RF 모듈 - 상기 RF 모듈은 회로 어셈블리를 포함하고, 상기 회로 어셈블리는 보조 경로와 병렬로 주 경로를 포함하는 브랜치 - 상기 주 경로와 상기 보조 경로 둘 다는 복수의 전계 효과 트랜지스터를 가짐 - , 상기 주 경로에 접속된 제1 게이트 바이어스 네트워크, 상기 보조 경로의 상기 복수의 FET의 제1 서브세트에 접속된 제2 게이트 바이어스 네트워크, 및 상기 보조 경로의 상기 복수의 FET의 제2 서브세트에 접속된 제3 게이트 바이어스 네트워크를 포함하여, 상기 제3 게이트 바이어스 네트워크는 비선형 상쇄를 위해 상기 주 경로가 온일 때 상기 보조 경로를 스위치 온하고, 상기 브랜치가 최대 전압 스윙을 견딜 수 있게 하기 위해 상기 주 경로가 오프일 때 상기 보조 경로를 스위치 오프함 - ; 및
상기 RF 모듈과 통신하는 안테나
를 포함하고, 상기 안테나는 상기 RF 신호들의 송신 및/또는 수신을 용이하게 하도록 구성되는 무선 디바이스. - 제139항에 있어서, 상기 제1 게이트 바이어스 네트워크는 강한 반전 영역에서 상기 주 경로를 바이어싱하도록 구성되고, 상기 제2 게이트 바이어스 네트워크는 약한 반전 영역에서 상기 보조 경로의 상기 복수의 FET의 상기 제1 서브세트를 바이어싱하도록 구성되는 무선 디바이스.
- 스위칭 기능을 수행하기 위한 회로 어셈블리로서,
제1 보조 경로와 병렬이고 제2 보조 경로와 직렬인 주 경로를 포함하는 브랜치;
상기 주 경로에 접속된 제1 게이트 바이어스 네트워크;
상기 제1 보조 경로에 접속된 제2 게이트 바이어스 네트워크; 및
상기 제2 보조 경로에 접속된 제3 게이트 바이어스 네트워크
를 포함하고, 상기 제2 게이트 바이어스 네트워크 및 상기 제3 게이트 바이어스 네트워크는 상기 스위칭 기능의 선형성을 개선시키도록 구성되는 회로 어셈블리. - 제141항에 있어서, 상기 주 경로에 결합된 바디 바이어스 네트워크를 추가로 포함하는 회로 어셈블리.
- 제142항에 있어서, 상기 바디 바이어스 네트워크는 상기 제1 보조 경로 및 상기 제2 보조 경로에 추가로 결합되는 회로 어셈블리.
- 제141항에 있어서, 상기 주 경로는 복수의 전계 효과 트랜지스터를 포함하는 회로 어셈블리.
- 제144항에 있어서, 상기 제1 보조 경로는 복수의 전계 효과 트랜지스터를 포함하고, 상기 제2 보조 경로는 복수의 전계 효과 트랜지스터를 포함하는 회로 어셈블리.
- 제141항에 있어서, 상기 브랜치는 션트 구성에서 시리즈 아암과 기준 전위 노드 사이에 결합되는 회로 어셈블리.
- 제146항에 있어서, 상기 제2 게이트 바이어스 네트워크 및 상기 제3 게이트 바이어스 네트워크는 상기 스위칭 기능의 용량성 비선형성을 감소시키도록 구성되는 회로 어셈블리.
- 제141항에 있어서, 상기 제1 게이트 바이어스 네트워크는 강한 반전 영역에서 상기 주 경로를 바이어싱하도록 구성되고, 상기 제2 게이트 바이어스 네트워크는 약한 반전 영역에서 상기 제1 보조 경로를 바이어싱하도록 구성되고, 상기 제3 게이트 바이어스 네트워크는 약한 반전 영역에서 상기 보조 경로를 바이어싱하도록 구성되는 회로 어셈블리.
- 제141항에 있어서, 상기 브랜치에 대한 입력 신호의 전력 또는 주파수에 적어도 부분적으로 기초하여 상기 제2 게이트 바이어스 네트워크의 바이어스를 조절하도록 구성되는 바이어스 피드백 모듈을 추가로 포함하는 회로 어셈블리.
- 제141항에 있어서, 상기 제2 게이트 바이어스 네트워크는 상기 제1 보조 경로를 바이어싱하여, 상기 주 경로에 의해 생성된 3차 고조파들 또는 3차 상호변조 곱들과 위상이 반대인 3차 고조파들 또는 3차 상호변조 곱들을 생성하도록 구성되는 회로 어셈블리.
- 무선 주파수(RF) 스위칭 구성으로서,
입력 신호를 수신하도록 구성되는 입력 노드;
상기 입력 신호에 관련된 출력 신호를 제공하도록 구성되는 출력 노드;
상기 입력 노드와 상기 출력 노드 사이에 결합된 주-보조 브랜치 - 상기 주-보조 브랜치는 주 전계 효과 트랜지스터(FET)를 갖는 주 경로, 제1 보조 FET를 갖는 제1 보조 경로, 및 제2 보조 FET를 갖는 제2 보조 경로를 포함하고, 상기 주 경로는 상기 제1 보조 경로와 병렬로 그리고 상기 제2 보조 경로와 직렬로 결합됨 - ;
주 게이트 바이어스 전압을 상기 주 FET에 제공하도록 구성되는 주 게이트 바이어스 네트워크;
상기 제1 보조 FET에 제1 보조 바이어스 전압을 제공해서, 상기 제1 보조 경로가 상기 주 경로에 의해 생성된 왜곡들과 위상이 반대인 왜곡들을 생성하게 하여 상기 주-보조 브랜치를 통한 왜곡들을 감소시키도록 구성되는 제1 보조 게이트 바이어스 네트워크; 및
상기 제2 보조 FET에 제2 보조 바이어스 전압을 제공해서, 상기 제2 보조 경로가 상기 주 경로에 의해 생성된 왜곡들과 위상이 반대인 왜곡들을 생성하게 하여 상기 주-보조 브랜치를 통한 왜곡들을 감소시키도록 구성되는 제2 보조 게이트 바이어스 네트워크
를 포함하는 무선 주파수(RF) 스위칭 구성. - 제151항에 있어서, 상기 주 FET는 상기 주 바이어스 전압에 응답하여 강한 반전 영역에서 동작하도록 구성되는 RF 스위칭 구성.
- 제152항에 있어서, 상기 제1 보조 FET는 상기 제1 보조 바이어스 전압에 응답하여 약한 반전 영역에서 동작하도록 구성되고, 상기 제2 보조 FET는 상기 제2 보조 바이어스 전압에 응답하여 약한 반전 영역에서 동작하도록 구성되는 RF 스위칭 구성.
- 제151항에 있어서, 상기 주 게이트 바이어스 전압은 상기 제1 보조 게이트 바이어스 전압 및 상기 제2 보조 게이트 바이어스 전압보다 큰 RF 스위칭 구성.
- 제151항에 있어서, 상기 주 경로는 제2 주 FET를 추가로 포함하는 RF 스위칭 구성.
- 제155항에 있어서, 상기 주 게이트 바이어스 네트워크는 상기 주 게이트 바이어스 전압을 상기 제2 주 FET에 제공하도록 추가로 구성되는 RF 스위칭 구성.
- 제151항에 있어서, 상기 제1 보조 경로는 제3 보조 FET를 추가로 포함하는 RF 스위칭 구성.
- 제157항에 있어서, 상기 제1 보조 게이트 바이어스 네트워크는 상기 제3 보조 FET에 상기 제1 보조 게이트 바이어스 전압을 제공하도록 추가로 구성되는 RF 스위칭 구성.
- 제157항에 있어서, 상기 제3 보조 FET에 제3 보조 게이트 바이어스 전압을 제공하도록 구성되는 제3 보조 게이트 바이어스 네트워크를 추가로 포함하는 RF 스위칭 구성.
- 제159항에 있어서, 상기 제3 보조 게이트 바이어스 전압은 상기 제1 보조 게이트 바이어스 전압 및 상기 제2 보조 게이트 바이어스 전압과 상이한 RF 스위칭 구성.
- 제157항에 있어서, 상기 주 게이트 바이어스 네트워크는 상기 제3 보조 FET에 상기 주 게이트 바이어스 전압을 제공하도록 추가로 구성되는 RF 스위칭 구성.
- 제151항에 있어서, 바디 바이어스 전압을 상기 주 FET에, 상기 제1 보조 FET에, 그리고 상기 제2 보조 FET에 제공하도록 구성되는 바디 바이어스 네트워크를 추가로 포함하는 RF 스위칭 구성.
- 제151항에 있어서, 상기 주 게이트 바이어스 네트워크는 온(on) 및 오프(off) 상태들에 대응하는 2개의 정적 전압을 상기 주 FET에 제공하도록 구성되는 RF 스위칭 구성.
- 제163항에 있어서, 상기 제1 보조 게이트 바이어스 네트워크는 동적 전압을 상기 제1 보조 FET에 제공하도록 구성되는 RF 스위칭 구성.
- 제164항에 있어서, 상기 제1 보조 게이트 바이어스 네트워크는 상기 입력 노드에서의 상기 입력 신호의 전력에 응답하여 상기 제1 보조 게이트 바이어스 전압을 생성하도록 구성되는 RF 스위칭 구성.
- 제164항에 있어서, 상기 제2 보조 게이트 바이어스 네트워크는 상기 입력 노드에서의 상기 입력 신호의 주파수에 응답하여 상기 제2 보조 게이트 바이어스 전압을 생성하도록 구성되는 RF 스위칭 구성.
- 무선 주파수(RF) 모듈로서,
복수의 디바이스를 수용하도록 구성되는 패키징 기판; 및
상기 패키징 기판 상에 장착된 회로 어셈블리
를 포함하고, 상기 회로 어셈블리는 제1 보조 경로와 병렬이고 제2 보조 경로와 직렬인 주 경로를 포함하는 브랜치, 상기 주 경로에 접속된 제1 게이트 바이어스 네트워크, 상기 제1 보조 경로에 접속된 제2 게이트 바이어스 네트워크, 및 상기 제2 보조 경로에 접속된 제3 게이트 바이어스 네트워크를 포함하고, 상기 제2 게이트 바이어스 네트워크 및 상기 제3 게이트 바이어스 네트워크는 상기 스위칭 기능의 선형성을 개선시키도록 구성되는 무선 주파수(RF) 모듈. - 제167항에 있어서, 상기 제1 게이트 바이어스 네트워크는 강한 반전 영역에서 상기 주 경로를 바이어싱하도록 구성되고, 상기 제2 게이트 바이어스 네트워크는 약한 반전 영역에서 상기 제1 보조 경로를 바이어싱하도록 구성되고, 상기 제3 게이트 바이어스 네트워크는 약한 반전 영역에서 상기 제2 보조 경로를 바이어싱하도록 구성되는 RF 모듈.
- 무선 디바이스로서,
무선 주파수(RF) 신호들을 처리하도록 구성되는 트랜시버;
상기 트랜시버와 통신하는 RF 모듈 - 상기 RF 모듈은 회로 어셈블리를 포함하고, 상기 회로 어셈블리는 제1 보조 경로와 병렬이고 제2 보조 경로와 직렬인 주 경로를 포함하는 브랜치, 상기 주 경로에 접속된 제1 게이트 바이어스 네트워크, 상기 제1 보조 경로에 접속된 제2 게이트 바이어스 네트워크, 및 상기 제2 보조 경로에 접속된 제3 게이트 바이어스 네트워크를 포함하고, 상기 제2 게이트 바이어스 네트워크 및 상기 제3 게이트 바이어스 네트워크는 상기 스위칭 기능의 선형성을 개선시키도록 구성됨 - ; 및
상기 RF 모듈과 통신하는 안테나
를 포함하고, 상기 안테나는 상기 RF 신호들의 송신 및/또는 수신을 용이하게 하도록 구성되는 무선 디바이스. - 제169항에 있어서, 상기 제1 게이트 바이어스 네트워크는 강한 반전 영역에서 상기 주 경로를 바이어싱하도록 구성되고, 상기 제2 게이트 바이어스 네트워크는 약한 반전 영역에서 상기 제1 보조 경로를 바이어싱하도록 구성되고, 상기 제3 게이트 바이어스 네트워크는 약한 반전 영역에서 상기 제2 보조 경로를 바이어싱하도록 구성되는 무선 디바이스.
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| KR20230134312A (ko) * | 2022-03-14 | 2023-09-21 | 전북대학교산학협력단 | 고선형 안테나 스위치 및 이를 포함하는 전자 통신 장치 |
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