JPH0763075B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0763075B2 JPH0763075B2 JP15814785A JP15814785A JPH0763075B2 JP H0763075 B2 JPH0763075 B2 JP H0763075B2 JP 15814785 A JP15814785 A JP 15814785A JP 15814785 A JP15814785 A JP 15814785A JP H0763075 B2 JPH0763075 B2 JP H0763075B2
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Classifications
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
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Description
【発明の詳細な説明】 ［技術分野］ 本発明は、半導体集積回路装置に関するものであり、特
に、紫外線で情報の消去ができる不揮発性記憶機能を有
する半導体集積回路装置（以下、EPROMという）に適用
して有効な技術に関するものである。
に、紫外線で情報の消去ができる不揮発性記憶機能を有
する半導体集積回路装置（以下、EPROMという）に適用
して有効な技術に関するものである。
［背景技術］ MISFETを有する半導体集積回路装置は、人為的な取扱い
により誘発される急峻で非常に高い過大電圧でその入力
段回路を構成するゲート絶縁膜が破壊される所謂静電気
破壊を生じ易い。このため、過大電圧が入力する外部入
力端子と入力段回路との間に、静電気破壊防止回路（保
護回路）を設けている。
により誘発される急峻で非常に高い過大電圧でその入力
段回路を構成するゲート絶縁膜が破壊される所謂静電気
破壊を生じ易い。このため、過大電圧が入力する外部入
力端子と入力段回路との間に、静電気破壊防止回路（保
護回路）を設けている。
静電気破壊防止回路は、一般的に、保護抵抗素子と、ゲ
ート電極とソース領域とが接地されたクランプ用MISFET
とで構成されている。この静電気破壊防止回路によれ
ば、保護抵抗素子とクランプ用MISFETとの時定数回路で
前記過大電圧を緩和し、過大電圧のピーク値を低下でき
るので、静電気破壊が防止できる。また、クランプ用MI
SFETのドレイン領域と基板とのpn接合部におけるブレー
クダウンで、前記過大電流が基板側に流れるので、静電
気破壊が防止できる。
ート電極とソース領域とが接地されたクランプ用MISFET
とで構成されている。この静電気破壊防止回路によれ
ば、保護抵抗素子とクランプ用MISFETとの時定数回路で
前記過大電圧を緩和し、過大電圧のピーク値を低下でき
るので、静電気破壊が防止できる。また、クランプ用MI
SFETのドレイン領域と基板とのpn接合部におけるブレー
クダウンで、前記過大電流が基板側に流れるので、静電
気破壊が防止できる。
この種の静電気破壊防止回路の保護抵抗素子及びクラン
プ用MISFETは、内部回路を構成するMISFETと同一製造工
程で形成される。すなわち、静電気破壊防止回路を構成
するための製造工程を低減できるからである。
プ用MISFETは、内部回路を構成するMISFETと同一製造工
程で形成される。すなわち、静電気破壊防止回路を構成
するための製造工程を低減できるからである。
しかしながら、かかる技術における検討の結果、高集積
化でMISFETにLDD（Lightly Doped Drain）構造を採用す
ると、次の問題点を生じることが本発明者によって見出
された。
化でMISFETにLDD（Lightly Doped Drain）構造を採用す
ると、次の問題点を生じることが本発明者によって見出
された。
LDD構造のMISFETは、チャネル形成領域近傍のソース領
域又はドレイン領域が低い不純物濃度（LDD部）で構成
されている。ホットキャリアによる経時的なしきい値電
圧の劣下を抑制するためである。このLDD構造が採用さ
れるクランプ用MISFETでは、過大電流がブレークダウン
で基板側に流れた場合に、LDD構造を有しないものに比
べてpn接合部が破壊され易い。これは、低い不純物濃度
であるLDD部での抵抗値が高いので、この部分でpn接合
部の熱破壊が生じるためである。また、低い不純物濃度
であるLDDでのブレークダウン電圧が高くなるので、pn
接合部の電界破壊が生じるためである。このため、LDD
構造のクランプ用MISFETでは、静電気破壊に対する静電
気破壊防止回路の電気的な信頼性が低下する。
域又はドレイン領域が低い不純物濃度（LDD部）で構成
されている。ホットキャリアによる経時的なしきい値電
圧の劣下を抑制するためである。このLDD構造が採用さ
れるクランプ用MISFETでは、過大電流がブレークダウン
で基板側に流れた場合に、LDD構造を有しないものに比
べてpn接合部が破壊され易い。これは、低い不純物濃度
であるLDD部での抵抗値が高いので、この部分でpn接合
部の熱破壊が生じるためである。また、低い不純物濃度
であるLDDでのブレークダウン電圧が高くなるので、pn
接合部の電界破壊が生じるためである。このため、LDD
構造のクランプ用MISFETでは、静電気破壊に対する静電
気破壊防止回路の電気的な信頼性が低下する。
なお、静電気破壊防止技術については、例えば、特願昭
57−160999号に記載されている。
57−160999号に記載されている。
［発明の目的］ 本発明の目的は、EPROMにおいて、ホットキャリアによ
るしきい値電圧の経時的な変動を抑制して電気的信頼性
を向上し、かつ、入力部又は出力部における静電気破壊
耐圧を向上することが可能な技術を提供することにあ
る。
るしきい値電圧の経時的な変動を抑制して電気的信頼性
を向上し、かつ、入力部又は出力部における静電気破壊
耐圧を向上することが可能な技術を提供することにあ
る。
本発明の他の目的は、EPROMにおいて、製造工程が増加
することなく、前記目的を達成することが可能な技術を
提供することにある。
することなく、前記目的を達成することが可能な技術を
提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
［発明の概要］ 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、EPROMにおいて、メモリセルの電界効果トラ
ンジスタのチャネル形成領域近傍のソース領域又はドレ
イン領域を、メモリセル以外のLDD構造の電界効果トラ
ンジスタのLDD部よりも高い不純物濃度で構成し、静電
気破壊防止回路のクランプ用MISFETを、前記メモリセル
の電界効果トランジスタと同一構造の電界効果トランジ
スタで構成する。
ンジスタのチャネル形成領域近傍のソース領域又はドレ
イン領域を、メモリセル以外のLDD構造の電界効果トラ
ンジスタのLDD部よりも高い不純物濃度で構成し、静電
気破壊防止回路のクランプ用MISFETを、前記メモリセル
の電界効果トランジスタと同一構造の電界効果トランジ
スタで構成する。
これにより、内部回路は、前記LDD構造のMISFETでホッ
トキャリアによるしきい値電圧の変動を抑制できるの
で、電気的信頼性を向上でき、かつ、静電気破壊防止回
路のクランプ用MISFETは、過大電流が流れる部分の抵抗
値を低減して熱破壊を防止でき又ブレークダウン電圧を
低くして電界破壊を防止できるので、静電気破壊耐圧を
向上できる。
トキャリアによるしきい値電圧の変動を抑制できるの
で、電気的信頼性を向上でき、かつ、静電気破壊防止回
路のクランプ用MISFETは、過大電流が流れる部分の抵抗
値を低減して熱破壊を防止でき又ブレークダウン電圧を
低くして電界破壊を防止できるので、静電気破壊耐圧を
向上できる。
また、クランプ用MISFETは、メモリセルの電界効果トラ
ンジスタと同一製造工程で形成できるので、静電気破壊
防止回路を形成する製造工程を低減できる。
ンジスタと同一製造工程で形成できるので、静電気破壊
防止回路を形成する製造工程を低減できる。
以下、本発明の構成について、EPROMに本発明を適用し
た実施例とともに説明する。
た実施例とともに説明する。
なお、実施例の全図において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。
同一符号を付け、そのくり返しの説明は省略する。
［実施例Ｉ］ 本発明の実施例ＩであるEPROMの入力部を第１図の等価
回路図で示す。
回路図で示す。
EPROMの入力部は、第１図で示すように構成されてい
る。すなわち、外部入力端子（ボンディングパット）BP
と内部回路（周辺回路）の入力段回路Ｉとの間に、静電
気破壊防止回路IIが設けられている。
る。すなわち、外部入力端子（ボンディングパット）BP
と内部回路（周辺回路）の入力段回路Ｉとの間に、静電
気破壊防止回路IIが設けられている。
入力段回路Ｉは、ｎチャネルMISFETQnとｐチャネルMISF
ETQpとのインバータ回路で構成されている。Vccは電源
電圧（例えば、回路の動作電圧５［Ｖ］）、Vssは基準
電圧（例えば、回路の接地電圧［０］）である。Pout
は、入力段回路Ｉの出力信号端子である。
ETQpとのインバータ回路で構成されている。Vccは電源
電圧（例えば、回路の動作電圧５［Ｖ］）、Vssは基準
電圧（例えば、回路の接地電圧［０］）である。Pout
は、入力段回路Ｉの出力信号端子である。
静電気破壊防止回路IIは、保護抵抗素子Ｒとクランプ用
MISFETQcとで構成されている。MISFETQcは、フローティ
ングゲート電極とコントロールゲート電極とを有する電
界効果トランジスタで構成されている。MISFETQcは、ド
レイン領域が外部入力端子BPと入力段回路Ｉに接続さ
れ、ソース領域、フローティングゲート電極及びコント
ロールゲート電極が基準電圧Vssに接続されている。こ
のMISFETQcは、第１図においては図示していないが、メ
モリセルの電界効果トランジスタと同一の構造で構成さ
れるようになっている。
MISFETQcとで構成されている。MISFETQcは、フローティ
ングゲート電極とコントロールゲート電極とを有する電
界効果トランジスタで構成されている。MISFETQcは、ド
レイン領域が外部入力端子BPと入力段回路Ｉに接続さ
れ、ソース領域、フローティングゲート電極及びコント
ロールゲート電極が基準電圧Vssに接続されている。こ
のMISFETQcは、第１図においては図示していないが、メ
モリセルの電界効果トランジスタと同一の構造で構成さ
れるようになっている。
次に、具体的な構成について説明する。
本発明の実施例ＩであるEPROMの入力部を第２図の平面
図で示し、EPROMの入力部のクランプ用MISFET、メモリ
セルの電界効果トランジスタ及び内部回路のMISFETを第
３図の要部断面図で示す。なお、第２図は、本実施例Ｉ
の構成をわかり易くするために、各導電層間に設けられ
るフィールド絶縁膜以外の絶縁膜は図示しない。
図で示し、EPROMの入力部のクランプ用MISFET、メモリ
セルの電界効果トランジスタ及び内部回路のMISFETを第
３図の要部断面図で示す。なお、第２図は、本実施例Ｉ
の構成をわかり易くするために、各導電層間に設けられ
るフィールド絶縁膜以外の絶縁膜は図示しない。
第２図及び第３図において、１は単結晶シリコンからな
るp-型半導体基板（又はウエル領域）、２はフィールド
絶縁膜、３はｐ型のチャネルストッパ領域である。
るp-型半導体基板（又はウエル領域）、２はフィールド
絶縁膜、３はｐ型のチャネルストッパ領域である。
静電気破壊防止回路IIのクランプ用MISFETQcは、第２図
及び第３図の左側に示すように構成されている。すなわ
ち、MISFETQcは、第１のゲート絶縁膜４、フローティン
グゲート電極５、第２のゲート絶縁膜６、コントロール
ゲート電極７及びソース領域又はドレイン領域として使
用される一対のn+型の半導体領域10で構成されている。
及び第３図の左側に示すように構成されている。すなわ
ち、MISFETQcは、第１のゲート絶縁膜４、フローティン
グゲート電極５、第２のゲート絶縁膜６、コントロール
ゲート電極７及びソース領域又はドレイン領域として使
用される一対のn+型の半導体領域10で構成されている。
メモリセルとなる電界効果トランジスタQmは、第３図の
中央部に示すように構成されている。すなわち、電界効
果トランジスタQmは、第１のゲート絶縁膜４、フローテ
ィングゲート電極５、第２のゲート絶縁膜６、コントロ
ールゲート電極７及びソース領域又はドレイン領域とし
て使用される一対のn+型の半導体領域10で構成されてい
る。
中央部に示すように構成されている。すなわち、電界効
果トランジスタQmは、第１のゲート絶縁膜４、フローテ
ィングゲート電極５、第２のゲート絶縁膜６、コントロ
ールゲート電極７及びソース領域又はドレイン領域とし
て使用される一対のn+型の半導体領域10で構成されてい
る。
EPROMの内部回路を構成するｎチャネルMISFETQnは、第
３図の右側に示すように構成されている。すなわち、MI
SFETQnは、ゲート絶縁膜４、ゲート電極５、チャネル形
成領域近傍のソース領域又はドレイン領域として使用す
る一対のn-型の半導体領域（LDD部）９及び実質的なソ
ース領域又はドレイン領域として使用する一対のn+型の
半導体領域10で構成されている。このMISFETQnは、LDD
構造で構成されている。
３図の右側に示すように構成されている。すなわち、MI
SFETQnは、ゲート絶縁膜４、ゲート電極５、チャネル形
成領域近傍のソース領域又はドレイン領域として使用す
る一対のn-型の半導体領域（LDD部）９及び実質的なソ
ース領域又はドレイン領域として使用する一対のn+型の
半導体領域10で構成されている。このMISFETQnは、LDD
構造で構成されている。
このように、EPROMのMISFETQnは、チャネル形成領域近
傍に低い不純物濃度のn-型の半導体領域９を構成するこ
とにより、ドレイン領域近傍における電界強度を緩和で
きるので、ホットキャリアの発生を抑制できる。この結
果、MISFETQnは、しきい値電圧の経時的な劣化を抑制で
きるので、電気的信頼性を向上できる。
傍に低い不純物濃度のn-型の半導体領域９を構成するこ
とにより、ドレイン領域近傍における電界強度を緩和で
きるので、ホットキャリアの発生を抑制できる。この結
果、MISFETQnは、しきい値電圧の経時的な劣化を抑制で
きるので、電気的信頼性を向上できる。
また、電界効果トランジスタQmは、チャネル形成領域近
傍を前記半導体領域９よりも高い不純物濃度のn+型の半
導体領域10で構成することにより、ドレイン領域近傍に
おける電界強度を高めることができるので、ホットキャ
リアを発生し易くできる。この結果、電界効果トランジ
スタQmは、情報となるホットエレクトロンの発生量が増
大するので、情報の書込効率を高めることができる。
傍を前記半導体領域９よりも高い不純物濃度のn+型の半
導体領域10で構成することにより、ドレイン領域近傍に
おける電界強度を高めることができるので、ホットキャ
リアを発生し易くできる。この結果、電界効果トランジ
スタQmは、情報となるホットエレクトロンの発生量が増
大するので、情報の書込効率を高めることができる。
そして、静電気破壊防止回路IIのMISFETQcは、前記電界
効果トランジスタQmと同一の構造で構成されている。す
なわち、MISFETQcは、チャネル形成領域近傍のソース領
域又はドレイン領域を高い不純物濃度の半導体領域10で
構成している。このように、MISFETQcを構成することに
より、過大電流の電流経路における抵抗値を低減し、ア
バランシェブレークダウン状態での半導体領域10の発熱
を抑制できる。したがって、半導体領域10と半導体基板
１とのpn接合部での熱破壊が防止できる。また、アバラ
ンシェブレークダウン電圧を低減し、半導体領域10と半
導体基板１との間に印加される電界を弱めることができ
るので、前記pn接合部での電界破壊を防止できる。この
結果、静電気破壊に対する静電気破壊防止回路IIの電気
的信頼性を高ることができる。
効果トランジスタQmと同一の構造で構成されている。す
なわち、MISFETQcは、チャネル形成領域近傍のソース領
域又はドレイン領域を高い不純物濃度の半導体領域10で
構成している。このように、MISFETQcを構成することに
より、過大電流の電流経路における抵抗値を低減し、ア
バランシェブレークダウン状態での半導体領域10の発熱
を抑制できる。したがって、半導体領域10と半導体基板
１とのpn接合部での熱破壊が防止できる。また、アバラ
ンシェブレークダウン電圧を低減し、半導体領域10と半
導体基板１との間に印加される電界を弱めることができ
るので、前記pn接合部での電界破壊を防止できる。この
結果、静電気破壊に対する静電気破壊防止回路IIの電気
的信頼性を高ることができる。
第２図及び第３図において、5Aは多結晶シリコン膜（又
は半導体領域）からなる保護抵抗素子Ｒである。８はゲ
ート電極5,7を覆う絶縁膜であり、主としてゲート絶縁
膜4,6端部の絶縁耐圧を高めるように構成されている。8
Aは不純物導入用マスクであり、LDD構造のMISFETの実質
的なソース領域又はドレイン領域となる半導体領域10を
構成するようになっている。
は半導体領域）からなる保護抵抗素子Ｒである。８はゲ
ート電極5,7を覆う絶縁膜であり、主としてゲート絶縁
膜4,6端部の絶縁耐圧を高めるように構成されている。8
Aは不純物導入用マスクであり、LDD構造のMISFETの実質
的なソース領域又はドレイン領域となる半導体領域10を
構成するようになっている。
11は半導体素子を覆う絶縁膜、12は接続孔である。13は
アルミニウム膜等の導電層であり、接続孔12を通して所
定の半導体領域10と電気的に接続するように構成されて
いる。
アルミニウム膜等の導電層であり、接続孔12を通して所
定の半導体領域10と電気的に接続するように構成されて
いる。
次に、本発明の実施例ＩであるEPROMの製造方法を第４
図乃至第６図の各製造工程における要部断面図で示す。
図乃至第６図の各製造工程における要部断面図で示す。
まず、半導体基板１にフィールド絶縁膜２、チャネルス
トッパ領域３及びゲート絶縁膜４を形成する。
トッパ領域３及びゲート絶縁膜４を形成する。
この後、全面に第１層目の多結晶シリコン膜を形成し、
電界効果トランジスタQm及びMISFETQc形成領域の多結晶
シリコン膜に所定のパターニングを施して導電層5Bを形
成する。この導電層5Bと同一製造工程で、MISFETQn形成
領域の多結晶シリコン膜にパターニングを施してゲート
電極５を形成する。
電界効果トランジスタQm及びMISFETQc形成領域の多結晶
シリコン膜に所定のパターニングを施して導電層5Bを形
成する。この導電層5Bと同一製造工程で、MISFETQn形成
領域の多結晶シリコン膜にパターニングを施してゲート
電極５を形成する。
そして、主として、ゲート絶縁膜４端部の絶縁耐圧を高
めるために、熱酸化技術で形成した酸化シリコン膜から
なる絶縁膜８を形成する。
めるために、熱酸化技術で形成した酸化シリコン膜から
なる絶縁膜８を形成する。
この後、第４図に示すように、MISFETQn形成領域の半導
体基板１の主面部に、LDD構造のLDD部を形成するため
に、n-型の半導体領域９を形成する。半導体領域９は、
例えば、１×1013［atoms/cm2］程度のリンを、イオン
打込み技術でゲート絶縁膜４を通して導入することで形
成する。
体基板１の主面部に、LDD構造のLDD部を形成するため
に、n-型の半導体領域９を形成する。半導体領域９は、
例えば、１×1013［atoms/cm2］程度のリンを、イオン
打込み技術でゲート絶縁膜４を通して導入することで形
成する。
第４図に示す半導体領域９を形成する工程の後に、MISF
ETQn形成領域のゲート電圧５の両側部に不純物導入用マ
スク8Aを形成する。
ETQn形成領域のゲート電圧５の両側部に不純物導入用マ
スク8Aを形成する。
この後、電界効果トランジスタQm及びMISFETQc形成領域
の導電層5Bを覆うようにゲート絶縁膜６を形成し、この
領域に第２層目の多結晶シリコン膜を形成する。そし
て、第２層目の多結晶シリコン膜及び前記導電層5Bにパ
ターンニングを施し、フローティングゲート電極５及び
コントロールゲート電極７を形成する。
の導電層5Bを覆うようにゲート絶縁膜６を形成し、この
領域に第２層目の多結晶シリコン膜を形成する。そし
て、第２層目の多結晶シリコン膜及び前記導電層5Bにパ
ターンニングを施し、フローティングゲート電極５及び
コントロールゲート電極７を形成する。
そして、第５図に示すように、主として、ゲート絶縁膜
4,6端部における絶縁耐圧を高めるために、熱酸化技術
で形成した酸化シリコンからなる絶縁膜８を形成する。
4,6端部における絶縁耐圧を高めるために、熱酸化技術
で形成した酸化シリコンからなる絶縁膜８を形成する。
第５図に示す絶縁膜８を形成する工程の後に、主とし
て、フィールド絶縁膜２、ゲート電極5,7及び不純物導
入用マスク8Aをマスクとして用い、ソース領域又はドレ
イン領域を形成するｎ型の不純物を全面に導入する。こ
のｎ型の不純物を導入する工程で、第６図に示すよう
に、n+型の半導体領域10が形成され、MISFETQc,電界効
果トランジスタQm及びMISFETQnが形成される。半導体領
域10は、例えば、１×1016［atoms/cm2］程度のヒ素
を、イオン打込み技術で絶縁膜８を通して導入すること
で形成する。
て、フィールド絶縁膜２、ゲート電極5,7及び不純物導
入用マスク8Aをマスクとして用い、ソース領域又はドレ
イン領域を形成するｎ型の不純物を全面に導入する。こ
のｎ型の不純物を導入する工程で、第６図に示すよう
に、n+型の半導体領域10が形成され、MISFETQc,電界効
果トランジスタQm及びMISFETQnが形成される。半導体領
域10は、例えば、１×1016［atoms/cm2］程度のヒ素
を、イオン打込み技術で絶縁膜８を通して導入すること
で形成する。
このように、MISFETQnをメモリセルとなる電界効果トラ
ンジスタQmと同一製造工程で形成したので、静電気破壊
防止回路IIの製造工程を低減できる。また、静電気破壊
防止回路IIの保護抵抗素子Ｒは、第１層目又は第２の層
目の多結晶シリコン膜を形成する工程或は半導体領域10
を形成する工程と同一製造工程で形成されるようになっ
ている。
ンジスタQmと同一製造工程で形成したので、静電気破壊
防止回路IIの製造工程を低減できる。また、静電気破壊
防止回路IIの保護抵抗素子Ｒは、第１層目又は第２の層
目の多結晶シリコン膜を形成する工程或は半導体領域10
を形成する工程と同一製造工程で形成されるようになっ
ている。
第６図に示す半導体領域10を形成する工程の後に、絶縁
膜11、接続孔12及び導電層13を形成することにより、本
実施例ＩのEPROMは完成する。
膜11、接続孔12及び導電層13を形成することにより、本
実施例ＩのEPROMは完成する。
なお、本発明は、ゲート電極5,7として、高融点金属
膜、高融点金属シリサイド膜又はポリサイド膜を使用し
てもよい。
膜、高融点金属シリサイド膜又はポリサイド膜を使用し
てもよい。
［実施例II］ 本実施例IIは、内部回路のMISFETと同様に、クランプ用
MISFET及びメモリセルの電界効果トランジスタをLDD構
造とした本発明の他実施例である。
MISFET及びメモリセルの電界効果トランジスタをLDD構
造とした本発明の他実施例である。
本発明の実施例IIであるEPROMの入力部のクランプ用MIS
FET、メモリセルの電界効果トランジスタ及び内部回路
のMISFETを第７図の要部断面図で示す。
FET、メモリセルの電界効果トランジスタ及び内部回路
のMISFETを第７図の要部断面図で示す。
本実施例IIのMISFETQc及び電界効果トランジスタQmは、
チャネル形成領域のソース領域又はドレイン領域が低い
不純物濃度のｎ型の半導体領域14（LDD部）で構成され
ている。半導体領域14は、内部回路のMISFETQnの半導体
領域９に比べて高い不純物濃度で、例えば、１×10
15［atoms/cm2］程度のヒ素を、イオン打込み技術でゲ
ート絶縁膜４を通して導入することで構成されている。
チャネル形成領域のソース領域又はドレイン領域が低い
不純物濃度のｎ型の半導体領域14（LDD部）で構成され
ている。半導体領域14は、内部回路のMISFETQnの半導体
領域９に比べて高い不純物濃度で、例えば、１×10
15［atoms/cm2］程度のヒ素を、イオン打込み技術でゲ
ート絶縁膜４を通して導入することで構成されている。
このように、LDD構造の電界効果トランジスタQmのLDD部
を、MISFETQnの半導体領域９よりも高い不純物濃度の半
導体領域14で構成することにより、前記実施例Ｉと略同
様の効果を得ることができる。
を、MISFETQnの半導体領域９よりも高い不純物濃度の半
導体領域14で構成することにより、前記実施例Ｉと略同
様の効果を得ることができる。
そして、MISFETQcを前記LDD構造の電界効果トランジス
タQmと同一構造で構成することにより、前記実施例Ｉと
略同様の効果を得ることができる。
タQmと同一構造で構成することにより、前記実施例Ｉと
略同様の効果を得ることができる。
さらに、MISFETQc及び電界効果トランジスタQmは、LDD
構造で構成されているので、短チャネル効果等を抑制で
きる。
構造で構成されているので、短チャネル効果等を抑制で
きる。
次に本発明の実施例IIであるEPROMの製造方法を第８図
乃至第10図の各製造工程における要部断面図で示す。
乃至第10図の各製造工程における要部断面図で示す。
まず、MISFETQc及び電界効果トランジスタQm形成領域
に、ゲート絶縁膜4,6、フローティングゲート電極５及
びコントロールゲート電極７を形成する。このゲート電
極６及びコントロールゲート電極７を形成する工程と同
一製造工程で、MISFETQn形成領域に、ゲート絶縁膜６及
びゲート電極７を形成する。
に、ゲート絶縁膜4,6、フローティングゲート電極５及
びコントロールゲート電極７を形成する。このゲート電
極６及びコントロールゲート電極７を形成する工程と同
一製造工程で、MISFETQn形成領域に、ゲート絶縁膜６及
びゲート電極７を形成する。
この後、前記実施例Ｉと同様に、絶縁膜８を形成する。
そして、LDD構造のMISFETQc及び電界効果トランジスタQ
mを形成するために、第８図に示すように、LDD部となる
ｎ型の半導体領域14を形成する。
mを形成するために、第８図に示すように、LDD部となる
ｎ型の半導体領域14を形成する。
第８図に示す半導体領域14を形成する工程の後に、LDD
構造のMISFETQnを形成するために、第９図に示すよう
に、LDD部となるn-型の半導体領域９を形成する。
構造のMISFETQnを形成するために、第９図に示すよう
に、LDD部となるn-型の半導体領域９を形成する。
第９図に示す半導体領域９を形成する工程の後に、MISF
ETQc、電界効果トランジスタQm及びMISFETQnの実質的な
ソース領域又はドレイン領域を形成するために、第10図
に示すように、n+型の半導体領域10を形成する。これら
の半導体領域14,9,10は、イオン打込み技術で不純物を
導入することで形成できる。
ETQc、電界効果トランジスタQm及びMISFETQnの実質的な
ソース領域又はドレイン領域を形成するために、第10図
に示すように、n+型の半導体領域10を形成する。これら
の半導体領域14,9,10は、イオン打込み技術で不純物を
導入することで形成できる。
半導体領域10ごを形成する工程で、MISFETQc、電界効果
トランジスタQm及び及びMISFETQnが形成される。
トランジスタQm及び及びMISFETQnが形成される。
前記第10図に示す半導体領域10を工程の後に、絶縁膜1
1、接続孔12及び導電層13を形成することにより、本実
施例IIのEPROMは完成する。
1、接続孔12及び導電層13を形成することにより、本実
施例IIのEPROMは完成する。
［効果］ 以上説明したように、本願において、開示された新規な
技術によれば、以下に述べる効果を得ることができる。
技術によれば、以下に述べる効果を得ることができる。
（１）EPROMにおいて、LDD構造の電界効果トランジスタ
のLDD部よりも高い不純物濃度でメモリセルの電界効果
トランジスタを構成し、静電気破壊防止回路のクランプ
用MISFETを、前記メモリセルの電界効果トランジスタと
同一構造の電界効果トランジスタで構成することによ
り、内部回路は、前記LDD構造のMISFETでホットキャリ
アによるしきい値電圧の変動を抑制できるので、電気的
信頼性を向上できる。
のLDD部よりも高い不純物濃度でメモリセルの電界効果
トランジスタを構成し、静電気破壊防止回路のクランプ
用MISFETを、前記メモリセルの電界効果トランジスタと
同一構造の電界効果トランジスタで構成することによ
り、内部回路は、前記LDD構造のMISFETでホットキャリ
アによるしきい値電圧の変動を抑制できるので、電気的
信頼性を向上できる。
（２）前記（１）により、静電気破壊防止回路のクラン
プ用MISFETは、過大電流が流れる部分の抵抗値を低減し
て熱破壊を防止でき又ブレークダウン電圧を低くして電
界破壊を防止できるので、静電気破壊耐圧を向上でき
る。
プ用MISFETは、過大電流が流れる部分の抵抗値を低減し
て熱破壊を防止でき又ブレークダウン電圧を低くして電
界破壊を防止できるので、静電気破壊耐圧を向上でき
る。
（３）前記（１）及び（２）により、電気的信頼性を向
上し、かつ、静電気破壊耐圧を向上できる。
上し、かつ、静電気破壊耐圧を向上できる。
（４）及び（１）により、クランプ用MISFETは、メモリ
セルの電界効果トランジスタと同一の製造工程で形成で
きるので、静電気破壊防止回路を形成する製造工程を低
減できる。
セルの電界効果トランジスタと同一の製造工程で形成で
きるので、静電気破壊防止回路を形成する製造工程を低
減できる。
以上、本発明者によってなされた発明を、前記実施例に
もとづき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて、種々変形し得ることは勿論である。
もとづき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて、種々変形し得ることは勿論である。
例えば、本発明は、EPROMの出力段に適用してもよい。
具体的には、外部出力端子にドレイン領域が接続される
出力段回路のMISFETを、メモリセルの電界効果トランジ
スタと同一構造で構成する。
具体的には、外部出力端子にドレイン領域が接続される
出力段回路のMISFETを、メモリセルの電界効果トランジ
スタと同一構造で構成する。
また、前記実施例は、LDD構造のMISFETを有する半導体
集積回路装置に本発明を適用したが、本発明は、高い不
純物濃度の半導体領域と低い不純物濃度の半導体領域と
で構成される２重ドレイン構成のMISFETを有する半導体
集積回路装置に適用してもよい。
集積回路装置に本発明を適用したが、本発明は、高い不
純物濃度の半導体領域と低い不純物濃度の半導体領域と
で構成される２重ドレイン構成のMISFETを有する半導体
集積回路装置に適用してもよい。
第１図は、本発明の実施例ＩであるEPROMの入力部の等
価回路図、 第２図は、本発明の実施例ＩであるEPROMの入力部の平
面図、 第３図は、本発明の実施例ＩのEPROMの要部断面図、 第４図乃至第６図は、本発明の実施例ＩであるEPROMの
各製造工程における要部断面図、 第７図は、本発明の実施例IIのEPROMの要部断面図、 第８図乃至第10図は、本発明の実施例IIであるEPROMの
各製造工程における要部断面図である。 図中、BP…外部入力端子、Ｉ…入力段回路、II…静電気
破壊防止回路、Qn,Qp…MISFET、Qc…クランプ用MISFE
T、Qm…電界効果トランジスタ、R,5A…保護抵抗素子、
１…半導体基板、4,6…ゲート絶縁膜、5,7…ゲート電
極、9,10,14…半導体領域である。
価回路図、 第２図は、本発明の実施例ＩであるEPROMの入力部の平
面図、 第３図は、本発明の実施例ＩのEPROMの要部断面図、 第４図乃至第６図は、本発明の実施例ＩであるEPROMの
各製造工程における要部断面図、 第７図は、本発明の実施例IIのEPROMの要部断面図、 第８図乃至第10図は、本発明の実施例IIであるEPROMの
各製造工程における要部断面図である。 図中、BP…外部入力端子、Ｉ…入力段回路、II…静電気
破壊防止回路、Qn,Qp…MISFET、Qc…クランプ用MISFE
T、Qm…電界効果トランジスタ、R,5A…保護抵抗素子、
１…半導体基板、4,6…ゲート絶縁膜、5,7…ゲート電
極、9,10,14…半導体領域である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8246 27/112 29/788 29/792 Ｇ１１Ｃ 17/00 ３０７ Ｄ
Claims (3)
- 【請求項１】メモリセルを構成する第１の電界効果トラ
ンジスタとメモリセル以外の内部回路を構成する第２の
電界効果トランジスタとが一つの半導体基体に設けられ
た半導体集積回路装置であって、前記第１及び第２の電
界効果トランジスタのチャネル形成領域に接する領域は
LDD構造を成し、かつ第１の電界効果トランジスタのLDD
部は第２の電界効果トランジスタのLDD部よりも高い不
純物濃度で構成されており、前記半導体基体には外部端
子に接続されるクランプ用の第３の電界効果トランジス
タが設けられ、そのクランプ用の第３の電界効果トラン
ジスタは前記第１の電界効果トランジスタと同様のLDD
構造を成していることを特徴とする半導体集積回路装
置。 - 【請求項２】前記第３の電界効果トランジスタは外部入
力端子に接続されて成ることを特徴とする特許請求の範
囲第１項記載の半導体集積回路装置。 - 【請求項３】前記第３の電界効果トランジスタは外部出
力端子に接続されて成ることを特徴とする特許請求の範
囲第１項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15814785A JPH0763075B2 (ja) | 1985-07-19 | 1985-07-19 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15814785A JPH0763075B2 (ja) | 1985-07-19 | 1985-07-19 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6220376A JPS6220376A (ja) | 1987-01-28 |
| JPH0763075B2 true JPH0763075B2 (ja) | 1995-07-05 |
Family
ID=15665283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15814785A Expired - Fee Related JPH0763075B2 (ja) | 1985-07-19 | 1985-07-19 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0763075B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0797629B2 (ja) * | 1986-01-22 | 1995-10-18 | 株式会社日立製作所 | 半導体集積回路装置 |
| US5248892A (en) * | 1989-03-13 | 1993-09-28 | U.S. Philips Corporation | Semiconductor device provided with a protection circuit |
| US5021853A (en) * | 1990-04-27 | 1991-06-04 | Digital Equipment Corporation | N-channel clamp for ESD protection in self-aligned silicided CMOS process |
| JP2624878B2 (ja) * | 1990-07-06 | 1997-06-25 | 株式会社東芝 | 半導体装置 |
| JPH0878624A (ja) * | 1994-08-31 | 1996-03-22 | Oki Electric Ind Co Ltd | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56116670A (en) * | 1980-02-20 | 1981-09-12 | Hitachi Ltd | Semiconductor integrated circuit device and manufacture thereof |
| JPS59169180A (ja) * | 1983-03-16 | 1984-09-25 | Hitachi Ltd | 半導体装置およびその製造方法 |
-
1985
- 1985-07-19 JP JP15814785A patent/JPH0763075B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6220376A (ja) | 1987-01-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |