JPH10163479A - 静電放電感度が減じられた、接合部の浅い、サリサイドされたｎｍｏｓトランジスタのデザイン方法 - Google Patents
静電放電感度が減じられた、接合部の浅い、サリサイドされたｎｍｏｓトランジスタのデザイン方法Info
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Abstract
(57)【要約】
【課題】 別のマスクあるいはデザインステップを使用
することなく、静電放電／電気的なオーバストレスのダ
メージが良好で、また最適な動作が達成できる、基準化
された生産技術のためのデザインウインドを提供する。 【解決手段】 ＮＭＯＳトランジスタ１３および関連す
る寄生的なｎｐｎトランジスタ１０のＭパラメータ、ベ
ータパラメータ、およびＲsub は、デザインウインドウ
を提供するために選択される。
することなく、静電放電／電気的なオーバストレスのダ
メージが良好で、また最適な動作が達成できる、基準化
された生産技術のためのデザインウインドを提供する。 【解決手段】 ＮＭＯＳトランジスタ１３および関連す
る寄生的なｎｐｎトランジスタ１０のＭパラメータ、ベ
ータパラメータ、およびＲsub は、デザインウインドウ
を提供するために選択される。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的には、集積
回路トランジスタの製造に関し、より詳しくは、最適な
トランジスタの信頼性および動作特性を有する集積回路
の基準化された生産技術のデザインに関するものであ
る。
回路トランジスタの製造に関し、より詳しくは、最適な
トランジスタの信頼性および動作特性を有する集積回路
の基準化された生産技術のデザインに関するものであ
る。
【０００２】
【発明が解決しようとする課題】０．２５ｕｍ以下、お
よびより小さいスケールでの生産技術においては、短絡
チャネル効果が減じられることから、ドレインソース接
合部の浅いデバイスがトランジスタの性能のためには望
ましい。ゲートおよび活性な面積抵抗を低くするために
必要とされるサリサイド（salicide）の厚さは、接合部
の深さを規定するための１つのパラメータである。しか
しながら、より浅い接合とより深いサリサイドは、デバ
イスの静電放電容量に関して負の影響を有している。さ
らに、これらの生産技術においてデザインされた回路は
静電放電（ＥＳＤ）および電気的なオーバストレスに感
応性がある。サブミクロン生産技術におけるこれらの問
題に対する解決方法は、静電放電回路および出力回路に
おけるサリサイドを阻止するか、あるいは接合をより深
くするための余分なインプラントプロセスを使用するた
めの別のプロセスを使用することである。接合深さを増
大することで静電放電特性が改善されるが、機構が十分
理解されておらず、トランジスタ性能および静電放電性
能を最適化することが困難である。ＮＭＯＳトランジス
タのラテラルトランジスタ部分は、デバイス内およびデ
バイスに関連した静電放電保護回路内の両方における静
電放電電流に対する主な電流パスを提供する。
よびより小さいスケールでの生産技術においては、短絡
チャネル効果が減じられることから、ドレインソース接
合部の浅いデバイスがトランジスタの性能のためには望
ましい。ゲートおよび活性な面積抵抗を低くするために
必要とされるサリサイド（salicide）の厚さは、接合部
の深さを規定するための１つのパラメータである。しか
しながら、より浅い接合とより深いサリサイドは、デバ
イスの静電放電容量に関して負の影響を有している。さ
らに、これらの生産技術においてデザインされた回路は
静電放電（ＥＳＤ）および電気的なオーバストレスに感
応性がある。サブミクロン生産技術におけるこれらの問
題に対する解決方法は、静電放電回路および出力回路に
おけるサリサイドを阻止するか、あるいは接合をより深
くするための余分なインプラントプロセスを使用するた
めの別のプロセスを使用することである。接合深さを増
大することで静電放電特性が改善されるが、機構が十分
理解されておらず、トランジスタ性能および静電放電性
能を最適化することが困難である。ＮＭＯＳトランジス
タのラテラルトランジスタ部分は、デバイス内およびデ
バイスに関連した静電放電保護回路内の両方における静
電放電電流に対する主な電流パスを提供する。
【０００３】静電放電性能に関するドレイン技術の効果
を理解する１つの主要な障害は、高い電流条件（＞１ｍ
Ａ／ｕｍ幅）下における自己バイアストランジスタのベ
ータ（beta）を決定する問題である。ＤＣ計測によれば
このベータは０．１より小さいべきであることが示され
が、この値はデバイスのシュミレーションからのパルス
条件下で得られたときの約５とは一致しない。
を理解する１つの主要な障害は、高い電流条件（＞１ｍ
Ａ／ｕｍ幅）下における自己バイアストランジスタのベ
ータ（beta）を決定する問題である。ＤＣ計測によれば
このベータは０．１より小さいべきであることが示され
が、この値はデバイスのシュミレーションからのパルス
条件下で得られたときの約５とは一致しない。
【０００４】よって、静電放電／電気的なオーバストレ
ス性能が改善されるとともにトランジスタ特性が最適化
される、基準化されたＮＭＯＳトランジスタの製造のた
めのデザインウインドを規定するための技術に対する必
要性がある。このデザインウインド規定を達成するた
め、ベータを決定するための技術が開発されなければな
らない。
ス性能が改善されるとともにトランジスタ特性が最適化
される、基準化されたＮＭＯＳトランジスタの製造のた
めのデザインウインドを規定するための技術に対する必
要性がある。このデザインウインド規定を達成するた
め、ベータを決定するための技術が開発されなければな
らない。
【０００５】
【課題を解決するための手段】上記および他の特徴は、
本発明による、ラテラルトランジスタベータを直接的に
抽出するための技術により、達成される。このベータと
第２の降伏トリガ電流Ｉt2が例証された。ラテラルトラ
ンジスタの電流利得であるベータに影響を与える、接合
深さとサリサイド厚さとの間の関係が解明された。ベー
タは、第２の降伏トリガ電流Ｉt2に関連しており、また
静電放電モニタとして使用できることが示された。ベー
タはサリサイド層の下方の有効なドレイン／ソースのド
ープ剤の拡散レベルＸjeffによって強固に影響される。
ドープ剤の拡散レベルＸjeffはインプラントされたエネ
ルギーのみならずサリサイド化（salicidation）におい
て発生する活性の拡散の量を使用して決定され、またサ
リサイド化はサリサイド厚さにより規定される。これら
の結果に基づいて、静電放射およびトランジスタ性能の
ためのデザインウインドが識別される。デザインウイン
ドは別のプロセスステップを必要とせず、またトランジ
スタ性能に関する衝撃が識別できる。
本発明による、ラテラルトランジスタベータを直接的に
抽出するための技術により、達成される。このベータと
第２の降伏トリガ電流Ｉt2が例証された。ラテラルトラ
ンジスタの電流利得であるベータに影響を与える、接合
深さとサリサイド厚さとの間の関係が解明された。ベー
タは、第２の降伏トリガ電流Ｉt2に関連しており、また
静電放電モニタとして使用できることが示された。ベー
タはサリサイド層の下方の有効なドレイン／ソースのド
ープ剤の拡散レベルＸjeffによって強固に影響される。
ドープ剤の拡散レベルＸjeffはインプラントされたエネ
ルギーのみならずサリサイド化（salicidation）におい
て発生する活性の拡散の量を使用して決定され、またサ
リサイド化はサリサイド厚さにより規定される。これら
の結果に基づいて、静電放射およびトランジスタ性能の
ためのデザインウインドが識別される。デザインウイン
ドは別のプロセスステップを必要とせず、またトランジ
スタ性能に関する衝撃が識別できる。
【０００６】本発明のこれらおよび他の特徴は図面を参
照して以下の説明を読むことで理解されるものである。
照して以下の説明を読むことで理解されるものである。
【０００７】
（図面の詳細な説明）図１を参照して、トランジスタお
よび寄生的なラテラルｎｐｎトランジスタ１８内の両方
の内部を流れる電流を例示したサリサイドされたＮＭＯ
Ｓトランジスタ１０の断面図が示されている。このトラ
ンジスタ１０はｐ−基板上に形成されている。ｐ−基板
１６は、Ｘjeffの有効深さを有するｎ−領域１５により
表面のサリサイド層１７から分離されている。ドレイン
（コレクタ）端子１２には電位Ｖが印加されており、ま
た電流ＩD を受けとる。ソース（エミッタ）端末１１に
は０ボルトが印加されており、またＩS の電流を送出す
る。表面のサリサイド領域１７を含むゲート端末１３に
は０ボルトが印加されている。電流ＩDSはドレイン端末
からソース端末に流れる。
よび寄生的なラテラルｎｐｎトランジスタ１８内の両方
の内部を流れる電流を例示したサリサイドされたＮＭＯ
Ｓトランジスタ１０の断面図が示されている。このトラ
ンジスタ１０はｐ−基板上に形成されている。ｐ−基板
１６は、Ｘjeffの有効深さを有するｎ−領域１５により
表面のサリサイド層１７から分離されている。ドレイン
（コレクタ）端子１２には電位Ｖが印加されており、ま
た電流ＩD を受けとる。ソース（エミッタ）端末１１に
は０ボルトが印加されており、またＩS の電流を送出す
る。表面のサリサイド領域１７を含むゲート端末１３に
は０ボルトが印加されている。電流ＩDSはドレイン端末
からソース端末に流れる。
【０００８】図１のトランジスタはまた、等価の寄生的
なラテラルＮＰＮトランジスタ１８を有していると考え
ることができる。ｐ−基板１６には０ボルトが印加され
ている。Ｉsub の電流はラテラルＮＰＮトランジスタの
ベースを通り、また等価の抵抗Ｒsub を通って流れる。
ラテラルＮＰＮトランジスタはＶsub 電位であるとして
示されている。
なラテラルＮＰＮトランジスタ１８を有していると考え
ることができる。ｐ−基板１６には０ボルトが印加され
ている。Ｉsub の電流はラテラルＮＰＮトランジスタの
ベースを通り、また等価の抵抗Ｒsub を通って流れる。
ラテラルＮＰＮトランジスタはＶsub 電位であるとして
示されている。
【０００９】図２を参照して、０．２９ｕｍの長さのＮ
ＭＯＳトランジスタのＩ−Ｖ曲線は、異なるサリサイド
厚さに対して、ＶＧ＞Ｖｔのゲートバイアスを有してい
る。電子なだれ領域、およびバイポーラ降伏領域ないし
スナップバック（snapback）領域が図示されている。ス
ナップ領域内のオン抵抗ＲONはサリサイドデバイスが厚
くなると高くなる。
ＭＯＳトランジスタのＩ−Ｖ曲線は、異なるサリサイド
厚さに対して、ＶＧ＞Ｖｔのゲートバイアスを有してい
る。電子なだれ領域、およびバイポーラ降伏領域ないし
スナップバック（snapback）領域が図示されている。ス
ナップ領域内のオン抵抗ＲONはサリサイドデバイスが厚
くなると高くなる。
【００１０】図３を参照して、厚いサリサイドデバイス
および薄いサリサイドデバイスに対する駆動電流Ｉdrの
関数としての高い第２の降伏トリガ電流Ｉt2が示されて
いる。駆動電流Ｉdrは有効チャネル長さ（あるいはラテ
ラルＮＰＮトランジスタのベース幅）の尺度であり、Ｉ
drが低くなると有効チャネル長さが長くなることを示し
ている。
および薄いサリサイドデバイスに対する駆動電流Ｉdrの
関数としての高い第２の降伏トリガ電流Ｉt2が示されて
いる。駆動電流Ｉdrは有効チャネル長さ（あるいはラテ
ラルＮＰＮトランジスタのベース幅）の尺度であり、Ｉ
drが低くなると有効チャネル長さが長くなることを示し
ている。
【００１１】図４を参照して、異なるサリサイド厚さに
対する、駆動電流Ｉdrの関数としてのラテラルＮＰＮト
ランジスタの電流利得ベータが示されている。駆動電流
Ｉdrが低くなるとラテラルＮＰＮトランジスタに対する
ベース幅がより長くなり、このためにベータがより低く
なることが示されている。この関係はサリサイド厚さに
より影響される。
対する、駆動電流Ｉdrの関数としてのラテラルＮＰＮト
ランジスタの電流利得ベータが示されている。駆動電流
Ｉdrが低くなるとラテラルＮＰＮトランジスタに対する
ベース幅がより長くなり、このためにベータがより低く
なることが示されている。この関係はサリサイド厚さに
より影響される。
【００１２】図５を参照して、ラテラルＮＰＮトランジ
スタのオン抵抗ＲONは正規化されたサリサイド厚さＴ
Nsalの関数として示されている。ＴNsal＝１は試験され
た最大のサリサイド厚さであり、またＴNsal＝０はサリ
サイドステップなしのプロセスである。
スタのオン抵抗ＲONは正規化されたサリサイド厚さＴ
Nsalの関数として示されている。ＴNsal＝１は試験され
た最大のサリサイド厚さであり、またＴNsal＝０はサリ
サイドステップなしのプロセスである。
【００１３】図６を参照して、第２の降伏トリガ電流Ｉ
t2はソース−ドレインのヒ素のインプラントエネルギー
（裸のシリコンを通る）の関数として示されている。ヒ
素用量およびサイリサイド厚さは一定に保たれている。
インプラントエネルギーが高くなると接合がより深くな
る。
t2はソース−ドレインのヒ素のインプラントエネルギー
（裸のシリコンを通る）の関数として示されている。ヒ
素用量およびサイリサイド厚さは一定に保たれている。
インプラントエネルギーが高くなると接合がより深くな
る。
【００１４】図７を参照して、有効ドレイン接合電圧
｛ＶD −ＶD （ＳＡＴ）｝の関数としてのドレイン−基
板の電子なだれに対する増倍ファクター（multiplicati
on factor ）Ｍの依存関係が示されている。バイポーラ
トランジスタがターンオンしたときに、増倍ファクター
は図７に示したように減少する。インプラントエネルギ
ーのプロファイルに関する依存性はないことが判る。な
お、Ｍが高くなると接合電圧が高くなることが必要とな
る。
｛ＶD −ＶD （ＳＡＴ）｝の関数としてのドレイン−基
板の電子なだれに対する増倍ファクター（multiplicati
on factor ）Ｍの依存関係が示されている。バイポーラ
トランジスタがターンオンしたときに、増倍ファクター
は図７に示したように減少する。インプラントエネルギ
ーのプロファイルに関する依存性はないことが判る。な
お、Ｍが高くなると接合電圧が高くなることが必要とな
る。
【００１５】図８を参照して、異なるインプラントエネ
ルギーに対する第２の降伏トリガ電流Ｉt2と電流利得ベ
ータの間の相関関係が示されている。良好な静電放電性
能のための目標となる第２の降伏トリガ電流は５ｍＡ／
ｕｍである。
ルギーに対する第２の降伏トリガ電流Ｉt2と電流利得ベ
ータの間の相関関係が示されている。良好な静電放電性
能のための目標となる第２の降伏トリガ電流は５ｍＡ／
ｕｍである。
【００１６】図９を参照して、第２の降伏トリガ電流Ｉ
t2およびＬ＝０．２９ｕｍに対するラテラルＮＰＮトラ
ンジスタの電流利得ベータに関するエピタキシャル厚さ
の効果が示されている。エピタキシャルデポジションが
薄くなるとＩt2が減少するが、電流利得ベータにおける
変化が顕著となる。エピタキシャル−基板のインターフ
ェース内の電界の方向がコレクタへの電子の流れを助け
るため、電流利得ベータはさらに僅かに増大する。
t2およびＬ＝０．２９ｕｍに対するラテラルＮＰＮトラ
ンジスタの電流利得ベータに関するエピタキシャル厚さ
の効果が示されている。エピタキシャルデポジションが
薄くなるとＩt2が減少するが、電流利得ベータにおける
変化が顕著となる。エピタキシャル−基板のインターフ
ェース内の電界の方向がコレクタへの電子の流れを助け
るため、電流利得ベータはさらに僅かに増大する。
【００１７】図１０を参照して、スナップバックにおけ
る、基板電流Ｉsub と増倍ファクターＭの変化が、エピ
タキシャルデポジション厚さの関数として示されてい
る。エピタキシャル層が薄くなると基板抵抗Ｒsub が低
くなり、ラテラルＮＰＮトランジスタをターンオンする
ためにはより高い基板電流Ｉsub およびより大きな増倍
ファクターＭが必要となる。
る、基板電流Ｉsub と増倍ファクターＭの変化が、エピ
タキシャルデポジション厚さの関数として示されてい
る。エピタキシャル層が薄くなると基板抵抗Ｒsub が低
くなり、ラテラルＮＰＮトランジスタをターンオンする
ためにはより高い基板電流Ｉsub およびより大きな増倍
ファクターＭが必要となる。
【００１８】（好ましい実施の形態の動作）電子なだれ
を発生するホール電流Ｉgen がラテラルＮＰＮトランジ
スタをバイアスできるのに十分な程度にＮＭＯＳトラン
ジスタ１０内のドレイン電流ＩD が高いときには、デバ
イスは図２に示したようにバイポーラ降伏ないしスナッ
プバックになる。端子のドレイン電流ＩD は下式により
与えられる。
を発生するホール電流Ｉgen がラテラルＮＰＮトランジ
スタをバイアスできるのに十分な程度にＮＭＯＳトラン
ジスタ１０内のドレイン電流ＩD が高いときには、デバ
イスは図２に示したようにバイポーラ降伏ないしスナッ
プバックになる。端子のドレイン電流ＩD は下式により
与えられる。
【００１９】
【数１】ＩD ＝Ｍ（ＩDS＋ＩC ） （１）
【００２０】ここで、ＩDSはＮＭＯＳトランジスタの電
流であり、ＩC はバイポーラ電流であり、Ｍは、Ｉsub
が端子の基板電流である場合においてスナップバック減
少の前の領域内において下式から得られる増倍ファクタ
ーである。
流であり、ＩC はバイポーラ電流であり、Ｍは、Ｉsub
が端子の基板電流である場合においてスナップバック減
少の前の領域内において下式から得られる増倍ファクタ
ーである。
【００２１】
【数２】Ｍ＝ＩD ／（ＩD −Ｉsub ） （２）
【００２２】Ｍはドレイン電圧ＶD およびドレイン飽和
電圧ＶD （ＳＡＴ）の関数である。ベース電流は下式に
より与えられる。
電圧ＶD （ＳＡＴ）の関数である。ベース電流は下式に
より与えられる。
【００２３】
【数３】ＩB ＝（Ｉgen −Ｉsub ） （３）
【００２４】ここで、Ｉgen は下式で与えられる。
【００２５】
【数４】Ｉgen ＝ＩD （Ｍ−１）／Ｍ （４）
【００２６】ベータは下式により与えられる。
【００２７】
【数５】 ベータ＝（ＩD ／Ｍ−ＩDS）／｛ＩD （Ｍ−１）／Ｍ−Ｉsub ｝ （５）
【００２８】全てのパラメータは図２に示したようにＤ
ＣのＩ−Ｖ測定から得られる。
ＣのＩ−Ｖ測定から得られる。
【００２９】ゲート酸化物を備え完全にサリサイドされ
た０．２５ｕｍの生産技術に関して得られた実験的な結
果は約５ｎｍ厚さであった。第２の降伏トリガ電流Ｉt2
は、駆動電流Ｉdr（図３を参照）と逆比例する有効チャ
ネル長さに強く依存しており、Ｉdrが低くなると、つま
りゲート長さが長くなると、Ｉt2が減少することが観察
された。Ｉdrの関数としてのベータのプロット（図４）
は同様な傾向を示している。
た０．２５ｕｍの生産技術に関して得られた実験的な結
果は約５ｎｍ厚さであった。第２の降伏トリガ電流Ｉt2
は、駆動電流Ｉdr（図３を参照）と逆比例する有効チャ
ネル長さに強く依存しており、Ｉdrが低くなると、つま
りゲート長さが長くなると、Ｉt2が減少することが観察
された。Ｉdrの関数としてのベータのプロット（図４）
は同様な傾向を示している。
【００３０】多くのプロセス変化についての評価がなさ
れた。トランジスタの第１のグループは、標準のトラン
ジスタデバイスの半分近くのサリサイド厚さとした。よ
り薄いサリサイドデバイスは、Ｉt2のロールオフが発生
する前にチャネル長さをより薄くすることができた。ベ
ータはＩt2と良好な相関関係であり、Ｉt2に対する臨界
のベータは４と５の間でロールオフしている。より薄い
サリサイド層に対するドレイン−ソースＲSDは、より厚
いサリサイド層に対するものよりも低かった。よって、
第２の降伏の間におけるドレインの安定化は、Ｉt2に対
する改善が理由ではない。より薄いサリサイドを備えた
ラテラルＮＰＮトランジスタのＯＮ抵抗ＲONはより厚い
サリサイド層に対するものよりも低い（図２）。この効
果は、サリサイドされた接点抵抗が低い場合でも、サリ
サイドされたプロセスとサリサイドしないプロセスを比
較したときに判り、ラテラルＮＰＮトランジスタの効率
がＲONに対して重要であることを示している（図５）。
トランジスタの第２の群に対しては、裸のシリコンを通
るヒ素のドレインインプラントエネルギーを２０ｋｅＶ
と６０ｋｅＶの間で変化した。図６を参照して、Ｉt2は
インプラントエネルギーが高くなると増大する。抵抗Ｒ
SDはインプラントエネルギーが異なる場合でも顕著に変
化しない。図７は、全ての評価されたインプラントエネ
ルギーに対する、有効接合電圧｛ＶD −ＶD （ＳＡ
Ｔ）｝の関数としてのＭを示している。予測されたよう
に、異なるインプラントエネルギーに対してＭプロフィ
ールにおける僅かな変化が見られた。図８はＩt2が自己
バイアスされたラテラルＮＰＮトランジスタのベータと
相関関係があることを示している。Ｉt2は、ベータが５
と６の間では安定して観察され、またベータが５より下
になると急速に減少した。Ｉ t2およびベータに関するエ
ピタキシャル厚さの効果、および基板抵抗Ｒsub の影響
は、より長いチャネルデバイスに対してはエピタキシャ
ル層を薄くするとＩt2が減じるが、ベータは顕著に変換
しないことを示している（図９）。しかし、Ｍは、Ｉ
sub と同様に、エピタキシャル層が薄くなると増大す
る。よって、Ｉt2が低いのはＲsub が低いことによるも
ので、ラテラルＮＰＮトランジスタをターンオンするた
めに必要とされる基板電圧を提供するためにはより高い
Ｉsub が必要とされる。このため、Ｉgen がより高く、
またＭは増大しなければならない。
れた。トランジスタの第１のグループは、標準のトラン
ジスタデバイスの半分近くのサリサイド厚さとした。よ
り薄いサリサイドデバイスは、Ｉt2のロールオフが発生
する前にチャネル長さをより薄くすることができた。ベ
ータはＩt2と良好な相関関係であり、Ｉt2に対する臨界
のベータは４と５の間でロールオフしている。より薄い
サリサイド層に対するドレイン−ソースＲSDは、より厚
いサリサイド層に対するものよりも低かった。よって、
第２の降伏の間におけるドレインの安定化は、Ｉt2に対
する改善が理由ではない。より薄いサリサイドを備えた
ラテラルＮＰＮトランジスタのＯＮ抵抗ＲONはより厚い
サリサイド層に対するものよりも低い（図２）。この効
果は、サリサイドされた接点抵抗が低い場合でも、サリ
サイドされたプロセスとサリサイドしないプロセスを比
較したときに判り、ラテラルＮＰＮトランジスタの効率
がＲONに対して重要であることを示している（図５）。
トランジスタの第２の群に対しては、裸のシリコンを通
るヒ素のドレインインプラントエネルギーを２０ｋｅＶ
と６０ｋｅＶの間で変化した。図６を参照して、Ｉt2は
インプラントエネルギーが高くなると増大する。抵抗Ｒ
SDはインプラントエネルギーが異なる場合でも顕著に変
化しない。図７は、全ての評価されたインプラントエネ
ルギーに対する、有効接合電圧｛ＶD −ＶD （ＳＡ
Ｔ）｝の関数としてのＭを示している。予測されたよう
に、異なるインプラントエネルギーに対してＭプロフィ
ールにおける僅かな変化が見られた。図８はＩt2が自己
バイアスされたラテラルＮＰＮトランジスタのベータと
相関関係があることを示している。Ｉt2は、ベータが５
と６の間では安定して観察され、またベータが５より下
になると急速に減少した。Ｉ t2およびベータに関するエ
ピタキシャル厚さの効果、および基板抵抗Ｒsub の影響
は、より長いチャネルデバイスに対してはエピタキシャ
ル層を薄くするとＩt2が減じるが、ベータは顕著に変換
しないことを示している（図９）。しかし、Ｍは、Ｉ
sub と同様に、エピタキシャル層が薄くなると増大す
る。よって、Ｉt2が低いのはＲsub が低いことによるも
ので、ラテラルＮＰＮトランジスタをターンオンするた
めに必要とされる基板電圧を提供するためにはより高い
Ｉsub が必要とされる。このため、Ｉgen がより高く、
またＭは増大しなければならない。
【００３１】上記の結果は、ＮＭＯＳトランジスタの挙
動に影響を及ぼす重要なファクターはラテラルＮＰＮト
ランジスタのベータであることを示しており、その量は
所定のＲsub のラテラルＮＰＮトランジスタに対する高
い電流の健全性の指針としても機能する。ベータの臨界
レベルは約５であることが観察され、ベータが５より小
さくなるとＩt2が急に減少する。Ｉt2はＲsub が低くな
ると同様に減少する。Ｉt2を決定する機構は、逆バイア
スされたドレイン基板の接合部におけるジュール加熱で
ある。Ｍを増大するベータあるいはＲsub の減少は、ジ
ュール加熱を大きくし、またＩt2を低くする。よって、
浅い接合および厚いサリサイドは静電放電性能を低下さ
せる。Ｍ、ベータおよびＲsub の各値を使用すること
で、別のマスクあるいはプロセスステップを使用するこ
となしに、良好な静電放電／電気的なオーバストレス性
能および最適なトランジスタ動作に対する、標準化され
た生産技術におけるデザインウインドを規定することが
できる。
動に影響を及ぼす重要なファクターはラテラルＮＰＮト
ランジスタのベータであることを示しており、その量は
所定のＲsub のラテラルＮＰＮトランジスタに対する高
い電流の健全性の指針としても機能する。ベータの臨界
レベルは約５であることが観察され、ベータが５より小
さくなるとＩt2が急に減少する。Ｉt2はＲsub が低くな
ると同様に減少する。Ｉt2を決定する機構は、逆バイア
スされたドレイン基板の接合部におけるジュール加熱で
ある。Ｍを増大するベータあるいはＲsub の減少は、ジ
ュール加熱を大きくし、またＩt2を低くする。よって、
浅い接合および厚いサリサイドは静電放電性能を低下さ
せる。Ｍ、ベータおよびＲsub の各値を使用すること
で、別のマスクあるいはプロセスステップを使用するこ
となしに、良好な静電放電／電気的なオーバストレス性
能および最適なトランジスタ動作に対する、標準化され
た生産技術におけるデザインウインドを規定することが
できる。
【００３２】本発明の工程は次のように要約することが
できる。第２の降伏トリガ電流Ｉt2は、静電放電（ＥＤ
Ｓ）および電気的なオーバストレス（ＥＯＳ）の要求に
合致するための、ＮＭＯＳトランジスタの妥当性を決定
する量の１つである。第２の降伏トリガ電流Ｉt2は、増
倍ファクターＭ、基板抵抗Ｒsub 、およびベータの各電
気パラメータの関数であることが見出だされた。第２の
降伏電流Ｉt2が十分高くない場合、３つの電気パラメー
タの１つを増大できる。電気パラメータは、ＮＭＯＳデ
バイスの物理的な特性を変更することにより増大するこ
とができる。ＭとＲsub が一定に保持されたとき、Ｉt2
はベータを増大することにより増大できる。サリサイド
厚さを減じることあるいはチャネル長さを減少すること
で、接合深さＸjeffを増大することにより、ベータを増
大することができる。ベータおよびＭが固定されている
場合、第２の降伏トリガ電流は、エピタキシャル層の厚
さおよびドーピング濃度に比例するパラメータである、
Ｒsub を増大することができる。ベータおよびＲsub が
固定されている場合、第２の降伏トリガ電流は、接合部
のドーピングの関数であるＭを増大することにより、増
大することができる。５ｍＡ／ミクロンの第２の降伏ト
リガ電流に対しては、ベータは３以上であり、Ｍは１．
５以上であり、またＲsub は２００オーム以上である。
できる。第２の降伏トリガ電流Ｉt2は、静電放電（ＥＤ
Ｓ）および電気的なオーバストレス（ＥＯＳ）の要求に
合致するための、ＮＭＯＳトランジスタの妥当性を決定
する量の１つである。第２の降伏トリガ電流Ｉt2は、増
倍ファクターＭ、基板抵抗Ｒsub 、およびベータの各電
気パラメータの関数であることが見出だされた。第２の
降伏電流Ｉt2が十分高くない場合、３つの電気パラメー
タの１つを増大できる。電気パラメータは、ＮＭＯＳデ
バイスの物理的な特性を変更することにより増大するこ
とができる。ＭとＲsub が一定に保持されたとき、Ｉt2
はベータを増大することにより増大できる。サリサイド
厚さを減じることあるいはチャネル長さを減少すること
で、接合深さＸjeffを増大することにより、ベータを増
大することができる。ベータおよびＭが固定されている
場合、第２の降伏トリガ電流は、エピタキシャル層の厚
さおよびドーピング濃度に比例するパラメータである、
Ｒsub を増大することができる。ベータおよびＲsub が
固定されている場合、第２の降伏トリガ電流は、接合部
のドーピングの関数であるＭを増大することにより、増
大することができる。５ｍＡ／ミクロンの第２の降伏ト
リガ電流に対しては、ベータは３以上であり、Ｍは１．
５以上であり、またＲsub は２００オーム以上である。
【００３３】本発明を好ましい実施の形態を特に参照し
て説明したが、当業者には、本発明を逸脱することなし
に好ましい実施の形態の各要素の種々な変更および等価
物への置換をすることができることは自明である。例え
ば、以上は本発明をアドレス変換信号（address transi
tion signal ）に対する種々のパルス幅を特に参照して
説明した。しかしながら、パルス幅の変化するアドレス
信号を一定の出力パルス幅を有するような方法で処理で
きることは、より広い用途がある。さらに、本発明の必
須の教示を逸脱することなく、本発明の教示に対して特
定の状況および材料に適合するために多くの変更を行う
ことができる。
て説明したが、当業者には、本発明を逸脱することなし
に好ましい実施の形態の各要素の種々な変更および等価
物への置換をすることができることは自明である。例え
ば、以上は本発明をアドレス変換信号（address transi
tion signal ）に対する種々のパルス幅を特に参照して
説明した。しかしながら、パルス幅の変化するアドレス
信号を一定の出力パルス幅を有するような方法で処理で
きることは、より広い用途がある。さらに、本発明の必
須の教示を逸脱することなく、本発明の教示に対して特
定の状況および材料に適合するために多くの変更を行う
ことができる。
【００３４】以上の説明から明らかなように、本発明の
特定の特徴は例示した例の特定の細部に限定されるもの
ではなく、当業者には他の変更および応用を考慮するこ
とができる。よって、本発明の本質および範囲を逸脱し
ない全ての変更および応用を請求の範囲はカバーするも
のである。
特定の特徴は例示した例の特定の細部に限定されるもの
ではなく、当業者には他の変更および応用を考慮するこ
とができる。よって、本発明の本質および範囲を逸脱し
ない全ての変更および応用を請求の範囲はカバーするも
のである。
【００３５】以上の説明に関して更に以下の項を開示す
る。 （１） ＮＭＯＳトランジスタにおいて、電気的ストレ
スおよび予め選択された値より大きな静電放電のモニタ
用パラメータを提供するための方法であって、前記ＮＭ
ＯＳの製造の間に形成される寄生的なラテラルトランジ
スタの「オン」電圧に近い電圧において第１の確立され
た値以上の接合部の増倍ファクターＭパラメータを提供
するステップ、第２の確立された値以上の前記寄生的な
ラテラルバイポーラトランジスタのベータパラメータに
対する値を提供するステップ、第３の確立された値以上
の基板抵抗パラメータＲsub に対する値を提供するステ
ップを含んでなり、前記Ｍパラメータ、ベータパラメー
タ、およびＲsub パラメータの確立された各値により、
第２の降伏トリガ電流が前記予め選択された値と少なく
とも同じ大きさとなることを特徴とする方法。
る。 （１） ＮＭＯＳトランジスタにおいて、電気的ストレ
スおよび予め選択された値より大きな静電放電のモニタ
用パラメータを提供するための方法であって、前記ＮＭ
ＯＳの製造の間に形成される寄生的なラテラルトランジ
スタの「オン」電圧に近い電圧において第１の確立され
た値以上の接合部の増倍ファクターＭパラメータを提供
するステップ、第２の確立された値以上の前記寄生的な
ラテラルバイポーラトランジスタのベータパラメータに
対する値を提供するステップ、第３の確立された値以上
の基板抵抗パラメータＲsub に対する値を提供するステ
ップを含んでなり、前記Ｍパラメータ、ベータパラメー
タ、およびＲsub パラメータの確立された各値により、
第２の降伏トリガ電流が前記予め選択された値と少なく
とも同じ大きさとなることを特徴とする方法。
【００３６】（２） 前記モニタ用パラメータが前記第
２の降伏トリガ電流であることを特徴とする第１項記載
の方法。
２の降伏トリガ電流であることを特徴とする第１項記載
の方法。
【００３７】（３） 前記Ｍパラメータ、ベータパラメ
ータ、およびＲsub の１つの確立された値が前記パラメ
ータに対して前記確立された値よりも小さいとともに前
記第２の降伏トリガ電流が前記予め決定された値よりも
小さいときには、残りの２つのパラメータの値の少なく
とも１つの値を増大して前記予め決定された値よりも大
きな第２の降伏トリガ電流を提供するステップをさらに
含んでなることを特徴とする第１項記載の方法。
ータ、およびＲsub の１つの確立された値が前記パラメ
ータに対して前記確立された値よりも小さいとともに前
記第２の降伏トリガ電流が前記予め決定された値よりも
小さいときには、残りの２つのパラメータの値の少なく
とも１つの値を増大して前記予め決定された値よりも大
きな第２の降伏トリガ電流を提供するステップをさらに
含んでなることを特徴とする第１項記載の方法。
【００３８】（４） 前記Ｍパラメータの値が前記ＮＭ
ＯＳトランジスタを製造するためのプロセスにより決定
され、前記第２の降伏電流が前記予め決定された値より
下であるときに前記ベータパラメータの値および前記Ｒ
sub パラメータの値の少なくとも１つを増大するステッ
プをさらに含んでなることを特徴とする第１項記載の方
法。
ＯＳトランジスタを製造するためのプロセスにより決定
され、前記第２の降伏電流が前記予め決定された値より
下であるときに前記ベータパラメータの値および前記Ｒ
sub パラメータの値の少なくとも１つを増大するステッ
プをさらに含んでなることを特徴とする第１項記載の方
法。
【００３９】（５） 有効接合深さＸjeffを増大するス
テップ、サリサイド深さを減じるステップ、ＮＭＯＳト
ランジスタの有効チャネル長さを縮小するステップ、か
らなるプロセスステップのグループから選択されたプロ
セスステップにより前記ベータパラメータが増大される
ことを特徴とする第４項記載の方法。
テップ、サリサイド深さを減じるステップ、ＮＭＯＳト
ランジスタの有効チャネル長さを縮小するステップ、か
らなるプロセスステップのグループから選択されたプロ
セスステップにより前記ベータパラメータが増大される
ことを特徴とする第４項記載の方法。
【００４０】（６） エピタキシャル層の厚さを増大す
るステップ、およびエピタキシャル層のドーピング濃度
を減少するステップ、の各ステップの少なくとも１つに
より前記Ｒsub パラメータの値が増大されることを特徴
とする第４項記載の方法。
るステップ、およびエピタキシャル層のドーピング濃度
を減少するステップ、の各ステップの少なくとも１つに
より前記Ｒsub パラメータの値が増大されることを特徴
とする第４項記載の方法。
【００４１】（７） 前記パラメータＭが、前記ＮＭＯ
Ｓトランジスタに対する接合部のドーピングを増大する
ステップ、および井戸および基板の少なくとも１つの前
記接合の付近におけるドーピングを増大するステップ、
の少なくとも１つのステップにより増大できることを特
徴とする第３項記載の方法。
Ｓトランジスタに対する接合部のドーピングを増大する
ステップ、および井戸および基板の少なくとも１つの前
記接合の付近におけるドーピングを増大するステップ、
の少なくとも１つのステップにより増大できることを特
徴とする第３項記載の方法。
【００４２】（８） 前記予め決定された第２の降伏ト
リガ電流を約５ｍａ／ミクロン（幅）に選択するステッ
プをさらに含んでなることを特徴とする第２項記載の方
法。
リガ電流を約５ｍａ／ミクロン（幅）に選択するステッ
プをさらに含んでなることを特徴とする第２項記載の方
法。
【００４３】（９） 前記Ｍパラメータの前記確立され
た値を、前記ラテラルバイポーラトランジスタのオン電
圧に略等しいドレイン電圧において約１．５に選択する
ステップ、前記Ｒsub パラメータの前記確立された値を
約２００オームに選択するステップ、および前記ベータ
パラメータの前記確立された値を約５に選択するステッ
プをさらに含んでなることを特徴とする第８項記載の方
法。
た値を、前記ラテラルバイポーラトランジスタのオン電
圧に略等しいドレイン電圧において約１．５に選択する
ステップ、前記Ｒsub パラメータの前記確立された値を
約２００オームに選択するステップ、および前記ベータ
パラメータの前記確立された値を約５に選択するステッ
プをさらに含んでなることを特徴とする第８項記載の方
法。
【００４４】（１０） ５ｍＡ／ミクロン（幅）以上の
第２の降伏トリガ電流を必要とするＮＭＯＳトランジス
タにおいて、ＮＭＯＳトランジスタは約１．５以上の増
倍ファクターＭの値を有し、および前記ＮＭＯＳトラン
ジスタが製造されたときに形成される寄生的なラテラル
ｎｐｎトランジスタを含み、前記ラテラルｎｐｎトラン
ジスタは３以上の値のベータパラメータの値を有し、前
記ラテラルｎｐｎトランジスタは約２００オーム以上の
基板抵抗パラメータの値を有し、１．５以上の前記多重
化ファクター値Ｍは前記ラテラルトランジスタの”オ
ン”電圧に等しいドレイン電圧において発生することを
特徴とするトランジスタ。
第２の降伏トリガ電流を必要とするＮＭＯＳトランジス
タにおいて、ＮＭＯＳトランジスタは約１．５以上の増
倍ファクターＭの値を有し、および前記ＮＭＯＳトラン
ジスタが製造されたときに形成される寄生的なラテラル
ｎｐｎトランジスタを含み、前記ラテラルｎｐｎトラン
ジスタは３以上の値のベータパラメータの値を有し、前
記ラテラルｎｐｎトランジスタは約２００オーム以上の
基板抵抗パラメータの値を有し、１．５以上の前記多重
化ファクター値Ｍは前記ラテラルトランジスタの”オ
ン”電圧に等しいドレイン電圧において発生することを
特徴とするトランジスタ。
【００４５】（１１） 前記第２の降伏トリガ電流が前
記最小の第２の降伏トリガ電流より下のときに、前記第
２の降伏トリガ電流を増大するために前記各パラメータ
の値の少なくとも１つを増大することを特徴とする第１
０項記載のトランジスタ。
記最小の第２の降伏トリガ電流より下のときに、前記第
２の降伏トリガ電流を増大するために前記各パラメータ
の値の少なくとも１つを増大することを特徴とする第１
０項記載のトランジスタ。
【００４６】（１２） 予め決定された値以上の第２の
降伏トリガ電流を有するＮＭＯＳトランジスタを提供す
るための方法において、前記第２の降伏トリガ電流は前
記トランジスタの電気的なオーバストレスをモニタし、
前記第２の降伏トリガ電流を計測するステップ、および
前記第２の降伏トリガ電流が予め決定された値より小さ
いときに、Ｍパラメータ、ベータパラメータ、および基
板抵抗値の少なくとも１つの値を前記第２の降伏トリガ
電流が前記予め決定された値より大きくなるまで増大す
るステップを含んでなることを特徴とする方法。
降伏トリガ電流を有するＮＭＯＳトランジスタを提供す
るための方法において、前記第２の降伏トリガ電流は前
記トランジスタの電気的なオーバストレスをモニタし、
前記第２の降伏トリガ電流を計測するステップ、および
前記第２の降伏トリガ電流が予め決定された値より小さ
いときに、Ｍパラメータ、ベータパラメータ、および基
板抵抗値の少なくとも１つの値を前記第２の降伏トリガ
電流が前記予め決定された値より大きくなるまで増大す
るステップを含んでなることを特徴とする方法。
【００４７】（１３） 前記ベータパラメータが、有効
接合深さＸjeffを増大するプロセスステップ、サリサイ
ド厚さを減じるプロセスステップ、およびＮＭＯＳトラ
ンジスタの有効チャネル長さを減少するプロセスステッ
プからなるプロセスステップのグループから選択された
プロセスステップにより増大されることを特徴とする第
１２項記載の方法。
接合深さＸjeffを増大するプロセスステップ、サリサイ
ド厚さを減じるプロセスステップ、およびＮＭＯＳトラ
ンジスタの有効チャネル長さを減少するプロセスステッ
プからなるプロセスステップのグループから選択された
プロセスステップにより増大されることを特徴とする第
１２項記載の方法。
【００４８】（１４） 前記Ｒsub パラメータの値が、
エピタキシャル層の厚さを増大するステップ、および前
記エピタキシャル層のドーピング濃度を減じるステップ
を含む各ステップの少なくとも１つにより増大されるこ
とを特徴とする第１２項記載の方法。
エピタキシャル層の厚さを増大するステップ、および前
記エピタキシャル層のドーピング濃度を減じるステップ
を含む各ステップの少なくとも１つにより増大されるこ
とを特徴とする第１２項記載の方法。
【００４９】（１５） パラメータＭが、前記ＮＭＯＳ
トランジスタに対する接合ドーピングを増大するステッ
プ、および井戸および基板の少なくとも１つの前記接合
の付近におけるドーピングレベルを増大するステップの
各ステップの少なくとも１つにより増大することができ
ることを特徴とする第１２項記載の方法。
トランジスタに対する接合ドーピングを増大するステッ
プ、および井戸および基板の少なくとも１つの前記接合
の付近におけるドーピングレベルを増大するステップの
各ステップの少なくとも１つにより増大することができ
ることを特徴とする第１２項記載の方法。
【００５０】（１６） 前記予め決定された第２の降伏
トリガ電流を約５ｍａ／ミクロン（幅）に選択するステ
ップをさらに含んでなることを特徴とする第１２項記載
の方法。
トリガ電流を約５ｍａ／ミクロン（幅）に選択するステ
ップをさらに含んでなることを特徴とする第１２項記載
の方法。
【００５１】（１７） 前記Ｍパラメータの前記確立さ
れた値を、前記ラテラルバイポーラトランジスタのオン
電圧に略等しいドレイン電圧において、約１．５に選択
するステップ、前記Ｒsub パラメータの前記確立された
値を約２００オームに選択するステップ、および前記ベ
ータパラメータの前記確立された値を約５に選択するス
テップをさらに含んでなることを特徴とする第１６項記
載の方法。
れた値を、前記ラテラルバイポーラトランジスタのオン
電圧に略等しいドレイン電圧において、約１．５に選択
するステップ、前記Ｒsub パラメータの前記確立された
値を約２００オームに選択するステップ、および前記ベ
ータパラメータの前記確立された値を約５に選択するス
テップをさらに含んでなることを特徴とする第１６項記
載の方法。
【００５２】（１８） 別のマスクあるいはデザインス
テップを使用することなく、静電放電／電気的なオーバ
ストレスのダメージが良好で、また最適な動作が達成で
きる、基準化された生産技術のためのデザインウインド
を提供する技術である。ＮＭＯＳトランジスタ１３およ
び関連する寄生的なｎｐｎトランジスタ１０のＭパラメ
ータ、ベータパラメータ、およびＲsub はデザインウイ
ンドウを提供するために選択される。
テップを使用することなく、静電放電／電気的なオーバ
ストレスのダメージが良好で、また最適な動作が達成で
きる、基準化された生産技術のためのデザインウインド
を提供する技術である。ＮＭＯＳトランジスタ１３およ
び関連する寄生的なｎｐｎトランジスタ１０のＭパラメ
ータ、ベータパラメータ、およびＲsub はデザインウイ
ンドウを提供するために選択される。
【図１】サリサイドされたＮＭＯＳトランジスタの断面
図である。
図である。
【図２】２つの異なるサリサイド厚さに対するＮＭＯＳ
トランジスタのドレイン電流とドレイン電圧の間の関係
を示したグラフである。
トランジスタのドレイン電流とドレイン電圧の間の関係
を示したグラフである。
【図３】厚いおよび薄いサリサイドデバイスのための第
２の降伏トリガ電流Ｉt2および駆動電流Ｉdrの間の実験
的に導出された関係を示したグラフである。
２の降伏トリガ電流Ｉt2および駆動電流Ｉdrの間の実験
的に導出された関係を示したグラフである。
【図４】異なるサリサイド厚さに対するラテラルｎｐｎ
トランジスタのベータと駆動電流Ｉdrの間の実験的に導
出された関係を示したグラフである。
トランジスタのベータと駆動電流Ｉdrの間の実験的に導
出された関係を示したグラフである。
【図５】ラテラルｎｐｎのオン抵抗ＲONと正規化された
サリサイド厚さの間の実験的に導出された関係を示した
グラフである。
サリサイド厚さの間の実験的に導出された関係を示した
グラフである。
【図６】第２の降伏トリガ電流Ｉt2とソース−ドレイン
のヒ素インプラントエネルギーとの間の実験的に導出さ
れた関係を示したグラフである。
のヒ素インプラントエネルギーとの間の実験的に導出さ
れた関係を示したグラフである。
【図７】有効ドレイン接合電圧（ＶD - ＶD (SAT) ）の
関数としてのドレイン基板の電子なだれに対する増倍フ
ァクタＭの独立性を示したグラフである。
関数としてのドレイン基板の電子なだれに対する増倍フ
ァクタＭの独立性を示したグラフである。
【図８】第２の降伏トリガ電流Ｉt2とエネルギーの関数
としてのベータとの間の相関を示したグラフである。
としてのベータとの間の相関を示したグラフである。
【図９】第２の降伏トリガ電流Ｉt2と増倍率ファクタベ
ータに関するエピタキシャルデポジションの効果を示し
たグラフである。
ータに関するエピタキシャルデポジションの効果を示し
たグラフである。
【図１０】エピタキシャルデポジション層の厚さに対す
る基板電流Ｉsub と増倍率ファクタベータの変化を示し
たグラフである。
る基板電流Ｉsub と増倍率ファクタベータの変化を示し
たグラフである。
８ ｎｐｎトランジスタ １０ ＮＭＯＳトランジスタ １５ ｎ−領域 １６ ｐ−基板 １２ ドレイン（コレクタ）端子 １３ ゲート端末
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マーク エス．ロッダー アメリカ合衆国テキサス州ユニバーシティ パーク，パーデュー アベニュー 337
Claims (3)
- 【請求項１】 ＮＭＯＳトランジスタにおいて、電気的
ストレスおよび予め選択された値より大きな静電放電の
モニタ用パラメータを提供するための方法であって、 前記ＮＭＯＳの製造の間に形成される寄生的なラテラル
トランジスタの「オン」電圧に近い電圧において第１の
確立された値以上の接合部の増倍ファクターＭパラメー
タを提供するステップ、 第２の確立された値以上の前記寄生的なラテラルバイポ
ーラトランジスタのベータパラメータに対する値を提供
するステップ、 第３の確立された値以上の基板抵抗パラメータＲsub に
対する値を提供するステップを含んでなり、前記Ｍパラ
メータ、ベータパラメータ、およびＲsub パラメータの
確立された各値により、第２の降伏トリガ電流が前記予
め選択された値と少なくとも同じ大きさとなることを特
徴とする方法。 - 【請求項２】 ５ｍＡ／ミクロン（幅）以上の第２の降
伏トリガ電流を必要とするＮＭＯＳトランジスタにおい
て、ＮＭＯＳトランジスタは約１．５以上の増倍ファク
ターＭの値を有し、および前記ＮＭＯＳトランジスタが
製造されたときに形成される寄生的なラテラルｎｐｎト
ランジスタを含み、前記ラテラルｎｐｎトランジスタは
３以上の値のベータパラメータの値を有し、前記ラテラ
ルｎｐｎトランジスタは約２００オーム以上の基板抵抗
パラメータの値を有し、１．５以上の前記多重化ファク
ター値Ｍは前記ラテラルトランジスタの”オン”電圧に
等しいドレイン電圧において発生することを特徴とする
トランジスタ。 - 【請求項３】 予め決定された値以上の第２の降伏トリ
ガ電流を有するＮＭＯＳトランジスタを提供するための
方法において、前記第２の降伏トリガ電流は前記トラン
ジスタの電気的なオーバストレスをモニタし、 前記第２の降伏トリガ電流を計測するステップ、および
前記第２の降伏トリガ電流が予め決定された値より小さ
いときに、Ｍパラメータ、ベータパラメータ、および基
板抵抗値の少なくとも１つの値を前記第２の降伏トリガ
電流が前記予め決定された値より大きくなるまで増大す
るステップを含んでなることを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US755924 | 1991-09-06 | ||
| US08/755,924 US5793083A (en) | 1996-11-25 | 1996-11-25 | Method for designing shallow junction, salicided NMOS transistors with decreased electrostatic discharge sensitivity |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10163479A true JPH10163479A (ja) | 1998-06-19 |
Family
ID=25041261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9323583A Pending JPH10163479A (ja) | 1996-11-25 | 1997-11-25 | 静電放電感度が減じられた、接合部の浅い、サリサイドされたｎｍｏｓトランジスタのデザイン方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5793083A (ja) |
| EP (1) | EP0844669A3 (ja) |
| JP (1) | JPH10163479A (ja) |
| TW (1) | TW384536B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6587320B1 (en) | 2000-01-04 | 2003-07-01 | Sarnoff Corporation | Apparatus for current ballasting ESD sensitive devices |
| US6627955B2 (en) | 2001-01-23 | 2003-09-30 | Texas Instruments Incorporated | Structure and method of MOS transistor having increased substrate resistance |
| US6545345B1 (en) | 2001-03-20 | 2003-04-08 | Amkor Technology, Inc. | Mounting for a package containing a chip |
| US7243317B2 (en) * | 2003-05-30 | 2007-07-10 | Illinios Institute Of Technology | Parameter checking method for on-chip ESD protection circuit physical design layout verification |
| US8505881B2 (en) * | 2009-10-12 | 2013-08-13 | Enviromix, Llc | Mixing systems and methods of mixing |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4442591A (en) * | 1982-02-01 | 1984-04-17 | Texas Instruments Incorporated | High-voltage CMOS process |
| US5141890A (en) * | 1982-02-01 | 1992-08-25 | Texas Instruments Incorporated | CMOS sidewall oxide-lightly doped drain process |
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| JPH07321306A (ja) * | 1994-03-31 | 1995-12-08 | Seiko Instr Inc | 半導体装置およびその製造方法 |
-
1996
- 1996-11-25 US US08/755,924 patent/US5793083A/en not_active Expired - Lifetime
-
1997
- 1997-11-21 EP EP97309402A patent/EP0844669A3/en not_active Withdrawn
- 1997-11-25 JP JP9323583A patent/JPH10163479A/ja active Pending
- 1997-11-25 TW TW086117830A patent/TW384536B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP0844669A3 (en) | 1999-03-24 |
| EP0844669A2 (en) | 1998-05-27 |
| US5793083A (en) | 1998-08-11 |
| TW384536B (en) | 2000-03-11 |
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