JPH10163479A - 静電放電感度が減じられた、接合部の浅い、サリサイドされたnmosトランジスタのデザイン方法 - Google Patents

静電放電感度が減じられた、接合部の浅い、サリサイドされたnmosトランジスタのデザイン方法

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JPH10163479A
JPH10163479A JP9323583A JP32358397A JPH10163479A JP H10163479 A JPH10163479 A JP H10163479A JP 9323583 A JP9323583 A JP 9323583A JP 32358397 A JP32358397 A JP 32358397A JP H10163479 A JPH10163479 A JP H10163479A
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Abstract

(57)【要約】 【課題】 別のマスクあるいはデザインステップを使用
することなく、静電放電/電気的なオーバストレスのダ
メージが良好で、また最適な動作が達成できる、基準化
された生産技術のためのデザインウインドを提供する。 【解決手段】 NMOSトランジスタ13および関連す
る寄生的なnpnトランジスタ10のMパラメータ、ベ
ータパラメータ、およびRsub は、デザインウインドウ
を提供するために選択される。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、一般的には、集積
回路トランジスタの製造に関し、より詳しくは、最適な
トランジスタの信頼性および動作特性を有する集積回路
の基準化された生産技術のデザインに関するものであ
る。
【0002】
【発明が解決しようとする課題】0.25um以下、お
よびより小さいスケールでの生産技術においては、短絡
チャネル効果が減じられることから、ドレインソース接
合部の浅いデバイスがトランジスタの性能のためには望
ましい。ゲートおよび活性な面積抵抗を低くするために
必要とされるサリサイド(salicide)の厚さは、接合部
の深さを規定するための1つのパラメータである。しか
しながら、より浅い接合とより深いサリサイドは、デバ
イスの静電放電容量に関して負の影響を有している。さ
らに、これらの生産技術においてデザインされた回路は
静電放電(ESD)および電気的なオーバストレスに感
応性がある。サブミクロン生産技術におけるこれらの問
題に対する解決方法は、静電放電回路および出力回路に
おけるサリサイドを阻止するか、あるいは接合をより深
くするための余分なインプラントプロセスを使用するた
めの別のプロセスを使用することである。接合深さを増
大することで静電放電特性が改善されるが、機構が十分
理解されておらず、トランジスタ性能および静電放電性
能を最適化することが困難である。NMOSトランジス
タのラテラルトランジスタ部分は、デバイス内およびデ
バイスに関連した静電放電保護回路内の両方における静
電放電電流に対する主な電流パスを提供する。
【0003】静電放電性能に関するドレイン技術の効果
を理解する1つの主要な障害は、高い電流条件(>1m
A/um幅)下における自己バイアストランジスタのベ
ータ(beta)を決定する問題である。DC計測によれば
このベータは0.1より小さいべきであることが示され
が、この値はデバイスのシュミレーションからのパルス
条件下で得られたときの約5とは一致しない。
【0004】よって、静電放電/電気的なオーバストレ
ス性能が改善されるとともにトランジスタ特性が最適化
される、基準化されたNMOSトランジスタの製造のた
めのデザインウインドを規定するための技術に対する必
要性がある。このデザインウインド規定を達成するた
め、ベータを決定するための技術が開発されなければな
らない。
【0005】
【課題を解決するための手段】上記および他の特徴は、
本発明による、ラテラルトランジスタベータを直接的に
抽出するための技術により、達成される。このベータと
第2の降伏トリガ電流It2が例証された。ラテラルトラ
ンジスタの電流利得であるベータに影響を与える、接合
深さとサリサイド厚さとの間の関係が解明された。ベー
タは、第2の降伏トリガ電流It2に関連しており、また
静電放電モニタとして使用できることが示された。ベー
タはサリサイド層の下方の有効なドレイン/ソースのド
ープ剤の拡散レベルXjeffによって強固に影響される。
ドープ剤の拡散レベルXjeffはインプラントされたエネ
ルギーのみならずサリサイド化(salicidation)におい
て発生する活性の拡散の量を使用して決定され、またサ
リサイド化はサリサイド厚さにより規定される。これら
の結果に基づいて、静電放射およびトランジスタ性能の
ためのデザインウインドが識別される。デザインウイン
ドは別のプロセスステップを必要とせず、またトランジ
スタ性能に関する衝撃が識別できる。
【0006】本発明のこれらおよび他の特徴は図面を参
照して以下の説明を読むことで理解されるものである。
【0007】
【発明の実施の形態】
(図面の詳細な説明)図1を参照して、トランジスタお
よび寄生的なラテラルnpnトランジスタ18内の両方
の内部を流れる電流を例示したサリサイドされたNMO
Sトランジスタ10の断面図が示されている。このトラ
ンジスタ10はp−基板上に形成されている。p−基板
16は、Xjeffの有効深さを有するn−領域15により
表面のサリサイド層17から分離されている。ドレイン
(コレクタ)端子12には電位Vが印加されており、ま
た電流ID を受けとる。ソース(エミッタ)端末11に
は0ボルトが印加されており、またIS の電流を送出す
る。表面のサリサイド領域17を含むゲート端末13に
は0ボルトが印加されている。電流IDSはドレイン端末
からソース端末に流れる。
【0008】図1のトランジスタはまた、等価の寄生的
なラテラルNPNトランジスタ18を有していると考え
ることができる。p−基板16には0ボルトが印加され
ている。Isub の電流はラテラルNPNトランジスタの
ベースを通り、また等価の抵抗Rsub を通って流れる。
ラテラルNPNトランジスタはVsub 電位であるとして
示されている。
【0009】図2を参照して、0.29umの長さのN
MOSトランジスタのI−V曲線は、異なるサリサイド
厚さに対して、VG>Vtのゲートバイアスを有してい
る。電子なだれ領域、およびバイポーラ降伏領域ないし
スナップバック(snapback)領域が図示されている。ス
ナップ領域内のオン抵抗RONはサリサイドデバイスが厚
くなると高くなる。
【0010】図3を参照して、厚いサリサイドデバイス
および薄いサリサイドデバイスに対する駆動電流Idr
関数としての高い第2の降伏トリガ電流It2が示されて
いる。駆動電流Idrは有効チャネル長さ(あるいはラテ
ラルNPNトランジスタのベース幅)の尺度であり、I
drが低くなると有効チャネル長さが長くなることを示し
ている。
【0011】図4を参照して、異なるサリサイド厚さに
対する、駆動電流Idrの関数としてのラテラルNPNト
ランジスタの電流利得ベータが示されている。駆動電流
drが低くなるとラテラルNPNトランジスタに対する
ベース幅がより長くなり、このためにベータがより低く
なることが示されている。この関係はサリサイド厚さに
より影響される。
【0012】図5を参照して、ラテラルNPNトランジ
スタのオン抵抗RONは正規化されたサリサイド厚さT
Nsalの関数として示されている。TNsal=1は試験され
た最大のサリサイド厚さであり、またTNsal=0はサリ
サイドステップなしのプロセスである。
【0013】図6を参照して、第2の降伏トリガ電流I
t2はソース−ドレインのヒ素のインプラントエネルギー
(裸のシリコンを通る)の関数として示されている。ヒ
素用量およびサイリサイド厚さは一定に保たれている。
インプラントエネルギーが高くなると接合がより深くな
る。
【0014】図7を参照して、有効ドレイン接合電圧
{VD −VD (SAT)}の関数としてのドレイン−基
板の電子なだれに対する増倍ファクター(multiplicati
on factor )Mの依存関係が示されている。バイポーラ
トランジスタがターンオンしたときに、増倍ファクター
は図7に示したように減少する。インプラントエネルギ
ーのプロファイルに関する依存性はないことが判る。な
お、Mが高くなると接合電圧が高くなることが必要とな
る。
【0015】図8を参照して、異なるインプラントエネ
ルギーに対する第2の降伏トリガ電流It2と電流利得ベ
ータの間の相関関係が示されている。良好な静電放電性
能のための目標となる第2の降伏トリガ電流は5mA/
umである。
【0016】図9を参照して、第2の降伏トリガ電流I
t2およびL=0.29umに対するラテラルNPNトラ
ンジスタの電流利得ベータに関するエピタキシャル厚さ
の効果が示されている。エピタキシャルデポジションが
薄くなるとIt2が減少するが、電流利得ベータにおける
変化が顕著となる。エピタキシャル−基板のインターフ
ェース内の電界の方向がコレクタへの電子の流れを助け
るため、電流利得ベータはさらに僅かに増大する。
【0017】図10を参照して、スナップバックにおけ
る、基板電流Isub と増倍ファクターMの変化が、エピ
タキシャルデポジション厚さの関数として示されてい
る。エピタキシャル層が薄くなると基板抵抗Rsub が低
くなり、ラテラルNPNトランジスタをターンオンする
ためにはより高い基板電流Isub およびより大きな増倍
ファクターMが必要となる。
【0018】(好ましい実施の形態の動作)電子なだれ
を発生するホール電流Igen がラテラルNPNトランジ
スタをバイアスできるのに十分な程度にNMOSトラン
ジスタ10内のドレイン電流ID が高いときには、デバ
イスは図2に示したようにバイポーラ降伏ないしスナッ
プバックになる。端子のドレイン電流ID は下式により
与えられる。
【0019】
【数1】ID =M(IDS+IC ) (1)
【0020】ここで、IDSはNMOSトランジスタの電
流であり、IC はバイポーラ電流であり、Mは、Isub
が端子の基板電流である場合においてスナップバック減
少の前の領域内において下式から得られる増倍ファクタ
ーである。
【0021】
【数2】M=ID /(ID −Isub ) (2)
【0022】Mはドレイン電圧VD およびドレイン飽和
電圧VD (SAT)の関数である。ベース電流は下式に
より与えられる。
【0023】
【数3】IB =(Igen −Isub ) (3)
【0024】ここで、Igen は下式で与えられる。
【0025】
【数4】Igen =ID (M−1)/M (4)
【0026】ベータは下式により与えられる。
【0027】
【数5】 ベータ=(ID /M−IDS)/{ID (M−1)/M−Isub } (5)
【0028】全てのパラメータは図2に示したようにD
CのI−V測定から得られる。
【0029】ゲート酸化物を備え完全にサリサイドされ
た0.25umの生産技術に関して得られた実験的な結
果は約5nm厚さであった。第2の降伏トリガ電流It2
は、駆動電流Idr(図3を参照)と逆比例する有効チャ
ネル長さに強く依存しており、Idrが低くなると、つま
りゲート長さが長くなると、It2が減少することが観察
された。Idrの関数としてのベータのプロット(図4)
は同様な傾向を示している。
【0030】多くのプロセス変化についての評価がなさ
れた。トランジスタの第1のグループは、標準のトラン
ジスタデバイスの半分近くのサリサイド厚さとした。よ
り薄いサリサイドデバイスは、It2のロールオフが発生
する前にチャネル長さをより薄くすることができた。ベ
ータはIt2と良好な相関関係であり、It2に対する臨界
のベータは4と5の間でロールオフしている。より薄い
サリサイド層に対するドレイン−ソースRSDは、より厚
いサリサイド層に対するものよりも低かった。よって、
第2の降伏の間におけるドレインの安定化は、It2に対
する改善が理由ではない。より薄いサリサイドを備えた
ラテラルNPNトランジスタのON抵抗RONはより厚い
サリサイド層に対するものよりも低い(図2)。この効
果は、サリサイドされた接点抵抗が低い場合でも、サリ
サイドされたプロセスとサリサイドしないプロセスを比
較したときに判り、ラテラルNPNトランジスタの効率
がRONに対して重要であることを示している(図5)。
トランジスタの第2の群に対しては、裸のシリコンを通
るヒ素のドレインインプラントエネルギーを20keV
と60keVの間で変化した。図6を参照して、It2
インプラントエネルギーが高くなると増大する。抵抗R
SDはインプラントエネルギーが異なる場合でも顕著に変
化しない。図7は、全ての評価されたインプラントエネ
ルギーに対する、有効接合電圧{VD −VD (SA
T)}の関数としてのMを示している。予測されたよう
に、異なるインプラントエネルギーに対してMプロフィ
ールにおける僅かな変化が見られた。図8はIt2が自己
バイアスされたラテラルNPNトランジスタのベータと
相関関係があることを示している。It2は、ベータが5
と6の間では安定して観察され、またベータが5より下
になると急速に減少した。I t2およびベータに関するエ
ピタキシャル厚さの効果、および基板抵抗Rsub の影響
は、より長いチャネルデバイスに対してはエピタキシャ
ル層を薄くするとIt2が減じるが、ベータは顕著に変換
しないことを示している(図9)。しかし、Mは、I
sub と同様に、エピタキシャル層が薄くなると増大す
る。よって、It2が低いのはRsub が低いことによるも
ので、ラテラルNPNトランジスタをターンオンするた
めに必要とされる基板電圧を提供するためにはより高い
sub が必要とされる。このため、Igen がより高く、
またMは増大しなければならない。
【0031】上記の結果は、NMOSトランジスタの挙
動に影響を及ぼす重要なファクターはラテラルNPNト
ランジスタのベータであることを示しており、その量は
所定のRsub のラテラルNPNトランジスタに対する高
い電流の健全性の指針としても機能する。ベータの臨界
レベルは約5であることが観察され、ベータが5より小
さくなるとIt2が急に減少する。It2はRsub が低くな
ると同様に減少する。It2を決定する機構は、逆バイア
スされたドレイン基板の接合部におけるジュール加熱で
ある。Mを増大するベータあるいはRsub の減少は、ジ
ュール加熱を大きくし、またIt2を低くする。よって、
浅い接合および厚いサリサイドは静電放電性能を低下さ
せる。M、ベータおよびRsub の各値を使用すること
で、別のマスクあるいはプロセスステップを使用するこ
となしに、良好な静電放電/電気的なオーバストレス性
能および最適なトランジスタ動作に対する、標準化され
た生産技術におけるデザインウインドを規定することが
できる。
【0032】本発明の工程は次のように要約することが
できる。第2の降伏トリガ電流It2は、静電放電(ED
S)および電気的なオーバストレス(EOS)の要求に
合致するための、NMOSトランジスタの妥当性を決定
する量の1つである。第2の降伏トリガ電流It2は、増
倍ファクターM、基板抵抗Rsub 、およびベータの各電
気パラメータの関数であることが見出だされた。第2の
降伏電流It2が十分高くない場合、3つの電気パラメー
タの1つを増大できる。電気パラメータは、NMOSデ
バイスの物理的な特性を変更することにより増大するこ
とができる。MとRsub が一定に保持されたとき、It2
はベータを増大することにより増大できる。サリサイド
厚さを減じることあるいはチャネル長さを減少すること
で、接合深さXjeffを増大することにより、ベータを増
大することができる。ベータおよびMが固定されている
場合、第2の降伏トリガ電流は、エピタキシャル層の厚
さおよびドーピング濃度に比例するパラメータである、
sub を増大することができる。ベータおよびRsub
固定されている場合、第2の降伏トリガ電流は、接合部
のドーピングの関数であるMを増大することにより、増
大することができる。5mA/ミクロンの第2の降伏ト
リガ電流に対しては、ベータは3以上であり、Mは1.
5以上であり、またRsub は200オーム以上である。
【0033】本発明を好ましい実施の形態を特に参照し
て説明したが、当業者には、本発明を逸脱することなし
に好ましい実施の形態の各要素の種々な変更および等価
物への置換をすることができることは自明である。例え
ば、以上は本発明をアドレス変換信号(address transi
tion signal )に対する種々のパルス幅を特に参照して
説明した。しかしながら、パルス幅の変化するアドレス
信号を一定の出力パルス幅を有するような方法で処理で
きることは、より広い用途がある。さらに、本発明の必
須の教示を逸脱することなく、本発明の教示に対して特
定の状況および材料に適合するために多くの変更を行う
ことができる。
【0034】以上の説明から明らかなように、本発明の
特定の特徴は例示した例の特定の細部に限定されるもの
ではなく、当業者には他の変更および応用を考慮するこ
とができる。よって、本発明の本質および範囲を逸脱し
ない全ての変更および応用を請求の範囲はカバーするも
のである。
【0035】以上の説明に関して更に以下の項を開示す
る。 (1) NMOSトランジスタにおいて、電気的ストレ
スおよび予め選択された値より大きな静電放電のモニタ
用パラメータを提供するための方法であって、前記NM
OSの製造の間に形成される寄生的なラテラルトランジ
スタの「オン」電圧に近い電圧において第1の確立され
た値以上の接合部の増倍ファクターMパラメータを提供
するステップ、第2の確立された値以上の前記寄生的な
ラテラルバイポーラトランジスタのベータパラメータに
対する値を提供するステップ、第3の確立された値以上
の基板抵抗パラメータRsub に対する値を提供するステ
ップを含んでなり、前記Mパラメータ、ベータパラメー
タ、およびRsub パラメータの確立された各値により、
第2の降伏トリガ電流が前記予め選択された値と少なく
とも同じ大きさとなることを特徴とする方法。
【0036】(2) 前記モニタ用パラメータが前記第
2の降伏トリガ電流であることを特徴とする第1項記載
の方法。
【0037】(3) 前記Mパラメータ、ベータパラメ
ータ、およびRsub の1つの確立された値が前記パラメ
ータに対して前記確立された値よりも小さいとともに前
記第2の降伏トリガ電流が前記予め決定された値よりも
小さいときには、残りの2つのパラメータの値の少なく
とも1つの値を増大して前記予め決定された値よりも大
きな第2の降伏トリガ電流を提供するステップをさらに
含んでなることを特徴とする第1項記載の方法。
【0038】(4) 前記Mパラメータの値が前記NM
OSトランジスタを製造するためのプロセスにより決定
され、前記第2の降伏電流が前記予め決定された値より
下であるときに前記ベータパラメータの値および前記R
sub パラメータの値の少なくとも1つを増大するステッ
プをさらに含んでなることを特徴とする第1項記載の方
法。
【0039】(5) 有効接合深さXjeffを増大するス
テップ、サリサイド深さを減じるステップ、NMOSト
ランジスタの有効チャネル長さを縮小するステップ、か
らなるプロセスステップのグループから選択されたプロ
セスステップにより前記ベータパラメータが増大される
ことを特徴とする第4項記載の方法。
【0040】(6) エピタキシャル層の厚さを増大す
るステップ、およびエピタキシャル層のドーピング濃度
を減少するステップ、の各ステップの少なくとも1つに
より前記Rsub パラメータの値が増大されることを特徴
とする第4項記載の方法。
【0041】(7) 前記パラメータMが、前記NMO
Sトランジスタに対する接合部のドーピングを増大する
ステップ、および井戸および基板の少なくとも1つの前
記接合の付近におけるドーピングを増大するステップ、
の少なくとも1つのステップにより増大できることを特
徴とする第3項記載の方法。
【0042】(8) 前記予め決定された第2の降伏ト
リガ電流を約5ma/ミクロン(幅)に選択するステッ
プをさらに含んでなることを特徴とする第2項記載の方
法。
【0043】(9) 前記Mパラメータの前記確立され
た値を、前記ラテラルバイポーラトランジスタのオン電
圧に略等しいドレイン電圧において約1.5に選択する
ステップ、前記Rsub パラメータの前記確立された値を
約200オームに選択するステップ、および前記ベータ
パラメータの前記確立された値を約5に選択するステッ
プをさらに含んでなることを特徴とする第8項記載の方
法。
【0044】(10) 5mA/ミクロン(幅)以上の
第2の降伏トリガ電流を必要とするNMOSトランジス
タにおいて、NMOSトランジスタは約1.5以上の増
倍ファクターMの値を有し、および前記NMOSトラン
ジスタが製造されたときに形成される寄生的なラテラル
npnトランジスタを含み、前記ラテラルnpnトラン
ジスタは3以上の値のベータパラメータの値を有し、前
記ラテラルnpnトランジスタは約200オーム以上の
基板抵抗パラメータの値を有し、1.5以上の前記多重
化ファクター値Mは前記ラテラルトランジスタの”オ
ン”電圧に等しいドレイン電圧において発生することを
特徴とするトランジスタ。
【0045】(11) 前記第2の降伏トリガ電流が前
記最小の第2の降伏トリガ電流より下のときに、前記第
2の降伏トリガ電流を増大するために前記各パラメータ
の値の少なくとも1つを増大することを特徴とする第1
0項記載のトランジスタ。
【0046】(12) 予め決定された値以上の第2の
降伏トリガ電流を有するNMOSトランジスタを提供す
るための方法において、前記第2の降伏トリガ電流は前
記トランジスタの電気的なオーバストレスをモニタし、
前記第2の降伏トリガ電流を計測するステップ、および
前記第2の降伏トリガ電流が予め決定された値より小さ
いときに、Mパラメータ、ベータパラメータ、および基
板抵抗値の少なくとも1つの値を前記第2の降伏トリガ
電流が前記予め決定された値より大きくなるまで増大す
るステップを含んでなることを特徴とする方法。
【0047】(13) 前記ベータパラメータが、有効
接合深さXjeffを増大するプロセスステップ、サリサイ
ド厚さを減じるプロセスステップ、およびNMOSトラ
ンジスタの有効チャネル長さを減少するプロセスステッ
プからなるプロセスステップのグループから選択された
プロセスステップにより増大されることを特徴とする第
12項記載の方法。
【0048】(14) 前記Rsub パラメータの値が、
エピタキシャル層の厚さを増大するステップ、および前
記エピタキシャル層のドーピング濃度を減じるステップ
を含む各ステップの少なくとも1つにより増大されるこ
とを特徴とする第12項記載の方法。
【0049】(15) パラメータMが、前記NMOS
トランジスタに対する接合ドーピングを増大するステッ
プ、および井戸および基板の少なくとも1つの前記接合
の付近におけるドーピングレベルを増大するステップの
各ステップの少なくとも1つにより増大することができ
ることを特徴とする第12項記載の方法。
【0050】(16) 前記予め決定された第2の降伏
トリガ電流を約5ma/ミクロン(幅)に選択するステ
ップをさらに含んでなることを特徴とする第12項記載
の方法。
【0051】(17) 前記Mパラメータの前記確立さ
れた値を、前記ラテラルバイポーラトランジスタのオン
電圧に略等しいドレイン電圧において、約1.5に選択
するステップ、前記Rsub パラメータの前記確立された
値を約200オームに選択するステップ、および前記ベ
ータパラメータの前記確立された値を約5に選択するス
テップをさらに含んでなることを特徴とする第16項記
載の方法。
【0052】(18) 別のマスクあるいはデザインス
テップを使用することなく、静電放電/電気的なオーバ
ストレスのダメージが良好で、また最適な動作が達成で
きる、基準化された生産技術のためのデザインウインド
を提供する技術である。NMOSトランジスタ13およ
び関連する寄生的なnpnトランジスタ10のMパラメ
ータ、ベータパラメータ、およびRsub はデザインウイ
ンドウを提供するために選択される。
【図面の簡単な説明】
【図1】サリサイドされたNMOSトランジスタの断面
図である。
【図2】2つの異なるサリサイド厚さに対するNMOS
トランジスタのドレイン電流とドレイン電圧の間の関係
を示したグラフである。
【図3】厚いおよび薄いサリサイドデバイスのための第
2の降伏トリガ電流It2および駆動電流Idrの間の実験
的に導出された関係を示したグラフである。
【図4】異なるサリサイド厚さに対するラテラルnpn
トランジスタのベータと駆動電流Idrの間の実験的に導
出された関係を示したグラフである。
【図5】ラテラルnpnのオン抵抗RONと正規化された
サリサイド厚さの間の実験的に導出された関係を示した
グラフである。
【図6】第2の降伏トリガ電流It2とソース−ドレイン
のヒ素インプラントエネルギーとの間の実験的に導出さ
れた関係を示したグラフである。
【図7】有効ドレイン接合電圧(VD - VD (SAT) )の
関数としてのドレイン基板の電子なだれに対する増倍フ
ァクタMの独立性を示したグラフである。
【図8】第2の降伏トリガ電流It2とエネルギーの関数
としてのベータとの間の相関を示したグラフである。
【図9】第2の降伏トリガ電流It2と増倍率ファクタベ
ータに関するエピタキシャルデポジションの効果を示し
たグラフである。
【図10】エピタキシャルデポジション層の厚さに対す
る基板電流Isub と増倍率ファクタベータの変化を示し
たグラフである。
【符号の説明】
8 npnトランジスタ 10 NMOSトランジスタ 15 n−領域 16 p−基板 12 ドレイン(コレクタ)端子 13 ゲート端末
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マーク エス.ロッダー アメリカ合衆国テキサス州ユニバーシティ パーク,パーデュー アベニュー 337

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 NMOSトランジスタにおいて、電気的
    ストレスおよび予め選択された値より大きな静電放電の
    モニタ用パラメータを提供するための方法であって、 前記NMOSの製造の間に形成される寄生的なラテラル
    トランジスタの「オン」電圧に近い電圧において第1の
    確立された値以上の接合部の増倍ファクターMパラメー
    タを提供するステップ、 第2の確立された値以上の前記寄生的なラテラルバイポ
    ーラトランジスタのベータパラメータに対する値を提供
    するステップ、 第3の確立された値以上の基板抵抗パラメータRsub
    対する値を提供するステップを含んでなり、前記Mパラ
    メータ、ベータパラメータ、およびRsub パラメータの
    確立された各値により、第2の降伏トリガ電流が前記予
    め選択された値と少なくとも同じ大きさとなることを特
    徴とする方法。
  2. 【請求項2】 5mA/ミクロン(幅)以上の第2の降
    伏トリガ電流を必要とするNMOSトランジスタにおい
    て、NMOSトランジスタは約1.5以上の増倍ファク
    ターMの値を有し、および前記NMOSトランジスタが
    製造されたときに形成される寄生的なラテラルnpnト
    ランジスタを含み、前記ラテラルnpnトランジスタは
    3以上の値のベータパラメータの値を有し、前記ラテラ
    ルnpnトランジスタは約200オーム以上の基板抵抗
    パラメータの値を有し、1.5以上の前記多重化ファク
    ター値Mは前記ラテラルトランジスタの”オン”電圧に
    等しいドレイン電圧において発生することを特徴とする
    トランジスタ。
  3. 【請求項3】 予め決定された値以上の第2の降伏トリ
    ガ電流を有するNMOSトランジスタを提供するための
    方法において、前記第2の降伏トリガ電流は前記トラン
    ジスタの電気的なオーバストレスをモニタし、 前記第2の降伏トリガ電流を計測するステップ、および
    前記第2の降伏トリガ電流が予め決定された値より小さ
    いときに、Mパラメータ、ベータパラメータ、および基
    板抵抗値の少なくとも1つの値を前記第2の降伏トリガ
    電流が前記予め決定された値より大きくなるまで増大す
    るステップを含んでなることを特徴とする方法。
JP9323583A 1996-11-25 1997-11-25 静電放電感度が減じられた、接合部の浅い、サリサイドされたnmosトランジスタのデザイン方法 Pending JPH10163479A (ja)

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Application Number Priority Date Filing Date Title
US755924 1991-09-06
US08/755,924 US5793083A (en) 1996-11-25 1996-11-25 Method for designing shallow junction, salicided NMOS transistors with decreased electrostatic discharge sensitivity

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EP0844669A2 (en) 1998-05-27
US5793083A (en) 1998-08-11
TW384536B (en) 2000-03-11

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