KR100498587B1 - 반도체소자의필드트랜지스터형성방법 - Google Patents
반도체소자의필드트랜지스터형성방법 Download PDFInfo
- Publication number
- KR100498587B1 KR100498587B1 KR1019970029068A KR19970029068A KR100498587B1 KR 100498587 B1 KR100498587 B1 KR 100498587B1 KR 1019970029068 A KR1019970029068 A KR 1019970029068A KR 19970029068 A KR19970029068 A KR 19970029068A KR 100498587 B1 KR100498587 B1 KR 100498587B1
- Authority
- KR
- South Korea
- Prior art keywords
- insulating film
- interlayer insulating
- field transistor
- device isolation
- forming
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 19
- 239000004065 semiconductor Substances 0.000 title claims abstract description 11
- 239000010410 layer Substances 0.000 claims abstract description 23
- 239000011229 interlayer Substances 0.000 claims abstract description 21
- 238000002955 isolation Methods 0.000 claims abstract description 21
- 238000005530 etching Methods 0.000 claims abstract description 10
- 239000002184 metal Substances 0.000 claims description 12
- 239000000758 substrate Substances 0.000 claims description 6
- 238000004519 manufacturing process Methods 0.000 abstract description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 210000003323 beak Anatomy 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 반도체 제조 분야에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은 규정 이상의 과전압이 인가될 경우 ESD 보호 회로로서의 필드 트랜지스터의 채널이 쉽게 열리도록 하는 반도체 장치 제조방법을 제공하고자 함.
3. 발명의 해결방법의 요지
본 발명은 필드 트랜지스터의 게이트 절연막에 해당하는 층간 절연막의 소자 분리막 상에 오버랩되는 일부를 선택적 식각하여 필드 트랜지스터의 문턱전압을 낮춤.
4. 발명의 중요한 용도
반도체 장치의 ESD 보호 회로에 이용됨.
Description
본 발명은 반도체 제조 분야에 관한 것으로, 특히 ESD(Electro Static Discharge) 보호 회로에 적용되는 필드 트랜지스터 형성 공정에 관한 것이다.
일반적으로, 입력 버퍼 내의 ESD 보호 회로는 필드 트랜지스터(field transistor)를 사용하여 구현해 왔다.
이하, 첨부된 도면 도 1을 참조하여 종래의 필드 트랜지스터 형성 공정을 살펴본다.
도시된 바와 같이 4000~4500Å 두께의 소자분리막(11) 및 소오스/드레인 접합(12)이 형성된 실리콘 기판(10) 상부에 층간절연막(13)을 6000~8000Å 두께로 증착한 다음, 이를 선택 식각하여 드레인을 노출시키는 콘택홀을 형성하고, 전체구조 상부에 금속막을 증착한 후, 이를 패터닝하여 금속 배선(14)을 형성함으로서 필드 트랜지스터를 형성한다. 이러한 필드 트랜지스터는 통상 주변회로 영역에 형성되는데, 필드 트랜지스터를 형성하기 위하여 코어 영역에서 진행되는 공정과 별도의 공정을 진행하는 것이 아니라, 코어 영역에서 진행되는 공정을 선택적으로 도입하여 형성한다.
여기서 소자분리막(11) 상부의 금속 배선(14)는 모스 트랜지스터의 게이트 전극에 해당하며, 소자분리막(11) 및 층간절연막(13)이 게이트 절연막에 해당하는 것으로, 정전기에 의해 규정 전압 이상의 높은 전압이 금속 배선(14)을 통해 인가되면, 필드 트랜지스터가 턴온 되어 전류를 흘려줌으로서 칩 내부의 회로를 보호하게 된다.
그런데 게이트 전극에 해당하는 금속 배선(14)에 10~13V 정도의 전압이 걸려도 게이트 절연막에 해당하는 소자분리막(11) 및 층간절연막(12)의 두께가 너무 두껍기 때문에 실제적으로는 채널이 형성되지 않아 필드 트랜지스터의 신뢰도가 낮은 문제점이 있었다(층간 절연막(12)의 두께는 실리콘 기판(10) 상의 코어 영역과 같은 두께로 형성되기 때문에 조절이 불가능함).
본 발명은 ESD에 의해 규정 이상의 과전압이 인가될 경우, 신뢰성 있게 동작할 수 있는 반도체 소자의 필드 트랜지스터 형성방법을 제공하는 데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 반도체 기판 상에 소자분리막 및 소오스/드레인 접합을 형성하는 단계; 상기 소자분리막 및 상기 소오스/드레인 접합이 형성된 전체구조 상부에 층간절연막을 형성하는 단계; 상기 소자분리막 상에 오버랩 되는 상기 층간절연막의 일부를 선택적으로 식각하는 단계; 및 상기 드레인 접합에 콘택되는 금속 배선을 형성하는 단계를 포함하는 반도체 소자의 필드 트랜지스터 형성방법이 제공된다.
이하, 첨부된 도면 도 2a 내지 도 2d를 참조하여 본 발명의 일실시예를 상술한다.
먼저 도 2a에 도시된 바와 같이 소자분리막(21) 및 소오스/드레인 접합(22)이 형성된 실리콘 기판(20) 상부에 층간절연막(23)을 6000~8000Å 두께로 증착한다.
다음으로 도 2b에 도시된 바와 같이 전체구조 상부에 포토레지스트를 도포하고, 노광 및 현상 공정을 실시하여 필드 트랜지스터 형성 영역의 소자분리막(21)을 오픈시키는 포토레지스트 패턴(24)을 형성한 다음, 이를 식각 장벽으로 하여 5000Å 이상의 층간절연막(23)을 식각한다. 이때 포토레지스트 패턴(24)은 버즈 비크 부분의 손상을 방지하기 위하여 그 오픈된 영역이 소자 분리막(21)의 양끝으로부터 20∼25%의 공정 마진을 두고 형성되도록 하는 것이 바람직하다.
계속하여 도 2c에 도시된 바와 같이 포토레지스트 패턴(24)을 제거하고, 전체구조 상부에 다시 포토레지스트를 도포한 후, 노광 및 현상 공정을 실시하여 콘택홀 형성을 위한 포토레지스트 패턴(25)을 형성하고, 이를 식각 장벽으로 하여 습식 및 건식 식각함으로서 드레인을 노출시키는 콘택홀을 형성한다.
끝으로 도 2d에 도시된 바와 같이 포토레지스트 패턴(25)을 제거한 다음, 전체구조 상부에 금속막을 증착하고, 금속배선 마스크를 사용한 사진 및 식각 공정을 통해 금속 배선(26)을 형성한다.
전술한 바와 같은 공정을 통해 필드 트랜지스터를 형성하면, 필드 트랜지스터의 게이트 절연막에 해당하는 소자분리막(22) 및 층간절연막(23)의 두께가 현저히 감소된다. 따라서, 정전기에 의해 규정 전압 이상의 높은 전압이 인가되면, 필드 트랜지스터의 채널이 쉽게 형성된다. 즉, 필드 트랜지스터의 문턱전압이 낮아 진다.
상기와 같은 실시예에 나타난 바와 같이 본 발명은 게이트 절연막에 해당하는 소자분리막 및 층간절연막의 두께를 국부적으로 낮추어 줌으로서 규정 전압 이상의 과전압이 인가되면 필드 트랜지스터의 채널이 쉽게 형성되도록 하여 ESD 보호 회로로서의 필드 트랜지스터의 신뢰도를 향상시킨다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 본 발명은 게이트 절연막에 해당하는 소자 분리막 및 층간 절연막의 두께를 국부적으로 낮추어 줌으로서 규정 전압 이상의 과전압이 인가되면 필드 트랜지스터의 채널이 쉽게 형성되도록 하여 ESD 보호 회로로서의 필드 트랜지스터의 신뢰도를 향상시키는 효과가 있다. 또 ESD 특성을 강화함으로서 반도체 장치의 수명을 연장시키는 효과가 있다.
도 1은 종래기술에 따라 형성된 필드 트랜지스터의 단면도.
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 필드 트랜지스터 형성 공정도.
* 도면의 주요 부분에 대한 부호의 설명
20 : 실리콘 기판 21 : 소자 분리막
22 : 접합층 23 : 층간 절연막
24,25 : 포토레지스트 패턴 26 : 금속 배선
Claims (3)
- 반도체 기판 상에 소자분리막 및 소오스/드레인 접합을 형성하는 단계;상기 소자분리막 및 상기 소오스/드레인 접합이 형성된 전체구조 상부에 층간절연막을 형성하는 단계;상기 소자분리막 상에 오버랩 되는 상기 층간절연막의 일부를 선택적으로 식각하는 단계 - 상기 소자분리막과 그 상부에 잔류하는 상기 층간절연막이 게이트 절연막에 해당하며, 상기 소자분리막 하부에 채널이 형성됨 - ; 및상기 드레인 접합에 콘택되는 금속 배선 - 게이트 전극에 해당함 - 을 형성하는 단계를 포함하는 반도체 소자의 필드 트랜지스터 형성방법.
- 제1항에 있어서,상기 층간절연막의 형성 두께는 6000 내지 8000Å이며, 상기 층간절연막의 일부를 선택적으로 식각하는 단계에서, 5000Å 이상의 상기 층간절연막을 식각하는 것을 특징으로 하는 반도체 소자의 필드 트랜지스터 형성방법.
- 제2항에 있어서,상기 층간절연막의 일부를 선택적으로 식각하는 단계에서,상기 소자분리막의 가장자리로부터 20 내지 25%의 공정 마진을 두고 상기 층간절연막을 식각하는 것을 특징으로 하는 반도체 소자의 필드 트랜지스터 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970029068A KR100498587B1 (ko) | 1997-06-30 | 1997-06-30 | 반도체소자의필드트랜지스터형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970029068A KR100498587B1 (ko) | 1997-06-30 | 1997-06-30 | 반도체소자의필드트랜지스터형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990004908A KR19990004908A (ko) | 1999-01-25 |
| KR100498587B1 true KR100498587B1 (ko) | 2005-09-15 |
Family
ID=37304799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970029068A KR100498587B1 (ko) | 1997-06-30 | 1997-06-30 | 반도체소자의필드트랜지스터형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100498587B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100766222B1 (ko) * | 2001-06-29 | 2007-10-10 | 주식회사 하이닉스반도체 | 반도체 소자의 필드 트랜지스터 제조 방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4987465A (en) * | 1987-01-29 | 1991-01-22 | Advanced Micro Devices, Inc. | Electro-static discharge protection device for CMOS integrated circuit inputs |
| JPH0555477A (ja) * | 1991-08-27 | 1993-03-05 | Kawasaki Steel Corp | 半導体保護回路 |
| KR950012705A (ko) * | 1993-10-21 | 1995-05-16 | 김주용 | 정전방전 보호회로의 트랜지스터 및 그 제조방법 |
| US6114194A (en) * | 1998-11-17 | 2000-09-05 | United Microelectronics Corp. | Method for fabricating a field device transistor |
-
1997
- 1997-06-30 KR KR1019970029068A patent/KR100498587B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4987465A (en) * | 1987-01-29 | 1991-01-22 | Advanced Micro Devices, Inc. | Electro-static discharge protection device for CMOS integrated circuit inputs |
| JPH0555477A (ja) * | 1991-08-27 | 1993-03-05 | Kawasaki Steel Corp | 半導体保護回路 |
| KR950012705A (ko) * | 1993-10-21 | 1995-05-16 | 김주용 | 정전방전 보호회로의 트랜지스터 및 그 제조방법 |
| US6114194A (en) * | 1998-11-17 | 2000-09-05 | United Microelectronics Corp. | Method for fabricating a field device transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990004908A (ko) | 1999-01-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100278273B1 (ko) | 반도체장치의콘택홀형성방법 | |
| KR100498587B1 (ko) | 반도체소자의필드트랜지스터형성방법 | |
| KR950000519B1 (ko) | 폴리실리콘층을 이용한 자기정렬콘택 제조방법 | |
| JP3380836B2 (ja) | Ｍｉｓ半導体装置及びその製造方法 | |
| US6114194A (en) | Method for fabricating a field device transistor | |
| KR20010014923A (ko) | 반도체 장치 및 그 제조 방법 | |
| US6287902B1 (en) | Methods of forming etch inhibiting structures on field isolation regions | |
| KR100587036B1 (ko) | 반도체소자의 컨택 형성방법 | |
| KR19980086418A (ko) | 반도체 장치 및 그 제조방법 | |
| KR100273314B1 (ko) | 반도체 장치 제조방법 | |
| KR100290486B1 (ko) | 반도체 소자의 트랜지스터 제조 방법 | |
| KR100326259B1 (ko) | 반도체장치제조방법 | |
| KR100342823B1 (ko) | 플래쉬 메모리 소자의 제조방법 | |
| KR100325460B1 (ko) | 비트 라인과 게이트용 도전막의 쇼트를 방지하기 위한반도체 소자의 제조방법 | |
| KR100568789B1 (ko) | 반도체 소자 제조방법 | |
| KR0172268B1 (ko) | 반도체 소자의 제조방법 | |
| KR100248150B1 (ko) | 반도체소자의 콘택홀형성방법 | |
| KR0158903B1 (ko) | 반도체소자의 게이트전극 콘택 및 그 제조방법 | |
| KR20010056831A (ko) | 반도체 소자의 앤티퓨즈 형성방법 | |
| KR100353817B1 (ko) | 실리사이드 형성에 따른 정전방전 보호 소자의 특성저하를 방지할 수 있는 반도체 장치 및 그 제조 방법 | |
| KR19990085431A (ko) | 이에스디(esd) 보호회로 및 그 제조방법 | |
| KR0124631B1 (ko) | 반도체 장치의 배선방법 | |
| KR100402935B1 (ko) | 반도체 장치 제조 방법 | |
| KR100359158B1 (ko) | 반도체소자의 퓨즈 형성방법 | |
| KR100292052B1 (ko) | 반도체장치의제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110526 Year of fee payment: 7 |
|
| LAPS | Lapse due to unpaid annual fee |