KR100353817B1 - 실리사이드 형성에 따른 정전방전 보호 소자의 특성저하를 방지할 수 있는 반도체 장치 및 그 제조 방법 - Google Patents

실리사이드 형성에 따른 정전방전 보호 소자의 특성저하를 방지할 수 있는 반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR100353817B1
KR100353817B1 KR1020000056782A KR20000056782A KR100353817B1 KR 100353817 B1 KR100353817 B1 KR 100353817B1 KR 1020000056782 A KR1020000056782 A KR 1020000056782A KR 20000056782 A KR20000056782 A KR 20000056782A KR 100353817 B1 KR100353817 B1 KR 100353817B1
Authority
KR
South Korea
Prior art keywords
semiconductor device
gate electrode
drain region
silicide formation
region
Prior art date
Application number
KR1020000056782A
Other languages
English (en)
Other versions
KR20020024934A (ko
Inventor
정종척
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020000056782A priority Critical patent/KR100353817B1/ko
Publication of KR20020024934A publication Critical patent/KR20020024934A/ko
Application granted granted Critical
Publication of KR100353817B1 publication Critical patent/KR100353817B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 ESD 보호회로를 구성하는 트랜지스터의 드레인 영역을 실리사이드 형성 방지막으로 덮지 않고 실리사이드 형성 공정을 진행할 수 있는 반도체 장치 및 그 제조 방법에 관한 것으로, ESD 보호회로를 구성하는 MOS 트랜지스터의 드레인 영역인 활성영역(또는 확산영역) 내에 규칙적인 절연막 패턴을 구비하는 반도체 장치를 제공한다. 또한, ESD 보호회로를 구성하는 트랜지스터의 드레인 영역 내에 규칙적인 절연막 패턴을 구비하여 드레인 영역을 덮는 실리사이드 형성 방지막을 형성하지 않고 실리사이드 형성 공정을 진행하는 반도체 장치 제조 방법을 제공한다.

Description

실리사이드 형성에 따른 정전방전 보호 소자의 특성 저하를 방지할 수 있는 반도체 장치 및 그 제조 방법{Semiconductor device capable of preventing degradation of ESD protection circuit using silicididation process and method for forming the same}
본 발명은 반도체 장치 제조 분야에 관한 것으로, 특히 실리사이드 형성에 따른 정전방전 보호 소자의 특성 저하를 방지할 수 있는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 소자의 집적도가 향상됨에 따라 MOS(metal oxide semiconductor) 트랜지스터의 게이트 선폭이 1 ㎛ 이하(sub-micron) 크기로 감소되었다. MOS 트랜지스터의 게이트 폭이 더욱 작아지고 얇아짐에 따라 접합 펀치쓰루(junction punchthrough) 발생, 누설 전류(leakage current) 및 콘택 저항 증가 등의 문제가 발생하여 반도체 소자의 생산성과 신뢰성을 저하시키고 있다. 이러한 문제점을 해결하기 위해 종래에는 자기정렬 실리사이드(self align silicide, salicide) 공정을 이용하여 소자의 동작속도를 향상시키고 있다.
한편, MOS 트랜지스터의 크기 감소에 따라 정전기(electrostatic discharge, ESD)에 의한 손상 또한 심각한 문제로 대두되고 있다. 입/출력 패드가 외부 회로와 연결되는 구조를 갖는 반도체 소자는 ESD의 영향을 받는다. ESD는 입출력 패드, 전력공급 라인 등을 통하여 내부소자에 침입해서 게이트 산화막의 파괴(breakdown), 과열 손상 등과 같은 심각한 문제를 유발한다.
그 크기가 수백 V에서 수천 V에 이르는 ESD에 의한 콘택과 채널 사이의 고전압 변화는 게이트 산화막으로의 전자 주입과 채널에서의 캐리어 이동을 가속화시킨다. 이와 같이 소자의 동작 특성은 ESD에 의해 크게 영향을 받는다.
ESD에 의한 소자의 손상을 방지하기 위해서 내부회로와 입/출력 패드 사이에 정전기 보호 회로(ESD protection circuits)를 형성한다. 즉, 정전기에 의해 방전된 전류가 IC 패키지(IC package)의 핀으로 유입되면 정전기 보호회로 쪽으로 유도해서 접지시킴으로써 내부 소자의 손상 가능성을 제거한다.
전술한 바와 같이 고집적 반도체 소자의 동작속도 향상을 위해서는 실리사이드 형성 공정을 진행하여야 하고, ESD에 의한 손상을 방지하기 위해서는 정전기 보호 회로를 형성하여야 한다. 그러나, 실리사이드에 의해서 ESD 보호 특성이 저하되는 문제점이 있다.
동일한 모양의 회로가 여러 개 모여있는 구조(multi-finger)로 되어있는 ESD 보호회로는 ESD 상황시에 여러 회로가 동시에 동작(turn-on) 되어야, 즉 균일하게 트리거 되어야(uniform triggering), ESD 보호회로가 정상적으로 동작하고 그렇지 않을 경우에 ESD 보호회로 자체 및 내부회로가 파손된다. 특히 실리사이드 공정으로 형성된 부분은 상대적으로 저항이 작아서 ESD 특성이 저하되는 문제점이 있다. 그러나 보다 큰 문제점은 같은 크기의 트랜지스터로 구성되었다 하더라도 동시에 작동하기 어려워 전체적인 ESD 특성이 크게 저하된다는 점이다.
이러한 문제점을 해결하기 위하여 종래에는 도 1에 보이는 바와 같이 ESD 보호회로 부분의 드레인 영역(D)을 절연막 등과 같은 실리사이드 형성 방지막(silicide blocking layer, B)으로 덮어 실리사이드가 형성되지 않도록 한다. 도 1에서 미설명 도면부호 'G'는 게이트, 'S'는 소오스 영역, 'C'는 콘택영역을 각각 나타낸다.
전술한 종래 기술은 실리사이드가 형성되지 않은 ESD 보호회로의 드레인 부분이 밸러스트 저항(ballast resistor)으로 역할하여, ESD 보호소자 전체가 동작되도록 할 수 있다.
즉, 드레인 영역의 저항 성분이 추가됨에 따라 다음과 같은 ESD 특성 향상을 기대할 수 있다.
첫번째로, 드레인 전체에 균일한 저항을 제공함으로써, MOS 트랜지스터가 ESD 상황에서 턴온(Trun-On) 될 때, 양끝 단이 먼저 온(On) 되지 않고 트랜지스터 전체가 균일하게 턴온되는 특성을 얻을 수 있다.
두번째, ESD 상황에서 MOS 트랜지스터가 스냅백 모드(Snap-Back)로 들어갈 때 항복(Breakdown) 전압이 스냅백 전압(Snapback Voltage) 보다 낮게 되는 상황이 발생하게 되는데, 드레인의 저항을 증가시킴으로써 항복 전압을 스냅백 전압보다 높게 하고 그에 따라 여러 개의 트랜지스터가 동시에 턴온되도록 할 수 있다.
그러나 종래와 같이 실리사이드 형성 방지막을 이용하여 ESD 보호소자의 드레인 부분에서 실리사이드가 형성되지 않도록 하기 위해서는, 실리사이드 형성 방지막용 마스크의 추가 등 여러 공정 단계가 수반되어야 하므로 공정이 복잡해지고 제조 공정의 비용이 증가할 뿐만 아니라 소자의 누설전류 특성이 저하되는 등의 문제점 있다.
상기와 같은 문제점을 해결하기 위한 본 발명은 ESD 보호회로를 구성하는 트랜지스터의 드레인 영역 상에 실리사이드 형성 방지막을 형성하지 않고 실리사이드 형성 공정을 진행할 수 있는 반도체 장치 및 그 제조 방법을 제공하는데 목적이 있다.
도 1은 종래 기술에 따른 반도체 장치의 정전방전 보호소자 부분을 보이는 평면도,
도 2는 본 발명의 제1 실시예에 따른 반도체 장치의 정전방전 보호소자 부분을 보이는 평면도,
도 3은 본 발명의 제2 실시예에 따른 반도체 장치의 정전방전 보호소자 부분을 보이는 평면도.
*도면의 주요부분에 대한 도면 부호의 설명*
G: 게이트 전극 S: 소오스 영역
D: 드레인 영역 C: 콘택영역
I1, I2: 절연막 패턴
상기와 같은 목적을 달성하기 위한 본 발명은 정전방전 보호 수단을 구비하는 반도체 장치에 있어서, 반도체 기판 ; 반도체 기판 상에 형성된 게이트 전극; 상기 게이트 전극 양단의 상기 반도체 기판 내에 위치하는 소오스 영역 및 드레인 영역; 및 상기 정전방전 보호수단의 상기 드레인 영역 내에 위치하는 적어도 두개의 실리사이드 형성 방지막 패턴을 포함하는 반도체 장치를 제공한다.
상기 반도체 장치는 상기 드레인 영역에 연결되는 콘택영역을 더 포함하고, 상기 실리사이드 형성 방지막 패턴은, 상기 정전방전 보호수단의 상기 게이트 전극과 상기 콘택영역 사이의 상기 드레인 영역 내에 상기 게이트 전극의 방향으로 일정한 간격을 두고 위치하는 적어도 두 개의 패턴으로 이루어지는 것을 특징으로 한다.
상기 반도체 장치는 상기 드레인 영역에 연결되는 콘택영역을 더 포함하고, 상기 실리사이드 형성 방지막 패턴은, 상기 정전방전 보호수단의 상기 게이트 전극과 상기 콘택영역 사이의 상기 드레인 영역 내에 상기 게이트 전극의 방향으로 일정한 간격을 두고 위치하는 적어도 두 개의 패턴으로 이루어지는 제1 패턴군; 및상기 제1 패턴군과 상기 콘택영역 사이의 상기 드레인 영역 내에 상기 게이트 전극의 방향으로 일정한 간격을 두고 위치하는 적어도 두개의 패턴으로 이루어지는 제2 패턴군을 포함하는 것을 특징으로 한다.
또한 상기 목적을 달성하기 위한 본 발명은, 반도체 기판 내에 상기 실리사이드 형성 방지막 패턴을 형성하는 제1 단계; 반도체 기판 상에 상기 게이트 전극을 형성하는 제 2단계; 상기 게이트 전극 양단의 상기 반도체 기판 내에 상기 소오스 영역 및 상기 드레인 영역을 형성하는 제 3단계; 및 실리사이드 형성 공정을 실시하는 제4 단계를 포함하는 반도체 장치 제조 방법을 제공한다.
본 발명은 ESD 보호회로를 구성하는 MOS 트랜지스터(metal-oxide-semiconductor transistor)의 드레인 영역인 활성영역(또는 확산영역) 내에 규칙적인 절연막 패턴을 구비하는 반도체 장치를 제공한다.
또한, ESD 보호회로를 구성하는 트랜지스터의 드레인 영역 내에 규칙적인 절연막 패턴을 구비하여 드레인 영역을 덮는 실리사이드 형성 방지막을 형성하지 않고 실리사이드 형성 공정을 진행하는 반도체 장치 제조 방법을 제공한다.
본 발명은 드레인의 확산영역을 일정한 간격으로 분리함으로써, 드레인의 저항 성분이 고르게 분포되는 효과를 얻을 수 있고, 전류가 드레인의 한쪽에 몰리는 것을 방지할 수가 있다. 이는 ESD 상황에서 트랜지스터의 특정부분(주로 양 끝단)이 먼저 턴온(Turn-On) 되는 것을 방지할 수 있어 트랜지스터 전체적으로 균일한 전류가 흐르게 되고, 이로 인해 같은 크기의 트랜지스터라 하더라도 더 많은 전류를 수용할 수가 있다.
또한, 드레인에 확산영역이 만들어지지 않은 영역이 존재하면, 이는 드레인 의 전체적인 저항증가를 가져오게 된다. 실리사이드 공정의 특성상 ESD 동작시 항복(Breakdown) 전압이 스냅백 전압(Snapback Voltage) 보다 작게 형성되는 문제가 있는데, 추가된 저항성분에 의해 항복 전압의 증가를 유도하여 여러 개의 트랜지스터가 동시에 턴온되는 특성을 얻어, ESD 특성의 향상을 가져 올 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 반도체 장치 및 그 제조 방법을 설명한다.
도 2 및 도 3은 각각 본 발명의 제1 실시예 및 제2 실시예에 따른 반도체 장치의 ESD 보호소자를 보이는 평면도로서, 반도체 기판 상에 형성된 게이트 전극(G), 상기 게이트 전극(G) 양단의 상기 반도체 기판 내에 위치하는 소오스 영역(S) 및 드레인 영역(D), 상기 드레인 영역(S)의 상기 반도체 기판 내에 일정한 간격으로 위치하는 실리사이드 형성 방지를 위한 절연막 패턴(I1, I2)을 보이고 있다. 도면에서 미설명 도면부호 'C'는 콘택영역을 각각 나타낸다.
도 2에서는 ESD 보호소자를 이루는 MOS 트랜지스터의 게이트 전극(G)과 드레인 영역(D)에 연결되는 콘택영역(C) 사이의 상기 드레인 영역(D) 내에 상기 게이트 전극(G)의 방향으로 일정한 간격을 두고 위치하는 적어도 두 개의 절연막 패턴(I1)으로 이루어지는 반도체 장치를 보인다.
그리고, 도3에서는 ESD 보호소자를 이루는 MOS 트랜지스터의 게이트 전극(G)과 드레인 영역(D)에 연결되는 콘택영역(C) 사이의 상기 드레인 영역(D) 내에 상기 게이트 전극(G)의 방향으로 일정한 간격을 두고 위치하는 적어도 한 개의 절연막 패턴(I2)으로 이루어지는 제1 패턴군 및 상기 제1 패턴군과 상기 콘택영역(C) 사이에 상기 게이트 전극(G)의 방향으로 일정한 간격을 두고 위치하는 적어도 한 개의 절연막 패턴(I2)으로 이루어지는 제2 패턴군을 더 포함하는 반도체 장치를 보이고 있다.
도 2 및 도 3에 보이는 반도체 장치는 다음과 같은 과정에 따라 형성된다.
EDS 보호소자의 드레인 영역을 이루는 반도체 기판에 선택적으로 절연막 패턴 (I1, I2)을 형성하고, 반도체 기판 상에 게이트 전극(G)을 형성을 형성한 다음, 이온주입 공정을 실시하여 게이트 전극(G) 양단의 반도체 기판 내에 소오스 영역(S) 및 드레인 영역(D)을 형성한다. 이후, ESD 보호 소자가 노출된 상태에서 실리사이드 형성 공정을 진행한다.
이와 같이 본 발명에 따른 반도체 장치 제조 방법은 트랜지스터 완성 이전에 절연막 패턴(I1, I2) 형성함으로써, 종래와 같은 다양한 공정을 필요로 하는 종래의 실리사이드 형성 방지막 제조 공정과는 달리 소자의 열화를 유발하지 않는다. 또한, 상기 절연막 패턴(I1, I2)의 통상의 드레인 확산 영역 정의를 위한 마스크를 이용하여 형성할 수 있으므로 추가적인 마스크 제조를 생략할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 실리사이드 형성 방지막이 필요 없이 ESD 보호소자가 노출된 상태에서 실리사이드 형성 공정을 진행할 수 있다. 따라서, 실리사이드 형성 방지막 제조를 위한 다양한 공정에 따른 소자의 열화를 방지할 수 있고, 실리사이드 형성 공정을 위한 마스크 제조 등 여러 공정 단계를 생략할 수 있으며 그에 의해 공정의 단순화 및 제조 비용 절감을 도모할 수 있다.

Claims (5)

  1. 정전방전 보호 수단을 구비하는 반도체 장치에 있어서,
    반도체 기판 ;
    반도체 기판 상에 형성된 게이트 전극;
    상기 게이트 전극 양단의 상기 반도체 기판 내에 위치하는 소오스 영역 및 드레인 영역; 및
    상기 정전방전 보호수단의 상기 드레인 영역 내에 위치하는 적어도 두개의 실리사이드 형성 방지막 패턴
    을 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 실리사이드 형성 방지막 패턴은 절연막인 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 반도체 장치는 상기 드레인 영역에 연결되는 콘택영역을 더 포함하고,
    상기 실리사이드 형성 방지막 패턴은,
    상기 정전방전 보호수단의 상기 게이트 전극과 상기 콘택영역 사이의 상기 드레인 영역 내에 상기 게이트 전극의 방향으로 일정한 간격을 두고 위치하는 적어도 두 개의 패턴으로 이루어지는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 반도체 장치는 상기 드레인 영역에 연결되는 콘택영역을 더 포함하고,
    상기 실리사이드 형성 방지막 패턴은,
    상기 정전방전 보호수단의 상기 게이트 전극과 상기 콘택영역 사이의 상기 드레인 영역 내에 상기 게이트 전극의 방향으로 일정한 간격을 두고 위치하는 적어도 두 개의 패턴으로 이루어지는 제1 패턴군; 및
    상기 제1 패턴군과 상기 콘택영역 사이의 상기 드레인 영역 내에 상기 게이트 전극의 방향으로 일정한 간격을 두고 위치하는 적어도 두개의 패턴으로 이루어지는 제2 패턴군을 포함하는 것을 특징으로 하는 반도체 장치.
  5. 상기 제 1 항 내지 제 4 항 중 어느 한 항에 따른 반도체 장치의 제조 방법에 있어서,
    반도체 기판 내에 상기 실리사이드 형성 방지막 패턴을 형성하는 제1 단계;
    반도체 기판 상에 상기 게이트 전극을 형성하는 제 2단계;
    상기 게이트 전극 양단의 상기 반도체 기판 내에 상기 소오스 영역 및 상기 드레인 영역을 형성하는 제 3단계; 및
    실리사이드 형성 공정을 실시하는 제4 단계
    를 포함하는 반도체 장치 제조 방법.
KR1020000056782A 2000-09-27 2000-09-27 실리사이드 형성에 따른 정전방전 보호 소자의 특성저하를 방지할 수 있는 반도체 장치 및 그 제조 방법 KR100353817B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020000056782A KR100353817B1 (ko) 2000-09-27 2000-09-27 실리사이드 형성에 따른 정전방전 보호 소자의 특성저하를 방지할 수 있는 반도체 장치 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000056782A KR100353817B1 (ko) 2000-09-27 2000-09-27 실리사이드 형성에 따른 정전방전 보호 소자의 특성저하를 방지할 수 있는 반도체 장치 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20020024934A KR20020024934A (ko) 2002-04-03
KR100353817B1 true KR100353817B1 (ko) 2002-09-27

Family

ID=19690724

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000056782A KR100353817B1 (ko) 2000-09-27 2000-09-27 실리사이드 형성에 따른 정전방전 보호 소자의 특성저하를 방지할 수 있는 반도체 장치 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR100353817B1 (ko)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5413969A (en) * 1993-11-23 1995-05-09 Vlsi Technology, Inc. Differential treatment to selectively avoid silicide formation on ESD I/O transistors in a salicide process
JPH07283329A (ja) * 1994-04-08 1995-10-27 Sony Corp 半導体記憶装置及びその製造方法
KR20000011257A (ko) * 1998-07-24 2000-02-25 마찌다 가쯔히꼬 정전기방전보호살리사이드소자및그의제조방법
US6046087A (en) * 1999-02-10 2000-04-04 Vanguard International Semiconductor Corporation Fabrication of ESD protection device using a gate as a silicide blocking mask for a drain region
KR20000019488A (ko) * 1998-09-11 2000-04-15 김영환 정전기 보호용 트랜지스터의 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5413969A (en) * 1993-11-23 1995-05-09 Vlsi Technology, Inc. Differential treatment to selectively avoid silicide formation on ESD I/O transistors in a salicide process
JPH07283329A (ja) * 1994-04-08 1995-10-27 Sony Corp 半導体記憶装置及びその製造方法
KR20000011257A (ko) * 1998-07-24 2000-02-25 마찌다 가쯔히꼬 정전기방전보호살리사이드소자및그의제조방법
KR20000019488A (ko) * 1998-09-11 2000-04-15 김영환 정전기 보호용 트랜지스터의 제조 방법
US6046087A (en) * 1999-02-10 2000-04-04 Vanguard International Semiconductor Corporation Fabrication of ESD protection device using a gate as a silicide blocking mask for a drain region

Also Published As

Publication number Publication date
KR20020024934A (ko) 2002-04-03

Similar Documents

Publication Publication Date Title
US7005708B2 (en) Minimum-dimension, fully-silicided MOS driver and ESD protection design for optimized inter-finger coupling
US5021853A (en) N-channel clamp for ESD protection in self-aligned silicided CMOS process
US6338986B1 (en) Electrostatic discharge protection device for semiconductor integrated circuit method for producing the same and electrostatic discharge protection circuit using the same
US6004838A (en) ESD protection using selective siliciding techniques
US7288449B2 (en) Method of manufacturing an ESD protection device with the same mask for both LDD and ESD implantation
US7557413B2 (en) Serpentine ballasting resistors for multi-finger ESD protection device
US6831334B2 (en) Semiconductor device having electrostatic protection circuit and method of fabricating the same
US6153913A (en) Electrostatic discharge protection circuit
KR100204986B1 (ko) 집적 회로 및 집적 회로 제조 방법
KR100369361B1 (ko) 실리사이드 정전방전보호 트랜지스터를 갖는 집적회로
US7927944B1 (en) ESD protection transistor
US7595245B2 (en) Semiconductor device having a gate electrode material feature located adjacent a gate width side of its gate electrode and a method of manufacture therefor
KR100353817B1 (ko) 실리사이드 형성에 따른 정전방전 보호 소자의 특성저하를 방지할 수 있는 반도체 장치 및 그 제조 방법
US7186610B1 (en) ESD protection device for high performance IC
KR100290900B1 (ko) 정전기 보호용 트랜지스터의 제조 방법
US20020060345A1 (en) Esd protection circuit triggered by low voltage
US7569445B2 (en) Semiconductor device with constricted current passage
KR100362180B1 (ko) 고내압회로의 정전방전 보호소자의 제조방법
KR100235970B1 (ko) 반도체 소자의 정전기 방지용 트랜지스터 제조방법
KR100214860B1 (ko) 반도체 소자의 정전기 방지 구조 및 그 제조방법
KR100494343B1 (ko) 반도체 소자의 필드 트랜지스터 제조 방법
KR100917055B1 (ko) Ｅｓｄ 보호를 위한 반도체 소자
CN113192949A (zh) 半导体器件
KR20000045484A (ko) 정전기방전 보호소자가 구비된 반도체장치의 제조방법
KR20000067235A (ko) 정전기 보호용 트랜지스터

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20050824

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee