KR20000011257A - 정전기방전보호살리사이드소자및그의제조방법 - Google Patents
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Abstract
정전기 방전 보호 살리사이드 소자를 형성하는 방법은 단결정기판상에, 소스영역, 게이트채널 및 드레인영역을 형성함에 있어서, 상기 소스영역 및 드레인영역을 저농도 도핑 프로세스를 이용하여 제 1 타입의 이온을 주입함에 의해 형성하는 공정; 게이트 산화물층을 상기 게이트채널상에 퇴적하는 공정; 상기 드레인영역의 적어도 일부분 및 상기 게이트채널 및 게이트산화물층의 적어도 일부분을 마스크하는 공정; 제 2 타입의 이온을 주입하여 상기 소스영역과 게이트채널 사이 및 상기 드레인영역과 게이트채널 사이에 영역을 형성함으로써, 상기 드레인영역을 게이트채널로부터 분리하는 공정; 및 상기 드레인영역 및 소스영역상에 살리사이드층을, 상기 게이트채널로부터 분리하여 형성하는 공정을 포함한다.
Description
본 발명은 집적회로에 관한 것으로, 더 구체적으로는 살리사이드 구성요소를 포함하는 집적회로의 정전기 방전 보호를 제공하는 구조 및 방법에 관한 것이다.
실리콘 베이스 집적회로는, 집적회로를 갖는 장치의 사용자가 몸체내에 정전하를 발생시킨 후, 그 집적회로를 갖는 장치에 접촉하는 경우에, 정전기 방전(ESD)의 손상을 받기쉽다. 인간의 몸체내에 발생한 정전하는 5000볼트 정도의 전압을 발생할 수 있다. 대부분의 집적회로는 5볼트 이내에서 동작하기 때문에, 인체로부터의 정전기 방전은 집적회로에 있어서 외상으로 될 수 있다. 집적회로에 ESD 보호를 제공하는 하나의 방법은, ESD에 의한 손상을 보다 덜 받는 기판상에 집적회로를 형성하는 것이다. 집적회로는 벌크 실리콘기판, SOI기판, 또는 SIM0X 기판상에 형성될 수 있다.
정전기 방전(ESD) 보호는 통상 집적회로소자의 제조시에 마스킹 공정을 추가함에 의해 게이트 전극에 인접한 드레인 영역의 실리사이드화를 방지하도록 제공된다. 그러나, 이 기술은 완전한 ESD 보호를 제공할 수 없고, 제조 프로세스시에 추가의 공정, 시간 및 비용을 필요로 한다.
정전기 방전 보호 살리사이드 소자를 형성하는 방법은 단결정기판상에, 소스영역, 게이트채널 및 드레인영역을 형성함에 있어서, 상기 소스영역 및 드레인영역을 저농도 도핑 프로세스를 이용하여 제 1 타입의 이온을 주입함에 의해 형성하는 공정; 게이트 산화물층을 상기 게이트채널상에 퇴적하는 공정; 상기 드레인영역의 적어도 일부분 및 상기 게이트채널 및 게이트산화물층의 적어도 일부분을 마스크하는 공정; 제 2 타입의 이온을 주입하여 상기 소스영역과 게이트채널 사이 및 상기 드레인영역과 게이트채널 사이에 영역을 형성함으로써, 상기 드레인영역을 게이트채널로부터 분리하는 공정; 및 상기 드레인영역 및 소스영역상에 살리사이드층을, 상기 게이트채널로부터 분리하여 형성하는 공정을 포함한다.
본 발명의 목적은 추가의 마스크를 사용하지 않고 로버스트(robust) ESD 보호를 제공하는 CM0S 구조를 제공하는 것이다.
본 발명의 다른 목적은 최소의 공정을 이용하여 로버스트 ESD 보호 소자를 형성하는 방법을 제공하는 것이다.
도 1은 M0S 트랜지스터내의 기생바이폴라 트랜지스터의 일부분을 나타낸 단면도,
도 2a 및 2b는 종래 기술의 ESD 보호소자를 갖는 기생바이폴라 트랜지스터의 일부분 및 등가 회로를 나타낸 단면도,
도 3a 및 3b는 본 발명에 따른 LDD 구조의 일부분 및 등가 회로의 단면도,
도 4는 본 발명에 따른 ESD 보호 소자의 형성시의 중간공정을 나타낸 도면,
도 5는 본 발명에 따른 ESD 보호 소자의 형성시의 다른 공정을 나타낸 도면,
도 6은 본 발명에 따라 형성된 CM0S 트랜지스터쌍의 단면도,
도 7은 본 발명에 따른 p/n 접합 소자의 형성시의 공정을 나타낸 도면, 및
도 8은 본 발명에 따른 SCR 소자의 형성시의 공정을 나타낸 도면이다.
MOS 트랜지스터의 정전기 방전(ESD) 전류는, 실제로는 기생 바이폴라 트랜지스터를 통해 흐른다. nMOS 트랜지스터(nMOST)를 예로 들면, ESD 현상의 초기에, 큰 전압이 nMOST의 드레인에 인가된다. 이 때문에, 드레인 접합부에서 항복이 발생한다. 전자는 드레인전극으로 흐르고, 한편 정공은 기판으로 흐른다. 정공 전류가 전압강하를 야기하여, 그 결과, 소스 접합부의 순방향 바이어스가 생긴다. 이 바이어스 전압이 npn 기생 바이폴라 트랜지스터를 온시킨다.
도 1을 참조하면, M0S 트랜지스터(10)의 일부분의 단면이 도시되며, 회로(12) 부분도 도시되어 있다. 트랜지스터(10)는 기판(14), n+소스영역(16), n+드레인영역(18) 및 게이트영역(20)을 포함한다. 또한, 산화물 분리영역(22,24)이 상기 구조의 주위로 연장되어 있다. 실리사이드영역(26,28)은 소스 및 드레인영역을 각각 덮고 있으며, 한편 낮은 농도로 도프된(lightly doped)영역(30,32)은 게이트영역(20)의 양측에 각각 배치되어 있다. 산화물컵(34)은 게이트영역(20)상에 배치되어, 폴리실리콘 게이트전극(36)으로 채워져 있다. 기생 바이폴라 트랜지스터는 에미터로서의 소스(16), 베이스로서의 기판(웰)(14), 및 콜렉터로서의 드레인영역(18)에 의해 형성된다.
실리사이드층(26,28)은 매우 높은 도전성을 갖는다. 기생바이폴라 트랜지스터의 콜렉터전류는 게이트채널(20)에 인접한 n-드레인접합부의 최단부에 집중된다. 드레인접합부에서의 전류밀도분포를 도 1에 삽입된 그래프(38)로 나타낸다. 그래프(38)는 j와 x의 관계를 나타내며, 게이트 채널영역에서의 거리 x가 증가함에 따라, 전류 밀도 분포 j가 급격하게 감소함을 보여준다.
이 문제에 대한 공지의 해결 방법은 마스크를 추가하여 게이트전극에 인접한 드레인접합부의 실리사이드화를 방지하는 것이다. 이와 같이 형성된 종래 기술의 MOS 트랜지스터를 도 2a에 참조 부호(40)로 나타낸다. 등가회로는 도 2b에서 참조 부호(42)로, 그리고 도 2a에 삽입되어 개략적으로 도시되며, 여기에서는 R1〉 R2〉 R3의 관계로 된다. 그래프(44)로 나타낸 바와 같이, 전류 분포는 더욱 균일하게 된다. 이 구조는 도 1에 나타낸 구조와 유사한 구조이지만, 실리사이드영역(28a)은 드레인영역(18)의 전체에 걸쳐 연장되고 있지 않다. 그러나, 이러한 소자를 형성하는 프로세스는 소자 형성중에 또 하나의 마스킹 공정을 필요로 하기 때문에, 제조 비용이 증가하고 형성 프로세스가 복잡하게 된다.
본 발명은 실리콘을 고농도로 도프한 경우에만, 실리사이드-실리콘 콘택트가 오믹으로 되는 사실을 이용한다. 실리콘 도핑 농도가 비교적 낮은 경우, 접촉저항은 도핑 농도에 크게 의존한다. 실리콘을 저∼중간 정도로 도프한 경우, 일반적으로 1.O×1O18cm-3∼5.O×1O19cm-3범위의 농도로 이온이 주입되고, 접촉 저항은 커진다. 도핑 농도가 낮을수록, 접촉 저항은 커진다. 본 발명에서는 이 특성을 이용하여, 선택된 레벨의 접촉 저항을 갖는 소자를 제조하여 로버스트 ESD 소자를 형성한다. 본 명세서에서, 저농도 도핑 프로세스를 이용하여 이온을 주입하는 공정으로서 설명되는 프로세스 공정은 일반적으로 1.O×1O18cm-3∼5.O×1O19cm-3범위의 농도로 이온을 주입하는 공정을 의미한다.
도 3a를 참조하면, nMOS 트랜지스터의 일부분(50)이 도시되며, 등가회로는 도 3b에 참조 부호(52)로 도시되어 있다. 층들(30,32)은 낮은 농도로 도프된 영역이다. 층(32)은 드레인영역(18)을 게이트 채널(20)로부터 분리하는 작용을 한다. 실리사이드층(28b)은 드레인영역(18) 및 층(32)상으로 연장되어 있다. 본 발명의 이 실시예에 있어서, 소스영역(16) 및 드레인영역(18)은, LDD 프로세스에 의해, 5.0× 1012cm-2∼5.0×1014cm-2의 도즈량, 20keV∼50keV의 에너지로, 비소 이온을 주입함에 의해 형성된다. R1은 LDD 저항과 LDD-실리사이드 접촉 저항의 합계이다. R3는 n-층의 저항과 같고 R2는 R1과 R3의 사이에 있다. 따라서, R1〉 R2〉 R3로 된다. 그 결과, 종래 기술의 프로세스와 유사하게 드레인 n+접합부에서의 전류 분포는 더욱 균일하게 된다. 도 8에 나타낸 바와 같이, 동일한 기술을 SCR ESD 보호 소자의 형성에 적용할 수 있다.
도 4를 참조하면, 소자 제조의 일 실시예로서 CMOS 트랜지스터쌍(60)이 제공된다. 소자(60)는 nMOS 트랜지스터(62) 및 pMOS 트랜지스터(64)를 포함한다. 소자(60)는 단결정 실리콘기판(66)상에 형성된다. 2개의 소자영역, 즉 p-웰(68) 및 n-웰(70)이 기판상에 형성된다. 최신 기술의 프로세스에 따라서 p-웰 및 n-웰을 형성한다. 소자영역은 STI 또는 LOCOS 분리 기술에 의해서 분리된다.
전형적인 STI(얕은 트렌치 분리: Shallow Trench Isolation)프로세스는, 기판(66)상에, 10nm∼50nm 범위의 실리콘 산화물의 박층을 퇴적하는 것으로부터 시작되며, 그 후, 실리콘 질화물의 층을 50nm 내지 200nm 사이의 두께로 퇴적한다. 활성영역내의 활성소자가 형성되는 부분상에, 소정 패턴의 포토레지스트를 부여한다. 질화물층 및 산화물층중 포토레지스트로 덮혀 있지 않은 영역을 에칭한다. 그 후, 그 아래의 실리콘을 400nm∼700nm의 깊이까지 에칭한다. 포토레지스트를 제거하고 웨이퍼를 세정한다. 다음에, 실리콘산화물의 박층이 에칭된 실리콘의 표면상에서 성장하여, 실리콘산화물의 층이 기판 전면에 퇴적된다. 이 산화물층의 두께는 적어도 이미 형성된 실리콘 트렌치의 깊이와 같다. 다음에 웨이퍼에 CMP 프로세스를 실시하여 과잉 실리콘 산화물을 연마 제거한다. CMP는 실리콘 질화물의 레벨에서 정지한다. 실리콘 질화물은 고온의 인산 H2PO3로 에칭하고, 활성 영역상의 산화물패드를 BHF 용액에 의해서 제거한다. 이에 따라, STI 구조체의 형성이 완료된다.
LOCOS는 소자영역의 분리에 사용되는 국소적 산화 프로세스이다. STI 프로세스에서와 같이, 10nm∼40nm의 두께를 갖는 얇은 산화물 패드를 기판(66)상에 퇴적한다. 다음에, 실리콘 질화물의 층을 100nm 내지 200nm 사이의 두께까지 퇴적한다. 활성영역을 포토레지스트로 마스크하여, 필드영역의 질화물을 고온 인산 에칭 프로세스에 의해 제거한다. 포토레지스트를 제거하고 웨이퍼에 고온 산화 프로세스를 실시한다. 산화 온도는 일반적으로는, 950℃ 내지 1100℃ 사이이다. 이 프로세스에서는 노출된 실리콘 표면 영역상에, 즉 실리콘 질화물로 덮혀 있지 않은 영역상에서, 실리콘 디옥사이드를 성장시킨다. 실리콘 질화물층 아래에서는, 산화물은 성장하지 않는다. 산화물층의 성장후, 질화물 및 패드 산화물을 제거한다. 활성 소자 영역은 산화물의 두꺼운 층에 의해서 분리된다. 임계치 전압은 이온 주입에 의해서 조정된다.
게이트 산화물 성장 완료후, 폴리실리콘을 퇴적하여, 선택적으로 에칭함으로써 게이트전극(94,96)을 형성한다. nMOS 트랜지스터(62)에 대한 소스영역(72),게이트채널(74) 및 드레인영역(76)을 형성한다. 소스영역(72) 및 드레인영역(76)은, nLDD에 의해, 5.0×1012cm-2∼1.0×1014cm-2의 도즈량, 20keV∼50keV의 에너지로 비소 이온을 주입함으로써 형성된다. 산화물 분리영역(78,80,82)은 STI 영역이다.
pMOS 트랜지스터(70)에 대한 드레인영역(84), 게이트채널(86) 및 소스영역(88)이 형성된다. 이 경우, 소스영역(88) 및 드레인영역(84)은, pLDD에 의해, 5.0×1012cm-2∼1.0×1014cm-2의 도즈량, 20keV∼50keV의 에너지로, BF2이온을 주입함으로써 형성된다. 게이트전극 측벽 산화물을, 실리콘 산화물의 CVD 및 플라즈마 에치백 프로세스(plasma etch-back process)에 의해 형성하여, 게이트전극(94,96)의 주위에 산화물컵(90,92)을 형성한다.
도 4에 참조 부호(98,100)로 나타낸 바와 같이, n-이온 주입의 경우, 소자(60)가 포토레지스트로 덮혀진다. 이 마스크는 모든 pM0S영역 및 nMOS 드레인영역의 일부 및 인접한 게이트 채널 영역의 일부를 커버한다.
n+소스영역(104) 및 n+드레인영역(106)은 1.0×1015∼5.0×1015cm-2의 도즈량, 20keV∼50keV의 에너지로, 비소 이온을 주입함으로써 형성된다. 포토레지스트를 제거한 결과, 도 5에 나타낸 구조가 얻어진다.
다시 도 5를 참조하면, p-이온 주입의 경우, 도시된 바와 같이 포토레지스트(108,109)가 부여된다. 이 마스크는 nMOS 영역전체 및 pMOS 드레인영역의 일부 및 인접한 게이트채널 영역의 일부를 커버한다. p+이온 주입은, 2OkeV∼50keV의 에너지, 1.O×1O15cm-2∼5.O×1O15cm-2의 도즈량의 BF2이온 주입을 포함한다. 이 결과, p+드레인영역(110) 및 p+소스영역(112)(도 6)이 형성된다. 다시, 포토레지스트를 제거한다.
실리사이드층(114,116,118,120,122,124)을 살리사이드 프로세스에 의해 형성하고, 웨이퍼를 세정하여, 소스, 드레인 및 게이트의 상부 표면상의 산화물을 BHF 에칭 프로세스에 의해 제거한다. 티탄 또는 코발트, 또는 다른 적절한 고융점 금속의 층을, 실리콘 웨이퍼상에 5nm∼20nm의 두께로 퇴적한다. 다음에 웨이퍼를 질소분위기에서, 티탄의 경우는 600℃∼650℃에서, 코발트의 경우는 500℃∼600℃에서, 10∼30초 동안 가열하여, 실리콘이 고융점금속과 접촉하는 영역상에, 금속 리치(rich) 실리사이드를 형성한다. 미반응금속은 피라나(Piranha)등의 선택적 화학 용해(selective chemical dissolution)에 의해서, 또는 HCLH2O2혼합액에 의해 제거한다. 질소분위기에서, 700℃∼900℃에서, 20초∼1분 동안 가열하는, 다른 가열 처리에 의해, 금속 리치 실리사이드가 저저항 디실리사이드(1ow-resistance disilicide)로 변화한다.
CVD에 의해 산화물층(126)으로 상기 구조를 커버하여, 메탈리제이션을 위한 에칭을 실시한다. 메탈리제이션에 의해, 소스전극(128), 게이트전극(130), 공통 드레인전극(132), 게이트전극(134) 및 소스전극(136)을 형성한다. 소스전극(128)은 Vss 단자이고, 소스전극(136)은 Vdd 단자이다. 도 6에 나타낸 바와 같이, 실리사이드층은 게이트 채널 영역에서 횡방향으로 분리되어, 로버스트 ESD 보호소자가 제공된다. 더 구체적으로는, 드레인영역(76,84)상의 실리사이드층(118,120)을 각각 게이트채널(74,86)로부터 20nm∼150nm의 거리로 분리하며, 소스영역(72,88)상의 실리사이드층(114,124)을 각각 게이트채널로부터 20nm∼150nm의 거리로 횡방향으로 분리한다.
도 7에 ESD 보호소자를 갖는 p/n 접합(140)의 레이아웃을 나타낸다. 접합부(140)는 p웰 구조(141) 및 n웰 구조(142)를 포함한다. 회로는 단면도상에 나타낸다. 이 구조는 기판(66)상에 형성된다. p_웰(68) 및 n-웰(70)을 기판(66)에 형성한다. 산화물 분리영역(143,144,146,148,150)은 본 발명에 따른 pn 접합부의 형성전에 형성된다. p-층(152) 및 n-층(154)을 소스/드레인 이온 주입과 동시에 형성한다. 저 도프 n-층(156) 및 저 도프 p-층(166)은 LDD 이온 주입과 동시에 형성한다.
n+층(162), p+층(164) 및 저 도프 p-층(166)을 n-웰 구조(142)상에 형성한다. 실리사이드층(158,160,168,170)을 전술한 바와 동일하게 형성한다.
도 8에 ESD 보호 소자용 SCR(180)의 레이아웃, 및 그 단면도상에 나타낸 회로가 도시된다. p-웰(68) 및 n-웰(70)을 기판(66)상에 형성한다. STI 영역(186,188,190,192,194)을 전술한 바와 동일하게 형성한다. p-층(196,208) 및 n-층(198,206)은 p-및 n-소스 드레인 이온 주입과 동시에 형성된다. n-층(200) 및 p-층(210)을 각각 nMOS 및 pMOS에 대한 LDD 이온 주입중에 형성한다. 실리사이드층(202,204,212,214)을 MOS 트랜지스터에 대한 살리사이드 프로세스중에 형성한다. n-웰 구조(184), n-층(206), p-층(208) 및 p-층(210)을 형성한다. 실리사이드층(202,204,212,214)은 CMOS 살리사이드 프로세스중에 동시에 형성된다.
완전한 ESD 보호를 제공할 수 있고, 제조 프로세스시에 추가의 공정, 시간 및 비용을 필요로 하지 않는 ESD 보호 살리사이드 소자 및 그의 제조 방법을 제공할 수 있다.
이상, ESD 보호 살리사이드 소자 및 그의 제조 방법을 설명하였다. 본 발명의 바람직한 실시예 및 그의 몇 개의 변형예가 개시되었지만, 당업자들이라면 첨부된 특허청구의 범위에서 정의된 본 발명의 범위에서 벗어나지 않고 다른 변형 및 개조가 실시될 수 있음을 이해할 수 있을 것이다.
Claims (11)
- 단결정기판상에, 소스영역, 게이트채널 및 드레인영역을 형성함에 있어서, 상기 소스영역 및 드레인영역을 저농도 도핑 프로세스를 이용하여 제 1 타입의 이온을 주입함에 의해 형성하는 공정;게이트 산화물층을 상기 게이트채널상에 퇴적하는 공정;상기 드레인영역의 적어도 일부분 및 상기 게이트채널 및 게이트산화물층의 적어도 일부분을 마스크하는 공정;제 2 타입의 이온을 주입하여 상기 소스영역과 게이트채널 사이 및 상기 드레인영역과 게이트채널 사이에 영역을 형성함으로써, 상기 드레인영역을 게이트채널로부터 분리하는 공정; 및상기 드레인영역 및 소스영역상에 살리사이드층을, 상기 게이트채널로부터 분리되게 형성하는 공정을 포함하는 정전기 방전 보호 살리사이드 소자를 형성하는 방법.
- 제 1 항에 있어서, 상기 저농도 도핑 프로세스를 이용하여 형성하는 공정이 일반적으로 1.O×1O18cm-3∼5.O×1O19cm-3범위의 농도로 이온을 주입하는 공정을 포함하는 방법.
- 제 2 항에 있어서, 상기 저농도 도핑 프로세스를 이용하는 공정이 약 5.0×1O12cm-2내지 1.O×1O14cm-2사이의 도즈량, 2OkeV∼5OkeV의 에너지로, 비소 이온을 주입하는 공정을 포함하는 방법.
- 제 2 항에 있어서, 상기 저농도 도핑 프로세스를 이용하는 공정이, 약 5.0×1O12cm-2내지 1.O×1O14cm-2사이의 도즈량, 2OkeV∼5OkeV의 에너지로, BF2이온을 주입하는 공정을 포함하는 방법.
- 제 1 항에 있어서, 상기 살리사이드층을 형성하는 공정이 상기드레인영역을 덮는 상기 살리사이드층을, 상기 게이트채널로부터 적어도 20nm의 거리를 두고 횡방향으로 분리하는 공정을 포함하는 방법.
- 제 1 항에 있어서, 상기 살리사이드층을 형성하는 공정이 상기 소스영역을 덮는 상기 살리사이드층을, 상기 게이트채널로부터 적어도 20nm의 거리를 두고 횡방향으로 분리하는 공정을 포함하는 방법.
- 단결정 실리콘기판상의 활성영역;상기 활성영역상에 형성된 게이트채널;상기 게이트채널의 양측에 형성된 LDD 소스영역 및 LDD 드레인영역;상기 소스영역 및 드레인영역을 적어도 부분적으로 덮고 있으며, 상기 게이트채널로부터 횡방향으로 떨어져 배치된 살리사이드층;상기 구조의 나머지의 부분을 덮는 산화물층; 및상기 소스영역, 게이트채널 및 드레인영역에 접속된 전극을 포함하는, ESD 보호 살리사이드 소자.
- 제 7 항에 있어서, 상기 드레인영역상의 살리사이드층이 상기 게이트채널로부터 적어도 20nm의 거리로 떨어져 배치된 ESD 보호 살리사이드 소자.
- 제 7 항에 있어서, 상기 소스영역상의 상기 살리사이드층이 상기 게이트채널로부터 적어도 20nm의 거리로 떨어져 배치된 ESD 보호 살리사이드 소자.
- 제 7 항에 있어서, 상기 소스영역 및 상기 드레인영역이 약 5.0×1012cm-2내지 1.0×1O14cm-2사이의 도즈량, 2OkeV∼50keV의 에너지로 비소 이온을 주입한 nLDD인 ESD 보호 살리사이드 소자.
- 제 7 항에 있어서, 상기 소스영역 및 상기 드레인영역이 약 5.0×1012cm-2내지 1.O×1014cm-2사이의 도즈량, 2OkeV∼50keV의 에너지로 BF2이온을 주입한 pLDD인 ESD 보호 살리사이드 소자.
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