JP5214261B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造技術に関し、特に、金属シリサイド層を有する半導体素子の製造に適用して有効な技術に関するものである。
半導体装置の高集積化が進むにつれて、電界効果トランジスタはスケーリング則に従い微細化されるが、ゲートやソース・ドレインの抵抗が増大して電界効果トランジスタを微細化しても高速動作が得られないという問題が生ずる。そこで例えば０．２μｍ以下のゲート長を有する電界効果トランジスタにおいては、ゲートを構成する導電膜およびソース・ドレインを構成する半導体領域の表面に自己整合により低抵抗のシリサイド層、例えばニッケルシリサイド層またはコバルトシリサイド層等を形成することにより、ゲートやソース・ドレインを低抵抗化するサリサイド（ＳＡＬＩＣＩＤＥ：Self Aligned Silicide）技術が検討されている。
例えば特開平１１−２５１５９１号公報（特許文献１）には、Ｎｉ、Ｃｏ、Ｍｏ、ＴａＷ、Ｃｒ，ＰｔまたはＰｄを含む金属膜の第１のアニールを行って金属リッチのシリサイド化合物を形成した後、未反応の金属膜を除去し、さらにシリサイド化合物の第２のアニールを行って低抵抗シリサイド層を形成する技術が開示されている。
また、特開２００７−１８４４２０号公報（特許文献２）には、第１シンターとしてＮｉが形成されたシリコン基板を２５０℃以上５００℃以下の温度でアニールすることにより準安定なＮｉシリサイドを形成した後、未反応のＮｉを除去し、さらに第２シンターとして第１シンターの温度より高い温度でアニールすることによりＮｉとＳｉとを反応させてシリサイドを形成する技術が記載されている。
また、特開平５−２９３４３号公報（特許文献３）には、Ｔｉを６００℃のＮ２雰囲気中で短時間アニールすることによりチタンシリサイド膜を形成した後、チタンナイトライド層およびチタン層を除去し、さらにシリコンイオンビームを１回以上注入する。その後、８００℃程度のＮ２雰囲気中でアニールすることによりシリサイド膜を形成する技術が記載されている。
また、特開２００７−１４２３４７号公報（特許文献４）には、ゲート電極およびソース・ドレイン領域上の少なくとも一方にニッケル合金シリサイド層を形成する工程において、半導体基板上にニッケル合金膜およびニッケル膜を順次堆積した後に熱処理を行う技術が記載されている。
特開平１１−２５１５９１号公報 特開２００７−１８４４２０号公報 特開平５−２９３４３号公報 特開２００７−１４２３４７号公報
モノメタルシリサイド（ＮｉＳｉ）相のニッケルシリサイド層は１４〜２０μΩ・ｃｍの低抵抗を有し、例えば４００〜６００℃の比較的低温によるサリサイド技術により形成することができる。よって、低抵抗でかつ浅い接合の形成が可能となることから、近年、微細化が要求される電界効果トランジスタのソース・ドレインにニッケルシリサイド層が採用されている。
ＮｉＳｉ相のニッケルシリサイド層の形成には、一般に２段階の熱処理が用いられる。まずウエハ上にニッケル膜を堆積し、ＮｉＳｉ相を形成するための１回目の熱処理を行う。１回目の熱処理の条件としては、例えば温度４１０℃、時間３０秒、昇温速度５℃／秒を例示することができる。
この１回目の熱処理では、例えば図３０に示すランプ加熱装置１０１を用いることができる。図３０（ａ）、（ｂ）および（ｃ）はそれぞれランプ加熱装置の全体構成平面図、チャンバ内の要部断面図およびサセプタ部の要部平面図である。
図３０（ａ）に示すように、ウエハはランプ加熱装置１０１にドッキングされたフープ１０２に収納されている。フープ１０２から取り出されたウエハは、ロードロック１０３へ搬送される。処理用のチャンバ１０５への外気（主に酸素）の混入を抑制するため、ロードロック１０３内を一旦１３３．３２Ｐａ以下に減圧した後、大気圧へ復圧する。その後、ウエハは搬送用のチャンバ１０４等を経由して処理用のチャンバ１０５の１つへ搬送される。１枚目のウエハを処理用のチャンバ１０５へ搬送する前に、チャンバ１０５を加熱し、チャンバ１０５内の残存酸素を熱排気している。所定の熱処理が施されたウエハは、その後、冷却され、搬送用のチャンバ１０４へ戻され、それからロードロック１０３を経由してフープ１０２へ戻される。
図３０（ｂ）および（ｃ）に示すように、ウエハＳＷは処理用のチャンバ１０５に設置されたハロゲンランプ１０６の赤外放射によってウエハ表面ＳＷｓ側から加熱される。パイロメータ１０７を用いてウエハ裏面ＳＷｒ側からウエハ温度を読み取りながら、処理用のチャンバ１０５内にある４０９個のハロゲンランプ１０６の出力が制御される。パイロメータ１０７はウエハ中心から外周へ向かって配置されており、ウエハ面内の温度を読み取り、各々のパイロメータ１０７の位置に対応するゾーンのハロゲンランプ１０６の電力へフィードバックしている。
しかし、（１）ハロゲンランプ１０６の個数が多いために個々のハロゲンランプ１０６から放射される熱量に差が出る、（２）ハロゲンランプ１０６とウエハＳＷを保持するサセプタ（Edge Ring）１０８との水平度の微妙なズレにより、ウエハ面内の加熱が不均一となるなどの理由によって、ウエハ面内の温度にバラツキが生じてしまう。ウエハＳＷを回転させることによって上記現象を抑制し、ウエハ面内の温度のバラツキを小さくすることは可能である。しかし、ウエハＳＷの最外周はサセプタ１０８と全面接触するため、ウエハ外周部の温度が上がりにくく、特に制御が可能となる温度域（２８０℃程度）まではウエハ面内の温度のバラツキが生じやすい。
１回目の熱処理の後は、未反応のニッケル膜を除去し、さらにＮｉＳｉ相の安定化のための２回目の熱処理を行う。２回目の熱処理の条件としては、例えば５５０℃、時間３０秒、昇温速度３〜１０℃／秒を例示することができる。
表６に、この２回目の熱処理の処理レシピの一例を示す。２回目の熱処理においても、前述した図３０に示すランプ加熱装置１０１を用いることができる。まず、処理用のチャンバ１０５に微量の熱量（ランプパワー５％）を与え（Step No.1）、処理用のチャンバ１０５内の酸素濃度が５ｐｐｍ以下となるまで待機する（Step No.2）。その後、ウエハＳＷを処理用のチャンバ１０５へ搬送する。続いて、ハロゲンランプ１０６に投入する電力を設定してウエハＳＷを低速に昇温し、ウエハ温度を読み取ることが可能で、かつウエハ温度の制御が可能となる温度域（２８０℃程度）まで加熱する（Step No.3）。前述したように、ウエハＳＷはハロゲンランプ１０６の赤外放射によって加熱されるので、室温から２８０℃程度までの低温範囲ではウエハ面内の温度のばらつきが生じやすい。そこで、この温度域におけるウエハ面内の温度のばらつきを小さくするために、低速に昇温させるステップ（Step No.4）を設けている。続いて、ウエハＳＷの温度を一定温度（３００℃）に保ち、ウエハ面内の温後のバラツキを制御した後（Step No.5）、ウエハＳＷを熱処理温度（５５０℃）まで昇温させて（Step No.6, No.7）、２回目の熱処理を行う（Step No.8）。２回目の熱処理が終了した後は、ハロゲンランプ１０６への電力の供給をスタンバイ状態と同等に戻し、ウエハＳＷの降温を行う（Step No.9）。
しかしながら、サリサイド技術により形成されるニッケルシリサイド層については、以下に説明する種々の技術的課題が存在する。
すなわち、前述した２段階の熱処理により形成されたＮｉＳｉ相のニッケルシリサイド層の表面に欠陥が多く、電気的特性にばらつきが生じることが明らかとなった。これは、ＮｉＳｉ相の安定化のために行う２回目の熱処理においてウエハへ過剰な熱量が印加されたことによるＮｉとＳｉとの凝集に起因すると考えられる。表６を用いて説明したように、２回目の熱処理では、ウエハ温度を読み取ることが可能で、かつウエハ温度の制御が可能となる温度域（２８０℃程度）まで加熱した後、ウエハＳＷの温度を一定温度（３００℃）に保持する時間が２０〜３０秒（Step No.4, No.5）、さらに、熱処理温度まで昇温する時間が約１５秒程度（Step No.6, No.7）であり、熱処理（Step No.8）以外に約４０秒程度の過剰な熱量がウエハＳＷに印加されている。また、ニッケルシリサイド層上に絶縁膜を成膜する前に、ニッケルシリサイド層の表面に対してプラズマクリーニング処理を行っており、このプラズマクリーニング処理によるＮｉＳｉの組成変化も欠陥の発生原因の１つとなっている。プラズマクリーニング技術に関しては、村田らの日本国特許出願第２００７−２５９３５５（２００７．１０．３出願）に開示されているので、それと重複する部分については、原則として繰り返さないこととする。
そこで、本発明者らは上記したニッケルシリサイド層の表面の欠陥を低減するため、白金を添加したニッケルシリサイド層（以下、単に白金添加ニッケルシリサイド層と記す）を検討した。しかし、白金添加ニッケルシリサイド層の形成では、２段階の熱処理のうち１回目の熱処理の温度が、ウエハ温度を読み取ることが可能で、かつウエハ温度の制御が可能となる温度域（２８０℃程度）であり、モノメタルシリサイド（ＰｔＮｉＳｉ）相の白金添加ニッケルシリサイド層を形成するための１回目の熱処理を安定に行うことが困難であることが明らかとなった。また、１回目の熱処理においては、ウエハＳＷをハロゲンランプ１０６の赤外放射によって加熱しているので、熱処理温度（２８０℃程度）まで昇温させるのに時間を要するため、ウエハへ過剰な熱量が印加される。この結果、１回目の熱処理後の白金添加ニッケルシリサイド層にＰｔＮｉＳｉ相だけではなく、ＰｔＮｉＳｉ相以外の複数の相が含まれて、白金添加ニッケルシリサイド層の抵抗値にばらつきが生じてしまう。また、ウエハ温度の制御が可能となる下限温度を採用しているため、昇温速度を早くすることもできない。さらに、前述した２段階の熱処理により形成された白金添加ニッケルシリサイド層の表面の欠陥の減少は僅かしかみられず、白金を添加することによる顕著な効果が得られないことが明らかとなった。
本発明の目的は、金属シリサイド層の電気的特性のばらつきを低減することにより、半導体素子の信頼性および製造歩留まりを向上させることのできる技術を提供することにある。
本発明の他の目的は、金属シリサイド層を有する半導体素子の製造工程におけるスループットを向上させることのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、一実施例を簡単に説明すれば、次のとおりである。
本実施例は、電界効果トランジスタのゲート電極およびソース・ドレイン領域の表面に自己整合法により低抵抗のシリサイド層を形成する半導体装置の製造方法である。まず、単結晶シリコンからなる半導体基板に電界効果トランジスタのゲート絶縁膜、ゲート電極およびソース・ドレイン領域を形成した後、半導体基板上にニッケルと白金との合金膜を形成する。その後、熱処理温度が２１０〜３１０℃の１回目の熱処理をヒータ加熱装置で行うことで、上記合金膜とゲート電極またはソース・ドレイン領域を構成するシリコンとを反応させて（ＰｔＮｉ）２Ｓｉ相の白金添加ニッケルシリサイド層を形成し、続いて未反応の合金膜を除去した後、１回目の熱処理よりも熱処理温度が高い２回目の熱処理を行い、ＰｔＮｉＳｉ相の白金添加ニッケルシリサイド層を形成する。１回目の熱処理の昇温速度は１０℃／秒以上（例えば３０〜２５０℃／秒）とし、２回目の熱処理の昇温速度は１０℃／秒以上（例えば１０〜２５０℃／秒）とする。
本実施例は、電界効果トランジスタのゲート電極およびソース・ドレイン領域の表面に自己整合法により低抵抗のシリサイド層を形成する半導体装置の製造方法である。まず、単結晶シリコンからなる半導体基板に電界効果トランジスタのゲート絶縁膜、ゲート電極およびソース・ドレイン領域を形成した後、半導体基板上にニッケルと白金との合金膜を形成する。その後、熱処理温度が３８０〜４００℃の１回目の熱処理をヒータ加熱装置で行うことで、上記合金膜とゲート電極またはソース・ドレイン領域を構成するシリコンとを反応させてＰｔＮｉＳｉ相の白金添加ニッケルシリサイド層を形成し、続いて未反応の合金膜を除去した後、１回目の熱処理よりも熱処理温度が高い２回目の熱処理を行い、より化学量論的組成に近いＰｔＮｉＳｉ相の白金添加ニッケルシリサイド層を形成する。１回目の熱処理の昇温速度は１０℃／秒以上（例えば３０〜２５０℃／秒）とし、２回目の熱処理の昇温速度は１０℃／秒以上（例えば１０〜２５０℃／秒）とする。
本実施例は、電界効果トランジスタのゲート電極およびソース・ドレイン領域の表面に自己整合法により低抵抗のシリサイド層を形成する半導体装置の製造方法である。まず、単結晶シリコンからなる半導体基板に電界効果トランジスタのゲート絶縁膜、ゲート電極およびソース・ドレイン領域を形成した後、半導体基板上にニッケル膜を形成する。その後、１回目の熱処理を行うことで、ニッケル膜とゲート電極またはソース・ドレイン領域を構成するシリコンとを反応させてＮｉＳｉ相のニッケルシリサイド層を形成し、続いて未反応のニッケル膜を除去した後、１回目の熱処理よりも熱処理温度が高い２回目の熱処理を行い、より化学量論的組成に近いＮｉＳｉ相のニッケルシリサイド層を形成する。２回目の熱処理の昇温速度は１０℃／秒以上（例えば１０〜２５０℃／秒）とする。
本願において開示される発明のうち、一実施例によって得られる効果を簡単に説明すれば以下のとおりである。
金属シリサイド層の電気的特性のばらつきを低減することにより、半導体素子の信頼性および製造歩留まりを向上させることができる。また、金属シリサイド層を有する半導体素子の製造工程におけるスループットを向上させることができる。
本実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、本実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、本実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、本実施の形態においては、電界効果トランジスタを代表するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｐチャネル型のＭＩＳＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳと略す。また、便宜的にＭＯＳと記載しても非酸化膜を除外するものではない。また、本実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を広く指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。また、シリコン膜、シリコン部、シリコン部材等というときは、明らかにそうでないときまたはそうでない旨明示されているときを除き、純粋なシリコンばかりでなく、不純物を含むもの、ＳｉＧｅまたはＳｉＧｅＣ等のシリコンを主要な成分の一つとする合金等（歪シリコンを含む）、添加物を含むものを含むことはいうまでもない。
また、多結晶シリコン等というときも、明らかにそうでないときまたはそうでない旨明示されているときを除き、典型的なものばかりでなく、アモルファスシリコン等も含むことはいうまでもない。
また、本実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
また、ドライクリーニング技術に関しては、二瀬らの日本国特許出願第２００６−１０７７８０（２００６．４．１０出願）、日本国特許出願第２００７−８１１４７（２００７．３．２７出願）に開示されているので、それと重複する部分については、原則として繰り返さないこことする。
（実施の形態１）
本発明の実施の形態１によるＣＭＯＳ（Complementary Metal Oxide Semiconductor）デバイスの製造方法を図１〜図２５を用いて説明する。図１〜図１０、図１２、図１７および図２３〜図２５はＣＭＯＳデバイスの要部断面図、図１１はサリサイド技術によりシリサイド層を形成する工程の製造プロセスフロー図、図１３はシリサイド材料の成膜装置の概略平面図、図１４はシリサイド材料の成膜工程図、図１５はシリサイド材料の成膜装置に備わるドライクリーニング処理用チャンバの概略断面図、図１６はシリサイド材料の成膜装置に備わるドライクリーニング処理用チャンバにおける半導体ウエハの処理工程を説明するためのチャンバの概略断面図、図１８はヒータ加熱装置およびランプ加熱装置の昇温特性を説明するグラフ図、図１９は白金添加ニッケルシリサイド層のシート抵抗と１回目の熱処理の温度との関係を説明するグラフ図、図２０はヒータ加熱装置の全体構成平面図およびチャンバ内の要部断面図、図２１はヒータ加熱装置に備わるサセプタの要部平面図および要部断面図、図２２はソークアニール処理およびスパイクアニール処理の温度特性を説明するグラフ図である。
まず、図１に示すように、例えばｐ型の単結晶シリコンからなる半導体基板（半導体ウエハと称する平面略円形状の半導体の薄板）１を用意する。次に、この半導体基板１を熱酸化してその表面に厚さ１０ｎｍ程度の酸化シリコン膜２を形成した後、その上層にＣＶＤ（Chemical Vapor Deposition）法により、例えば厚さ１００ｎｍ程度の窒化シリコン膜３を堆積する。続いてレジストパターンをマスクとして窒化シリコン膜３、酸化シリコン膜２および半導体基板１を順次ドライエッチングすることにより、素子分離領域の半導体基板１に深さ３００ｎｍ程度の溝４ａを形成する。
次に、図２に示すように、熱リン酸を用いたウェットエッチングにより窒化シリコン膜３を除去した後、溝４ａの内部を含む半導体基板１の主面上にＣＶＤ法により絶縁膜４ｂを堆積する。続いて絶縁膜４ｂをＣＭＰ（Chemical Mechanical Polishing）法により研磨して、溝４ａの内部に絶縁膜４ｂを残すことにより素子分離４を形成する。続いて半導体基板１を温度１０００℃程度で熱処理することにより、溝４ａに埋め込んだ絶縁膜４ｂを焼き締める。
次に、図３に示すように、ｐＭＩＳ形成領域をレジストパターン５により覆い、半導体基板１のｎＭＩＳ形成領域にｐ型ウェル６を形成するためのｐ型不純物、例えばボロン（Ｂ）をイオン注入する。同様に、図４に示すように、ｎＭＩＳ形成領域をレジストパターン７により覆い、半導体基板１のｐＭＩＳ形成領域にｎ型ウェル８を形成するためのｎ型不純物、例えばリン（Ｐ）またはヒ素（Ａｓ）をイオン注入する。
次に、図５に示すように、例えばフッ酸（ＨＦ）水溶液を用いたウェットエッチングにより半導体基板１の表面を洗浄した後、半導体基板１を熱酸化して、例えば厚さ５ｎｍ程度のゲート絶縁膜９を半導体基板１の表面（ｐ型ウェル６およびｎ型ウェル８のそれぞれの表面）に形成する。続いてゲート絶縁膜９上に、例えば厚さ２００ｎｍ程度のアモルファスシリコン膜をＣＶＤ法により堆積した後、ｎＭＩＳ形成領域のアモルファスシリコン膜にｎ型不純物、例えばリンをイオン注入し、ｐＭＩＳ形成領域のアモルファスシリコン膜にｐ型不純物、例えばボロンをイオン注入する。
次に、半導体基板１に、例えば９００℃、１０秒程度の熱処理を施して、アモルファスシリコン膜に導入したｎ型不純物およびｐ型不純物を活性化させ、さらにｎＭＩＳ形成領域のアモルファスシリコン膜をｎ型多結晶シリコン膜１０ｎｓに、ｐＭＩＳ形成領域のアモルファスシリコン膜をｐ型多結晶シリコン膜１０ｐｓに変える。
次に、図６に示すように、レジストパターンをマスクとしたドライエッチングによりｎ型多結晶シリコン膜１０ｎｓを加工し、ｎＭＩＳ形成領域にｎ型多結晶シリコン膜１０ｎｓで構成されるゲート長５０ｎｍ程度のゲート電極１０ｎを形成する。同時に、レジストパターンをマスクとしたドライエッチングによりｐ型多結晶シリコン膜１０ｐｓを加工し、ｐＭＩＳ形成領域にｐ型多結晶シリコン膜１０ｐｓで構成されるゲート長５０ｎｍ程度のゲート電極１０ｐを形成する。
次に、図７に示すように、ｐＭＩＳ形成領域をレジストパターンで覆った後、ｎＭＩＳのゲート電極１０ｎをマスクとして半導体基板１のｎＭＩＳ形成領域にｎ型不純物、例えばリンまたはヒ素をイオン注入し、ｎＭＩＳの相対的に低濃度なソース・ドレイン拡張領域１１を形成する。同様に、ｎＭＩＳ形成領域をレジストパターンで覆った後、ｐＭＩＳのゲート電極１０ｐをマスクとして半導体基板１のｐＭＩＳ形成領域にｐ型不純物、例えばＢＦ２（フッ化ボロン）をイオン注入し、ｐＭＩＳの相対的に低濃度なソース・ドレイン拡張領域１２を形成する。上記ソース・ドレイン拡張領域１１，１２の深さは、例えば３０ｎｍ程度である。
次に、図８に示すように、半導体基板１の主面上に、例えば厚さ１０ｎｍ程度の酸化シリコン膜１３をＣＶＤ法により堆積した後、さらに酸化シリコン膜１３上に窒化シリコン膜１４をＣＶＤ法により堆積する。
次に、図９に示すように、窒化シリコン膜１４をＲＩＥ（Reactive Ion Etching）法により異方性エッチングして、ｎＭＩＳのゲート電極１０ｎおよびｐＭＩＳのゲート電極１０ｐのそれぞれの側壁にサイドウォール１５を形成する。
次に、図１０に示すように、ｐＭＩＳ形成領域をレジストパターンで覆った後、ｎＭＩＳのゲート電極１０ｎおよびサイドウォール１５をマスクとしてｐ型ウェル６にｎ型不純物、例えばヒ素をイオン注入し、ｎＭＩＳの相対的に高濃度なソース・ドレイン拡散領域１６を形成する。同様に、ｎＭＩＳ形成領域をレジストパターンで覆った後、ｐＭＩＳのゲート電極１０ｐおよびサイドウォール１５をマスクとしてｎ型ウェル８にｐ型不純物、例えばフッ化ボロンをイオン注入し、ｐＭＩＳの相対的に高濃度なソース・ドレイン拡散領域１７を形成する。上記ソース・ドレイン拡散領域１６，１７の深さは、例えば５０ｎｍ程度である。不純物の注入後、不純物の活性化と半導体基板１の注入ダメージ回復のために、半導体基板１へ１０５０℃程度のアニール処理を施す。
次に、サリサイド技術によりｎＭＩＳのゲート電極１０ｎおよびソース・ドレイン拡散領域１６の表面およびｐＭＩＳのゲート電極１０ｐおよびソース・ドレイン拡散領域１７の表面に低抵抗の白金添加ニッケルシリサイド層を形成する。以下に、この白金添加ニッケルシリサイド層の形成工程について説明する。白金添加ニッケルシリサイド層を形成する工程の製造プロセスフロー図を図１１に示している。
まず、図１２に示すように、半導体基板１の主面上にスパッタリング法によりニッケル−白金合金膜（ニッケルと白金との合金膜）１８を堆積し（図１１のステップＳ１）、さらにその上に窒化チタン膜１９を順次堆積する（図１１のステップＳ２）。ニッケル−白金合金膜１８の厚さは、例えば１０ｎｍ程度、窒化チタン膜１９の厚さは、例えば１５ｎｍ程度である。ニッケル−白金合金膜１８に含まれる白金の量は、例えば５％程度である。窒化チタン膜１９はニッケル−白金合金膜１８の酸化を防止するためにニッケル−白金合金膜１８上に設けられ、窒化チタン膜１９に代えてチタン膜を用いてもよい。
ニッケル−白金合金膜１８および窒化チタン膜１９の成膜には、図１３に示すシリサイド材料の成膜装置２０が用いられる。以下に、ニッケル−白金合金膜１８および窒化チタン膜１９の好ましい形成方法の一例について説明する。
図１３に示すように、成膜装置２０は、第１搬送室２１ａと第２搬送室２１ｂの２つの搬送室が配置され、第１搬送室２１ａの周囲に開閉手段であるゲートバルブ２２を介してローダ２３、アンローダ２４および３つのチャンバ２５，２６，２７が備わり、第２搬送室２１ｂの周囲に開閉手段であるゲートバルブ２２を介して２つのチャンバ２８，２９が備わったマルチチャンバタイプである。さらに、第１搬送室２１ａと第２搬送室２１ｂとの間には２つの搬送用のチャンバ３０，３１が備わっている。第１搬送室２１ａは排気機構等により所定の真空度に保持され、その中央部には半導体ウエハ（単にウエハと記す場合もある）ＳＷを搬送するための多関節アーム構造の搬送用ロボット３２ａが設けられている。同様に、第２搬送室２１ｂは排気機構等により所定の真空度に保持され、その中央部には半導体ウエハＳＷを搬送するための多関節アーム構造の搬送用ロボット３２ｂが設けられている。
第１搬送室２１ａに備わるチャンバ２５，２６は相対的に高温の加熱処理を行う加熱処理用チャンバ、チャンバ２７はドライクリーニング処理用チャンバである。第２搬送室２１ｂに備わるチャンバ２８はスパッタリング法によりニッケル−白金合金膜１８を成膜するニッケル−白金合金成膜用チャンバ、チャンバ２９はスパッタリング法により窒化チタン膜１９を成膜する窒化チタン成膜用チャンバである。第１搬送室２１ａと第２搬送室２１ｂとの間に備わるチャンバ３０，３１は第１搬送室２１ａと第１搬送室２１ｂとの間での半導体ウエハＳＷの受け渡しを行う受渡用チャンバであり、また半導体ウエハＳＷの冷却にも用いられる冷却用チャンバである。なお、成膜装置２０では、第１搬送室２１ａのみに備わるチャンバを３つとし、第２搬送室２１ｂのみに備わるチャンバを２つとしたが、これに限定されるものではなく、同じ用途のチャンバまたは他の用途のチャンバを追加することも可能である。
まず、ローダ２３に複数の半導体ウエハＳＷを搭載したフープ（Front Open Unified Pod）を載せた後（図１４の工程Ｐ１）、搬送用ロボット３２ａによってフープから１枚の半導体ウエハＳＷを取り出し、第１搬送室２１ａへ真空搬入する。フープは半導体ウエハＳＷのバッチ搬送用の密閉収納容器であり、通常２５枚、１２枚、６枚等のバッチ単位で半導体ウエハＳＷを収納する。フープの容器外壁は微細な通気フィルタ部を除いて機密構造になっており、塵埃はほぼ完全に排除される。従って、クラス１０００の雰囲気で搬送しても、内部はクラス１の清浄度が保てるようになっている。成膜装置２０とのドッキングは、フープの扉を成膜装置２０の内部に引き込むことによって清浄さを保持した状態で行われる。
次に、搬送用ロボット３２ａによって半導体ウエハＳＷを第１搬送室２１ａからドライクリーニング処理用のチャンバ２７へ真空搬送する（図１４の工程Ｐ２）。図１５にチャンバ２７の概略断面図を示す。チャンバ２７は主としてウエハステージ２７ａ、ウエハリフトピン２７ｂ、シャワーヘッド２７ｃおよびリモートプラズマ発生装置２７ｄによって構成される。ウエハステージ２７ａおよびウエハリフトピン２７ｂは独立した昇降機構を持ち、シャワーヘッド２７ｃと半導体ウエハＳＷとの距離および半導体ウエハＳＷとウエハステージ２７ａとの距離を任意に制御することができる。また、ウエハステージ２７ａの上方に設置されたシャワーヘッド２７ｃは常に一定温度に維持されており、その温度は例えば１８０℃である。
チャンバ２７へ半導体ウエハＳＷを搬入する時は、図１６（ａ）に示すように、ウエハステージ２７ａを下降させ、ウエハリフトピン２７ｂを上昇させて、ウエハリフトピン２７ｂ上に半導体ウエハＳＷを載せる。シャワーヘッド２７ｃと半導体ウエハＳＷとの距離は、例えば１６．５±１２．７ｍｍ、半導体ウエハＳＷとウエハステージ２７ａとの距離は、例えば２５．４±１７．８ｍｍに設定される。
続いて半導体ウエハＳＷの主面上をドライクリーニング処理する時は、図１６（ｂ）に示すように、ウエハステージ２７ａを上昇させ、ウエハリフトピン２７ｂを下降させて、ウエハステージ２７ａ上に半導体ウエハＳＷを載せる。シャワーヘッド２７ｃと半導体ウエハＳＷとの距離は、例えば１７．８±５．１ｍｍに設定される。
ドライクリーニング処理時には、リモートプラズマ発生装置２７ｄにおいて還元ガス、例えばＮＦ３ガスおよびＮＨ３ガスを添加したＡｒガスを励起させてプラズマを生成し、このプラズマをチャンバ２７内へ導入する。チャンバ２７内に導入されたプラズマをシャワーヘッド２７ｃを介して半導体ウエハＳＷの主面上に供給することにより、プラズマとシリコン（ｎＭＩＳのゲート電極１０ｎを構成するｎ型多結晶シリコン膜１０ｎｓとソース・ドレイン拡散領域１６が形成された半導体基板１を構成する単結晶シリコンおよびｐＭＩＳのゲート電極１０ｐを構成するｐ型多結晶シリコン膜１０ｐｓとソース・ドレイン拡散領域１７が形成された半導体基板１を構成する単結晶シリコン）の表面に形成された自然酸化膜との間で起きる、例えば式（１）に示す還元反応によって自然酸化膜が除去される。ドライクリーニング処理時におけるプロセス条件は、例えばシャワーヘッド温度１８０℃、ＮＦ３ガス流量１４ｓｃｃｍ、ＮＨ３ガス流量７０ｓｃｃｍ、圧力４００Ｐａ、プラズマパワー３０Ｗである。
ＳｉＯ２＋ＮＦ３＋ＮＨ３→ （ＮＨ４）２ＳｉＦ６＋Ｏ２ 式（１）
この時、還元反応により生成された生成物（（ＮＨ４）２ＳｉＦ６）が半導体ウエハＳＷの主面上に残留する。さらに、半導体ウエハＳＷはウエハステージ２７ａ上に載せてあるだけであり、上記生成物は半導体ウエハＳＷの側面および裏面の一部にも残留する。半導体ウエハＳＷの側面および裏面の一部に残留する生成物は、半導体ウエハＳＷを他のチャンバへ搬送する場合などにおいて剥がれ、汚染や発塵の原因となる。そこで、ドライクリーニング処置に続いて、チャンバ２７内において半導体ウエハＳＷに熱処理を施すことにより、半導体ウエハＳＷの主面上に残留する生成物を除去すると同時に、半導体ウエハＳＷの側面および裏面の一部に残留する生成物を除去する。
続いて半導体ウエハＳＷを熱処理する時は、図１６（ｃ）に示すように、ウエハステージ２７ａを下降させ、ウエハリフトピン２７ｂを上昇させて、半導体ウエハＳＷを温度１８０℃に設定されたシャワーヘッド２７ｃへ近づける。シャワーヘッド２７ｃと半導体ウエハＳＷとの距離は、例えば３．８±２．６ｍｍ、半導体ウエハＳＷとウエハステージ２７ａとの距離は、例えば５．９ｍｍ以上に設定される。
熱処理時には、シャワーヘッド２７ｃの加熱温度（１８０℃）を利用して半導体ウエハＳＷが加熱される。半導体ウエハＳＷの温度は１００〜１５０℃となり、上記ドライクリーニング処置時に半導体ウエハＳＷの主面上に形成された生成物（（ＮＨ４）２ＳｉＦ６）が、例えば式（２）に示す反応によって昇華し除去される。さらに、この熱処理によって半導体ウエハＳＷの側面および裏面も加熱されて、側面および裏面の一部に残留した生成物も除去される。
（ＮＨ４）２ＳｉＦ６→ ＳｉＦ４＋２ＮＨ３＋２ＨＦ 式（２）
しかしながら、上記ドライクリーニング処理時に半導体ウエハＳＷに形成された生成物の組成が（ＮＨ４）２ＳｉＦ６から僅かでもずれていると、温度１００〜１５０℃の熱処理では式（２）の反応が起こり難く、完全に生成物を除去することができなくなり、極微少の生成物が半導体ウエハＳＷの主面上に残留する。前述したように、半導体ウエハＳＷの主面上に微少な生成物が残留していると、その後半導体ウエハＳＷの主面上に形成されるニッケルシリサイド層の電気抵抗にばらつきが生じる。そこで、次工程において、半導体ウエハＳＷに１５０℃よりも高い温度の熱処理を施して、半導体ウエハＳＷの主面上に残留した微少の生成物を除去する。
次に、搬送用ロボット３２ａによって半導体ウエハＳＷをドライクリーニング処理用のチャンバ２７から加熱処理用のチャンバ２５（またはチャンバ２６）へ第１搬送室２１ａを介して真空搬送し、チャンバ２５（またはチャンバ２６）に備わるステージ上に載せる（図１４の工程Ｐ３）。チャンバ２５（またはチャンバ２６）のステージ上に半導体ウエハＳＷを載せることにより、半導体ウエハＳＷを所定の温度で加熱し、１００〜１５０℃の温度では昇華せずに半導体ウエハＳＷの主面上に残留した生成物を昇華させて除去する。半導体ウエハＳＷの主面上での温度は、例えば１５０〜４００℃が適切な範囲と考えられる（他の条件によってはこの範囲に限定されないことはもとよりである）。また、量産に適した範囲としては１６５〜３５０℃が考えられるが、さらに１８０〜２２０℃等の２００℃を中心値とする範囲が最も好適と考えられる。
次に、搬送用ロボット３２ａによって半導体ウエハＳＷを加熱処理用のチャンバ２５（またはチャンバ２６）から冷却・受渡用のチャンバ３０（またはチャンバ３１）へ第１搬送室２１ａを介して真空搬送し、チャンバ３０（またはチャンバ３１）に備わるステージ上に載せる（図１４の工程Ｐ４）。チャンバ３０（またはチャンバ３１）のステージ上に半導体ウエハＳＷを載せることにより、半導体ウエハＳＷは冷却される。
次に、搬送用ロボット３２ｂによって半導体ウエハＳＷを冷却・受渡用のチャンバ３０（またはチャンバ３１）からニッケル−白金合金成膜用のチャンバ２８へ第２搬送室２１ｂを介して真空搬送する（図１４の工程Ｐ５）。チャンバ２８内を排気機構により所定の真空度、例えば１．３３×１０−６Ｐａ程度とした後、半導体ウエハＳＷを所定の温度に加熱し、チャンバ２８内へＡｒガスを所定の流量により導入してスパッタリング法により半導体ウエハＳＷの主面上へニッケル−白金合金膜１８を堆積する。このニッケル−白金合金膜１８の堆積工程が、上記ステップＳ１（図１１のステップＳ１）に対応する。ニッケル−白金合金膜１８の厚さは、例えば８〜１４ｎｍであり、成膜時におけるスパッタリング条件は、例えば成膜温度４０℃、Ａｒガス流量１３ｓｃｃｍである。
次に、搬送用ロボット３２ｂによって半導体ウエハＳＷをニッケル−白金合金成膜用のチャンバ２８から窒化チタン成膜用のチャンバ２９へ第２搬送室２１ｂを介して真空搬送する（図１４の工程Ｐ６）。チャンバ２９内を排気機構により所定の真空度とした後、半導体ウエハＳＷを所定の温度に加熱し、チャンバ２９内へＡｒガスおよびＮ２ガスを所定の流量により導入してスパッタリング法により半導体ウエハＳＷの主面上へ窒化チタン膜１９を堆積する。この窒化チタン膜１９の堆積工程が、上記ステップＳ２（図１１のステップＳ２）に対応する。窒化チタン膜１９の厚さは、例えば１５ｎｍであり、成膜時におけるスパッタリング条件は、例えば成膜温度４０℃、Ａｒガス流量２８ｓｃｃｍ、窒素ガス流量８０ｓｃｃｍである。
次に、搬送用ロボット３２ｂによって半導体ウエハＳＷを窒化チタン成膜用のチャンバ２９から冷却・受渡用のチャンバ３０（またはチャンバ３１）へ第２搬送室２１ｂを介して真空搬送する（図１４の工程Ｐ７）。
次に、搬送用ロボット３２ａによって半導体ウエハＳＷを冷却・受渡用のチャンバ３０（またはチャンバ３１）からアンローダ２４へ真空搬出し、アンローダ２４に置かれたフープへ載せる（図１４の工程Ｐ８）。
なお、本実施の形態１のドライクリーニング処理では、リモートプラズマ発生装置２７ｄにおいて還元ガス、例えばＮＦ３ガスおよびＮＨ３ガスを添加したＡｒガス（プラズマ励起用のガスとしてはＡｒガスが多用されるが、その他の希ガスまたはそれらの混合ガスでもよい）を励起させてプラズマを生成し、このプラズマをチャンバ２７内へ導入して自然酸化膜を還元反応により除去したが、プラズマを用いずに、ＨＦガスとＮＨ３ガスまたはＮＦ３ガスとＮＨ３ガス等の還元ガスをチャンバ２７内へ導入して自然酸化膜を還元反応により除去してもよい。
また、リモートプラズマ装置に限定されるものではなく、その他の特性に問題がなければ、通常のプラズマ装置を用いても問題はない。リモートプラズマは基板に損傷を与えない利点がある。
また、プラズマを用いて処理する場合は、上記ガスの組み合わせに限らず、窒素、水素、フッ素（これらの複合ラジカルを含む）のそれぞれのラジカルまたは反応種を生成するものであれば、特にこのプロセスに対して有害なものでなければ、その他のガスの組み合わせでもよい。すなわち、窒素、水素およびフッ素ラジカル生成ガス（混合ガス含む）とプラズマ励起ガスとその他の添加ガス等との混合ガス雰囲気を適宜用いればよい。
また、還元ガス等の反応ガスは上記ガスに限らず、シリコン表面の酸化膜と比較的低温で反応して気化する反応種を生成するものであればよい。
その後、半導体基板１に熱処理を施すことにより、図１７に示すように、ｎＭＩＳのゲート電極１０ｎとソース・ドレイン拡散領域１６の表面およびｐＭＩＳのゲート電極１０ｐとソース・ドレイン拡散領域１７の表面に、ＰｔＮｉＳｉ相の白金添加ニッケルシリサイド層３３を形成する。以下に、白金添加ニッケルシリサイド層３３を形成する熱処理方法について３つの工程（シリサイド反応工程、未反応膜除去工程およびシリサイド安定化工程）に分けて説明する。本実施の形態１における白金添加ニッケルシリサイド層３３の形成条件を表１にまとめる。
（シリサイド反応工程）
まず、ニッケル−白金合金膜１８および窒化チタン膜１９が順次堆積された半導体基板１にＲＴＡ（Rapid Thermal Anneal）法を用いて１回目の熱処理（１ｓｔアニール処理）を施す（図１１のステップ３）。これにより、ニッケル−白金合金膜１８とｎＭＩＳのゲート電極１０ｎを構成するｎ型多結晶シリコン膜１０ｎｓ、およびニッケル−白金合金膜１８とｎＭＩＳのソース・ドレイン拡散領域１６が形成された半導体基板１を構成する単結晶シリコンとを選択的に反応させて（ＰｔＮｉ）２Ｓｉ（ダイメタルシリサイド）相の白金添加ニッケルシリサイド層３３を形成する。同様に、ニッケル−白金合金膜１８とｐＭＩＳのゲート電極１０ｐを構成するｐ型多結晶シリコン膜１０ｐｓ、およびニッケル−白金合金膜１８とｐＭＩＳのソース・ドレイン拡散領域１７が形成された半導体基板１を構成する単結晶シリコンとを選択的に反応させて（ＰｔＮｉ）２Ｓｉ相の白金添加ニッケルシリサイド層３３を形成する。
このステップＳ３の１回目の熱処理の温度は、例えば２１０〜３１０℃が適切な範囲と考えられる（他の条件によってはこの範囲に限定されないことはもとよりである）。また、量産に適した範囲としては、２７０℃を中心値とする周辺範囲が最も好適と考えられる。このため、ニッケル−白金合金膜のシリサイド反応ではヒータ加熱装置が用いられる。ヒータ加熱装置を用いることにより、１回目の熱処理の温度である２１０〜３１０℃の範囲における温度制御が可能となるので、ウエハ面内において（ＰｔＮｉ）２Ｓｉ相の白金添加ニッケルシリサイド層３３を形成することができる。
また、ヒータ加熱装置における昇温速度は１０℃以上／秒、例えば３０〜２５０℃／秒に設定される。１回目の熱処理の昇温速度を３０〜２５０℃／秒として急速に温度を上げることにより（前述した図３０に示すランプ加熱装置１０１を使用した場合、１回目の熱処理の昇温速度は３〜５℃／秒）、シリサイド反応の昇温過程における過剰な熱量の印加を抑制することができて、（ＰｔＮｉ）Ｓｉ２相、ＰｔＮｉＳｉ相、（ＰｔＮｉ）３Ｓｉ相、（ＰｔＮｉ）５Ｓｉ相等を含まない（ＰｔＮｉ）２Ｓｉ相のみの白金添加ニッケルシリサイド層３３を形成することができる。
さらに、１回目の熱処理の雰囲気の熱伝導率を向上させるために、熱伝導率が窒素よりも大きい不活性ガス、例えばヘリウム（Ｈｅ）ガスまたはネオン（Ｎｅ）ガス、もしくは窒素ガスに窒素ガスよりも熱伝導率が大きい不活性ガスを添加した雰囲気ガスで満たされた常圧下で熱処理を施すことが好ましい。例えば１００℃における窒素ガス、ネオンガスおよびヘリウムガスの熱伝導率は、それぞれ３．０９×１０−２Ｗｍ−１Ｋ−１、５．６６×１０−２Ｗｍ−１Ｋ−１および１７．７７×１０−２Ｗｍ−１Ｋ−１である。
このように、２１０〜３１０℃の範囲におけるシリサイド反応の温度制御が可能であるヒータ加熱装置を用いて、熱伝導率の比較的大きい熱処理雰囲気で、昇温速度を３０〜２５０℃／秒とした１回目の熱処理を施すことにより、ウエハ面内において均一にシリサイド反応が生じ、またシリサイド反応の昇温過程における過剰な熱量の印加を抑制することができる。これにより、本実施の形態１による１回目の熱処理によるシリサイド反応では、ウエハ面内に（ＰｔＮｉ）２Ｓｉ相のみからなる白金添加ニッケルシリサイド層３３を均一に形成することができて、例えば（ＰｔＮｉ）Ｓｉ２相、ＰｔＮｉＳｉ相、（ＰｔＮｉ）２Ｓｉ相、（ＰｔＮｉ）３Ｓｉ相、（ＰｔＮｉ）５Ｓｉ相等が混在する混相状態の白金添加ニッケルシリサイド層の形成を抑えることができる。
図１８に、ヒータ加熱装置とランプ加熱装置の昇温特性を説明するグラフ図を示す。図１８に示すように、ヒータ加熱装置において所定の温度（Ｔ１）に達するまでに要する時間（ｔ１）は、ランプ加熱装置において所定の温度（Ｔ１）に達するまでに要する時間（ｔ２）よりも短い。特に、ランプ加熱装置を用いた処理においてウエハ温度の読み取りが開始され、かつウエハ温度の制御が可能となる２８０℃程度の温度までに要する時間を、ヒータ加熱装置を用いた処理では短くすることができる。ランプ加熱装置では、ランプパワーを増加して２８０℃程度の温度にまで昇温する時間を短くすることにより、所定の温度（Ｔ１）に達するまでに要する時間を上記ｔ２よりも短くすることは可能ではある。しかし、ランプパワーを増加するとウエハ面内の温度のバラツキ、特にウエハ周辺部と中央部との温度差が大きくなり、ウエハが変形する可能性がある。このため、ランプ加熱装置の昇温速度をヒータ加熱装置の昇温速度まで上げることはできない。
図１９に、白金添加ニッケルシリサイド層のシート抵抗と１回目の熱処理の温度との関係を説明するグラフ図を示す。グラフ図の縦軸は、ｎ型の不純物（例えばリンまたはヒ素）が導入されたシリコン基板（Ｎ−ｓｕｂ）上、およびｐ型の不純物（例えばボロン）が導入されたシリコン基板（Ｐ−ｓｕｂ）上にそれぞれニッケル−白金合金膜を堆積した後、それぞれに熱処理を施して形成された白金添加ニッケルシリサイド層のシート抵抗、横軸は、１回目の熱処理の温度を示している。
図１９に示すように、Ｐ−ｓｕｂ上に形成された白金添加ニッケルシリサイド層は、２８０〜３１０℃の温度範囲において（ＰｔＮｉ）２Ｓｉ相が形成されるが、Ｎ−ｓｕｂ上に形成された白金添加ニッケルシリサイド層は、２８０℃程度において（ＰｔＮｉ）２Ｓｉ相が形成される。この温度領域から大きく外れると、例えば（ＰｔＮｉ）Ｓｉ２相、ＰｔＮｉＳｉ相、（ＰｔＮｉ）２Ｓｉ相、（ＰｔＮｉ）３Ｓｉ相、（ＰｔＮｉ）５Ｓｉ相等が混在する混相状態の白金添加ニッケルシリサイド層が形成されやすくなる。この結果から、ヒータ加熱装置を構成する各部位の構造等など他の条件によっては変わるが、前述したように、１回目の熱処理の温度としては、例えば２１０〜３１０℃が適切な範囲と考えられる。
図２０（ａ）および（ｂ）に、１回目の熱処理に用いたヒータ加熱装置の全体構成平面図およびチャンバ内の要部断面図をそれぞれ示す。
１回目の熱処理を行う際、ウエハＳＷはヒータ加熱装置３４の処理用のチャンバ３５内のサセプタ３６上に設置される。チャンバ３５内は不活性ガス（例えばネオンガスを添加した窒素ガス雰囲気）により絶えず満たされている。ウエハＳＷの上下（表面と裏面）に抵抗ヒータ３７が設置されており、ウエハＳＷを所定の距離を空けて挟む抵抗ヒータ３７からの熱伝導によってウエハＳＷは加熱される。ウエハＳＷと抵抗ヒータ３７との間の距離は、例えば１ｍｍ以下である。抵抗ヒータ３７の温度は熱電対を用いて測定されており、抵抗ヒータ３７が所定の温度になるように制御されている。また、抵抗ヒータ３７にガス導入用の穴が形成されており、１回目の熱処理の雰囲気ガスはこの穴を通過してウエハＳＷの上下（表面と裏面）に供給される。１回目の熱処理の雰囲気ガスの流れおよびチャンバ３５内の圧力はそれぞれ調整されて、ウエハＳＷの表面および裏面にかかる圧力を等しくすることでウエハＳＷを浮揚させ、さらにウエハＳＷへ伝わる熱量を一定とすることでウエハＳＷ面内の温度バラツキを抑制している。
図２１（ａ）および（ｂ）に、ヒータ加熱装置に備わるサセプタの要部平面図および要部断面図をそれぞれ示す。図２１（ａ）および（ｂ）中、符号３６ａはキャリアプレート、符号３６ｂはガードリング、符号３６ｃはサポートピンを示している。サセプタ３６は、サセプタ３６に設けられた４本のサポートピン３６ｃを用いてウエハＳＷと４点のみで接触しており、サセプタ３６とウエハＳＷとの接触点が少ないことから、サセプタ３６によるウエハ面内の温度低下を抑制することができる。
前述のヒータ加熱装置３４（図２０および図２１参照）を用いた１回目の熱処理の手順を以下に説明する。まず、フープ３８をヒータ加熱装置３４にドッキングした後、ウエハ受け渡し用チャンバ３９を経由してウエハＳＷをフープ３８から処理用のチャンバ３５内のロードロック４０上へ搬送する。処理用のチャンバ３５への外気（主に酸素）の混入を避けるために、ロードロック４０内において不活性ガス（例えば窒素ガス）を大気圧状態で流すことにより外気の排斥を行っている。続いて、ウエハＳＷをロードロック４０から搬送して、サセプタ３６上へ載せる。続いて、ウエハＳＷを抵抗ヒータ３７により挟み、加熱する。その後、冷却されたウエハＳＷは、ロードロック４０へ戻され、それからウエハ受け渡し用チャンバ３９を経由してフープ３８へ戻される。
表２に、１回目の熱処理のプロセスステップ図の一例を示す。ウエハＳＷをサセプタ３６上へ載せた後、ウエハＳＷの上下（表と裏）を熱処理温度に保持された抵抗ヒータ３７により挟む。その状態でウエハＳＷを保持することにより、昇温時間と処理時間とを合わせた時間の抵抗ヒータ３７の熱伝導による加熱（表２のStep No.2）をウエハＳＷに施す。このヒータ加熱装置３４では、ウエハＳＷと抵抗ヒータ３７との間の気体を媒体にして熱伝導により加熱を行っており抵抗ヒータ３７を介して絶えずプロセスガスが供給されており、ウエハＳＷの温度を３０〜２５０℃／秒の昇温速度で抵抗ヒータ３７と同じ温度まで上げることが可能であり、ウエハＳＷへの過剰な熱量の印加を抑制することができる。
（未反応膜除去工程）
次に、ウエット洗浄処理を行うことにより、未反応のニッケル−白金合金膜１８（すなわちｎＭＩＳのゲート電極１０ｎおよびソース・ドレイン拡散領域１６、ならびにｐＭＩＳのゲート電極１０ｐおよびソース・ドレイン拡散領域１７と反応しなかったニッケル−白金合金膜１８）および窒化チタン膜１９を除去する（図１１のステップＳ４）。この際、ｎＭＩＳのゲート電極１０ｎおよびソース・ドレイン拡散領域１６の表面上ならびにｐＭＩＳのゲート電極１０ｐおよびソース・ドレイン拡散領域１７の表面上に（ＰｔＮｉ）２Ｓｉ相の白金添加ニッケルシリサイド層３３を残存させる。ステップＳ４のウエット洗浄処理は、硫酸を用いたウエット洗浄、または硫酸と過酸化水素水を用いたウエット洗浄などにより行うことができる。
（シリサイド安定化工程）
次に、半導体基板１にＲＴＡ法を用いて２回目の熱処理（２ｎｄアニール処理）を施すことにより、白金添加ニッケルシリサイド層３３の低抵抗化と安定化を行う（図１１のステップＳ５）。また、このステップＳ５の２回目の熱処理の熱処理温度は、ステップＳ３の１回目の熱処理よりも高い熱処理温度に設定される。これにより、ステップ３の１回目の熱処理により形成された（ＰｔＮｉ）２Ｓｉ相の白金添加ニッケルシリサイド層３３を、ＰｔＮｉＳｉ（メタルモノシリサイド）相の白金添加ニッケルシリサイド層３３とすることができる。また、ステップＳ５の２回目の熱処理を行うことで、白金添加ニッケルシリサイド層３３内の組成がより均一化され、白金添加ニッケルシリサイド層３３内の金属元素ＮｉとＳｉとの組成比が１：１の化学量論比により近くなり、白金添加ニッケルシリサイド層３３を安定化させることができる。なお、ＰｔＮｉＳｉ相は、（ＰｔＮｉ）２Ｓｉ相および（ＰｔＮｉ）Ｓｉ２相よりも低抵抗率であり、ステップＳ５以降も半導体装置の製造終了まで白金添加ニッケルシリサイド層３３は低抵抗のＰｔＮｉＳｉ相のまま維持され、製造された半導体装置では、例えば半導体基板１を個片化して半導体チップとなった状態でも、白金添加ニッケルシリサイド層３３は低抵抗のＰｔＮｉＳｉ相となっている。
しかしながら、ステップＳ５の２回目の熱処理の熱処理温度が高すぎると、ステップＳ５の２回目の熱処理により、白金添加ニッケルシリサイド層３３を構成する金属元素ＰｔＮｉが過剰に拡散するなどして、白金添加ニッケルシリサイド層３３からチャネル部に（ＰｔＮｉ）Ｓｉ２が異常成長しやすいことが、本発明者の検討により分かった。また、不要な（ＰｔＮｉ）Ｓｉ２部分が形成され、ｐＭＩＳおよびｎＭＩＳ毎に白金添加ニッケルシリサイド層３３の電気抵抗がばらつく可能性があることも分かった。
このため、本実施の形態１では、（ＰｔＮｉ）Ｓｉ２の格子サイズ（格子定数）と半導体基板１を構成するシリコンの格子サイズ（格子定数）とが一致する温度よりも、ステップＳ５の２回目の熱処理の熱処理温度を低くする。これにより、ステップＳ５の２回目の熱処理を行った際に、白金添加ニッケルシリサイド層３３からチャネル部への（ＰｔＮｉ）Ｓｉ２の異常成長を抑制または防止することができ、また、不要な（ＰｔＮｉ）Ｓｉ２部分の形成を抑制または防止して各白金添加ニッケルシリサイド層３３の電気抵抗のばらつきを低減できる。このことについては、岡田らの日本国特許出願第２００７−１７５５４号（２００７．７．３出願）に開示されているので、ここでの説明は省略する。
また、このステップＳ５の２回目の熱処理では、白金添加ニッケルシリサイド層３３への過剰な熱量の印加を防ぐために、昇温速度は１０℃／秒以上、例えば１０〜２５０℃／秒に設定され、かつ上記ステップ３の１回の熱処理により形成された（ＰｔＮｉ）２Ｓｉ相の白金添加ニッケルシリサイド層３３をＰｔＮｉＳｉ相の白金添加ニッケルシリサイド層３３とするために必要な熱量が印加される。
また、熱処理雰囲気の熱伝導率を向上させるために、熱伝導率が窒素よりも大きい不活性ガス、例えばヘリウム（Ｈｅ）ガスまたはネオン（Ｎｅ）ガス、もしくは窒素ガスに窒素ガスよりも熱伝導率が大きい不活性ガス（ＨｅまたはＮｅ）を添加した雰囲気ガスで満たされた常圧下で熱処理を施すことが好ましい。
また、このステップＳ５の２回目の熱処理では、ソークアニール（Soak Anneal）処理（表１の２ｎｄＲＴＡ（Ｓｏａｋ））またはスパイクアニール（Spike Anneal）処理（表１の２ｎｄＲＴＡ（Ｓｐｉｋｅ））のいずれかを用いることができる。
図２２に、ソークアニール処理とスパイクアニール処理の温度特性を説明するグラフ図を示す。ソークアニール処理は、ウエハを熱処理温度まで昇温させた後、ウエハを熱処理温度で一定時間保持した後に降温させる熱処理方法である。スパイクアニール処理は、ウエハを短時間で熱処理温度まで昇温させた後、ウエハを熱処理温度で保持せず（保持時間は０秒）に降温させる熱処理であり、ソークアニール処理よりもウエハにかかる熱量を削減することが可能である。
しかし、図２２に示すように、ソークアニール処理とスパイクアニール処理とでは熱履歴が異なるため、２回目の熱処理ではソークアニール処理の温度とスパイクアニール処理の温度とは異なる温度に設定する必要がある。前述したように、（ＰｔＮｉ）Ｓｉ２とシリコンの格子定数とが一致する温度で２回目の熱処理を行うと、ＰｔＮｉＳｉ相よりも高抵抗の（ＰｔＮｉ）２Ｓｉ相が形成されてしまう。従って、ソークアニール処置およびスパイクアニール処理では、（ＰｔＮｉ）２Ｓｉ相が形成されない温度範囲で２回目の熱処理を行う必要がある。
本発明者らにより行われた種々の実験によれば、ソークアニール処置により形成した白金添加ニッケルシリサイド層とスパイクアニール処理により形成した白金添加ニッケルシリサイド層とにおいて、同じ組成の白金添加ニッケルシリサイド層を形成するには、スパイクアニール処理の熱処理温度をソークアニール処理の熱処理温度よりも３０〜４０℃程度高く設定する必要があることが分かった。そこで、２回目の熱処理にソークアニール処理を適用する場合は熱処理温度を３８０〜４９５℃とし、スパイクアニール処理を適用する場合は熱処理温度を３８０〜５２５℃とした。
なお、２回目の熱処理では、１０〜２５０℃／秒の昇温速度を実現できれば、ランプ加熱装置またはヒータ加熱装置のいずれも用いることができる。２回目の熱処理の熱処理温度は３８０℃以上であり、ランプ加熱装置において温度制御が困難である２８０℃以下の温度範囲は使用しないので、ランプ加熱装置も用いることができる。
前述したように、１回目の熱処理において、ヒータ加熱装置を用いることにより、２１０〜３１０℃の範囲における温度制御が可能となる。さらにヒータ加熱装置を用いて、熱伝導率が窒素よりも大きい不活性ガスを用いた雰囲気でウエハに熱処理を行うことにより、３０〜２５０℃／秒の昇温速度を実現して、ウエハへの過剰な熱量の印加を抑制することができる。これらにより、均一なシリサイド反応が起こり、組成のばらつきを抑えた（ＰｔＮｉ）２Ｓｉ相の白金添加ニッケルシリサイド層３３を形成することができる。また、２回目の熱処理において、１０〜２５０℃／秒の昇温速度を実現して、ウエハへの過剰な熱量の印加を抑制することができる。これにより、均一なシリサイド反応と安定化反応が起こり、表面に欠陥が少なく、かつ組成のばらつきを抑えたＰｔＮｉＳｉ相の白金添加ニッケルシリサイド層３３を形成することができる。これらの結果から、ウエハ面内において、ｎＭＩＳのゲート電極１０ｎおよびソース・ドレイン拡散領域１６の表面、ならびにｐＭＩＳのゲート電極１０ｐおよびソース・ドレイン拡散領域１７の表面に低抵抗で均質な白金添加ニッケルシリサイド層３３を形成することができる。
このようにして、ｎＭＩＳのゲート電極１０ｎおよびソース・ドレイン拡散領域１６の表面ならびにｐＭＩＳのゲート電極１０ｐおよびソース・ドレイン拡散領域１７の表面に低抵抗の白金添加ニッケルシリサイド層３３を形成した後は、ＣＭＯＳデバイスの他、半導体基板１上に形成された種々の半導体素子を電気的に接続する配線が形成される。
次に、図２３に示すように、半導体基板１の主面上に成膜温度（基板温度）４５０℃程度のプラズマＣＶＤ法により窒化シリコン膜を堆積して第１絶縁膜４１ａを形成する。このことについては、村田らの日本国特許出願第２００７−２５９３５５（２００７．１０．３出願）に開示されているので、ここでの説明は省略する。続いて第１絶縁膜４１ａ上にプラズマＣＶＤ法によりＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜を堆積して第２絶縁膜４１ｂを形成し、第１および第２絶縁膜４１ａ，４１ｂからなる層間絶縁膜を形成する。その後、第２絶縁膜４１ｂの表面をＣＭＰ法により研磨する。下地段差に起因して第１絶縁膜４１ａの表面に凹凸形状が形成されていても、第２絶縁膜４１ｂの表面をＣＭＰ法により研磨することにより、その表面が平坦化された層間絶縁膜が得られる。
次に、レジストパターンをマスクとして第１および第２絶縁膜４１ａ，４１ｂをエッチングし、ｎＭＩＳおよびｐＭＩＳの白金添加ニッケルシリサイド層３３に達する接続孔４３を所定の箇所に形成する。続いて半導体基板１の主面上に成膜温度（基板温度）４４０℃以上４６０℃以下程度のプラズマＣＶＤ法によりバリアメタル膜４４を形成する。バリアメタル膜４４は、例えばチタン膜、窒化チタン膜、あるいはそれらの積層等である。さらにバリアメタル膜４４上に金属膜、例えばタングステン膜を堆積し、例えばＣＭＰ法でこの金属膜の表面を平坦化することによって接続孔４３の内部に金属膜を埋め込みプラグ４５を形成する。このことについては、二瀬らの日本国特許出願第２００６−２８２１００（２００６．１０．１７出願）、日本国特許出願第２００７−１５８２３８（２００７．６．１５出願）に開示されているので、ここでの説明は省略する。
次に、半導体基板１の主面上にストッパ絶縁膜４６および配線形成用の絶縁膜４７を順次形成する。ストッパ絶縁膜４６は絶縁膜４７への溝加工の際にエッチングストッパとなる膜であり、絶縁膜４７に対してエッチング選択比を有する材料を用いる。ストッパ絶縁膜４６は、例えばプラズマＣＶＤ法により形成される窒化シリコン膜とし、絶縁膜４７は、例えばプラズマＣＶＤ法により形成される酸化シリコン膜とすることができる。なお、ストッパ絶縁膜４６と絶縁膜４７には次に説明する第１層目の配線が形成される。
次に、シングルダマシン法により第１層目の配線を形成する。まず、レジストパターンをマスクとしたドライエッチングによってストッパ絶縁膜４６および絶縁膜４７の所定の領域に配線溝４８を形成した後、半導体基板１の主面上にバリアメタル膜４９を形成する。バリアメタル膜４９は、例えば窒化チタン膜、タンタル膜または窒化タンタル膜等である。続いてＣＶＤ法またはスパッタリング法によりバリアメタル膜４９上に銅のシード層を形成し、さらに電解めっき法を用いてシード層上に銅めっき膜を形成する。銅めっき膜により配線溝４８の内部を埋め込む。続いて配線溝４８以外の領域の銅めっき膜、シード層およびバリアメタル膜４９をＣＭＰ法により除去して、銅を主導電材料とする第１層目の配線５０を形成する。
次に、デュアルダマシン法により第２層目の配線を形成する。まず、図２４に示すように、半導体基板１の主面上にキャップ絶縁膜５１、層間絶縁膜５２および配線形成用のストッパ絶縁膜５３を順次形成する。キャップ絶縁膜５１および層間絶縁膜５２には、後に説明するように接続孔が形成される。キャップ絶縁膜５１は、層間絶縁膜５２に対してエッチング選択比を有する材料で構成され、例えばプラズマＣＶＤ法により形成される窒化シリコン膜とすることができる。さらにキャップ絶縁膜５１は第１層目の配線５０を構成する銅の拡散を防止する保護膜としての機能を有している。層間絶縁膜５２は、例えばプラズマＣＶＤ法により形成されるＴＥＯＳ膜とすることができる。ストッパ絶縁膜５３は、層間絶縁膜５２および後にストッパ絶縁膜５３の上層に堆積される配線形成用の絶縁膜に対してエッチング選択比を有する絶縁材料で構成され、例えばプラズマＣＶＤ法により形成される窒化シリコン膜とすることができる。
次に、孔形成用のレジストパターンをマスクとしたドライエッチングによりストッパ絶縁膜５３を加工した後、ストッパ絶縁膜５３上に配線形成用の絶縁膜５４を形成する。絶縁膜５４は、例えばＴＥＯＳ膜とすることができる。
次に、配線溝形成用のレジストパターンをマスクとしたドライエッチングにより絶縁膜５４を加工する。この際、ストッパ絶縁膜５３がエッチングストッパとして機能する。続いてストッパ絶縁膜５３および配線溝形成用のレジストパターンをマスクとしたドライエッチングにより層間絶縁膜５２を加工する。この際、キャップ絶縁膜５１がエッチングストッパとして機能する。続いて露出したキャップ絶縁膜５１をドライエッチングにより除去することにより、キャップ絶縁膜５１および層間絶縁膜５２に接続孔５５が形成され、ストッパ絶縁膜５３および絶縁膜５４に配線溝５６が形成される。
次に、接続孔５５および配線溝５６の内部に第２層目の配線を形成する。第２層目の配線は、バリアメタル層および主導電層である銅膜からなり、この配線と下層配線である第１層目の配線５０とを接続する接続部材は第２層目の配線と一体に形成される。まず、接続孔５５および配線溝５６の内部を含む半導体基板１の主面上にバリアメタル膜５７を形成する。バリアメタル膜５７は、例えば窒化チタン膜、タンタル膜または窒化タンタル膜等である。続いてＣＶＤ法またはスパッタリング法によりバリアメタル膜５７上に銅のシード層を形成し、さらに電解めっき法を用いてシード層上に銅めっき膜を形成する。銅めっき膜により接続孔５５および配線溝５６の内部を埋め込む。続いて接続孔５５および配線溝５６以外の領域の銅めっき膜、シード層およびバリアメタル膜５７をＣＭＰ法により除去して、第２層目の配線５８を形成する。
その後、図２５に示すように、例えば前述した第２層目の配線５８と同様な方法によりさらに上層の配線を形成する。図２５では、第３層目から第６層目の配線５９，６０，６１，６２を形成したＣＭＯＳデバイスを例示している。続いて第６層目の配線６２上に窒化シリコン膜６３を形成し、窒化シリコン膜６３上に酸化シリコン膜６４を形成する。これら窒化シリコン膜６３および酸化シリコン膜６４は、外部からの水分や不純物の侵入防止およびα線の透過の抑制を行うパッシベーション膜として機能する。
次に、窒化シリコン膜６３および酸化シリコン膜６４をレジストパターンをマスクとしたエッチングにより加工して、第６層目の配線６２の一部（ボンディングパッド部）を露出させる。続いて露出した第６層目の配線６２上に金膜およびニッケル膜等の積層膜からなるバンプ下地電極６５を形成し、バンプ下地電極６５上に金または半田等からなるバンプ電極６６を形成することにより、本実施の形態１であるＣＭＯＳデバイスが略完成する。なお、このバンプ電極６６は外部接続用電極となる。この後、半導体ウエハＳＷから半導体チップに個々に切り分けられ、パッケージ基板等に実装されて半導体装置が完成するが、それらの説明は省略する。
このように、本実施の形態１によれば、ウエハ面内において、ｎＭＩＳのゲート電極１０ｎおよびソース・ドレイン拡散領域１６の表面、ならびにｐＭＩＳのゲート電極１０ｐおよびソース・ドレイン拡散領域１７の表面に低抵抗で均質な白金添加ニッケルシリサイド層３３が形成できるので、白金添加ニッケルシリサイド層の電気的特性のばらつきを低減することができる。これにより、半導体素子の信頼性および製造歩留まりを向上させることができる。また、白金添加ニッケルシリサイド層３３を形成する２段階の熱処理を採用したシリサイド技術において、１回目の熱処理にヒータ加熱装置を用い、昇温速度を３０〜２５℃／秒としたＲＴＡ法を採用し、２回目の熱処理に昇温速度１０〜２５０℃／秒としたＲＴＡ法を採用したことにより、白金添加ニッケルシリサイド層３３を短い時間で形成することができる。これにより、白金添加ニッケルシリサイド層３３を有するＣＭＯＳデバイス（半導体素子）の製造工程におけるスループットを向上させることができる。
（実施の形態２）
本実施の形態２による半導体装置は、前述した実施の形態１と同様であり、ｎＭＩＳのゲート電極１０ｎおよびソース・ドレイン拡散領域１６の表面、ならびにｐＭＩＳのゲート電極１０ｐおよびソース・ドレイン拡散領域１７の表面にＰｔＮｉＳｉ相の白金添加ニッケルシリサイド層３３が形成されたＣＭＯＳデバイスを有するものであるが、白金添加ニッケルシリサイド層３３の形成工程における熱処理方法が前述の実施の形態１と相違する。以下に、本実施の形態２による白金添加ニッケルシリサイド層３３を形成する熱処理方法について３つの工程（シリサイド反応工程、未反応膜除去工程およびシリサイド安定化工程）に分けて説明する。本実施の形態２における白金添加ニッケルシリサイド層３３の形成条件を表３にまとめる。
（シリサイド反応工程）
まず、ニッケル−白金合金膜１８および窒化チタン膜１９が順次堆積された半導体基板１にＲＴＡ法を用いて１回目の熱処理（１ｓｔアニール処理）を施すことにより（図１１のステップ３）、ニッケル−白金合金膜１８とｎＭＩＳのゲート電極１０ｎを構成するｎ型多結晶シリコン膜１０ｎｓ、およびニッケル−白金合金膜１８とｎＭＩＳのソース・ドレイン拡散領域１６が形成された半導体基板１を構成する単結晶シリコンとを選択的に反応させてＰｔＮｉＳｉ相の白金添加ニッケルシリサイド層３３を形成する。同様に、ニッケル−白金合金膜１８とｐＭＩＳのゲート電極１０ｐを構成するｐ型多結晶シリコン膜１０ｐｓ、およびニッケル−白金合金膜１８とｐＭＩＳのソース・ドレイン拡散領域１７が形成された半導体基板１を構成する単結晶シリコンとを選択的に反応させてＰｔＮｉＳｉ相の白金添加ニッケルシリサイド層３３を形成する。
このステップＳ３の１回目の熱処理の温度は、例えば３８０〜４００℃が適切な範囲と考えられる（他の条件によってはこの範囲に限定されないことはもとよりである）。また、前述の実施の形態１と同様に、シリサイド反応工程では前述のヒータ加熱装置３４が用いられ、その昇温速度は１０℃／秒以上、例えば３０〜２５０℃／秒に設定される。また、熱処理雰囲気の熱伝導率を向上させるために、熱伝導率が窒素よりも大きい不活性ガス、例えばヘリウムガスまたはネオンガス、もしくは窒素ガスに窒素ガスよりも熱伝導率が大きい不活性ガス（ＨｅまたはＮｅ）を添加した雰囲気ガスで満たされた常圧下で熱処理を施すことが好ましい。
このように、ヒータ加熱装置３４を用い、昇温速度を３０〜２５０℃／秒とし、さらに熱伝導率の比較的大きい熱処理雰囲気で１回目の熱処理を施すことにより、シリサイド反応温度領域での過剰な熱量の印加が抑制され、シリサイド反応の温度のバラツキを制御することができる。これにより、本実施の形態２による１回目の熱処理によるシリサイド反応では、ＰｔＮｉＳｉ相の白金添加ニッケルシリサイド層３３を形成することができて、例えば（ＰｔＮｉ）Ｓｉ２相、ＰｔＮｉＳｉ相、（ＰｔＮｉ）２Ｓｉ相、（ＰｔＮｉ）３Ｓｉ相、（ＰｔＮｉ）５Ｓｉ相などが混在する混相状態の白金添加ニッケルシリサイド層の形成を抑えることができる。
（未反応膜除去工程）
次に、ウエット洗浄処理を行うことにより、未反応のニッケル−白金合金膜１８（すなわちｎＭＩＳのゲート電極１０ｎおよびソース・ドレイン拡散領域１６、ならびにｐＭＩＳのゲート電極１０ｐおよびソース・ドレイン拡散領域１７と反応しなかったニッケル−白金合金膜１８）および窒化チタン膜１９を除去する（図１１のステップＳ４）。この際、ｎＭＩＳのゲート電極１０ｎおよびソース・ドレイン拡散領域１６の表面上、ならびにｐＭＩＳのゲート電極１０ｐおよびソース・ドレイン拡散領域１７の表面上にニッケルシリサイド層３３を残存させる。ステップＳ４のウエット洗浄処理は、硫酸を用いたウエット洗浄、または硫酸と過酸化水素水を用いたウエット洗浄などにより行うことができる。
（シリサイド安定化工程）
次に、半導体基板１にＲＴＡ法を用いて２回目の熱処理（２ｎｄアニール処理）を施すことにより、白金添加ニッケルシリサイド層３３の安定化を行う（図１１のステップＳ５）。また、このステップＳ５の２回目の熱処理の熱処理温度は、ステップＳ３の１回目の熱処理よりも高い熱処理温度に設定される。すなわち、ステップ３の１回目の熱処理によりＰｔＮｉＳｉ相の白金添加ニッケルシリサイド層３３が形成され、この白金添加ニッケルシリサイド層３３は、ステップＳ５の２回目の熱処理を行っても、変わらずＰｔＮｉＳｉ相のままであるが、ステップＳ５の２回目の熱処理を行うことで、白金添加ニッケルシリサイド層３３内の組成がより均一化され、白金添加ニッケルシリサイド層内の金属元素ＮｉとＳｉとの組成比が１：１の化学量論比により近くなり、白金添加ニッケルシリサイド層３３を安定化させることができる。
ステップＳ３の１回目の熱処理の熱処理温度よりもステップＳ５の２回目の熱処理温度が低いと、ステップＳ５の２回目の熱処理を行っても、白金添加ニッケルシリサイド層３３はほとんど変化せず、白金添加ニッケルシリサイド層３３の安定化効果を見込めないため、ステップＳ５の２回目の熱処理の熱処理温度は、ステップＳ３の１回目の熱処理の熱処理温度よりも高くする。
しかしながら、ステップＳ５の２回目の熱処理の熱処理温度が高すぎると、ステップＳ５の２回目の熱処理により、白金添加ニッケルシリサイド層３３を構成する金属元素ＰｔＮｉが過剰に拡散するなどして、白金添加ニッケルシリサイド層３３からチャネル部にＰｔＮｉＳｉ２が異常成長しやすいことが、本発明者らの検討により分かった。また、不要なＰｔＮｉＳｉ２部分が形成され、ｐＭＩＳおよびｎＭＩＳ毎に白金添加ニッケルシリサイド層３３の電気抵抗がばらつく可能性があることも分かった。
このため、本実施の形態２では、ＰｔＮｉＳｉ２の格子サイズ（格子定数）と半導体基板１を構成するシリコンの格子サイズ（格子定数）とが一致する温度よりも、ステップＳ５の２回目の熱処理の熱処理温度を低くする。これにより、ステップＳ５の２回目の熱処理を行った際に、白金添加ニッケルシリサイド層３３からチャネル部へのＰｔＮｉＳｉ２の異常成長を抑制または防止することができ、また、不要なＰｔＮｉＳｉ２部分の形成を抑制または防止して各白金添加ニッケルシリサイド層３３の電気抵抗のばらつきを低減できる。このことについては、岡田らの日本国特許出願第２００７−１７５５４号（２００７．７．３出願）に開示されているので、ここでの説明は省略する。
また、このステップＳ５の２回目の熱処理では、白金添加ニッケルシリサイド層３３への過剰な熱量の印加を防ぐために、昇温速度は１０℃／秒以上、例えば１０〜２５０℃／秒に設定される。
また、熱処理雰囲気の熱伝導率を向上させるために、熱伝導率が窒素よりも大きい不活性ガス、例えばヘリウムガスまたはネオンガス、もしくは窒素ガスに窒素ガスよりも熱伝導率が大きい不活性ガス（ＨｅまたはＮｅ）を添加した雰囲気ガスで満たされた常圧下で熱処理を施すことが好ましい。
このステップＳ５の２回目の熱処理では、ソークアニール処理（表３の２ｎｄＲＴＡ（Ｓｏａｋ））またはスパイクアニール処理（表３の２ｎｄＲＴＡ（Ｓｐｉｋｅ））のいずれかを用いることができる。前述の実施の形態１と同様に、２回目の熱処理にソークアニール処理を適用する場合は熱処理温度を３８０〜４９５℃とし、スパイクアニール処理を適用する場合は熱処理温度を３８０〜５２５℃とした。
なお、２回目の熱処理では、１０〜２５０℃／秒の昇温速度を実現できれば、ランプ加熱装置またはヒータ加熱装置のいずれも用いることができる。２回目の熱処理の熱処理温度は３８０℃以上であり、ランプ加熱装置において温度制御が困難である２８０℃以下の温度範囲は使用しないので、ランプ加熱装置も用いることができる。
このようにして、ｎＭＩＳのゲート電極１０ｎおよびソース・ドレイン拡散領域１６の表面、ならびにｐＭＩＳのゲート電極１０ｐおよびソース・ドレイン拡散領域１７の表面に低抵抗のニッケルシリサイド層３３を形成した後は、ＣＭＯＳデバイスの他、半導体基板１上に形成された種々の半導体素子を電気的に接続する配線が形成される。
このように、本実施の形態２によれば、１回目の熱処理において、ヒータ加熱装置３４を用いて３８０〜４００℃の範囲に急速に昇温させることにより、混相状態ではない、ＰｔＮｉＳｉ相のみの白金添加ニッケルシリサイド層３３を形成することができる。さらにヒータ加熱装置を用いて、熱伝導率が窒素よりも大きい不活性ガスを用いた雰囲気でウエハに熱処理を行うことにより、３０〜２５０℃／秒の昇温速度を実現して、ウエハへの過剰な熱量の印加を抑制することができる。これにより、均一なシリサイド反応が起こり、組成のばらつきを抑えたＰｔＮｉＳｉ相の白金添加ニッケルシリサイド層３３を形成することができる。また、２回目の熱処理において、１０〜２５０℃／秒の昇温速度を実現して、ウエハへの過剰な熱量の印加を抑制することができる。これにより、１回目の熱処理で形成されたＰｔＮｉＳｉ相の白金添加ニッケルシリサイド層３３をより化学量論的組成に近づけることができる。また、表面に欠陥の少ない白金添加ニッケルシリサイド層３３を形成することができる。その結果、ウエハ面内において、ｎＭＩＳのゲート電極１０ｎおよびソース・ドレイン拡散領域１６の表面、ならびにｐＭＩＳのゲート電極１０ｐおよびソース・ドレイン拡散領域１７の表面に低抵抗で均質な白金添加ニッケルシリサイド層３３を形成することができる。その結果、白金添加ニッケルシリサイド層３３を有するＣＭＯＳデバイス（半導体素子）の信頼性および製造歩留まりを向上させることができる。
（実施の形態３）
本実施の形態３による半導体装置は、前述した実施の形態１または２と異なり、ｎＭＩＳのゲート電極１０ｎおよびソース・ドレイン拡散領域１６の表面、ならびにｐＭＩＳのゲート電極１０ｐおよびソース・ドレイン拡散領域１７の表面にＮｉＳｉ相の白金を添加しないニッケルシリサイド層が形成されたＣＭＯＳデバイスを有する。以下に、本実施の形態３によるニッケルシリサイド層の形成方法、特にニッケルシリサイド層を形成する熱処理方法について３つの工程（シリサイド反応工程、未反応膜除去工程およびシリサイド安定化工程）に分けて説明する。本実施の形態３におけるニッケルシリサイド層の形成条件を表４にまとめる。
まず、半導体基板１の主面上にスパッタリング法によりニッケル膜を堆積し（図１１のステップＳ１）、さらにその上に窒化チタン膜を順次堆積する（図１１のステップＳ２）。ニッケル膜の厚さは、例えば９ｎｍ程度、窒化チタン膜の厚さは、例えば１５ｎｍ程度である。
ニッケル膜および窒化チタン膜の成膜には、前述の図１３に示すシリサイド材料の成膜装置２０を用いることができる。また、ニッケル膜および窒化チタン膜は、シリサイド材料の成膜装置２０を用いて、前述した実施の形態１のニッケル−白金合金膜１８および窒化チタン膜１９と同様にして形成されるので、ここでの説明は省略する。
その後、半導体基板１に熱処理を施すことにより、ｎＭＩＳのゲート電極１０ｎとソース・ドレイン拡散領域１６の表面およびｐＭＩＳのゲート電極１０ｐとソース・ドレイン拡散領域１７の表面にＮｉＳｉ相のニッケルシリサイド層を形成する。
（シリサイド反応工程）
まず、ニッケル膜および窒化チタン膜が順次堆積された半導体基板１にＲＴＡ法を用いて１回目の熱処理（１ｓｔアニール処理）を施すことにより（図１１のステップ３）、ニッケル膜とｎＭＩＳのゲート電極１０ｎを構成するｎ型多結晶シリコン膜１０ｎｓ、およびニッケル膜とｎＭＩＳのソース・ドレイン拡散領域１６が形成された半導体基板１を構成する単結晶シリコンとを選択的に反応させてＮｉＳｉ相のニッケルシリサイド層を形成する。同様に、ニッケル膜とｐＭＩＳのゲート電極１０ｐを構成するｐ型多結晶シリコン膜１０ｐｓ、およびニッケル−白金合金膜１８とｐＭＩＳのソース・ドレイン拡散領域１７が形成された半導体基板１を構成する単結晶シリコンとを選択的に反応させてＮｉＳｉ相のニッケルシリサイド層を形成する。
このステップＳ３の１回目の熱処理では、例えば４１０℃の温度にて３０秒の熱処理が施される。また、その昇温速度は、例えば３〜１０℃／秒に設定することができる。前述の実施の形態１または２ではシリサイド材料にニッケル−白金合金膜を用いており、１回目の熱処理において、ニッケル−白金合金膜にＮｉＰｔ相変態温度での熱処理を行う、または過剰な熱量を印加すると混相状態の白金添加ニッケルシリサイド層が形成される。これに対して、本実施の形態３ではシリサイド材料にニッケル膜を用いており、また、そのＮｉ相変態温度も３５０℃以上と比較的高いことから、１回目の熱処理において、ニッケル膜に過剰な熱量を印加してもＮｉＳｉ相のニッケルシリサイド膜を形成することができる。従って、シリサイド材料にニッケル膜を用いる本実施の形態３では、昇温速度を上げる必要はあるが、１回目の熱処理を行うシリサイド反応工程においてランプ加熱装置またはヒータ加熱装置を用いることができる。
また、特に限定されるものではないが、熱処理雰囲気の熱伝導率を向上させるために、熱伝導率が窒素よりも大きい不活性ガス、例えばヘリウムガスまたはネオンガス、もしくは窒素ガスに窒素ガスよりも熱伝導率が大きい不活性ガス（ＨｅまたはＮｅ）を添加した雰囲気ガスで満たされた常圧下で熱処理を施してもよい。
（未反応膜除去工程）
次に、ウエット洗浄処理を行うことにより、未反応のニッケル膜（すなわちｎＭＩＳのゲート電極１０ｎおよびソース・ドレイン拡散領域１６、ならびにｐＭＩＳのゲート電極１０ｐおよびソース・ドレイン拡散領域１７と反応しなかったニッケル膜）および窒化チタン膜を除去する（図１１のステップＳ４）。この際、ｎＭＩＳのゲート電極１０ｎおよびソース・ドレイン拡散領域１６の表面上ならびにｐＭＩＳのゲート電極１０ｐおよびソース・ドレイン拡散領域１７の表面上にニッケルシリサイド層を残存させる。ステップＳ４のウエット洗浄処理は、硫酸を用いたウエット洗浄、または硫酸と過酸化水素水を用いたウエット洗浄などにより行うことができる。
（シリサイド安定化工程）
次に、半導体基板１にＲＴＡ法を用いて２回目の熱処理（２ｎｄアニール処理）を施すことにより、ニッケルシリサイド層の安定化を行う（図１１のステップＳ５）。また、このステップＳ５の２回目の熱処理の熱処理温度は、ステップＳ３の１回目の熱処理よりも高い熱処理温度に設定される。すなわち、ステップ３の１回目の熱処理によりＮｉＳｉ相のニッケルシリサイド層が形成され、このニッケルシリサイド層は、ステップＳ５の２回目の熱処理を行っても、変わらずＮｉＳｉ相のままであるが、ステップＳ５の２回目の熱処理を行うことで、ニッケルシリサイド層内の組成がより均一化され、ニッケルシリサイド層内の金属元素ＮｉとＳｉとの組成比が１：１の化学量論比により近くなり、ニッケルシリサイド層を安定化させることができる。なお、ＮｉＳｉ相は、Ｎｉ２Ｓｉ相およびＮｉＳｉ２相よりも低抵抗率であり、ステップＳ５以降も半導体装置の製造終了までニッケルシリサイド層は低抵抗のＮｉＳｉ相のまま維持され、製造された半導体装置では、例えば半導体基板１を個片化して半導体チップとなった状態でも、ニッケルシリサイド層は低抵抗のＮｉＳｉ相となっている。
ステップＳ３の１回目の熱処理の熱処理温度よりもステップＳ５の２回目の熱処理温度が低いと、ステップＳ５の２回目の熱処理を行っても、ニッケルシリサイド層はほとんど変化せず、ニッケルシリサイド層の安定化効果を見込めないため、ステップＳ５の２回目の熱処理の熱処理温度は、ステップＳ３の１回目の熱処理の熱処理温度よりも高くする。
しかしながら、ステップＳ５の２回目の熱処理の熱処理温度が高すぎると、ステップＳ５の２回目の熱処理により、ニッケルシリサイド層を構成する金属元素Ｎｉが過剰に拡散するなどして、ニッケルシリサイド層からチャネル部にＮｉＳｉ２が異常成長しやすいことが、本発明者らの検討により分かった。また、不要なＮｉＳｉ２部分が形成され、ｐＭＩＳおよびｎＭＩＳ毎にニッケルシリサイド層の電気抵抗がばらつく可能性があることも分かった。
このため、本実施の形態３では、ＮｉＳｉ２の格子サイズ（格子定数）と半導体基板１を構成するシリコンの格子サイズ（格子定数）とが一致する温度よりも、ステップＳ５の２回目の熱処理の熱処理温度を低くする。これにより、ステップＳ５の２回目の熱処理を行った際に、ニッケルシリサイド層からチャネル部へのＮｉＳｉ２の異常成長を抑制または防止することができ、また、不要なＮｉＳｉ２部分の形成を抑制または防止して各ニッケルシリサイド層の電気抵抗のばらつきを低減できる。このことについては、岡田らの日本国特許出願第２００７−１７５５４号（２００７．７．３出願）に開示されているので、ここでの説明は省略する。
また、このステップＳ５の２回目の熱処理では、ニッケルシリサイド層への過剰な熱量の印加を防ぐために、スパイクアニール処理（表４の２ｎｄＲＴＡ（Ｓｐｉｋｅ））が用いられ、昇温速度は１０℃／秒以上、例えば１０〜２５０℃／秒に設定される。１回目の熱処理により形成されたＮｉＳｉ相のニッケルシリサイド層に過剰な熱処理を印加すると、ニッケルシリサイド層を構成するＮｉとＳｉとが反応して凝集し、ニッケルシリサイド層に欠陥が生ずる。
図２６（ａ）に、２回目の熱処理をＲＴＡ法によるソークアニール処理またはスパイクアニール処理で行ったニッケルシリサイド層のＨａｚｅ（ウエハ表面の微小粗さおよび微小欠陥等）測定結果を説明するグラフ図を示す。また、図２６（ｂ）および（ｃ）に、それぞれ２回目の熱処理をＲＴＡ法によるソークアニール処理およびスパイクアニール処理で行ったニッケルシリサイド層の表面のＳＥＭ（Scanning Electron Microscope）写真を示す。試料は、シリコン単結晶からなるウエハ上にニッケル膜を堆積した後、１回目および２回目の熱処理を行うことにより形成されている。１回目の熱処理条件および未反応膜の除去方法は全ての試料で同じである。また、図２６（ａ）では、２回目の熱処理にソークアニール処理を行った試料、スパイクアニール処理を行った試料ともに、２回目の熱処理を行った後のＨａｚｅ測定結果と、２回目の熱処理後にＮＨ３ガスを用いてプラズマ処理を行った後のＨａｚｅ測定結果とを示している。ソークアニール処理の２回目の熱処理条件は温度５５０℃、時間３０秒であり、スパイクアニール処理の２回目の熱処理条件は温度５９０℃、時間０秒である。
図２６（ａ）に示すように、２回目の熱処理後、（２回目の熱処理＋プラズマ処理）後ともに、スパイクアニール処理を行った試料の方がソークアニール処理を行った試料よりもＨａｚｅ値（Haze Narrow）は小さくなっており、ニッケルシリサイド層の表面の凹凸や欠陥が少ないことが分かる。また、図２６（ｂ）および（ｃ）に示すように、スパイクアニール処理を行った試料の方がソークアニール処理を行った試料よりもニッケルの欠陥が少ないことが分かる。従って、２回目の熱処理において、スパイクアニール処理を行うことによりＮｉＳｉの凝集を抑制することができる。さらに、ニッケルシリサイド層の欠陥が少ないので、２回目の熱処理後にプラズマ処理を行っても、プラズマによるニッケルシリサイド層の表面のダメージを少なくできるので、プラズマ処理の影響を緩和することができる。
図２７に、２回目の熱処理をＲＴＡ法によるソークアニール処理またはスパイクアニール処理で行ったニッケルシリサイド層のＸＰＳ（X-ray Photoelectron Spectroscopy）測定結果を説明するグラフ図を示す。試料は、前述の図２６のＨａｚｅ測定に用いた試料と同じであるが、プラズマ処理は行っていない。スパイクアニール処理を行った試料の組成はＮｉＳｉ相の化学量論的組成が得られているが、ソークアニール処理を行った試料の組成はＮｉＳｉ相以外の相も混入した混相状態である。
図２６に示すニッケルシリサイド層のＨａｚｅ測定およびＳＥＭ観察、ならびに図２７に示すニッケルシリサイド層のＸＰＳ測定から、スパイクアニール処理を用いることにより、ウエハへの過剰な熱処理の印加を抑制することができて、ニッケルシリサイド層の欠陥の発生を低減することができ、かつ化学量論的組成に近い低抵抗のモノメタルシリサイド層のニッケルシリサイド層が形成できることがわかる。
また、熱処理雰囲気の熱伝導率を向上させるために、熱伝導率が窒素よりも大きい不活性ガス、例えばヘリウムガスまたはネオンガス、もしくは窒素ガスに熱伝導率が窒素ガスよりも大きい不活性ガス（ＨｅまたはＮｅ）を添加した雰囲気ガスで満たされた常圧下で熱処理を施すことが好ましい。
ところで、前述の図２６に示すニッケルシリサイド層のＨａｚｅ測定およびＳＥＭ観察、ならびに図２７に示すニッケルシリサイド層のＸＰＳ測定に使用した試料において、ソークアニール処理とスパイクアニール処理とでは互いに異なる熱処理温度を使用している。これは、ソークアニール処理とスパイクアニール処理とでは熱量に差があり、熱処理温度にずれが生じるためである。
図２８に、１回目の熱処理をソークアニール処理で行い、２回目の熱処理をソークアニール処理またはスパイクアニール処理で行ったニッケルシリサイド層のリーク電流特性を説明するグラフ図を示す。１回目の熱処理の条件は全ての試料（試料ａ，ｂ、ｃ、ｄ）で同じであり、４１０℃の温度で、３０秒のＲＴＡ法による熱処理を行っている。２回目の熱処理の条件は、試料ａ，ｂ，ｃにはＲＴＡ法によるスパイクアニール処理を行い、試料ｄにはＲＴＡ法によるソークアニール処理を行っている。さらに試料ａ，ｂ，ｃは２回目の熱処理の温度が互いに異なっている。
図２８に示すように、２回目の熱処理をソークアニール処理からスパイクアニール処理にすると、２回目の熱処理の温度が５５０℃でのソークアニール処理におけるニッケルシリサイド層のリーク電流特性と、温度が５９０℃でのスパイクアニール処理におけるニッケルシリサイド層のリーク電流特性がほぼ同じであることが分かる。
図２９（ａ）および（ｂ）に、それぞれソークアニール処理およびスパイクアニール処理により形成されたニッケルシリサイド層のシート抵抗と熱処理温度との関係の一例を説明するグラフ図を示す。グラフ図の縦軸は、ｎ型の不純物（例えばリンまたはヒ素）が導入されたシリコン基板（Ｎ−ｓｕｂ）上およびｐ型の不純物（例えばボロン）が導入されたシリコン基板（Ｐ−ｓｕｂ）上にニッケル膜を堆積した後、それぞれに熱処理を施して形成されたニッケルシリサイド層のシート抵抗、横軸は、熱処理の温度を示している。
シート抵抗の差から、ソークアニール処理で形成されたニッケルシリサイド層の相変態温度とスパイクアニール処理で形成されたニッケルシリサイド層の相変態温度との差は３０〜４０℃程度であること考えられる。従って、前述の図２６に示すニッケルシリサイド層のＨａｚｅ測定およびＳＥＭ観察、ならびに図２７に示すニッケルシリサイド層のＸＰＳ測定に使用した試料では、ソークアニール処理の２回目の熱処理条件を温度５５０℃、スパイクアニール処理の２回目の熱処理条件を温度５９０℃としている。
なお、２回目の熱処理では、１０〜２５０℃／秒の昇温速度およびスパイクアニール処理を実現することができれば、ランプ加熱装置またはヒータ加熱装置のいずれも用いることができる。２回目の熱処理の熱処理温度は４１０℃以上であり、ランプ加熱装置において温度制御が困難である２８０℃以下の温度範囲は使用しないので、ランプ加熱装置も用いることができる。
表５に、スパイクアニール処理を適用した２回目の熱処理のプロセスステップ図の一例を示す。熱処理装置にはランプ加熱装置を用いている。ウエハ温度を読み取ることが可能で、かつウエハ温度の制御が可能となる温度域（２８０℃程度）まで加熱した後、ウエハ温度を一定温度（３００℃）に保持する時間が約２０〜３０秒（Step No.4, No.5）、さらに熱処理温度まで昇温する時間が約１０秒（Step No.6）であり、熱処理（０秒）以外に約１０秒程度の過剰な熱量が印加される。しかし、２回目の熱処理にソークアニール処理を適用すると、例えば前述した表６に示したように、熱処理（３０秒）に加えて数秒間、過剰な熱量が印加されるのでスパイクアニール処理を適用することにより、ソークアニール処理を適用した場合に比べて過剰な熱量を減らすことができる。
このようにして、ｎＭＩＳのゲート電極１０ｎおよびソース・ドレイン拡散領域１６の表面ならびにｐＭＩＳのゲート電極１０ｐおよびソース・ドレイン拡散領域１７の表面に低抵抗のニッケルシリサイド層を形成した後は、ＣＭＯＳデバイスの他、半導体基板１上に形成された種々の半導体素子を電気的に接続する配線が形成される。
このように、本実施の形態３によれば、１回目の熱処理では、ヒータ加熱装置またはランプ加熱装置を用いてＮｉＳｉ相のニッケルシリサイド層を形成し、２回目の熱処理では、１０〜２５０℃／秒の昇温速度を実現することにより、ウエハへの過剰な熱量の印加を抑制することができる。これらにより、ウエハ面内において、ｎＭＩＳのゲート電極１０ｎおよびソース・ドレイン拡散領域１６の表面、ならびにｐＭＩＳのゲート電極１０ｐおよびソース・ドレイン拡散領域１７の表面で均一なシリサイド化反応が起こり、組成のバラツキを抑えたＮｉＳｉ相のニッケルシリサイド層を形成することができる。その結果、ＣＭＯＳデバイス（半導体素子）の信頼性および製造歩留まりを向上させることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明は、金属シリサイド層を有する半導体素子を備えた半導体装置の製造技術に適用して有効である。
本発明の実施の形態１によるＣＭＯＳデバイスの製造工程中の要部断面図である。 図１に続くＣＭＯＳデバイスの製造工程中の要部断面図である。 図２に続くＣＭＯＳデバイスの製造工程中の要部断面図である。 図３に続くＣＭＯＳデバイスの製造工程中の要部断面図である。 図４に続くＣＭＯＳデバイスの製造工程中の要部断面図である。 図５に続くＣＭＯＳデバイスの製造工程中の要部断面図である。 図６に続くＣＭＯＳデバイスの製造工程中の要部断面図である。 図７に続くＣＭＯＳデバイスの製造工程中の要部断面図である。 図８に続くＣＭＯＳデバイスの製造工程中の要部断面図である。 図９に続くＣＭＯＳデバイスの製造工程中の要部断面図である。 本発明の実施の形態１によるサリサイド技術によりにシリサイド層を形成する工程の製造プロセスフロー図である。 図１０に続くＣＭＯＳデバイスの製造工程中の要部断面図である。 本発明の実施の形態１によるシリサイド材料の成膜装置の概略平面図である。 本発明の実施の形態１によるシリサイド材料の成膜工程図である。 本発明の実施の形態１によるシリサイド材料の成膜装置に備わるドライクリーニング処理用チャンバの概略断面図である。 本発明の実施の形態１によるシリサイド材料の成膜装置に備わるドライクリーニング処理用チャンバにおける半導体ウエハの処理工程を説明するためのチャンバの概略断面図である。 図１２に続くＣＭＯＳデバイスの製造工程中の要部断面図である。 本発明の実施の形態１によるヒータ加熱装置およびランプ加熱装置の昇温特性を説明するグラフ図である。 本発明の実施の形態１による白金添加ニッケルシリサイド層のシート抵抗と１回目の熱処理の温度との関係を説明するグラフ図である。 （ａ）および（ｂ）は、それぞれ本発明の実施の形態１によるヒータ加熱装置の全体構成平面図およびチャンバ内の要部断面図である。 （ａ）および（ｂ）は、それぞれ発明の本実施の形態１によるヒータ加熱装置に備わるサセプタの要部平面図および要部断面図である。 本発明の実施の形態１によるソークアニール処理およびスパイクアニール処理の温度特性を説明するグラフ図である。 図１７に続くＣＭＯＳデバイスの製造工程中の要部断面図である。 図２３に続くＣＭＯＳデバイスの製造工程中の要部断面図である。 図２４に続くＣＭＯＳデバイスの製造工程中の要部断面図である。 （ａ）は本発明の実施の形態３による２回目の熱処理をＲＴＡ法によるソークアニール処理またはスパイクアニール処理で行ったニッケルシリサイド層のＨａｚｅ測定結果を説明するグラフ図、（ｂ）および（ｃ）はそれぞれ本発明の実施の形態３による２回目の熱処理をＲＴＡ法によるソークアニール処理およびスパイクアニール処理で行ったニッケルシリサイド層の表面のＳＥＭ写真である。 本発明の実施の形態３による２回目の熱処理をＲＴＡ法によるソークアニール処理またはスパイクアニール処理で行ったニッケルシリサイド層のＸＰＳ測定結果を説明するグラフ図である。 本発明の実施の形態３による１回目の熱処理をソークアニール処理で行い、２回目の熱処理をソークアニール処理またはスパイクアニール処理で行ったニッケルシリサイド層のリーク電流特性を説明するグラフ図である。 本発明の実施の形態３によるソークアニール処理およびスパイクアニール処理により形成されたニッケルシリサイド層のシート抵抗と熱処理温度との関係の一例を説明するグラフ図である。 （ａ）、（ｂ）および（ｃ）は、それぞれ本発明者らが検討したランプ加熱装置の全体構成平面図、チャンバ内の要部断面図およびサセプタ部の要部平面図である。
符号の説明
１ 半導体基板
２ 酸化シリコン膜
３ 窒化シリコン膜
４ 素子分離
４ａ 溝
４ｂ 絶縁膜
５ レジストパターン
６ ｐ型ウェル
７ レジストパターン
８ ｎ型ウェル
９ ゲート絶縁膜
１０ｎ，１０ｐ ゲート電極
１０ｎｓ ｎ型多結晶シリコン膜
１０ｐｓ ｐ型多結晶シリコン膜
１１，１２ ソース・ドレイン拡張領域
１３ 酸化シリコン膜
１４ 窒化シリコン膜
１５ サイドウォール
１６，１７ ソース・ドレイン拡散領域
１８ ニッケル−白金合金膜
１９ 窒化チタン膜
２０ 成膜装置
２１ａ 第１搬送室
２１ｂ 第２搬送室
２２ ゲートバルブ
２３ ローダ
２４ アンローダ
２５，２６，２７ チャンバ
２７ａ ウエハステージ
２７ｂ ウエハリフトピン
２７ｃ シャワーヘッド
２７ｄ リモートプラズマ発生装置
２８，２９，３０，３１ チャンバ
３２ａ，３２ｂ 搬送用ロボット
３３，３３ａ 白金添加ニッケルシリサイド層
３４ ヒータ加熱装置
３５ チャンバ
３６ サセプタ
３６ａ キャリアプレート
３６ｂ ガードリング
３６ｃ サポートピン
３７ 抵抗ヒータ
３８ フープ
３９ ウエハ受け渡し用チャンバ
４０ ロードロック
４１ａ 第１絶縁膜
４１ｂ 第２絶縁膜
４３ 接続孔
４４ バリアメタル膜
４５ プラグ
４６ ストッパ絶縁膜
４７ 絶縁膜
４８ 配線溝
４９ バリアメタル膜
５０ 配線
５１ キャップ絶縁膜
５２ 層間絶縁膜
５３ ストッパ絶縁膜
５４ 絶縁膜
５５ 接続孔
５６ 配線溝
５７ バリアメタル膜
５８，５９，６０，６１，６２ 配線
６３ 窒化シリコン膜
６４ 酸化シリコン膜
６５ バンプ下地電極
６６ バンプ電極
１０１ ランプ加熱装置
１０２ フープ
１０３ ロードロック
１０４，１０５ チャンバ
１０６ ハロゲンランプ
１０７ パイロメータ
１０８ サセプタ
ＳＷ 半導体ウエハ、ウエハ
ＳＷｓ ウエハ表面
ＳＷｒ ウエハ裏面

Claims (14)

  1. （ａ）単結晶シリコンからなる半導体基板を準備する工程、
    （ｂ）前記半導体基板に半導体領域を形成する工程、
    （ｃ）前記半導体領域上を含む前記半導体基板上にニッケルと白金との合金膜を形成する工程、
    （ｄ）１回目の熱処理を行って前記合金膜と前記半導体領域とを反応させて、（ＰｔＮｉ）２Ｓｉ相の白金添加ニッケルシリサイド層を形成する工程、
    （ｅ）前記（ｄ）工程後に、未反応の前記合金膜を除去し、前記半導体領域上に前記（ＰｔＮｉ）２Ｓｉ相の白金添加ニッケルシリサイド層を残す工程、
    （ｆ）前記（ｅ）工程後に、前記１回目の熱処理よりも熱処理温度が高い２回目の熱処理を行って、ＰｔＮｉＳｉ相の白金添加ニッケルシリサイド層を形成する工程、
    を有し、
    前記（ｄ）工程の前記１回目の熱処理の昇温速度は３０〜２５０℃／秒であり、前記（ｆ）工程の前記２回目の熱処理の昇温速度は１０℃／秒以上であり、
    前記（ｄ）工程の前記１回目の熱処理はヒータ加熱方法を用い、
    前記（ｆ）工程の前記２回目の熱処理はスパイクアニール処理であることを特徴とする半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、前記（ｄ）工程の前記１回目の熱処理温度は２１０〜３１０℃であることを特徴とする半導体装置の製造方法。
  3. （ａ）単結晶シリコンからなる半導体基板を準備する工程、
    （ｂ）前記半導体基板に半導体領域を形成する工程、
    （ｃ）前記半導体領域上を含む前記半導体基板上にニッケルと白金との合金膜を形成する工程、
    （ｄ）１回目の熱処理を行って前記合金膜と前記半導体領域とを反応させて、ＰｔＮｉＳｉ相の白金添加ニッケルシリサイド層を形成する工程、
    （ｅ）前記（ｄ）工程後に、未反応の前記合金膜を除去し、前記半導体領域上に前記ＰｔＮｉＳｉ相の白金添加ニッケルシリサイド層を残す工程、
    （ｆ）前記（ｅ）工程後に、前記１回目の熱処理よりも熱処理温度が高い２回目の熱処理を行う工程、
    を有し、
    前記（ｄ）工程の前記１回目の熱処理の昇温速度は３０〜２５０℃／秒であり、前記（ｆ）工程の前記２回目の熱処理の昇温速度は１０℃／秒以上であり、
    前記（ｄ）工程の前記１回目の熱処理はヒータ加熱方法を用い、
    前記（ｆ）工程の前記２回目の熱処理はスパイクアニール処理であることを特徴とする半導体装置の製造方法。
  4. 請求項３記載の半導体装置の製造方法において、前記（ｄ）工程の前記１回目の熱処理温度は３８０〜４００℃であることを特徴とする半導体装置の製造方法。
  5. 請求項３記載の半導体装置の製造方法において、前記（ｆ）工程の前記２回目の熱処理後のＰｔＮｉＳｉ相の白金添加ニッケルシリサイド層の組成は、前記（ｄ）工程の前記１回目の熱処理後のＰｔＮｉＳｉ相の白金添加ニッケルシリサイド層の組成よりも化学量論的組成により近いことを特徴とする半導体装置の製造方法。
  6. 請求項１または３記載の半導体装置の製造方法において、前記（ｆ）工程の前記２回目の熱処理の前記昇温速度は１０〜２５０℃／秒であることを特徴とする半導体装置の製造方法。
  7. 請求項１または３記載の半導体装置の製造方法において、前記（ｆ）工程の前記２回目の熱処理の熱処理温度は３８０〜５２５℃であることを特徴とする半導体装置の製造方法。
  8. 請求項１または３記載の半導体装置の製造方法において、前記（ｄ）工程の前記１回目の熱処理は、窒素ガスよりも熱伝導率の大きい不活性ガス中、もしくは窒素ガスに窒素ガスよりも熱伝導率の大きいガスを添加したガス雰囲気中で行われることを特徴とする半導体装置の製造方法。
  9. 請求項８記載の半導体装置の製造方法において、前記不活性ガスはヘリウムまたはネオンであることを特徴とする半導体装置の製造方法。
  10. 請求項１または３記載の半導体装置の製造方法において、前記半導体領域はソースまたはドレイン用の半導体領域であることを特徴とする半導体装置の製造方法。
  11. 請求項１０記載の半導体装置の製造方法において、前記（ａ）工程後に、
    （ａ１）前記半導体基板上にゲート絶縁膜を形成する工程、
    （ａ２）前記ゲート絶縁膜上に多結晶シリコンからなるゲート電極を形成する工程、
    をさらに有し、
    前記（ｃ）工程では、前記半導体領域上を含む前記半導体基板上に、前記ゲート電極を覆うように、前記合金膜が形成されることを特徴とする半導体装置の製造方法。
  12. 請求項１または３記載の半導体装置の製造方法において、前記（ｃ）工程の後で前記（ｄ）工程の前に、
    （ｃ１）前記合金膜上にバリア膜を形成する工程、
    をさらに有し、
    前記（ｅ）工程では、前記バリア膜および未反応の前記合金膜を除去することを特徴とする半導体装置の製造方法。
  13. 請求項１２記載の半導体装置の製造方法において、前記バリア膜は前記１回目の熱処理を行っても前記合金膜と反応しないことを特徴とする半導体装置の製造方法。
  14. 請求項１または３記載の半導体装置の製造方法において、前記（ｃ）工程の前に、
    （ｃ２）前記半導体基板の主面の前記半導体領域の表面をドライクリーニングする工程、
    をさらに有し、
    前記（ｃ２）工程後、前記半導体基板を大気中にさらすことなく前記（ｃ）工程が行われることを特徴とする半導体装置の製造方法。
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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5420345B2 (ja) * 2009-08-14 2014-02-19 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US20110217848A1 (en) * 2010-03-03 2011-09-08 Bergman Eric J Photoresist removing processor and methods
JP5538975B2 (ja) 2010-03-29 2014-07-02 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8404589B2 (en) * 2010-04-06 2013-03-26 International Business Machines Corporation Silicide contact formation
US20120015523A1 (en) * 2010-07-15 2012-01-19 Jerry Dustin Leonhard Systems and methods for etching silicon nitride
CN102403225B (zh) * 2010-09-07 2013-08-14 无锡华润上华半导体有限公司 沟渠双扩散金属氧化半导体制作方法及装置
JP5663278B2 (ja) * 2010-11-19 2015-02-04 ルネサスエレクトロニクス株式会社 半導体装置
JP2013084678A (ja) * 2011-10-06 2013-05-09 Elpida Memory Inc 半導体装置の製造方法
CN102446730A (zh) * 2011-10-12 2012-05-09 上海华力微电子有限公司 一种微波退火形成镍硅化物的方法
CN103165485B (zh) * 2011-12-08 2015-11-25 中芯国际集成电路制造(上海)有限公司 毫秒退火工艺稳定性的监测方法
CN103367158B (zh) * 2012-03-31 2016-06-01 中芯国际集成电路制造(上海)有限公司 Mos晶体管及其制造方法
FR2993576B1 (fr) * 2012-07-20 2018-05-18 Nanoplas Dispositif de traitement d'un objet par plasma
US8603881B1 (en) 2012-09-20 2013-12-10 International Business Machines Corporation Raised trench metal semiconductor alloy formation
JP6084479B2 (ja) 2013-02-18 2017-02-22 株式会社Ｓｃｒｅｅｎホールディングス 熱処理方法、熱処理装置およびサセプター
US10032876B2 (en) 2014-03-13 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Contact silicide having a non-angular profile
US20150372099A1 (en) * 2014-06-19 2015-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Contact silicide formation using a spike annealing process
CN104078344B (zh) * 2014-07-11 2017-04-05 上海华力微电子有限公司 减少自对准硅化镍尖峰缺陷和管道缺陷的方法
CN104347495A (zh) * 2014-09-23 2015-02-11 上海华力微电子有限公司 自对准硅化镍的制备方法
JP5950988B2 (ja) * 2014-12-08 2016-07-13 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2017168681A (ja) * 2016-03-16 2017-09-21 富士電機株式会社 半導体装置および半導体装置の製造方法
KR102551745B1 (ko) * 2016-11-09 2023-07-06 삼성전자주식회사 반도체 장치
US10454114B2 (en) 2016-12-22 2019-10-22 The Research Foundation For The State University Of New York Method of producing stable, active and mass-producible Pt3Ni catalysts through preferential co etching
US10504733B2 (en) * 2017-01-19 2019-12-10 Texas Instruments Incorporated Etching platinum-containing thin film using protective cap layer
CN110890275B (zh) * 2018-09-07 2022-04-12 长鑫存储技术有限公司 金属硅化物形成方法
CN112930591A (zh) * 2018-09-18 2021-06-08 应用材料公司 原位集成型腔室
JP2020123672A (ja) * 2019-01-30 2020-08-13 東京エレクトロン株式会社 基板処理装置の制御方法、基板処理装置及びクラスタシステム
CN110310900B (zh) * 2019-07-22 2021-12-07 上海华力集成电路制造有限公司 镍金属硅化物生成监控方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0529343A (ja) 1991-07-18 1993-02-05 Mitsubishi Electric Corp 微細半導体装置の製造方法
US6071782A (en) * 1998-02-13 2000-06-06 Sharp Laboratories Of America, Inc. Partial silicidation method to form shallow source/drain junctions
US6211001B1 (en) * 1998-07-24 2001-04-03 Sharp Laboratories Of America, Inc. Electrostatic discharge protection for salicided devices and method of making same
JP2001077050A (ja) * 1999-08-31 2001-03-23 Toshiba Corp 半導体装置の製造方法
TW463309B (en) * 2000-08-10 2001-11-11 Chartered Semiconductor Mfg A titanium-cap/nickel (platinum) salicide process
JP2002208695A (ja) * 2001-01-11 2002-07-26 Mitsubishi Electric Corp 半導体装置およびその製造方法
US20020132473A1 (en) * 2001-03-13 2002-09-19 Applied Materials ,Inc. Integrated barrier layer structure for copper contact level metallization
KR100558006B1 (ko) * 2003-11-17 2006-03-06 삼성전자주식회사 니켈 샐리사이드 공정들 및 이를 사용하여 반도체소자를제조하는 방법들
US7335595B2 (en) * 2004-07-16 2008-02-26 Texas Instruments Incorporated Silicide formation using a low temperature anneal process
US7208414B2 (en) * 2004-09-14 2007-04-24 International Business Machines Corporation Method for enhanced uni-directional diffusion of metal and subsequent silicide formation
JP2007142347A (ja) * 2005-10-19 2007-06-07 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2007173743A (ja) * 2005-12-26 2007-07-05 Toshiba Corp 半導体装置の製造方法
JP2007184420A (ja) * 2006-01-06 2007-07-19 Nec Electronics Corp 半導体装置の製造方法
JP2007214269A (ja) * 2006-02-08 2007-08-23 Sony Corp 金属シリサイド形成方法および半導体装置の製造方法
CN100442460C (zh) * 2006-04-03 2008-12-10 中芯国际集成电路制造(上海)有限公司 等离子体退火形成硅化镍的方法
JP5042517B2 (ja) * 2006-04-10 2012-10-03 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US7943512B2 (en) * 2007-12-13 2011-05-17 United Microelectronics Corp. Method for fabricating metal silicide

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