CN101494167A - 制备半导体器件的方法 - Google Patents

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Abstract

本发明提供一种能够通过降低金属硅化物层的电特性的变化提高半导体元件的可靠性及其成品收率的技术。在半导体基板1上形成镍－铂合金膜后，通过使用加热器加热装置在210－310℃的热处理温度下进行第一热处理，该技术使得镍－铂合金膜与硅相互反应以形成(PtNi)2Si相的加铂硅化镍层。随后，在除去未反应的镍－铂合金膜后，该技术进行热处理温度高于第一热处理的第二热处理以形成PtNiSi相的加铂硅化镍层。第一热处理的升温速率设置为10℃/s或更高(例如，30－250℃/s)且第二热处理的升温速率设置为10℃/s或更高(例如，10－250℃/s)。

Description

制备半导体器件的方法
相关申请的交叉引用
本申请要求2008年1月25日提交的2008-14408号日本专利申请的优先权，该专利申请的内容在此通过引用并入本申请中。
技术领域
本发明涉及半导体器件的制造技术，更特别地涉及可用于制备具有金属硅化物层的半导体器件的技术。
背景技术
随着半导体器件高集成化的发展，场效应晶体管按照比例缩小规则(scaling law)被小型化，但是由于栅极(gate)、源极(source)和漏极(drain)阻抗增加，即使场效应晶体管被小型化，仍存在不能实现高速运行的问题。因此，对于例如具有0.2μm或更小的栅极长度的场效应晶体管，正在研究通过在构成栅极的导电薄膜和构成源极和漏极的半导体区域的表面上采用自对准的方法形成具有低阻抗的硅化物层(例如，如硅化镍层和硅化钴层)来降低栅极、源极和漏极的阻抗的SALICIDE(自对准硅化物)技术。
例如，在日本专利公开文件11-251591号(专利文件1)中公开了通过在对包括Ni、Co、Mo、Ta、W、Cr、Pt或Pd的金属薄膜进行第一退火以形成富含金属的硅化物后除去未反应的金属薄膜，及通过再对该硅化物进行第二退火而形成具有低阻抗的硅化物层的技术。
在日本专利公开文件2007-184420号(专利文件2)中描述了通过在对硅基板进行退火(其中镍在不低于250℃和不高于500℃的温度下形成第一烧结物)以形成亚稳的硅化镍后除去未反应的Ni，及进一步在高于第一烧结物的温度下使Ni和Si反应而退火为第二烧结物来形成硅化物的技术。
在日本专利公开文件5-29343号(专利文件3)中描述了通过在600℃下N2气氛中对Ti进行短时间退火形成硅化钛后除去氮化钛层和钛层，并进一步一次或多次注入硅离子束，然后在大约800℃下N2气氛中退火而形成硅化物膜的技术。
在日本专利公开文件2007-142347号(专利文件4)中描述了在至少栅极和源/漏区域其中之一上形成镍合金硅化物层的步骤中，在半导体基板上顺序沉积镍合金膜和镍膜后进行热处理的技术。
[专利文件1]
日本专利公开文件11-251591号
[专利文件2]
日本专利公开文件2007-184420号
[专利文件3]
日本专利公开文件5-29343号
[专利文件4]
日本专利公开文件2007-142347号
单金属硅化物(NiSi)相的硅化镍层具有14-20μΩ·cm的低阻抗，且可以通过SALICIDE技术以相对低的温度(例如，400-600℃)形成。因此，形成具有低阻抗的浅结变得可能，且因此硅化镍层最近被采用在需要进行小型化的场效应晶体管的源/漏极中。
对于形成NiSi相的硅化镍层，一般采用两阶段的热处理。首先，为了在晶片上沉积镍膜以形成NiSi相，进行第一热处理。对于第一热处理的条件，例如，可以采用410℃的温度、30秒的时间和5℃/s的升温速率。
对于第一热处理，例如，可以使用如图30中所示的灯加热装置101。图30(a)、30(b)和30(c)分别为灯加热装置的总体构造的平面图、腔内基本部件的截面图和衬托器部分的基本部件的平面图。
如图30(a)中所示，晶片容纳在与灯加热装置101接合(dock)的FOUP 102中。从FOUP取出的晶片传送到加载互锁室(load lock)103。为了抑制外部空气(主要是氧气)混杂地进入处理腔105，加载互锁室103的内部暂时减压到133.32Pa或更低，然后使其压力恢复到大气压。这之后，晶片通过传送腔104等传送到处理腔105中的一个中。在第一个晶片被传送到处理腔105之前，处理腔105进行加热且残留在处理腔105中的氧气被热排除。已进行过预定的热处理的晶片被冷却，返回到传送腔104，然后通过加载互锁室103返回FOUP 102。
如图30(b)和图30(c)中所示，晶片SW通过安装在处理腔105中的卤素灯106的红外辐射从晶片表面SWs侧进行加热。在使用高温计107从晶片背面SWr侧读取晶片温度的同时对处理腔105中409个卤素灯106的输出进行控制。高温计107从晶片中心排列到外周，并读取晶片表面内的温度和将其反馈到与各高温计107的位置对应的区域中的卤素灯106的功率上。
但是，因为(1)卤素灯106的数目较大而因此从卤素灯106中辐射的热量存在差异，(2)由于卤素灯106和支持晶片SW的衬托器(边缘环)108等之间存在小的水平状态的差异，晶片平面中的加热是不均匀的，因此在晶片平面中引起了温度变化。通过旋转晶片SW以抑制以上现象来减小晶片平面中的温度变化是可能的。但是，因为晶片SW的最外缘与衬托器108的整个表面形成接触，因此晶片外缘的温度的上升受到阻碍，且特别是，在达到可能实现控制的温度带(约280℃)以前，晶片平面中很可能产生温度变化。
在第一热处理之后，未反应的镍膜被除去并进一步进行用于稳定NiSi相的第二热处理。对于第二热处理的条件，例如，可以采用550℃的温度、30秒的时间和3-10℃/s的升温速率。
表6显示了第二热处理的工艺方法的实例。在第二热处理中，也可以使用上面所述的如图30中所示的灯加热装置101。首先，向处理腔105施加少量的热(灯功率5％)(步骤1)并保持待命状态直到处理腔105中的氧浓度变成5ppm或更低(步骤2)。然后，晶片SW传送到处理腔105中。这之后，输入到卤素灯106中的功率设置为以低速率升高晶片SW的温度，且对晶片SW进行加热直到达到其中可以读取晶片的温度并可能对晶片温度进行控制的温度带(约280℃)(步骤3)。如上所述，晶片SW通过卤素灯106的红外辐射加热，因此晶片平面中的温度变化很可能在低温范围中产生，如在室温和约280℃之间的范围。因此进行以低速率升温的步骤(步骤4)，目的是减小在该温度带中晶片平面中的温度变化。随后，晶片SW的温度保持在恒定温度(300℃)并且在晶片平面中的温度变化得到控制(步骤5)后，晶片SW的温度升高到热处理温度(550℃)(步骤6、步骤7)并进行第二热处理(步骤8)。在第二热处理完成后，提供给卤素灯106的功率恢复到待命状态的功率且晶片SW的温度下降(步骤9)。
[表6]
  步骤号   1   2   3   4   5   6   7   8
  步骤名   净化   O2检查   OL   SOR   STAB   升温   升温2   均温
  到下一步骤   时间   O2＜5ppm   温度＞280   SETPTHERE   时间   SETPTHERE   SETPTHERE   时间
  时间   20   20   20   5   15   10   5   30
  设置   CONST.V   CONST.V   RAMP V   升温   稳定温度   升温   升温   恒定温度
  温度   5％   -   -   280-300   300   300-535   535-550   550
  升温速率   -   -   0.1％/s   5℃/s   -   20℃/s   3℃/s   -
  N2   15   15   15   15   15   15   15   15
  He   1.5   1.5   1.5   1.5   1.5   1.5   1.5   1.5
  Rot.   -   45   240   240   240   240   240   240
但是，关于通过SALICIDE技术形成的硅化镍层，仍有下面描述的各种技术问题。
确切地说，已经证明，通过上述的两阶段热处理形成的NiSi相的硅化镍层的表面上存在许多缺陷，并引起电特性的变化。这可能是因为在用于稳定NiSi相的第二热处理中向晶片应用了过量的热而导致Ni和Si的聚集。如上面表6中所述，在第二热处理中，在晶片被加热直到达到其中晶片温度可以读取和控制的温度带(约280℃)后，晶片SW的温度保持恒定温度(300℃)的时间为20-30秒(步骤4、步骤5)，且进一步，温度升高到热处理温度需要的时间为大约15秒(步骤6、步骤7)，因此除了热处理以外，对应于约40秒时间的过量的热被应用到晶片SW上(步骤8)。此外，在绝缘膜形成在硅化镍层上之前，对硅化镍层的表面进行等离子体清洗处理，而由于等离子体清洗处理导致的NiSi组成的变化也是缺陷发生的原因之一。由于等离子体清洗技术在日本专利申请2007-259355号(2007年10月3日提交)中公开，作为一般规则的相同部分在此不再重复。
鉴于这些情况，本发明的发明人研究了添加铂的硅化镍层(下面简称为加铂硅化镍层)以减少上述硅化镍层表面上的缺陷。但是，已经证明，当形成加铂硅化镍层时，两阶段热处理中的第一热处理的温度处于其中晶片温度可以读取和进行控制的温度带(约280℃)，因而难以稳定地进行第一热处理以形成单金属硅化物(PtNiSi)相的加铂硅化镍层。此外，在第一热处理中，因为晶片SW通过卤素灯106的红外辐射加热，将温度升高到热处理温度(约280℃)需要一段时间，因此过量的热施加到晶片上。结果，第一热处理后的加铂硅化镍层不仅包括PtNiSi相，也包括多种PtNiSi相以外的相，这导致加铂硅化镍层的阻抗值的变化。另外，因为采用了下限温度(在此温度之上可以对晶片温度进行控制)，因此不可能提高升温速率。此外，已经证明，通过两阶段热处理形成的加铂硅化镍层表面上的缺陷减少量很小，且不能够获得加铂的显著效果。
发明内容
本发明的目的是提供一种能够通过降低金属硅化物层的电特性变化提高半导体元件的可靠性和成品收率的技术。
本发明的另一目的是提供一种能够在制备具有金属硅化物层的半导体元件的方法中提高生产量的技术。
本发明上述的和进一步的目的和新特征将从说明书中的以下详细说明和附图得到更完整的理解。
下面对在此公开的本发明的优选实施方式进行简要说明。
本发明的一种实施方式是用于通过自对准方法在场效应晶体管的栅极和源/漏区域的表面上形成具有低阻抗的硅化物层的半导体器件制备方法。首先，该方法在单晶硅制成的半导体基板上形成场效应晶体管的栅极绝缘膜、栅极和源/漏区域后，在半导体基板上形成镍和铂的合金膜。然后该方法通过使用加热器加热装置在210-310℃的热处理温度下进行第一热处理，使得合金膜与构成栅极或源/漏区域的硅相互反应以形成(PtNi)2Si相的加铂硅化镍层，然后在除去未反应的合金膜后，通过在高于第一热处理的温度的热处理温度下进行第二热处理，形成PtNiSi相的加铂硅化镍层。第一热处理的升温速率设置为10℃/s或更高(例如30-250℃/s)，且第二热处理的升温速率设置为10℃/s或更高(例如10-250℃/s)。
本发明的一种实施方式是用于通过自对准方法在场效应晶体管的栅极和源/漏区域的表面上形成具有低阻抗的硅化物层的半导体器件制备方法。首先，该方法在单晶硅制成的半导体基板上形成场效应晶体管的栅极绝缘膜、栅极和源/漏区域后，在半导体基板上形成镍和铂的合金膜。然后该方法通过使用加热器加热装置在380-400℃的热处理温度下进行第一热处理，使得合金膜与构成栅极或源/漏区域的硅相互反应以形成PtNiSi相的加铂硅化镍层，然后在除去未反应的合金膜后，通过在高于第一热处理的温度的热处理温度下进行第二热处理，形成更接近于化学计量组成的PtNiSi相的加铂硅化镍层。第一热处理的升温速率设置为10℃/s或更高(例如30-250℃/s)，且第二热处理的升温速率设置为10℃/s或更高(例如10-250℃/s)。
本发明的一种实施方式是用于通过自对准方法在场效应晶体管的栅极和源/漏区域的表面上形成具有低阻抗的硅化物层的半导体器件制备方法。首先，该方法在单晶硅制成的半导体基板上形成场效应晶体管的栅极绝缘膜、栅极和源/漏区域后，在半导体基板上形成镍膜。然后该方法通过进行第一热处理使得镍膜与构成栅极或源/漏区域的硅相互反应以形成NiSi相的硅化镍层，然后在除去未反应的镍膜后，通过在高于第一热处理的温度的热处理温度下进行第二热处理，形成更接近于化学计量组成的NiSi相的硅化镍层。第二热处理的升温速率设置为10℃/s或更高(例如10-250℃/s)。
由此处公开的本发明的实施方式带来的效果将简要说明如下。
本发明可以通过降低金属硅化物层的电特性变化提高半导体元件的可靠性和成品收率。另外，本发明可以在制备具有金属硅化物层的半导体元件的方法中提高生产量。
附图简要说明
图1是按照本发明的第一实施方式制造CMOS器件的过程中基本部件的截面图。
图2是图1所示阶段之后制造CMOS器件的过程中基本部件的截面图。
图3是图2所示阶段之后制造CMOS器件的过程中基本部件的截面图。
图4是图3所示阶段之后制造CMOS器件的过程中基本部件的截面图。
图5是图4所示阶段之后制造CMOS器件的过程中基本部件的截面图。
图6是图5所示阶段之后制造CMOS器件的过程中基本部件的截面图。
图7是图6所示阶段之后制造CMOS器件的过程中基本部件的截面图。
图8是图7所示阶段之后制造CMOS器件的过程中基本部件的截面图。
图9是图8所示阶段之后制造CMOS器件的过程中基本部件的截面图。
图10是图9所示阶段之后制造CMOS器件的过程中基本部件的截面图。
图11是按照本发明的第一实施方式采用SALICIDE技术形成硅化物层的方法的制造方法流程图。
图12是图10所示阶段之后制造CMOS器件的过程中基本部件的截面图。
图13是用于按照本发明的第一实施方式形成硅化物材料膜的装置的平面示意图。
图14是按照本发明的第一实施方式形成硅化物材料膜的过程示意图。
图15是在用于按照本发明的第一实施方式形成硅化物材料膜的装置中包括的干清洗处理腔的截面示意图。
图16(a)至图16(c)是说明在按照本发明的第一实施方式形成硅化物材料膜的装置中所包括的干清洗处理腔中半导体晶片的处理过程的截面示意图。
图17是图12所示阶段之后制造CMOS器件的过程中基本部件的截面图。
图18是用于说明按照本发明的第一实施方式的加热器加热装置和灯加热装置的升温特性的曲线图。
图19是用于说明按照本发明的第一实施方式的加铂硅化镍层的薄层电阻与第一热处理温度之间的关系的曲线图。
图20(a)和20(b)分别是按照本发明的第一实施方式的加热器加热装置的总体构造的平面图和腔内基本部件的截面图。
图21(a)和21(b)分别是按照本发明的第一实施方式的包括在加热器加热装置中的衬托器基本部件的平面图和其基本部件的截面图。
图22是用于说明按照本发明的第一实施方式的均温退火过程(soak anneal process)和尖峰退火过程(spike anneal process)的温度特性的曲线图。
图23是图17所示阶段之后制造CMOS器件的过程中基本部件的截面图。
图24是图23所示阶段之后制造CMOS器件的过程中基本部件的截面图。
图25是图24所示阶段之后制造CMOS器件的过程中基本部件的截面图。
图26(a)是用于说明当根据本发明的第三实施方式的RTA方法通过均温退火过程或尖峰退火过程进行第二热处理时硅化镍层的雾度(Haze)测量结果的曲线图，且图26(b)和26(c)分别是当根据本发明的第三实施方式的RTA方法采用均温退火过程或尖峰退火过程进行第二热处理时硅化镍层表面的SEM照片。
图27是用于说明当根据本发明的第三实施方式的RTA方法通过均温退火过程或尖峰退火过程进行第二热处理时硅化镍层的XPS测量结果的曲线图。
图28是用于说明当根据本发明的第三实施方式通过均温退火过程进行第一热处理和通过均温退火过程或尖峰退火过程进行第二热处理时硅化镍层的漏电流特性的曲线图。
图29是用于说明根据本发明的第三实施方式通过均温退火过程或尖峰退火过程形成的硅化镍层的薄层电阻与热处理温度之间的关系的实例的曲线图。
图30(a)、30(b)和30(c)分别是本发明人研究过的灯加热装置的总体构造的平面图、腔内基本部件的截面图和衬托器部分的基本部件的平面图。
具体实施方式
在具体实施方式部分，为了叙述方便的必要，说明书将一个实施方式分成多个段或多个具体实施方式，但除非特别地明确说明，所述段或具体实施方式并不是彼此无关的，而是一个段或具体实施方式与作为变型、细节、补充等的另一个段或具体实施方式或所有其它段或具体实施方式存在相关性。当在这些实施方式中提及元件的数等等(包括项数、数值、量、范围等)时，除非特别地明确说明或该数原则上显然地限制为特定的数，所述的数并不限制为该特定的数，而是可以大于或小于该特定的数。此外，无需说明，在这些实施方式中，除非特别地明确说明或原则上显然是不可缺少的，部件(或基本步骤)并不必然是不可缺少的。类似地，可以假定，在本发明中除非特别地明确说明或原则上可以明显地认为是另外的情况，部件等的形状、位置关系指的是还包括那些基本上相似或类似于该形状等的形状或位置关系。这也适用于上述的数值和范围。
在这些实施方式中，MISFET(金属绝缘半导体场效应晶体管)类型的场效应晶体管简称为MIS，p-沟道型MISFET简称为pMIS，n-沟道型MISFET简称为nMIS。即使为了方便而描述为MOS，但其中并不排除非氧化薄膜。在这些实施方式中，当提到晶片时，它主要是指Si(硅)单晶晶片，但不限于此，它广泛地包括SOI(绝缘体上硅)晶片、用于在其上形成集成电路的绝缘膜基体等。形状不仅限于圆形或近似圆形的形状，而是还包括正方形或矩形的形状。不需要说明，当提到硅薄膜、硅部件、硅构件等时，除非明显为别的情况或明确说明为别的情况，它们不仅包括纯硅，而且包括包含杂质的硅、包含作为主要成分和添加剂的硅(包括畸变硅)的合金(如SiGe和SiGeC)。
不需要说明，当提到多晶硅等时，除非明显为别的情况或明确说明为别的情况，它们不仅包括典型的多晶硅，也包括非晶硅等。
在用于描述实施方式的所有附图中，通常具有相同功能的部件被赋予相同的符号并省略对其的重复描述。下面将基于附图对本发明的实施方式进行详细说明。
由于干清洗技术已经由Futase等人在日本专利申请2006-107780号(2006年4月10日提交)和日本专利申请2007-81147号(2007年3月27日提交)中公开，通常相同的部件不再重复说明。
(第一实施方式)
按照本发明第一实施方式的制备CMOS(互补金属氧化物半导体)器件的方法将使用图1至图25进行说明。图1至图10、图12、图17和图23至图25为CMOS器件的基本部件的截面图，图11为通过SALICIDE技术形成硅化物层的方法的制造方法流程图，图13为形成硅化物材料薄膜的装置的平面示意图，图14为形成硅化物材料薄膜的过程示意图，图15为包括在用于形成硅化物材料薄膜的装置中的干清洗处理腔的截面示意图，图16为说明在用于形成硅化物材料膜的装置中包括的干清洗处理腔中半导体晶片的处理过程的腔的截面示意图，图18为用于说明加热器加热装置和灯加热装置的升温特性的曲线图，图19为用于说明加铂硅化镍层的薄层电阻与第一热处理的温度之间的关系的曲线图，图20为加热器加热装置的总体构造的平面图和腔内基本部件的截面图，图21为包括在加热器加热装置中的衬托器基本部件的平面图和其基本部件的截面图，图22是用于说明均温退火过程和尖峰退火过程的温度特性的曲线图。
首先，如图1中所示，制备由例如p-型单晶硅制成的半导体基板(被称为半导体晶片的基本上平坦圆形形式的半导体薄板)1。接着，在热氧化该半导体基板1以在其表面上形成具有约10nm厚度的氧化硅膜2后，通过CVD(化学气相沉积)法在其上表面上沉积具有例如100nm厚度的氮化硅膜3。随后，通过使用抗蚀图案作为掩模顺序地依次干蚀刻氮化硅膜3、氧化硅膜2和半导体基板1，在基板1中元件隔离区域形成具有约300nm深度的凹槽4a。
接着，如图2中所示，在使用热磷酸通过湿蚀刻去除氮化硅膜3后，通过CVD法在包括凹槽4a内部的半导体基板1主表面上沉积绝缘膜4b。随后，通过使用CMP(化学机械抛光)法抛光绝缘膜4b，在凹槽4a内保留绝缘膜4b而形成元件隔离区域4。随后，使半导体基板1经受约1000℃的热处理以烘烤嵌入凹槽4a中的绝缘膜4b。
接着，如图3中所示，pMIS形成区域用抗蚀图案5覆盖且p-型杂质(例如，硼(B)离子)被离子注入以在半导体基板1的nMIS形成区域中形成p-型阱6。类似地，如图4中所示，nMIS形成区域用抗蚀图案7覆盖且n-型杂质(例如，磷(P)或砷(As)离子)被离子注入以在半导体基板1的pMIS形成区域中形成n-型阱8。
接着，如图5中所示，在使用例如氟化氢(HF)水溶液通过湿蚀刻清洗半导体基板1的表面后，半导体基板1进行热氧化以在半导体基板1的表面(p-型阱6和n-型阱8的各个表面)上形成具有例如大约5nm厚度的栅极绝缘膜9。随后，在具有例如大约200nm厚度的非晶硅膜通过CVD法沉积在栅极绝缘膜9上之后，n-型杂质(例如，磷)离子注入到nMIS形成区域的非晶硅膜中，且p-型杂质(例如，硼)离子注入到pMIS形成区域的非晶硅膜中。
接着，对半导体基板1以例如900℃的温度进行约10秒的热处理以活化引入非晶硅膜中的n-型杂质和p-型杂质，并进一步将nMIS形成区域中的非晶硅膜改变成n-型多晶硅膜10ns和将pMIS形成区域的非晶硅膜改变成p-型多晶硅膜10ps。
接着，如图6中所示，n-型多晶硅膜10ns使用抗蚀图案作为掩模通过干蚀刻进行处理以在nMIS形成区域中形成由n-型多晶硅膜10ns制成的具有大约50nm长度的栅极10n。同时，p-型多晶硅膜10ps使用抗蚀图案作为掩模通过干蚀刻进行处理以在pMIS形成区域中形成由p-型多晶硅膜10ps制成的具有大约50nm长度的栅极10p。
接着，如图7中所示，在用抗蚀图案覆盖pMIS形成区域后，n-型杂质(例如，磷或砷)利用nMIS的栅极10n作为掩模离子注入到半导体基板1的nMIS形成区域中以形成具有相对低集中度的nMIS的源/漏扩展区11。类似地，在用抗蚀图案覆盖nMIS形成区域后，p-型杂质(例如，BF2(氟化硼))利用pMIS的栅极10p作为掩模离子注入到半导体基板1的pMIS形成区域中以形成具有相对低集中度的pMIS的源/漏扩展区12。源/漏扩展区11、12为例如大约30nm深。
接着，如图8中所示，在具有例如大约10nm厚度的氧化硅膜13沉积在半导体基板1主表面上之后，氮化硅膜14进一步通过CVD法沉积在氧化硅膜13上。
接着，如图9中所示，氮化硅膜14通过RIE(活性离子蚀刻)法进行各向异性蚀刻以在nMIS的栅极10n和pMIS的栅极10p的各侧壁上形成侧壁15。
接着，如图10中所示，在用抗蚀图案覆盖pMIS形成区域后，n-型杂质(例如，砷)利用nMIS的栅极10n和侧壁15作为掩模离子注入到p-型阱6中以形成具有相对高集中度的nMIS的源/漏扩散区16。类似地，在用抗蚀图案覆盖nMIS形成区域后，p-型杂质(例如，氟化硼)利用pMIS的栅极10p和侧壁15作为掩模离子注入到n-型阱8中以形成具有相对高集中度的pMIS的源/漏扩散区17。源/漏扩散区16、17为例如大约50nm深。在杂质注入后，半导体基板1在大约1050℃的温度下经受退火处理以活化杂质和修补半导体基板1中由于注入产生的损伤。
接着，通过SALICIDE技术在nMIS的栅极10n和源/漏扩散区16的表面上及在pMIS的栅极10p和源/漏扩散区17的表面上形成具有低阻抗的加铂硅化镍层。形成加铂硅化镍层的方法将在下面进行描述。形成加铂硅化镍层的方法的制造过程流程图如图11中所示。
首先，如图12中所示，镍-铂合金膜(镍和铂的合金薄膜)18通过溅射方法沉积在半导体基板1的主表面上(图11中的步骤S1)，且进一步氮化钛膜19顺序地沉积于其上(图11中的步骤S2)。镍-铂合金膜18为例如大约10nm厚且氮化钛膜19为例如大约15nm厚。包含在镍-铂合金膜18中的铂的量为例如大约5％。氮化钛膜19形成在镍-铂合金膜18上以防止镍-铂合金膜18的氧化，且可以用钛膜取代氮化钛膜19。
对于镍-铂合金膜18和氮化钛膜19的形成，使用了如图13中所示的用于形成硅化物材料膜的装置20。形成镍-铂合金膜18和氮化钛膜19的优选方法的例子将在下面进行描述。
如图13中所示，该膜形成装置20为多室型的，其中设置了两个传送腔，即第一传送腔21a和第二传送腔21b，且在第一传送腔21a周围通过闸阀22(其为开/关装置)设置有加载器23、卸载器24和三个腔室25、26、27，并且在第二传送腔21b周围通过闸阀22(其为开/关装置)设置有两个腔室28、29。此外，在第一传送腔21a和第二传送腔21b之间，提供了两个传送腔30、31。第一传送腔21a通过排气机构等保持预定程度的真空，且在其中心提供具有关节臂结构的传送机器人32a以传送半导体晶片(有时简称为晶片)SW。类似地，第二传送腔21b通过排气机构等保持预定程度的真空，且在其中心提供具有关节臂结构的传送机器人32b以传送半导体晶片SW。
在第一传送腔21a中提供的腔室25、26为进行相对高温的热处理的热处理腔，而腔室27为干清洗处理腔。在第二传送腔21b中提供的腔室28为用于通过溅射方法形成镍-铂合金膜18的镍-铂合金膜形成腔，腔室29为用于通过溅射方法形成氮化钛膜19的氮化钛膜形成腔。在第一传送腔21a和第二传送腔21b之间提供的腔室30、31为用于在第一传送腔21a和第二传送腔21b之间输送半导体晶片SW的输送腔，且同时也是用于冷却半导体晶片SW的冷却腔。在膜形成装置20中，仅在第一传送腔21a中提供的腔室的数目为3，且仅在第二传送腔21b中提供的腔室的数目为2，但这不是限制性的，增加同一目的的腔室或其它目的的腔室是可能的。
在加载多个半导体晶片SW的FOUP(前端开口统一容器)置于加载器23上(图14中的处理P1)之后，利用传送机器人32a从FOUP取出一块半导体晶片SW并在真空下传送到第一传送腔21a中。FOUP是用于批量转运半导体晶片SW的气密储存容器并通常以25、12、6片等的批量为单位储存半导体晶片SW。FOUP容器的外壁除了细微的通风过滤部件外具有气密的结构，且灰尘被几乎完全排除。因而，即使在1000级的大气中进行转运，在其内部也可以保持1级的清洁度。与膜形成装置20的接合在通过将FOUP的门拉向膜形成装置20的内部而保持清洁的状态下进行。
接着，半导体晶片SW在真空下借助于传送机器人32a从第一传送腔21a传送到干清洗处理腔27(图14中的处理P2)。图15显示了腔27的截面示意图。腔27主要包括晶片台27a、晶片顶升销27b、喷头27c和远距的等离子体发生装置27d。晶片台27a和晶片顶升销27b具有独立的抬升机构且可以任意地控制喷头27c与半导体晶片SW之间的距离和半导体晶片SW与晶片台27a之间的距离。安装在晶片台27a之上的喷头27c总是保持恒定的温度且该温度为例如180℃。
当半导体晶片SW传送到腔27中时，晶片台27a下降，晶片顶升销27b上升，因而如图16(a)中所示半导体晶片SW位于晶片顶升销27b上。喷头27c与半导体晶片SW之间的距离设定为例如16.5±12.7mm且半导体晶片SW与晶片台27a之间的距离设定为例如25.4±17.8mm。
随后，当半导体晶片SW主表面进行干清洗处理时，晶片台27a上升，晶片顶升销27b下降，因而如图16(b)中所示半导体晶片SW位于晶片台27a上。喷头27c与半导体晶片SW之间的距离设定为例如17.8±5.1mm。
在干清洗处理的时候，还原气体(例如，添加有NF3气体和NH3气体的Ar气体)在远距等离子体发生装置27d中进行激发以产生等离子体，且该等离子体被引入腔27中。通过经喷头27c向半导体晶片SW的主表面上供应引入腔27中的等离子体，天然氧化物膜通过在等离子体与在硅(构成其上形成有构成nMIS的栅极10n的n-型多晶硅膜10ns和源/漏扩散区16的半导体基板1的单晶硅，和构成其上形成有构成pMIS的栅极10p的p-型多晶硅膜10ps和源/漏扩散区17的半导体基板1的单晶硅)表面上形成的天然氧化物膜之间发生的还原反应(如在化学式(1)中所示的一种还原反应)除去。干清洗处理时的处理条件是例如，喷头的温度为180℃，NF3气体流速为14sccm，NH3气体流速为70sccm，压力为400Pa和等离子体为30W。
SiO2+NF3+NH3→(NH4)2SiF6+O2        化学式(1)
此时，在还原反应中产生的产物((NH4)2SiF6)保留在半导体晶片SW的主表面上。此外，半导体晶片SW仅置于晶片台27a上，而因此产物也保留在半导体晶片SW的侧表面和后表面部分上。保留在半导体晶片SW的侧表面和后表面部分上的产物在半导体晶片SW传送到另一腔室等时被剥离，因而引起污染和出现灰尘。因此，在干清洗处理后，半导体晶片SW在腔27中进行热处理，从而保留在半导体晶片SW的侧表面和后表面部分上的产物被除去，且同时保留在半导体晶片SW的主表面上的产物被除去。
随后，在半导体晶片SW进行热处理时，如图16(c)中所示，晶片台27a下降，晶片顶升销27b上升，因而半导体晶片SW靠近温度设置为180℃的喷头27c。喷头27c与半导体晶片SW之间的距离设定为例如3.8±2.6mm，且半导体晶片SW与晶片台27a之间的距离设定为例如5.9mm或更大。
在热处理的时候，半导体晶片SW采用喷头27c的加热温度(180℃)进行加热。半导体晶片SW的温度变为100-150℃且在进行干清洗处理时半导体晶片SW主表面上形成的产物((NH4)2SiF6)升华和通过反应(如化学式(2)所示的一种反应)除去。此外，通过这一热处理，半导体晶片SW的侧表面和后表面也被加热，且保留在侧表面和后表面部分上的产物也被除去。
(NH4)2SiF6→SiF4+2NH3+2HF    化学式(2)
但是，如果在干清洗处理期间在半导体晶片SW上形成的产物的组成偏离(NH4)2SiF6，即使是轻微地，则如化学式(2)所示的反应难于通过100-150℃的热处理发生，因而不再能够完全地去除该产物，因此痕量的产物将残留在半导体晶片SW的主表面上。如上所述，如果痕量的产物残留在半导体晶片SW的主表面上，则随后在半导体晶片SW的主表面上形成的硅化镍层的电阻会发生变化。因此，在下一处理中，半导体晶片SW以高于150℃的温度进行热处理以除去残留在半导体晶片SW表面上的痕量产物。
接着，半导体晶片SW在真空下借助于传送机器人32a经第一传送腔21a从干清洗处理腔27传送到热处理腔25(或腔26)中并置于腔25(或腔26)中的平台上(图14中的处理P3)。在半导体晶片SW置于腔25(或腔26)中的平台上后，半导体晶片SW以预定的温度进行加热以升华和除去未在100-150℃的温度下升华而残留在半导体晶片SW的主表面上的产物。当半导体晶片SW主表面的温度在150-400℃的范围内时，该温度被认为是合适的(但是，很明显，该温度在其它条件下并不限于这一范围)。适于大量生产的范围被认为是165-350℃的范围，且进一步地，以200℃为中值的180-220℃的范围被认为是最合适的。
接着，半导体晶片SW在真空下借助于传送机器人32a经第一传送腔21a从热处理腔25(或腔26)传送到冷却/输送腔30(或腔31)中并置于腔30(或腔31)中的平台上(图14中的处理P4)。将半导体晶片SW置于腔30(或腔31)中的平台上使得半导体晶片SW冷却下来。
接着，半导体晶片SW在真空下借助于传送机器人32b经第二传送腔21b从冷却/输送腔30(或腔31)传送到镍-铂合金膜形成腔28中(图14中的处理P5)。在通过排气机构在腔28中建立预定程度的真空(例如，大约1.33×10-6Pa)后，将半导体晶片SW加热到预定的温度，且通过以预定的流速将Ar气引入腔28中和利用溅射方法将镍-铂合金膜18沉积在半导体晶片SW的主表面上。沉积镍-铂合金膜18的处理对应于步骤S1(图11中的步骤S1)。镍-铂合金膜18为例如8-14nm厚，且在膜形成时的溅射条件是例如，膜形成温度为40℃和Ar气流速为13sccm。
接着，半导体晶片SW在真空下借助于传送机器人32b经第二传送腔21b从镍-铂合金膜形成腔28传送到氮化钛膜形成腔29中(图14中的处理P6)。在通过排气机构在腔29中建立预定程度的真空后，将半导体晶片SW加热到预定的温度，且通过以预定的流速将Ar气和N2气引入腔29中和利用溅射方法将氮化钛膜19沉积在半导体晶片SW的主表面上。沉积氮化钛膜19的处理对应于上述的步骤S2(图11中的步骤S2)。氮化钛膜19为例如15nm厚，且在膜形成时的溅射条件是例如，膜形成温度为40℃，Ar气流速为28sccm，氮气流速为80sccm。
接着，半导体晶片SW在真空下借助于传送机器人32b经第二传送腔21b从氮化钛膜形成腔29传送到冷却/输送腔30(或腔31)中(图14中的处理P7)。
接着，半导体晶片SW在真空下借助于传送机器人32a从冷却/输送腔30(或腔31)传送到卸载器24上，然后放置在安置于卸载器24中的FOUP上(图14中的处理P8)。
在第一实施方式的干清洗处理中，等离子体通过在远距等离子体发生装置27d中激发还原气体产生，例如，添加有NF3气体和NH3气体的Ar气(作为用于等离子体激发的气体，经常使用Ar气，但也可以使用其它惰性气体或其混合气体)，且该等离子体被引入腔27中，因而天然氧化物膜通过还原反应除去，但是，通过向腔27中引入如HF气体与NF3气体的混合气或NF3气体与NH3气体的混合气的还原气体而不使用等离子体，利用还原反应除去天然氧化物膜也是可能的。
另外，该装置不限于远距等离子体装置，使用标准等离子体装置也不会产生任何问题，只要其它特性不产生问题。远距等离子体(remote plasma)具有不损伤基板的优势。
在使用等离子体的处理中，不限于上述的气体组合，也可以使用其它的气体组合，只要氮、氢和氟的自由基(radical)和活性种子(reactive seed)(包括其化合物自由基)被产生且不特别有害于这一处理。也就是说，可以适当地使用氮、氢和氟(包括它们的混合气体)的自由基产生气体的混合气、等离子体激发气体和其它附加气体的气氛。
活性气体(如还原气体)不限于上述的气体，而是可以使用任何气体，只要它产生与硅表面上的氧化物膜反应的活性种子并在比较低的温度下蒸发。
在此之后，半导体基板1进行热处理以在nMIS的栅极10n和源/漏扩散区16的表面上及在pMIS的栅极10p和源/漏扩散区17的表面上形成PtNiSi相的加铂硅化镍层33，如图17中所示。用于形成加铂硅化镍层33的热处理方法将在下面通过三个分开的处理过程(硅化物反应过程、未反应膜除去过程和硅化物稳定过程)进行描述。在第一实施方式中形成加铂硅化镍层33的条件总结于表1中。
[表1]
Figure A20081018301800251
(硅化物反应过程)
首先，其上顺序沉积镍-铂合金膜18和氮化钛膜19的半导体基板1采用RTA(快速热退火)方法进行第一热处理(第一退火过程)(图11中的步骤S3)。由此，使得构成镍-铂合金膜18和nMIS的栅极10n的n-型多晶硅膜10ns及构成半导体基板1(其上形成镍-铂合金膜18和nMIS的源/漏扩散区16)的单晶硅选择性地相互反应，以形成(PtNi)2Si(双金属硅化物)相的加铂硅化镍层33。类似地，使得构成镍-铂合金膜18和pMIS的栅极10p的p-型多晶硅膜10ps及构成半导体基板1(其上形成镍-铂合金膜18和pMIS的源/漏扩散区17)的单晶硅选择性地相互反应，以形成(PtNi)2Si相的加铂硅化镍层33。
在步骤S3中第一热处理的温度被认为在例如210-310℃的范围内是合适的(但是，很明显，在其它条件下温度不限于这一范围)。另外，最适于大量生产的范围被认为是以270℃为中心温度的温度范围。因此，加热器加热装置用于镍-铂合金膜的硅化物反应。通过使用加热器加热装置，使得可以将温度控制在210-310℃(其为第一热处理的温度)的范围内，并因此可以在晶片平面内形成(PtNi)2Si相的加铂硅化镍层33。
加热器加热装置中的升温速率设置为10℃/s或更高，例如30-250℃/s。通过以30-250℃的升温速率快速地升高第一热处理的温度(当使用上述的如图30中的灯加热装置时，第一热处理的升温速率为3-5℃/s)，可以在硅化物反应的升温过程中抑制过量热量的应用，且可以形成仅具有(PtNi)2Si相的加铂硅化镍层33，不包括(PtNi)Si2相、PtNiSi相、(PtNi)3Si相、(PtNi)5Si相等。
此外，为了在第一热处理中提高气氛的导热性，优选在正常压力下、填充导热系数高于氮气的惰性气体(例如，氦(He)气或氖(Ne)气)或包括添加有导热系数高于氮气的惰性气体的氮气的周围气体的情况下进行热处理。例如，氮气、氖气和氦气在100℃时的导热系数分别为3.09×10-2Wm-1K-1、5.66×10-2 Wm-1K-1和17.77×10-2Wm-1K-1。
如上所述，通过使用能够将硅化物反应的温度控制在210-310℃的范围内的加热器加热装置在导热系数比较高的热处理气氛中以30-250℃/s的升温速率进行第一热处理，硅化物反应在晶片平面内均匀地发生，且因此可以在硅化物反应的升温处理中抑制过量热量的应用。因此，在通过根据第一实施方式的第一热处理进行的硅化物反应中，可以在晶片平面内均匀地形成仅包括(PtNi)2Si相的加铂硅化镍层33并抑制混合相状态的加铂硅化镍层(其中混合地包括例如(PtNi)Si2相、PtNiSi相、(PtNi)2Si相、(PtNi)3Si相、(PtNi)5Si相等等)的形成。
图18显示了用于说明加热器加热装置和灯加热装置的升温特性的曲线图。如图18中所示，在加热器加热装置中温度达到预定温度(T1)所需的时间(t1)短于在灯加热装置中温度达到预定温度(T1)所需的时间(t2)。特别是，在使用加热器加热装置的处理中，可以缩短温度达到约280℃(在使用灯加热装置的处理中，该温度下开始读取晶片温度且控制晶片温度变得可能)所需的时间。在灯加热装置中，可以通过增加灯功率缩短温度到达约280℃的时间从而将温度到达预定温度(T1)所需的时间缩短到短于上述时间t2。但是，如果灯功率增加，会引起晶片平面内温度的变化，且特别是，晶片周边和其中心之间的温度差异变大，因而存在晶片变形的可能性。因此，不可能提高灯加热装置的升温速率到加热器加热装置的水平。
图19显示了用于说明加铂硅化镍层的薄层电阻与第一热处理温度之间的关系的曲线图。曲线图中的纵轴表示通过分别在引入n-型杂质(例如，磷或砷)的硅基板(N-sub)上和引入p-型杂质(例如，硼)的硅基板(P-sub)上沉积镍-铂合金膜，然后对各基板进行热处理而形成的加铂硅化镍层的薄层电阻，而横轴表示第一热处理的温度。
如图19中所示，在P-sub上形成的加铂硅化镍层中，(PtNi)2Si相在280-310℃的温度范围内形成，但是在N-sub上形成的加铂硅化镍层中，(PtNi)2Si相在约280℃的温度下形成。在明显偏离该温度范围的温度下，很可能形成混合相状态的加铂硅化镍层，其中混合存在如(PtNi)Si2相、PtNiSi相、(PtNi)2Si相、(PtNi)3Si相和(PtNi)5Si相的多个相。基于这一结果，第一热处理的温度的合适范围可以认为是例如210-310℃，虽然其会随着其它条件(如构成加热器加热装置的各部分的结构)的不同发生变化。
图20(a)和20(b)分别显示了第一热处理中使用的加热器加热装置的总体构造的平面图和腔内基本部件的截面图。
在进行第一热处理时，晶片SW置于加热器加热装置34的处理腔35中的衬托器36上。腔35总是填充有惰性气体(例如，添加氖气的氮气气氛)。电阻加热器37安装在晶片SW上方和下方(前表面和后表面)且晶片SW通过来自以预定的分隔距离将晶片夹在中间的电阻加热器37的热传导加热。晶片SW与电阻加热器37之间的距离为例如1mm或更小。电阻加热器37的温度使用热电偶进行测量且电阻加热器37被控制在预定的温度。用于引入气体的孔形成在电阻加热器37中，且第一热处理的周围气体通过该孔供应到晶片SW的上方和下方(前表面和后表面)。分别对第一热处理的周围气体的流量和腔35中的压力进行调节，并且通过平衡晶片SW的前表面和后表面上的压力使晶片SW飘浮，并且进一步通过使传输到晶片SW上的热量恒定，晶片SW的平面中的温度变化受到抑制。
图21(a)和21(b)分别显示了设置在加热器加热装置中的衬托器基本部件的平面图和截面图。在图21(a)和21(b)中，符号36a表示载体板，符号36b表示保护环，且符号36c表示支承销。衬托器36使用设置在衬托器36上的四个支承销36c仅在四个点上与晶片SW形成接触，因而衬托器36与晶片SW的接触数很小，且因此可以防止晶片平面的温度由于衬托器36存在而降低。
下面将详细描述使用上述加热器加热装置34(参见图20和图21)的第一热处理的过程。首先，在FOUP 38与加热器加热装置34接合后，晶片SW通过晶片输送腔39从FOUP 38转移到处理腔35中的加载互锁室40上。为了防止处理腔35混有外部空气(主要是氧气)，通过使得惰性气体(例如，氮气)以大气压状态流入加载互锁室40而排出外部空气。随后，晶片SW从加载互锁室40移开并置于衬托器36上。随后，晶片SW被电阻加热器37夹在中间并加热。这之后，冷却的晶片SW返回到加载互锁室40并通过晶片输送腔39回到FOUP 38中。
在表2中，显示了第一热处理的处理步骤表的一个实例。晶片SW置于衬托器36上后，被保持在热处理温度的电阻加热器37从晶片SW的上方和下方(前表面和后表面)夹在中间。晶片SW保持在这种状态中，因而被电阻加热器37的热传导加热，加热时间为温度上升所需的时间和处理时间的总时间(表2中的步骤2)。在该加热器加热装置34中，晶片SW利用晶片SW和电阻加热器37之间的气体作为介质通过热传导加热，且处理气体总是经电阻加热器37提供，因此可以以30-250℃/s的升温速率将晶片SW的温度升高到电阻加热器37的同一温度，且因此可以防止对晶片SW应用过量的热量。
[表2]
  步骤号   1   2   3   4
  步骤名   净化   退火   打开   冷却
  时间   10   35   30   30
  N2   20   20   20   20
  He   (20)   (20)   (20)   (20)
  温度   550   550   550   550
  加热器   打开   关闭   打开   打开
(未反应膜除去过程)
接着，进行湿清洗处理，因而未反应的镍-铂合金膜18(即，未与nMIS的栅极10n和源/漏扩散区16及pMIS的栅极10p和源/漏扩散区17反应的镍-铂合金膜18)和氮化钛膜19被除去(图11中的步骤S4)。此时，(PtNi)2Si相的加铂硅化镍层33被遗留以保持在nMIS的栅极10n和源/漏扩散区16的表面上及pMIS的栅极10p和源/漏扩散区17的表面上。步骤S4中的湿清洗处理可以通过使用硫酸的湿清洗、使用硫酸和过氧化氢溶液的湿清洗等进行。
(硅化物稳定过程)
接着，半导体基板1进行采用RTA方法的第二热处理(第二退火过程)，因而加铂硅化镍层33阻抗降低且被稳定化(图11中的步骤S5)。步骤S5中第二热处理的热处理温度设定为高于步骤S3中的第一热处理的热处理温度。因此，可以将通过步骤S3中的第一热处理形成的(PtNi)2Si相的加铂硅化镍层33变成PtNiSi(金属单硅化物)相的加铂硅化镍层33。另外，在步骤S5中进行第二热处理以使得加铂硅化镍层33的组成更加均匀，使得加铂硅化镍层33中金属元素Ni和Si的组成比例更接近于1∶1(即化学计量比例)，且因此使得加铂硅化镍层33能够达到稳定。PtNiSi相的电阻率低于(PtNi)2Si相和(PtNi)Si2相的电阻率，因而在步骤S5中和后续步骤中，加铂硅化镍层33保持具有低阻抗的PtNiSi相直到半导体器件制造完成，并且在所制造的半导体器件中，加铂硅化镍层33继续保持低阻抗的PtNiSi相，即使在例如半导体基板1分割成单个半导体芯片的状态中也是如此。
但是，本发明的发明人已经考虑到和发现，如果步骤S5中第二热处理的热处理温度太高，(PtNi)Si2很可能异常地从加铂硅化镍层33生长到沟道部分，因为构成加铂硅化镍层33的金属元素PtNi由于步骤S5中的第二热处理而过度扩散。另外还发现，形成了不需要的(PtNi)Si2部分且对于各pMIS和nMIS，存在加铂硅化镍层33的电阻发生变化的可能性。
因此，在第一实施方式中，步骤S5中第二热处理的热处理温度设定为低于(PtNi)Si2的晶格大小(晶格常数)与构成半导体基板1的硅的晶格大小一致时的温度。结果，在进行步骤S5中的第二热处理时，可以抑制或防止(PtNi)Si2异常地从加铂硅化镍层33生长到沟道部分和通过抑制或防止不需要的(PtNi)Si2部分的形成减小各加铂硅化镍层的电阻变化。这已经在Okada等人的日本专利申请2007-17554号(2007年7月3日提交)中公开并因此在此省略对其的详细说明。
在步骤S5的第二热处理中，为了防止对加铂硅化镍层33应用过量的热量，将升温速率设定为10℃/s或更高，例如，设定为10-250℃/s，并且应用将上述步骤S3的第一热处理中形成的(PtNi)2Si相的加铂硅化镍层33变成PtNiSi相的加铂硅化镍层33必要的热量。
另外，为了提高热处理气氛的导热性，优选在正常压力下、填充导热系数高于氮气的惰性气体(例如，氦(He)气或氖(Ne)气)或填充包括添加有导热系数高于氮气的惰性气体(He或Ne)的氮气的周围气体的情况下进行热处理。
在步骤S5的第二热处理中，可以使用均温退火过程(表1中的第二RTA(均温))或尖峰退火过程(表1中的第二RTA(尖峰))。
图22是说明均温退火过程和尖峰退火过程的温度特性的曲线图。均温退火过程是其中在晶片升温到热处理温度后，晶片保持在热处理温度预定的时间，然后降低温度的热处理方法。尖峰退火过程是其中在晶片短时间内升温到热处理温度后，晶片不在热处理温度下保持(保持时间是0秒)而降低温度的热处理，因而与均温退火过程相比可以减少应用在晶片上的热量。
但是，如图22中所示，均温退火过程和尖峰退火过程之间的热历程(heat history)是不同的，因此有必要在第二热处理中将均温退火过程的温度设定为不同于尖峰退火过程温度的温度。如前面所描述的，如果第二热处理在(PtNi)Si2的晶格常数与硅的晶格常数一致时的温度下进行，可能形成阻抗高于PtNiSi相的(PtNi)2Si相。因此，在均温退火过程和尖峰退火过程中，有必要在不形成(PtNi)2Si相的温度范围内进行第二热处理。
根据由本发明人完成的各项试验，已经发现，为了在由均温退火处理形成的加铂硅化镍层中和在由尖峰退火过程形成的加铂硅化镍层中形成具有相同组成的加铂硅化镍层，尖峰退火过程的热处理温度需要设定为高于均温退火过程的热处理温度大约30-40℃的温度。因此，当对第二热处理采用均温退火过程时，热处理温度设定为380-495℃，且在采用尖峰退火过程时，热处理温度设定为380-525℃。
在第二热处理中，如果可以实现10-250℃/s的升温速率，则可以使用灯加热装置或加热器加热装置。第二热处理的热处理温度为380℃或更高，且不使用其中灯加热装置难以对温度进行控制的280℃或更低的温度范围，因此也可以使用灯加热装置。
如前所述，在第一热处理中，使用加热器加热装置使得在210-310℃的范围内控制温度成为可能。此外，可以通过使用加热器加热装置在利用导热系数高于氮气的惰性气体的气氛中进行晶片的热处理以实现30-250℃/s的升温速率而防止过量的热应用到晶片上。通过这一配置，发生均匀的硅化物反应，且可以形成其中组成上的变化受到抑制的(PtNi)2Si相的加铂硅化镍层33。此外，在第二热处理中，可以通过实现10-250℃/s的升温速率防止过量的热应用到晶片上。结果，发生均匀的硅化物反应和稳定反应，且因此可以形成在表面上具有很少缺陷和其中组成上的变化受到抑制的PtNiSi相的加铂硅化镍层33。从这些结果来看，在晶片平面中，可以在nMIS的栅极10n和源/漏扩散区16的表面上及pMIS的栅极10p和源/漏扩散区17的表面上形成具有低阻抗的均质加铂硅化镍层33。
在以这一方式在nMIS的栅极10n和源/漏扩散区16的表面上及pMIS的栅极10p和源/漏扩散区17的表面上形成具有低阻抗的加铂硅化镍层33后，除CMOS器件之外，也形成电连接半导体基板1上形成的各种半导体元件的配线。
接着，如图23中所示，第一绝缘膜41a通过以约450℃的膜形成温度(基板温度)采用等离子体CVD法在半导体基板1的主表面上沉积氮化硅膜而形成。这由Murata等人在日本专利申请2007-259355号(2007年10月3日提交)中公开，且因此在此省略对其的详细说明。随后，第二绝缘膜41b通过采用等离子体CVD法在第一绝缘膜41a上沉积TEOS(原硅酸四乙酯)膜形成，于是形成包括第一和第二绝缘膜41a、41b的夹层绝缘膜。然后，第二绝缘膜41b的表面通过CMP法进行抛光。即使由于背衬(backing)的步骤导致在第一绝缘膜41a的表面上形成隆起和凹陷，第二绝缘膜41b的表面通过CMP法进行抛光，并因此可以获得表面修平的夹层绝缘膜。
接着，第一和第二绝缘膜41a、41b使用抗蚀图案作为掩模进行蚀刻，因此在预定部分形成到达nMIS和pMIS的加铂硅化镍层33的连接孔43。随后，阻挡金属膜44通过等离子体CVD法以不低于440℃和不高于460℃的膜形成温度(基板温度)在半导体基板1的主表面上形成。阻挡金属膜44为例如钛膜、氮化钛膜或其叠层膜等。此外，在阻挡金属膜44上，沉积例如钨膜的金属膜，且通过采用例如CMP法修平金属膜的表面和通过将金属膜嵌入连接孔43中形成塞子45。这由Futase等人在日本专利申请2006-282100号(2006年10月17日提交)和日本专利申请2007-158238号(2007年6月15日提交)中公开，因此在此省略对其的说明。
接着，在半导体基板1的主表面上顺序地形成停蚀绝缘膜(stopperinsulating film)46和配线形成绝缘膜47。停蚀绝缘膜46为在绝缘膜47中加工形成凹槽时用作蚀刻终止层的膜，且使用具有对绝缘膜47的蚀刻选择比(etching selection ratio)的材料。对于停蚀绝缘膜46，例如可以使用通过等离子体CVD法形成的氮化硅膜，而对于绝缘膜47，例如可以使用通过等离子体CVD法形成的氧化硅膜。在停蚀绝缘膜46和绝缘膜47中形成将在下面描述的第一层配线。
接着，第一层配线通过单镶嵌法形成。首先，在通过使用抗蚀图案作为掩模进行干蚀刻在停蚀绝缘膜46和绝缘膜47的预定区域中形成配线槽48后，阻挡金属膜49在半导体基板1的主表面上形成。例如，阻挡金属膜49为氮化钛膜、钽膜、氮化钽膜等。随后，通过CVD法或溅射法，在阻挡金属膜49上形成铜晶种层，且进一步使用电镀法在晶种层上形成铜镀膜。配线槽48的内部嵌入铜镀膜。随后，在配线槽48以外的区域中的铜镀膜、晶种层和阻挡金属膜49通过CMP法除去，并形成由铜作为其主要导电材料制成的第一层配线50。
接着，通过双镶嵌方法形成第二层配线。首先如图24中所示，在半导体基板1的主表面上顺序地形成用于配线形成的盖绝缘膜(capinsulating film)51、夹层绝缘膜52和停蚀绝缘膜53。在盖绝缘膜51和夹层绝缘膜52中形成连接孔，这将在下面进行描述。盖绝缘膜51由对夹层绝缘膜52具有蚀刻选择比的材料制成，且可以使用通过例如等离子体CVD法形成的氮化硅膜。此外，盖绝缘膜51具有作为防止构成第一层配线50的铜扩散的保护膜的功能。对于夹层绝缘膜52，可以使用通过例如等离子体CVD法形成的TEOS膜。停蚀绝缘膜53由对夹层绝缘膜52具有蚀刻选择比的绝缘材料制成，且可以使用随后将沉积在停蚀绝缘膜53的上层中的用于配线形成的绝缘膜和例如通过等离子体CVD法形成的氮化硅膜。
接着，在通过使用用于形成孔的抗蚀图案作为掩模进行干蚀刻对停蚀绝缘膜53进行处理后，用于配线形成的绝缘膜54形成在停蚀绝缘膜53上。对于绝缘膜54，例如可以使用TEOS膜。
接着，通过使用用于形成配线槽的抗蚀图案作为掩模进行干蚀刻，对绝缘膜54进行处理。此时，停蚀绝缘膜53起到蚀刻终止层的作用。随后，通过使用停蚀绝缘膜53和用于形成配线槽的抗蚀图案作为掩模进行干蚀刻，对夹层绝缘膜52进行处理。此时，盖绝缘膜51起到蚀刻终止层的作用。随后，通过使用干蚀刻除去暴露的盖绝缘膜51，在盖绝缘膜51和夹层绝缘膜52中形成连接孔55，且在停蚀绝缘膜53和绝缘膜54中形成配线槽56。
接着，在连接孔55和配线槽56内形成第二层配线。第二层配线由阻挡金属层和铜膜(其为主导电层)制成，且连接该配线和第一层配线50(其为下层配线)的连接材料与第二层配线整体地形成。首先，阻挡金属膜57形成在半导体基板1的主表面上，包括连接孔55和配线槽56的内部。阻挡金属膜57为例如氮化钛膜、钽膜或氮化钽膜等。随后，通过CVD法或溅射法，在阻挡金属膜57上形成铜晶种层，且进一步使用电镀法在晶种层上形成铜镀膜。连接孔55和配线槽56的内部嵌入铜镀膜。随后，在连接孔55和配线槽56以外的区域中的铜镀膜、晶种层和阻挡金属膜57通过CMP法除去，并因此形成第二层配线58。
然后，如图25中所示，例如以与上述的第二层配线58相似的方法，进一步形成上层中的配线。图25显示了其中形成了第三到第六层配线59、60、61的CMOS器件的例子。随后，在第六层配线62上形成氮化硅膜63和在氮化硅膜63上形成氧化硅膜64。这些氮化硅膜63和氧化硅膜64起到防止潮气和杂质从外部侵入和抑制α射线发射的钝化膜的作用。
接着，通过使用抗蚀图案作为掩模的蚀刻处理氮化硅膜63和氧化硅膜64，第六层配线62的部分(结合垫部分)被暴露。随后，由金膜、镍膜等的叠层膜制成的凸块底电极(bump bottom electrode)65形成在暴露的第六层配线62上，且由金、焊料等制成的凸块电极(bumpelectode)66形成在凸块底电极65上，因而作为第一实施方式的CMOS器件差不多完成了。凸块电极66用作外部连接的电极。此后，将半导体晶片SW切割成单个的半导体芯片并安装在封装基板等上，因此半导体装置被完成，但其详细说明被省略。
如上所述，根据第一实施方式，在晶片平面中，可以在nMIS的栅极10n和源/漏扩散区16的表面上及pMIS的栅极10p和源/漏扩散区17的表面上形成具有低阻抗的均质加铂硅化镍层33，并因此可以减少加铂硅化镍层的电特性的变化。因此，可以提高半导体元件的可靠性和其成品收率。另外，在采用两阶段的热处理形成加铂硅化镍层33的硅化物技术中，使用加热器加热装置，且在第一热处理中采用具有30-250℃/s的升温速率的RTA方法和在第二热处理中采用具有10-250℃/s的升温速率的RTA方法，因此加铂硅化镍层33可以在短时间内形成。从而可以提高具有加铂硅化镍层33的CMOS器件(半导体元件)的制造方法的生产量。
(第二实施方式)
根据第二实施方式的半导体器件与上述第一实施方式中的半导体器件相似，具有其中在nMIS的栅极10n和源/漏扩散区16的表面上及pMIS的栅极10p和源/漏扩散区17的表面上形成PtNiSi相的加铂硅化镍层33的CMOS器件，但与上述的第一实施方式的不同之处在于加铂硅化镍层33形成过程中的热处理方法。按照第二实施方式用于形成加铂硅化镍层33的热处理方法的三个分开的处理过程(硅化物反应过程、未反应膜除去过程和硅化物稳定过程)将在下面进行描述。在第二实施方式中形成加铂硅化镍层33的条件总结于表3中。
[表3]
Figure A20081018301800351
(硅化物反应过程)
首先，通过对其上顺序沉积镍-铂合金膜18和氮化钛膜19的半导体基板1使用RTA方法进行第一热处理(第一退火过程)(图11中的步骤S3)，使得构成镍-铂合金膜18和nMIS的栅极10n的n-型多晶硅膜10ns与构成其上形成镍-铂合金膜18和nMIS的源/漏扩散区16的半导体基板1的单晶硅选择性地相互反应，以形成PtNiSi相的加铂硅化镍层33。类似地，使得构成镍-铂合金膜18和pMIS的栅极10p的p-型多晶硅膜10ps与构成其上形成镍-铂合金膜18和pMIS的源/漏扩散区17的半导体基板1的单晶硅选择性地相互反应以形成PtNiSi相的加铂硅化镍层33。
在步骤S3中第一热处理的温度被认为在例如380-400℃的范围内是合适的(但是，很明显，在其它条件下温度不限于这一范围)。如在上述的第一实施方式中，在硅化物反应过程中，使用上述的加热器加热装置34且升温速率设置为10℃/s或更高，例如30-250℃/s。此外，为了提高热处理气氛的导热性，优选在正常压力下、填充导热系数高于氮气的惰性气体(例如，氦气或氖气)或填充包括添加有导热系数高于氮气的惰性气体的氮气的周围气体的情况下进行热处理。
如上所述，通过使用加热器加热装置34在导热系数比较高的热处理气氛中以30-250℃/s的升温速率进行第一热处理，在硅化物反应温度范围内过量热量的应用受到抑制且硅化物反应的温度变化可以得到控制。因此，在通过按照第二实施方式的第一热处理进行的硅化物反应中，可以形成PtNiSi相的加铂硅化镍层33并抑制混合相状态的加铂硅化镍层(其中混合地存在例如(PtNi)Si2相、PtNiSi相、(PtNi)2Si相、(PtNi)3Si相、(PtNi)5Si相等)的形成。
(未反应膜除去过程)
接着，通过进行湿清洗处理，未反应的镍-铂合金膜18(即，未与nMIS的栅极10n和源/漏扩散区16及pMIS的栅极10p和源/漏扩散区17反应的镍-铂合金膜18)和氮化钛膜19被除去(图11中的步骤S4)。此时，硅化镍层33被遗留以保持在nMIS的栅极10n和源/漏扩散区16的表面上及pMIS的栅极10p和源/漏扩散区17的表面上。步骤S4中的湿清洗处理可以通过使用硫酸的湿清洗或使用硫酸和过氧化氢溶液的湿清洗等进行。
(硅化物稳定过程)
接着，通过采用RTA方法对半导体基板1进行第二热处理(第二退火过程)，加铂硅化镍层33被稳定(图11中的步骤S5)。步骤S5中第二热处理的热处理温度设定为高于步骤S3中的第一热处理的热处理温度。也就是说，PtNiSi相的加铂硅化镍层33在步骤S3中通过第一热处理形成，且即使在完成步骤S5中的第二热处理后加铂硅化镍层33仍保持PtNiSi相，但是，通过在步骤S5中进行第二热处理，使得加铂硅化镍层33的组成更加均匀且加铂硅化镍层中金属元素Ni和Si的组成比例变得更接近于1∶1(即化学计量比例)，并因此加铂硅化镍层33可以达到稳定。
如果步骤S5中第二热处理的热处理温度低于步骤S3中的第一热处理的热处理温度，则即使完成步骤S5中的第二热处理，加铂硅化镍层33也几乎不发生改变，且不可能预期获得使加铂硅化镍层33稳定的效果，而因此步骤S5中第二热处理的热处理温度设定为高于步骤S3中的第一热处理的热处理温度。
但是，本发明人的研究表明，如果步骤S5中第二热处理的热处理温度太高，PtNiSi2很可能异常地从加铂硅化镍层33生长到沟道部分，因为构成加铂硅化镍层33的金属元素PtNi由于步骤S5中的第二热处理而过度扩散。另外还表明，形成了不需要的PtNiSi2部分，且存在相对于各pMIS和nMIS加铂硅化镍层33的电阻发生变化的可能性。
因此，在第二实施方式中，步骤S5中第二热处理的热处理温度设定为低于PtNiSi2的晶格大小(晶格常数)与构成半导体基板1的硅的晶格大小一致时的温度。因此，在进行步骤S5中的第二热处理时，可以抑制或防止PtNiSi2异常地从加铂硅化镍层33生长到沟道部分和通过抑制或防止不需要的PtNiSi2部分的形成减小各加铂硅化镍层33的电阻变化。这已经被Okada等人在日本专利申请2007-17554号(2007年7月3日提交)中公开并因此在此省略对其的详细说明。
在步骤S5的第二热处理中，为了防止对加铂硅化镍层33应用过量的热量，升温速率设定为10℃/s或更高，例如，10-250℃/s。
另外，为了提高热处理气氛的导热性，优选在正常压力下、填充导热系数高于氮气的惰性气体(例如，氦气或氖气)或填充包括添加了导热系数高于氮气的惰性气体(He或Ne)的氮气的周围气体的情况下进行热处理。
在步骤S5的第二热处理中，可以使用均温退火过程(表3中的第二RTA(均温))或尖峰退火过程(表3中的第二RTA(尖峰))。如上述的第一实施方式中，当对第二热处理采用均温退火过程时，热处理温度设定为380-495℃，而在采用尖峰退火过程时，热处理温度设定为380-525℃。
在第二热处理中，如果可以实现10-250℃/s的升温速率，则可以使用灯加热装置或加热器加热装置中的任一种。第二热处理的热处理温度为380℃或更高，且不使用其中灯加热装置难于对温度进行控制的280℃或更低的温度范围，因此也可以使用灯加热装置。
在以这一方式在nMIS的栅极10n和源/漏扩散区16的表面上及pMIS的栅极10p和源/漏扩散区17的表面上形成具有低阻抗的硅化镍层33后，除CMOS器件之外还形成电连接形成于半导体基板1上的各种半导体元件的配线。
如上所述，根据第二实施方式，通过在第一热处理中使用加热器加热装置快速地将温度升高到380-400℃的范围，可以形成仅PtNiSi相而不是混合相状态的加铂硅化镍层33。此外，通过使用加热器加热装置使晶片在采用导热系数高于氮气的惰性气体的气氛中进行热处理，可以实现30-250℃/s的升温速率以抑制过量的热量应用到晶片上。因此，发生均匀的硅化物反应且可以形成其中组成变化得到抑制的PtNiSi相的加铂硅化镍层33。此外，在第二热处理中，可以实现10-250℃/s的升温速率以抑制过量的热量应用到晶片上。结果，可以使得通过第一热处理形成的PtNiSi相的加铂硅化镍层33的组成变得更接近于化学计量组成。此外，也可以形成在表面上具有很少缺陷的加铂硅化镍层33。结果，可以在晶片平面中在nMIS的栅极10n和源/漏扩散区16的表面上及pMIS的栅极10p和源/漏扩散区17的表面上形成具有低阻抗的均质加铂硅化镍层33。结果，可以提高具有加铂硅化镍层33的CMOS器件(半导体元件)的可靠性和其成品收率。
(第三实施方式)
与第一或第二实施方式中的半导体器件不同的第三实施方式的半导体器件具有其中在nMIS的栅极10n和源/漏扩散区16的表面上及pMIS的栅极10p和源/漏扩散区17的表面上形成NiSi相的未加铂的硅化镍层的CMOS器件。下面将描述按照第三实施方式形成硅化镍层的方法，特别是形成硅化镍层的热处理方法的三个分开的处理过程(硅化物反应过程、未反应膜除去过程和硅化物稳定过程)。第三实施方式中形成硅化镍层的条件总结于表4中。
[表4]
Figure A20081018301800391
首先，在半导体基板1的主表面上，通过溅射方法沉积镍膜(图11中的步骤S1)，并在其上顺序沉积氮化钛膜(图11中的步骤S2)。镍膜为例如大约9nm厚，且氮化钛膜为例如大约15nm厚。
为了形成镍膜和氮化钛膜，可以使用上述如图13中所示的用于形成硅化物材料膜的装置20。镍膜和氮化钛膜可以使用用于形成硅化物材料膜的装置20以上述第一实施方式中镍-铂合金膜18和氮化钛膜19相同的方式形成，因此在此省略对其的详细说明。
然后，通过使半导体基板1经受热处理，在nMIS的栅极10n和源/漏扩散区16的表面上及pMIS的栅极10p和源/漏扩散区17的表面上形成NiSi相的硅化镍层。
(硅化物反应过程)
首先，通过对其上顺序沉积镍膜和氮化钛膜的半导体基板1使用RTA方法进行第一热处理(第一退火过程)(图11中的步骤S3)，选择性地使得构成镍膜和nMIS的栅极10n的n-型多晶硅膜10ns与构成其上形成镍膜和nMIS的源/漏扩散区16的半导体基板1的单晶硅相互反应以形成NiSi相的硅化镍层。类似地，选择性地使得构成镍膜和pMIS的栅极10p的p-型多晶硅膜10ps与构成其上形成镍膜和pMIS的源/漏扩散区17的半导体基板1的单晶硅相互反应以形成NiSi相的硅化镍层。
在步骤S3的第一热处理中，热处理在例如410℃进行30秒。其升温速率可以设置为例如3-10℃/s。在上述的第一和第二实施方式中，镍-铂合金膜用作硅化物材料，且通过使镍-铂合金膜在NiPt相变温度下进行热处理或由于在第一热处理中应用过量的热量，形成了混合相状态的加铂硅化镍层。与此相反，在第三实施方式中，镍膜用作硅化物材料，且其Ni相变温度相对较高，达350℃或更高，因此，即使在第一热处理中过量的热量应用到镍膜上，仍可以形成NiSi相的硅化镍膜。因此，在镍膜用作硅化物材料的第三实施方式中，虽然需要提高升温速率，但灯加热装置或加热器加热装置可以用于其中进行第一热处理的硅化物反应过程中。
虽然没有特别的限制，热处理可以在正常压力下、填充导热系数高于氮气的惰性气体(例如，氦气或氖气)或填充包括添加有导热系数高于氮气的惰性气体(He或Ne)的氮气的周围气体的情况下进行，以提高热处理气氛的导热性。
(未反应膜除去过程)
接着，通过进行湿清洗处理，未反应的镍膜(即，未与nMIS的栅极10n和源/漏扩散区16及pMIS的栅极10p和源/漏扩散区17反应的镍膜)和氮化钛膜被除去(图11中的步骤S4)。此时，硅化镍层被遗留以保持在nMIS的栅极10n和源/漏扩散区16的表面上及pMIS的栅极10p和源/漏扩散区17的表面上。步骤S4中的湿清洗处理可以通过使用硫酸的湿清洗或使用硫酸和过氧化氢溶液的湿清洗等进行。
(硅化物稳定过程)
接着，通过采用RTA方法对半导体基板1进行第二热处理(第二退火过程)，硅化镍层被稳定(图11中的步骤S5)。步骤S5中第二热处理的热处理温度设定为高于步骤S3中的第一热处理的热处理温度。也就是说，NiSi相的硅化镍层通过步骤S3中的第一热处理形成，且即使完成步骤S5中的第二热处理，硅化镍层仍保持NiSi相，但是，通过在步骤S5中进行第二热处理，使得硅化镍层的组成更加均匀且硅化镍层中金属元素Ni和Si之间的组成比例变得更接近于1∶1(即化学计量比例)，并因此硅化镍层可以达到稳定。NiSi相的电阻率低于Ni2Si相的电阻率和NiSi2相的电阻率，因而在步骤S5中和后续步骤中，硅化镍层保持具有低阻抗的NiSi相直到半导体器件制造完成，并且在所制造的半导体器件中，硅化镍层继续保持低阻抗的NiSi相，即使是在例如半导体基板1分割成单个半导体芯片的状态中也是如此。
如果步骤S5中第二热处理的热处理温度低于步骤S3中的第一热处理的热处理温度，则即使完成步骤S5中的第二热处理，硅化镍层也几乎不发生变化，且不可能预期获得硅化镍层的稳定效果，而因此第二热处理的热处理温度设定为高于步骤S3中的第一热处理的热处理温度。
但是，本发明人的研究表明，如果步骤S5中第二热处理的热处理温度太高，NiSi2很可能异常地从硅化镍层生长到沟道部分，因为构成硅化镍层的金属元素Ni由于步骤S5中的第二热处理而过度扩散。另外还表明，形成了不需要的NiSi2部分，且存在相对于各pMIS和nMIS硅化镍层的电阻发生变化的可能性。
因此，在第三实施方式中，步骤S5中第二热处理的热处理温度设定为低于NiSi2的晶格大小(晶格常数)与构成半导体基板1的硅的晶格大小一致时的温度。因此，当进行步骤S5中的第二热处理时，可以抑制或防止NiSi2异常地从硅化镍层生长到沟道部分和通过抑制或防止不需要的NiSi2部分的形成减小各硅化镍层的电阻变化。这已经被Okada等人在日本专利申请2007-17554号(2007年7月3日提交)中公开并因此在此省略对其的详细说明。
在步骤S5的第二热处理中，为了防止对硅化镍层应用过量的热量，采用了尖峰退火过程(表4中的第二RTA(尖峰))且升温速率设定为10℃/s或更高，例如，10-250℃/s。如果过量的热量应用到通过第一热处理形成的NiSi相的硅化镍层上，构成硅化镍层的Ni和Si相互反应并聚集，因而在硅化镍层中导致缺陷产生。
图26(a)显示了用于说明当通过RTA方法的均温退火过程或尖峰退火过程进行第二热处理时硅化镍层的雾度(晶片表面的微观粗糙度和微缺陷)测量结果的曲线图。图26(b)和26(c)显示了当通过RTA方法采用均温退火过程或尖峰退火过程进行第二热处理时硅化镍层表面的SEM(扫描电镜)照片。在硅单晶形成的晶片上沉积镍膜后通过进行第一和第二热处理形成样本。第一热处理的条件和去除未反应膜的方法对于所有样本是相同的。图26(a)显示了完成第二热处理后的雾度测量的结果和在第二热处理后使用NH3气体进行等离子体处理后的雾度测量的结果，其中样本进行第二热处理的均温退火过程和样本进行第二热处理的尖峰退火过程。第二热处理的均温退火过程的条件是，温度为550℃和时间为30秒，且第二热处理的尖峰退火过程的条件是，温度为590℃和时间为30秒。
如图26(a)中所示，可以看到，对于第二热处理后的样本和第二热处理加等离子体处理后的样本，进行尖峰退火过程的样本的雾度值(雾收缩(Haze narrow))都小于进行均温退火过程的样本的雾度值，且在进行尖峰退火过程的样本中隆起和凹陷或缺陷的数目小于进行均温退火过程的样本。如图26(b)和26(c)中所示，还可以看到，进行尖峰退火过程的样本的镍中的缺陷的数目小于进行均温退火过程的样本。因此，可以通过在第二热处理中进行尖峰退火过程抑制NiSi的聚集。此外，因为硅化镍层中的缺陷数目较小，即使第二热处理之后进行等离子体处理，也可以减轻等离子体对硅化镍层的表面造成的损伤，且可以缓和等离子体处理的影响。
图27显示了用于说明当通过RTA方法采用均温退火过程或尖峰退火过程进行第二热处理时硅化镍层的XPS(X射线光电子能谱)测量结果的曲线图。样本与用于上述图26中的雾度测试的样本相同但是不进行等离子体处理。对于进行了尖峰退火过程的样本的组成，获得了NiSi相的化学计量组成，但是进行了均温退火过程的样本的组成为NiSi相以外的多个相混合的混合相状态。
基于图26中所示的硅化镍层的雾度测量和SEM观察及图27中所示的硅化镍层的XPS测量，可以看到，可以防止对晶片应用过度热处理、减少硅化镍层中缺陷的发生和形成接近于化学计量组成的具有低阻抗的单金属硅化物层的硅化镍层。
另外，为了提高热处理气氛的导热性，优选在正常压力下、填充导热系数高于氮气的惰性气体(例如，氦气或氖气)或填充包括添加了导热系数高于氮气的惰性气体(He或Ne)的氮气的周围气体的情况下进行热处理。
对于用于进行上述图26中所示的硅化镍层的雾度测量和SEM观察及用于进行图27中所示的硅化镍层的XPS测量的样本，在均温退火过程和尖峰退火过程中采用不同的热处理温度。这是因为在均温退火过程和尖峰退火过程之间存在热量差异，因而在热处理温度上产生差异。
图28显示了用于说明通过均温退火过程进行第一热处理和通过均温退火过程或尖峰退火过程进行第二热处理时硅化镍层的漏电流特性的曲线图。第一热处理的条件对于所有样本(样本a、b、c和d)是相同的且热处理通过RTA方法在410℃的温度下进行30秒。第二热处理的条件是，样本a、b和c通过RTA方法进行尖峰退火过程而样本d通过RTA方法进行均温退火过程。此外，样本a、b和c的第二热处理的温度彼此不同。
如图28中所示，可以看到，如果第二热处理从均温退火过程变为尖峰退火过程，通过在550℃温度下第二热处理的均温退火过程处理的硅化镍层的漏电流特性基本上与通过590℃温度下的尖峰退火过程处理的硅化镍层的漏电流特性相同。
图29(a)和29(b)各显示了用于说明分别通过均温退火过程和尖峰退火过程形成的硅化镍层的薄层电阻与热处理温度之间关系的实例的曲线图。曲线图中的纵轴表示在引入n-型杂质(例如，磷或砷)的硅基板(N-sub)上和引入p-型杂质(例如，硼)的硅基板(P-sub)上沉积镍膜后通过进行各自的热处理形成的硅化镍层的薄层电阻，而横轴表示热处理温度。
从薄层电阻的差异可以想到，通过均温退火过程形成的硅化镍层和通过尖峰退火过程形成的硅化镍层之间的相变温度差为大约30-40℃。因此，对于用于上述图26中所示的硅化镍层的雾度测量和SEM观察及图27中所示的硅化镍层的XPS测量的样本，采用均温退火过程的第二热处理的温度条件设定为550℃，而采用尖峰退火过程的第二热处理的温度条件设定为590℃。
在第二热处理中，如果可以实现10-250℃/s的升温速率和尖峰退火过程，则可以使用灯加热装置和加热器加热装置中的任一种。第二热处理的热处理温度为410℃或更高且不使用其中灯加热装置难于对温度进行控制的280℃或更低的温度范围，因此也可以使用灯加热装置。
表5显示了采用尖峰退火过程的第二热处理的工艺步骤表的例子。灯加热装置用作热处理装置。在晶片被加热直到达到其中晶片温度可以读取和控制的温度带(约280℃)后，晶片温度保持恒定温度(300℃)的时间为约20-30秒(步骤4、步骤5)，且进一步，温度升高到热处理温度需要的时间为大约10秒(步骤6)，因此除了热处理(0秒)以外，相当于约10秒时间的过量的热被应用到晶片上。但是，如果第二热处理采用均温退火过程，如例如表6中所示，除了热处理(30秒)以外，应用了数秒时间的过量的热，因此通过采用尖峰退火过程，与采用均温退火过程的情况相比可以减少过量的热。
[表5]
步骤号 1 2 3 4 5 6 7
  步骤名   净化   O2检查   OL   SOR   STAB   升温   冷却
  到下一步   时间   O2＜5ppm   温度＞280   SETPTHERE   时间   SETPTHERE   时间
  时间   20   20   20   5   15   10   20
  设置   CONST.V   CONST.V   RAMP V   升温   稳定温度   升温   CONST.V
  温度   5％   -   -   280-300   300   300-590   5％
  升温速率   -   -   0.1％/s   5℃/s   -   20℃/s   -
  N2   15   15   15   15   15   15   15
  He   1.5   1.5   1.5   1.5   1.5   1.5   1.5
  Rot.   -   45   240   240   240   240   240
在以这一方式在nMIS的栅极10n和源/漏扩散区16的表面上及pMIS的栅极10p和源/漏扩散区17的表面上形成具有低阻抗的硅化镍层后，除CMOS器件之外还形成电连接半导体基板1上形成的各种半导体元件的配线。
如上所述，按照第三实施方式，在第一热处理中采用灯加热装置或加热器加热装置形成NiSi相的硅化镍层，和在第二热处理中可以通过实现10-250℃/s的升温速率抑制过量的热应用到晶片上。因此，在晶片平面中，在nMIS的栅极10n和源/漏扩散区16的表面上及pMIS的栅极10p和源/漏扩散区17的表面上发生均匀的硅化物反应，可以形成其中组成变化受到抑制的NiSi相的硅化镍层。结果，可以提高CMOS器件(半导体元件)的可靠性和其成品收率。
如上，由发明人作出的本发明基于实施方式进行了具体描述，但是很明显，本发明并不限于上述实施方式，而是可以在该范围内进行各种修改而不脱离本发明的范围。
本发明可应用于包括具有金属硅化物层的半导体元件的半导体器件制造技术中。

Claims (38)

1、一种制备半导体器件的方法，包括以下步骤：
(a)准备由单晶硅制成的半导体基板；
(b)在所述半导体基板上形成半导体区域；
(c)在包括半导体区域的所述半导体基板上形成镍和铂的合金膜；
(d)通过进行第一热处理以使所述合金膜和所述半导体区域相互反应而形成(PtNi)2Si相的加铂硅化镍层；
(e)在步骤(d)之后，除去所述半导体区域上(PtNi)2Si相加铂硅化镍层上的未反应合金膜；及
(f)在步骤(e)之后，以高于所述第一热处理的温度的热处理温度进行第二热处理以形成PtNiSi相的加铂硅化镍层，
其中步骤(d)中所述第一热处理的升温速率为10℃/s或更高；和
其中步骤(f)中所述第二热处理的升温速率为10℃/s或更高。
2、根据权利要求1所述的制备半导体器件的方法，
其中步骤(d)中所述第一热处理的温度为210-310℃。
3、一种制备半导体器件的方法，包括以下步骤：
(a)准备由单晶硅制成的半导体基板；
(b)在所述半导体基板上形成半导体区域；
(c)在包括半导体区域的所述半导体基板上形成镍和铂的合金膜；
(d)通过进行第一热处理以使所述合金膜和所述半导体区域相互反应而形成PtNiSi相的加铂硅化镍层；
(e)在步骤(d)之后，除去所述半导体区域上PtNiSi相的加铂硅化镍层上的未反应合金膜；及
(f)在步骤(e)之后，以高于所述第一热处理的温度的热处理温度进行第二热处理，
其中步骤(d)中所述第一热处理的升温速率为10℃/s或更高；和
其中步骤(f)中所述第二热处理的升温速率为10℃/s或更高。
4、根据权利要求3所述的制备半导体器件的方法，
其中步骤(d)中所述第一热处理的温度为380-400℃。
5、根据权利要求3所述的制备半导体器件的方法，
其中在步骤(f)中的第二热处理之后所述PtNiSi相的加铂硅化镍层的组成比步骤(d)中的第一热处理之后所述PtNiSi相的加铂硅化镍层的组成更接近于化学计量组成。
6、根据权利要求1或3所述的制备半导体器件的方法，
其中步骤(d)中所述第一热处理的升温速率为30-250℃/s。
7、根据权利要求1或3所述的制备半导体器件的方法，
其中步骤(f)中所述第二热处理的升温速率为10-250℃/s。
8、根据权利要求1或3所述的制备半导体器件的方法，
其中步骤(f)中所述第二热处理为均温退火过程。
9、根据权利要求8所述的制备半导体器件的方法，
其中步骤(f)中所述第二热处理的热处理温度为380-495℃/s。
10、根据权利要求1或3所述的制备半导体器件的方法，
其中步骤(f)中所述第二热处理为尖峰退火过程。
11、根据权利要求10所述的制备半导体器件的方法，
其中步骤(f)中所述第二热处理的热处理温度为380-525℃/s。
12、根据权利要求1或3所述的制备半导体器件的方法，
其中加热器加热方法用于步骤(d)中的第一热处理。
13、根据权利要求12所述的制备半导体器件的方法，
其中步骤(d)中的所述第一热处理是在具有比氮气高的导热系数的惰性气体中或在氮气中添加具有比氮气高的导热系数的气体的气氛中进行的。
14、根据权利要求1或3所述的制备半导体器件的方法，
其中加热器加热方法或灯加热方法用于步骤(f)中的第二热处理。
15、根据权利要求14所述的制备半导体器件的方法，
其中步骤(f)中的所述第二热处理是在具有比氮气高的导热系数的惰性气体中或在氮气中添加具有比氮气高的导热系数的气体的气氛中进行的。
16、根据权利要求13或15所述的制备半导体器件的方法，
其中所述惰性气体是氦气或氖气。
17、根据权利要求1或3所述的制备半导体器件的方法，
其中所述半导体区域是用于源极或漏极的半导体区域。
18、根据权利要求17所述的制备半导体器件的方法，进一步包括以下步骤：
(a1)在步骤(a)之后，在所述半导体基板上形成栅极绝缘膜；和
(a2)在所述栅极绝缘膜上形成由多晶硅制成的栅极，
其中，在步骤(c)中，在包括半导体区域的所述半导体基板上形成合金膜以覆盖栅极。
19、根据权利要求1或3所述的制备半导体器件的方法，进一步包括以下步骤：
(c1)在步骤(c)之后和在步骤(d)之前，在所述合金膜上形成阻挡膜，
其中，在步骤(e)中，除去所述阻挡膜和所述未反应合金膜。
20、根据权利要求1所述的制备半导体器件的方法，
其中即使进行第一热处理，所述阻挡膜也不与所述合金膜反应。
21、根据权利要求1或3所述的制备半导体器件的方法，进一步包括以下步骤：
(c2)在步骤(c)之前，干清洗所述半导体基板的主表面中的半导体区域的表面，
其中，在步骤(c2)之后，在半导体基板不暴露于空气的情况下进行步骤(c)。
22、一种制备半导体器件的方法，包括以下步骤：
(a)准备由单晶硅制成的半导体基板；
(b)在所述半导体基板上形成半导体区域；
(c)在包括半导体区域的所述半导体基板上形成镍膜；
(d)通过进行第一热处理以使所述镍膜和所述半导体区域相互反应而形成NiSi相的硅化镍层；
(e)在步骤(d)之后，除去所述半导体区域上NiSi相的硅化镍层上的未反应镍膜；及
(f)在步骤(e)之后，以高于所述第一热处理的温度的热处理温度进行第二热处理，
其中步骤(f)中所述第二热处理的升温速率为10℃/s或更高。
23、根据权利要求22所述的制备半导体器件的方法，
其中在步骤(f)中的第二热处理之后所述NiSi相的硅化镍层的组成比步骤(d)中的第一热处理之后所述NiSi相的硅化镍层的组成更接近于化学计量组成。
24、根据权利要求22所述的制备半导体器件的方法，
其中步骤(d)中所述第一热处理的温度为400-430℃。
25、根据权利要求22所述的制备半导体器件的方法，
其中步骤(d)中所述第一热处理的升温速率为3-10℃/s。
26、根据权利要求22所述的制备半导体器件的方法，
其中步骤(f)中所述第二热处理的升温速率为10-250℃/s。
27、根据权利要求22所述的制备半导体器件的方法，
其中步骤(f)中所述第二热处理为尖峰退火过程。
28、根据权利要求27所述的制备半导体器件的方法，
其中步骤(f)中所述第二热处理的热处理温度为400-635℃。
29、根据权利要求22所述的制备半导体器件的方法，
其中加热器加热方法或灯加热方法用于步骤(d)中的第一热处理。
30、根据权利要求29所述的制备半导体器件的方法，
其中步骤(d)中的所述第一热处理是在具有比氮气高的导热系数的惰性气体中或在向氮气中添加具有比氮气高的导热系数的气体的气氛中进行的。
31、根据权利要求22所述的制备半导体器件的方法，
其中加热器加热方法或灯加热方法用于步骤(f)中的第二热处理。
32、根据权利要求31所述的制备半导体器件的方法，
其中步骤(f)中的所述第二热处理是在具有比氮气高的导热系数的惰性气体中或在向氮气中添加具有比氮气高的导热系数的气体的气氛中进行的。
33、根据权利要求30或32所述的制备半导体器件的方法，
其中所述惰性气体是氦气或氖气。
34、根据权利要求22所述的制备半导体器件的方法，
其中所述半导体区域是用于源极或漏极的半导体区域。
35、根据权利要求34所述的制备半导体器件的方法，进一步包括以下步骤：
(a1)在步骤(a)之后，在所述半导体基板上形成栅极绝缘膜；和
(a2)在所述栅极绝缘膜上形成由多晶硅制成的栅极，
其中，在步骤(c)中，在包括半导体区域的所述半导体基板上形成镍膜以覆盖栅极。
36、根据权利要求22所述的制备半导体器件的方法，进一步包括以下步骤：
(c1)在步骤(c)之后和在步骤(d)之前，在所述镍膜上形成阻挡膜，
其中，在步骤(e)中，除去所述阻挡膜和所述未反应的镍膜。
37、根据权利要求36所述的制备半导体器件的方法，
其中即使进行第一热处理，所述阻挡膜也不与所述镍膜反应。
38、根据权利要求22所述的制备半导体器件的方法，进一步包括以下步骤：
(c2)在步骤(c)之前，干清洗所述半导体基板的主表面上的所述半导体区域的表面，
其中，在步骤(c2)之后，在半导体基板不暴露于空气中的情况下进行步骤(c)。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102403225A (zh) * 2010-09-07 2012-04-04 无锡华润上华半导体有限公司 沟渠双扩散金属氧化半导体制作方法及装置
CN102446730A (zh) * 2011-10-12 2012-05-09 上海华力微电子有限公司 一种微波退火形成镍硅化物的方法
CN102479696A (zh) * 2010-11-19 2012-05-30 瑞萨电子株式会社 半导体器件及其制造方法
CN103367158A (zh) * 2012-03-31 2013-10-23 中芯国际集成电路制造(上海)有限公司 Mos晶体管及其制造方法
CN104078344A (zh) * 2014-07-11 2014-10-01 上海华力微电子有限公司 减少自对准硅化镍尖峰缺陷和管道缺陷的方法
CN104347495A (zh) * 2014-09-23 2015-02-11 上海华力微电子有限公司 自对准硅化镍的制备方法
CN107204369A (zh) * 2016-03-16 2017-09-26 富士电机株式会社 半导体装置和半导体装置的制造方法
CN110310900A (zh) * 2019-07-22 2019-10-08 上海华力集成电路制造有限公司 镍金属硅化物生成监控方法

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5420345B2 (ja) * 2009-08-14 2014-02-19 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US20110217848A1 (en) * 2010-03-03 2011-09-08 Bergman Eric J Photoresist removing processor and methods
JP5538975B2 (ja) 2010-03-29 2014-07-02 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8404589B2 (en) * 2010-04-06 2013-03-26 International Business Machines Corporation Silicide contact formation
US20120015523A1 (en) * 2010-07-15 2012-01-19 Jerry Dustin Leonhard Systems and methods for etching silicon nitride
JP2013084678A (ja) * 2011-10-06 2013-05-09 Elpida Memory Inc 半導体装置の製造方法
CN103165485B (zh) * 2011-12-08 2015-11-25 中芯国际集成电路制造(上海)有限公司 毫秒退火工艺稳定性的监测方法
FR2993576B1 (fr) * 2012-07-20 2018-05-18 Nanoplas Dispositif de traitement d'un objet par plasma
US8603881B1 (en) 2012-09-20 2013-12-10 International Business Machines Corporation Raised trench metal semiconductor alloy formation
JP6084479B2 (ja) * 2013-02-18 2017-02-22 株式会社Ｓｃｒｅｅｎホールディングス 熱処理方法、熱処理装置およびサセプター
US10032876B2 (en) 2014-03-13 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Contact silicide having a non-angular profile
US20150372099A1 (en) * 2014-06-19 2015-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Contact silicide formation using a spike annealing process
JP5950988B2 (ja) * 2014-12-08 2016-07-13 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR102551745B1 (ko) * 2016-11-09 2023-07-06 삼성전자주식회사 반도체 장치
US10454114B2 (en) 2016-12-22 2019-10-22 The Research Foundation For The State University Of New York Method of producing stable, active and mass-producible Pt3Ni catalysts through preferential co etching
US10504733B2 (en) * 2017-01-19 2019-12-10 Texas Instruments Incorporated Etching platinum-containing thin film using protective cap layer
CN110890275B (zh) * 2018-09-07 2022-04-12 长鑫存储技术有限公司 金属硅化物形成方法
KR102568706B1 (ko) * 2018-09-18 2023-08-21 어플라이드 머티어리얼스, 인코포레이티드 인-시튜 통합 챔버들
JP2020123672A (ja) * 2019-01-30 2020-08-13 東京エレクトロン株式会社 基板処理装置の制御方法、基板処理装置及びクラスタシステム

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0529343A (ja) 1991-07-18 1993-02-05 Mitsubishi Electric Corp 微細半導体装置の製造方法
US6071782A (en) 1998-02-13 2000-06-06 Sharp Laboratories Of America, Inc. Partial silicidation method to form shallow source/drain junctions
US6211001B1 (en) * 1998-07-24 2001-04-03 Sharp Laboratories Of America, Inc. Electrostatic discharge protection for salicided devices and method of making same
JP2001077050A (ja) * 1999-08-31 2001-03-23 Toshiba Corp 半導体装置の製造方法
TW463309B (en) * 2000-08-10 2001-11-11 Chartered Semiconductor Mfg A titanium-cap/nickel (platinum) salicide process
JP2002208695A (ja) * 2001-01-11 2002-07-26 Mitsubishi Electric Corp 半導体装置およびその製造方法
US20020132473A1 (en) * 2001-03-13 2002-09-19 Applied Materials ,Inc. Integrated barrier layer structure for copper contact level metallization
KR100558006B1 (ko) * 2003-11-17 2006-03-06 삼성전자주식회사 니켈 샐리사이드 공정들 및 이를 사용하여 반도체소자를제조하는 방법들
US7335595B2 (en) * 2004-07-16 2008-02-26 Texas Instruments Incorporated Silicide formation using a low temperature anneal process
US7208414B2 (en) * 2004-09-14 2007-04-24 International Business Machines Corporation Method for enhanced uni-directional diffusion of metal and subsequent silicide formation
JP2007142347A (ja) * 2005-10-19 2007-06-07 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2007173743A (ja) * 2005-12-26 2007-07-05 Toshiba Corp 半導体装置の製造方法
JP2007184420A (ja) * 2006-01-06 2007-07-19 Nec Electronics Corp 半導体装置の製造方法
JP2007214269A (ja) * 2006-02-08 2007-08-23 Sony Corp 金属シリサイド形成方法および半導体装置の製造方法
CN100442460C (zh) * 2006-04-03 2008-12-10 中芯国际集成电路制造(上海)有限公司 等离子体退火形成硅化镍的方法
JP5042517B2 (ja) * 2006-04-10 2012-10-03 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US7943512B2 (en) * 2007-12-13 2011-05-17 United Microelectronics Corp. Method for fabricating metal silicide

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102403225B (zh) * 2010-09-07 2013-08-14 无锡华润上华半导体有限公司 沟渠双扩散金属氧化半导体制作方法及装置
CN102403225A (zh) * 2010-09-07 2012-04-04 无锡华润上华半导体有限公司 沟渠双扩散金属氧化半导体制作方法及装置
CN102479696B (zh) * 2010-11-19 2017-04-12 瑞萨电子株式会社 半导体器件及其制造方法
CN102479696A (zh) * 2010-11-19 2012-05-30 瑞萨电子株式会社 半导体器件及其制造方法
CN106887457A (zh) * 2010-11-19 2017-06-23 瑞萨电子株式会社 半导体器件
CN106887457B (zh) * 2010-11-19 2020-11-10 瑞萨电子株式会社 半导体器件
CN102446730A (zh) * 2011-10-12 2012-05-09 上海华力微电子有限公司 一种微波退火形成镍硅化物的方法
CN103367158A (zh) * 2012-03-31 2013-10-23 中芯国际集成电路制造(上海)有限公司 Mos晶体管及其制造方法
CN103367158B (zh) * 2012-03-31 2016-06-01 中芯国际集成电路制造(上海)有限公司 Mos晶体管及其制造方法
CN104078344A (zh) * 2014-07-11 2014-10-01 上海华力微电子有限公司 减少自对准硅化镍尖峰缺陷和管道缺陷的方法
CN104078344B (zh) * 2014-07-11 2017-04-05 上海华力微电子有限公司 减少自对准硅化镍尖峰缺陷和管道缺陷的方法
CN104347495A (zh) * 2014-09-23 2015-02-11 上海华力微电子有限公司 自对准硅化镍的制备方法
CN107204369A (zh) * 2016-03-16 2017-09-26 富士电机株式会社 半导体装置和半导体装置的制造方法
CN110310900A (zh) * 2019-07-22 2019-10-08 上海华力集成电路制造有限公司 镍金属硅化物生成监控方法

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