JP2007214269A - 金属シリサイド形成方法および半導体装置の製造方法 - Google Patents

金属シリサイド形成方法および半導体装置の製造方法 Download PDF

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Abstract

【課題】金属シリサイド層のグレインサイズを均一化することが可能であって、信頼性を向上する。
【解決手段】ソース・ドレイン領域２１ｓｄが形成された単結晶シリコンの半導体基板１１や、ポリシリコンのゲート電極２１ｇのように、シリコンを含む半導体領域においてシリサイド化が生ずる第１の温度にて、その半導体領域に第１金属を堆積することによって、第１金属層１２を形成する。つぎに、その形成された第１金属層１２を被覆するように、第１の温度より低い第２の温度にて、その半導体領域に第２金属１３を堆積することによって、第２金属層を形成する。つぎに、第２金属層１３が第１金属層１２を被覆するように形成された半導体領域に対して熱処理を実施することによって、金属シリサイド層２１ｇｍ，２１ｓｄｍを形成する。
【選択図】図２

Description

本発明は、金属シリサイド形成方法および半導体装置の製造方法に関する。特に、本発明は、シリコンを含む半導体領域に金属シリサイド層を形成する、金属シリサイド形成方法および半導体装置の製造方法に関する。
半導体装置においては、微細化や高集積化などが要請されている。このため、たとえば、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタにおいては、チャネルが微細化されており、ショートチャネル効果によってトランジスタ特性が劣化する場合がある。この不具合を解消するために、ＭＯＳトランジスタにおいては、たとえば、ソースおよびドレイン接合を浅くするように形成すると共に、ソース・ドレイン領域のコンタクト抵抗を低下させるために金属シリサイド層が形成されている。
この金属シリサイド層は、たとえば、サリサイド（ＳＡＬＩＣＩＤＥ：Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｓｉｌｉｃｉｄｅ）工程にて形成される（たとえば、特許文献１，特許文献２，特許文献３，特許文献４参照）。
特開平０９−２８３４６５号公報 特開平０７−２７３０６６号公報 特開平０７−９４４４９号公報 特開平０４−２９９８２５号公報
具体的には、サリサイド工程においては、まず、シリコンを含む半導体領域において金属シリサイド層を形成する領域に対応するように、金属を堆積することによって、金属層を形成する。たとえば、ポリシリコンのゲート電極と、このゲート電極を挟むようにシリコン半導体基板に形成された一対のソース・ドレイン領域とを被覆するように、スパッタリング法によって室温下にてニッケルを堆積し、この金属層を形成する。
つぎに、熱処理を実施することによって、それぞれの半導体領域のシリコンと、金属層の金属とをシリサイド化させて、金属シリサイド層を形成する。たとえば、２５０〜４００℃の高温雰囲気下において、半導体領域のシリコンと、ニッケルからなる金属層とを反応させて、ニッケルシリサイド（ＮｉｘＳｉ，ｘ＝１〜２）層を形成する。
つぎに、シリサイド化されなかった金属層を除去する。たとえば、硫酸と過酸化水素の混合液（混酸）を用いたエッチング処理により、この未反応の金属膜を選択的に除去する。
つぎに、再度、熱処理を実施することによって、シリサイド化を進行させて金属シリサイド層を成長させる。たとえば、前述の熱処理よりも高い温度である４５０〜６５０℃にて、再度、熱処理を実施することによって、ポリシリコンにより形成されたゲート電極と、このゲート電極を挟むようにシリコン半導体基板に形成された一対のソース・ドレイン領域との表面を覆うように、ニッケルシリサイド層を成長させる。
このようにして、サリサイド工程においては、自己整合的に金属シリサイド層を形成する。
しかしながら、上記のようにして金属シリサイド層を形成する場合においては、金属シリサイドの核の大きさを制御することが困難であるために、この金属シリサイドの核が局所的に大きく形成される場合があり、グレインサイズが大きく形成され、均一でない場合がある。つまり、金属シリサイドが凝集や異常成長して、グレインサイズが不均一になる場合がある。具体的には、堆積中にニッケルの核が大きく成長するために、その後、熱処理を施した場合には、たとえば、５０〜５００ｎｍの範囲のグレインサイズにて金属シリサイド層が形成される。このため、金属シリサイド層においてグレインサイズが不均一になることに起因して、ＭＯＳトランジスタが形成される活性領域にてリークが発生する場合や、抵抗が大きくなる場合があり、所望のトランジスタ特性を得ることができない場合があった。
このように金属シリサイド層のグレインサイズが不均一であるために、半導体装置の信頼性が低下する場合があった。
したがって、本発明の目的は、金属シリサイド層のグレインサイズを均一化することが可能であって、信頼性を向上できる金属シリサイド形成方法および半導体装置の製造方法を提供することにある。
上記課題を解決するために、本発明の金属シリサイド形成方法は、シリコンを含む半導体領域に金属シリサイド層を形成する金属シリサイド形成方法であって、前記半導体領域に第１金属を含む第１金属層を形成する第１工程と、前記第１工程にて形成された前記第１金属層を被覆するように前記半導体領域に第２金属を含む第２金属層を形成する第２工程と、前記第２工程にて前記第２金属層が前記第１金属層を被覆するように形成された前記半導体領域に対して熱処理を実施することによって、前記第１金属層と前記第２金属層との少なくとも一方と、前記半導体領域とをシリサイド化させて、前記金属シリサイド層を形成する第３工程とを含み、前記第１工程においては、前記半導体領域と前記第１金属とがシリサイド化するような第１の温度にて、前記第１金属層を形成し、前記第２工程においては、前記第１の温度より低い第２の温度にて、前記第２金属層を形成する。
上記課題を解決するために、本発明の半導体装置の製造方法は、シリコンを含む半導体領域に金属シリサイド層が形成された半導体装置の製造方法であって、前記半導体領域に第１金属を含む第１金属層を形成する第１工程と、前記第１工程にて形成された前記第１金属層を被覆するように前記半導体領域に第２金属を含む第２金属層を形成する第２工程と、前記第２工程にて前記第２金属層が前記第１金属層を被覆するように形成された前記半導体領域に対して熱処理を実施することによって、前記第１金属層と前記第２金属層との少なくとも一方と、前記半導体領域とをシリサイド化させて、前記金属シリサイド層を形成する第３工程とを含み、前記第１工程においては、前記半導体領域と前記第１金属とにおいてシリサイド化させるような第１の温度にて、前記第１金属層を形成し、前記第２工程においては、前記第１の温度より低い第２の温度にて、前記第２金属層を形成する。
本発明によれば、まず、シリコンを含む半導体領域においてシリサイド化が生ずるような第１の温度にて、その半導体領域に第１金属を堆積することによって、第１金属層を形成する。つぎに、その形成された第１金属層を被覆するように、第１の温度より低い第２の温度にて半導体領域に第２金属を堆積することによって、第２金属層を形成する。つぎに、第２金属層が第１金属層を被覆するように形成された半導体領域に対して熱処理を実施することによって、第１金属層と第２金属層との少なくとも一方と、半導体領域とをシリサイド化させて、金属シリサイド層を形成する。
本発明によれば、金属シリサイド層のグレインサイズを均一化することが可能であって、信頼性を向上できる金属シリサイド形成方法および半導体装置の製造方法を提供することができる。
図１は、本発明に係る実施形態において、半導体装置１の要部を示す断面図である。
図１に示すように、本実施形態の半導体装置１は、半導体基板１１とＭＯＳトランジスタ２１とを有する。
半導体基板１１は、たとえば、単結晶シリコンからなり、主面にＭＯＳトランジスタ２１が形成されている。
ＭＯＳトランジスタ２１は、図１に示すように、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造である。ＭＯＳトランジスタ２１は、半導体基板１１の主面において素子分離層（図示無し）が区画する領域に対応するように形成されている。
ここで、ＭＯＳトランジスタ２１において、チャネル領域２１ｃは、図１に示すように、半導体基板１１の主面に形成されている。
そして、ＭＯＳトランジスタ２１において、ゲート絶縁膜２１ｘは、図１に示すように、そのチャネル領域２１ｃに対応するように形成されている。ゲート絶縁膜２１ｘは、たとえば、シリコン酸化物によって、厚さが０．１〜５ｎｍになるように形成されている。
また、ＭＯＳトランジスタ２１において、ゲート電極２１ｇは、図１に示すように、ゲート絶縁膜２１ｘを介してチャネル領域２１ｃに対応するように積層されて形成されている。たとえば、ゲート電極２１ｇは、ポリシリコンによって、厚さが１００〜２００ｎｍ程度になるように形成されている。そして、ゲート電極２１ｇの側壁部分には、側壁スペーサー２１ｓが絶縁体によって形成されている。また、本実施形態においては、ゲート電極２１ｇは、図１に示すように、ゲート絶縁膜２１ｘに対して反対の側に、金属シリサイド層２１ｇｍが形成されている。たとえば、ニッケルシリサイドにより、金属シリサイド層２１ｇｍが形成されている。
そして、ＭＯＳトランジスタ２１においては、一対のソース・ドレイン領域２１ｓｄがチャネル領域２１ｃを挟むように形成されている。この一対のソース・ドレイン領域２１ｓｄは、側壁スペーサー２１ｓに対応する領域であってチャネル領域２１ｃを挟む領域にエクステンション領域が形成されており、そのエクステンション領域を介してチャネル領域２１ｃを挟むように、エクステンション領域よりも不純物の濃度が高く、その不純物が拡散した深度が深い不純物拡散領域が形成されている。たとえば、一対のソース・ドレイン領域２１ｓｄにおいては、半導体基板１１の主面に不純物が注入されて拡散されることによって形成されている。そして、本実施形態においては、一対のソース・ドレイン領域２１ｓｄは、図１に示すように、金属シリサイド層２１ｓｄｍが表面に形成されている。たとえば、ニッケルシリサイドにより、金属シリサイド層２１ｓｄｍがそれぞれに形成されている。
以下より、本実施形態における半導体装置１の製造方法について説明する。
図２は、本発明にかかる実施形態において、半導体装置１を製造する製造方法の各工程での半導体装置１の断面図である。図２においては、図２（ａ），図２（ｂ），図２（ｃ）の順に、半導体装置１の製造方法における各工程での断面図を示している。
本実施形態において半導体装置１を製造する場合においては、図２（ａ）に示すように、まず、ＭＯＳトランジスタ２１を形成する。
ここでは、図２（ａ）に示すように、単結晶シリコンからなる半導体基板１１の主面に、ＭＯＳトランジスタ２１をＬＤＤ構造になるように形成する。
具体的には、まず、ＭＯＳトランジスタ２１のゲート絶縁膜２１ｘを形成する。
ここでは、半導体基板１１を熱酸化し、厚さが０．１〜５ｎｍ程度のシリコン酸化物を表面に形成することによって、チャネル領域２１ｃに対応するようにゲート絶縁膜２１ｘを設ける。
つぎに、ＭＯＳトランジスタ２１のゲート電極２１ｇを形成する。
ここでは、たとえば、ゲート絶縁膜２１ｘを被覆するように、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｏｎ）法によって１００〜２００ｎｍ程度の厚さのポリシリコンを堆積することによって、ポリシリコン膜（図示なし）を形成する。そして、チャネル領域２１ｃに対応するように、そのポリシリコン膜上にマスク層（図示なし）を形成した後に、そのマスク層をマスクとして、そのポリシリコン膜をＲＩＥ（Ｒｅａｃｔｉｖ Ｉｏｎ Ｅｔｃｈｉｎｇ）法によりエッチングすることによって、図２（ａ）に示すように、ゲート電極２１ｇをパターン加工する。
つぎに、一対のソース・ドレイン領域２１ｓｄのそれぞれを形成する。
ここでは、ゲート電極２１ｇの両端部に位置する半導体基板１１のそれぞれに、ゲート電極２１ｇをマスクとして不純物を注入し、一対のエクステンション領域を形成する。その後、側壁スペーサー２１ｓをゲート電極２１ｇの側壁に形成する。そして、その側壁スペーサー２１ｓの両端部に位置する半導体基板１１のそれぞれに、不純物を注入する。そして、アニール処理をすることによって不純物を活性化させ、エクステンション領域と、そのエクステンション領域よりも不純物の濃度が高く、その不純物が拡散した深度が深い一対の高濃度不純物拡散領域を形成する。これにより、エクステンション領域と高濃度不純物拡散領域とからなるソース・ドレイン領域２１ｓｄを一対で形成する。
つぎに、図２（ｂ）に示すように、第１金属層１２を形成する。
ここでは、一対のソース・ドレイン領域２１ｓｄとゲート電極２１ｇとにおいてシリサイド化が発生するような第１の温度にて、ＭＯＳトランジスタ２１を被覆するように物理気相成長法により第１金属を堆積することによって、この第１金属層１２を形成する。
具体的には、自然酸化膜を除去する前処理を実施した後に、Ｎ２，Ｈｅ，Ｎｅ，Ａｒ，Ｋｒ，Ｘｅ，Ｒｎ，Ｈ２のうち、少なくとも１つを含む雰囲気下であって、一対のソース・ドレイン領域２１ｓｄとゲート電極２１ｇとにおいてシリサイド化が生じ、ニッケルシリサイドが形成されるような第１の温度にて、第１金属としてニッケルをスパッタリング法によって堆積することにより、第１金属層１２を形成する。本実施形態においては、第１の温度として、ニッケルシリサイドにおいて高い抵抗であるＮｉＳｉ２が形成されないように１５０℃以上，２５０℃以下の範囲の雰囲気下にある密閉容器内においてニッケルを堆積することによって、前述の金属シリサイド層２１ｇｍ，２１ｓｄｍを形成する際に核となる結晶核が形成されるように、厚さが０．２ｎｍ以上，３ｎｍ以下のニッケル膜を、第１金属層１２として形成する。
ここで、金属を堆積する際の温度が１５０℃未満の場合には、ニッケルシリサイドの核が形成されない場合や、その核が不均一になるなどの不具合が発生する場合があり、２５０℃を超える場合には、ニッケルシリサイドの核が成長して、熱処理後のグレインサイズが大きくなるなどの不具合が発生する場合がある。また、第１金属層１２の厚さが、０．２ｎｍ未満の場合には、ニッケルシリサイドの核の形成が疎になるために、熱処理後のグレインサイズが大きくなる場合や不均一になるなどの不具合が発生する場合があり、３ｎｍ未満の場合には、堆積に要する時間中でニッケルシリサイドが成長し、グレインサイズが大きくなるなどの不具合が発生する場合がある。
図３は、本発明にかかる実施形態において、ソース・ドレイン領域２１ｓｄが形成された半導体基板１１にて、第１金属層１２が設けられた部分を示す断面図である。なお、ゲート電極２１ｇに第１金属層１２が設けられた個所についても、同様である。
図３に示すように、本工程においては、シリサイド化が発生するような第１の温度にて半導体基板１１にニッケルを堆積するために、ニッケルシリサイドを含む結晶核が高密度に存在する結晶層１２ｓが、半導体基板１１の表面に形成される。ここでは、この結晶核のそれぞれが互いに融合せずに小さなサイズで分散して存在するように形成する。
つぎに、図２（ｃ）に示すように、第２金属層１３を形成する。
ここでは、前工程にて形成された第１金属層１２を被覆するように、この前工程での第１の温度より低い第２の温度にて物理気相成長法により第２金属を堆積することによって、この第２金属層１３を形成する。本実施形態においては、第２の温度として、シリサイド化が生じない温度にて、第２金属を堆積し、第２金属層１３を形成する。
具体的には、Ｎ２，Ｈｅ，Ｎｅ，Ａｒ，Ｋｒ，Ｘｅ，Ｒｎ，Ｈ２のうち、少なくとも１つを含む雰囲気下であって、一対のソース・ドレイン領域２１ｓｄとゲート電極２１ｇとにおいてニッケルシリサイドが形成されないような第２の温度にて、第２金属としてニッケルをスパッタリング法によって堆積することにより、第２金属層１３を形成する。本実施形態においては、まず、前工程にて収容された第１の温度の雰囲気下の密閉容器から、第２の温度として、室温以上，１５０℃未満の範囲の雰囲気下にある別の密閉容器に移動させ収容する。その後、その第２の温度の雰囲気下の密閉容器内においてニッケルを堆積し、たとえば、厚さが３ｎｍ以上，１５ｎｍ以下のニッケル膜を、第２金属層１３として形成する。
つぎに、図１に示すように、金属シリサイド層２１ｇｍ，２１ｓｄｍを形成する。
ここでは、第２金属層１３が第１金属層１２を被覆するように形成された半導体基板１１に対して熱処理を実施することによって、第１金属層１２と第２金属層１３との少なくとも一方と、一対のソース・ドレイン領域２１ｓｄとゲート電極２１ｇとのそれぞれとの間にてシリサイド化を生じさせて、金属シリサイド層２１ｇｍ，２１ｓｄｍをそれぞれに形成する。
つまり、第１金属層１２と第２金属層１３との少なくとも一方と、一対のソース・ドレイン領域２１ｓｄが形成された単結晶シリコンの半導体基板１１とを、第１金属層１２を形成する際に形成された結晶核を元にして成長させることによってシリサイド化を進行させ、一対のソース・ドレイン領域２１ｓｄの表面に金属シリサイド層２１ｓｄｍを形成する。そして、これと共に、第１金属層１２と第２金属層１３との少なくとも一方と、ポリシリコンのゲート電極２１ｇとを、第１金属層１２を形成する際に形成された結晶核を元にして成長させることによってシリサイド化を進行させ、ゲート電極２１ｇの表面に金属シリサイド層２１ｇｍを形成する。
具体的には、まず、各部が形成された半導体基板１１に対して、第１の熱処理を実施する。たとえば、Ｎ２，Ｈｅ，Ｎｅ，Ａｒ，Ｋｒ，Ｘｅ，Ｒｎ，Ｈ２のうち、少なくとも１つを含む雰囲気下において、ランプ加熱により、２５０℃以上，４５０度未満の範囲の温度であって１０秒〜１２０秒の熱処理時間になるように、この第１の熱処理を実施する。なお、この他に、電気炉，レーザー加熱装置，スパイクアニール装置などを用いて第１の熱処理を実施しても良い。たとえば、電気炉の場合においては、２分〜１時間の処理時間で、この第１の熱処理を実施する。
そして、第１の熱処理にてシリサイド化されなかった第１金属層１２と第２金属層１３とを、エッチング処理により除去する。たとえば、硫酸と過酸化水素の混合液（混酸）を用いたウェットエッチング法によって、この未反応の第１金属膜１２と第２金属膜１３とを選択的に除去する。なお、この他に、ドライエッチング法により、未反応の第１金属膜１２と第２金属膜１３とを選択的に除去してもよい。
そして、第１金属層１２と第２金属層１３とが除去された半導体基板１１に対して、第２の熱処理を実施する。ここでは、前述の第１の熱処理よりも高い温度にて、この第２の熱処理を実施する。たとえば、ランプ加熱により、４５０℃以上，６００度以下の範囲の温度雰囲気下であって４秒〜１２０秒の熱処理時間になるように、この第２の熱処理を実施する。なお、この他に、電気炉，レーザー加熱装置，スパイクアニール装置などを用いて第２の熱処理を実施しても良い。
このようにして本実施形態の半導体装置１を形成する。ここでは、本実施形態の半導体装置１における金属シリサイド層２１ｇｍ，２１ｓｄｍは、グレインサイズが１０〜５０ｎｍの範囲であって、小さく、均一であることが確認された。
以上のように、本実施形態においては、ソース・ドレイン領域２１ｓｄが形成された単結晶シリコンの半導体基板１１や、ポリシリコンのゲート電極２１ｇのように、シリコンを含む半導体領域にてシリサイド化が生ずる第１の温度において、その半導体領域に第１金属を堆積することによって、第１金属を含む第１金属層１２を形成する。つぎに、その形成された第１金属層１２を被覆するように、第１の温度より低い第２の温度にて、その半導体領域に第２金属１３を堆積することによって、第２金属を含む第２金属層１３を形成する。つぎに、第２金属層１３が第１金属層１２を被覆するように形成された半導体領域に対して熱処理を実施することによって、第１金属層１２と第２金属層１３との少なくとも一方と、シリコンを含む半導体領域とをシリサイド化させて、金属シリサイド層２１ｇｍ，２１ｓｄｍを形成する。このため、本実施形態においては、上述したように、シリサイド化が発生するような高い温度の第１の温度にて半導体基板１１にニッケルを堆積して第１金属層１２を形成するために、ニッケルシリサイドを含む結晶核が高密度に存在する結晶層１２ｓが、半導体基板１１の表面に形成されている。そして、この第１金属層１２を被覆するように、低い温度の第２の温度にて、ニッケルを堆積して第２金属層１３を形成するために、第１金属層１２の結晶核のそれぞれが融合せずに小さなサイズで分散して存在する。そして、熱処理によって、この結晶核を元にして金属シリサイドのグレインを成長させ、金属シリサイド層２１ｇｍ，２１ｓｄｍとして形成するために、、金属シリサイド層２１ｇｍ，２１ｓｄｍは、グレインサイズが小さく均一となる。したがって、本実施形態においては、金属シリサイドの結晶核が局所的に大きく形成されないために、ＭＯＳトランジスタが形成される活性領域にてリークが発生することを防止できると共に、抵抗が所望より大きくなる不具合の発生を防止することができる。よって、本実施形態は、金属シリサイド層のグレインサイズを均一化することが可能であって、信頼性を向上できる。
なお、本発明の実施に際しては、上記の実施形態に限定されるものではなく、種々の変形形態を採用することができる。
たとえば、上記の実施形態においては、スパッタリング法により、第１金属層と第２金属層とを形成する場合について、説明したが、これに限定されない。たとえば、電子ビーム蒸着法により形成しても良い。その他に、第１金属層を形成する場合においては、シリコンを含む半導体領域に、シリサイド化が生ずる金属イオンを注入してもよい。この場合には、たとえば、上記の実施形態と同様な温度雰囲気下において、加速電圧１０ｋｅＶ，ドーズ量１×１０１５にてニッケルイオンの注入を、シリコンを含む半導体領域に実施し、第１金属としてニッケルを含む第１金属層を形成する。
また、上記の実施形態においては、ニッケルシリサイドの金属シリサイド層を形成する場合について説明したが、これに限定されない。たとえば、チタン，コバルト，プラチナ，パラジウムなどの金属，および，各金属の合金がシリサイド化された金属シリサイド層を形成する場合においても、適用可能である。具体的には、チタン，コバルトの場合には、上記の第１金属膜を形成する際の堆積温度条件が、３５０℃以上，５００℃以下であって、熱処理温度条件が、５００℃以上，８５０℃以下にて実施することが好ましい。また、プラチナ，パラジウムの場合には、上記の第１金属膜を形成する際の堆積温度条件が、２５０℃以上，４００℃以下であって、熱処理温度条件が、４００℃以上，８５０℃以下にて実施することが好ましい。そして、合金の場合においては、両者の中間とすれば良い。
また、上記の実施形態においては、半導体装置において、半導体素子としてＭＯＳトランジスタを形成する場合について説明したが、これに限定されない。たとえば、バイポーラトランジスタなど、他の半導体素子を形成する場合についても適用可能である。
図１は、本発明に係る実施形態において、半導体装置１の要部を示す断面図である。 図２は、本発明にかかる実施形態において、半導体装置１を製造する製造方法の各工程での半導体装置１の断面図である。 図３は、本発明にかかる実施形態において、ソース・ドレイン領域２１ｓｄが形成された半導体基板１１にて、第１金属層１２が設けられた部分を示す断面図である。
符号の説明
１…半導体装置
１１…半導体基板
２１…ＭＯＳトランジスタ
２１ｃ…チャネル領域
２１ｘ…ゲート絶縁膜
２１ｇ…ゲート電極
２１ｓｄ…ソース・ドレイン領域
２１ｇｍ，２１ｓｄ…金属シリサイド層

Claims (4)

  1. シリコンを含む半導体領域に金属シリサイド層を形成する金属シリサイド形成方法であって、
    前記半導体領域に第１金属を含む第１金属層を形成する第１工程と、
    前記第１工程にて形成された前記第１金属層を被覆するように前記半導体領域に第２金属を含む第２金属層を形成する第２工程と、
    前記第２工程にて前記第２金属層が前記第１金属層を被覆するように形成された前記半導体領域に対して熱処理を実施することによって、前記第１金属層と前記第２金属層との少なくとも一方と、前記半導体領域とをシリサイド化させて、前記金属シリサイド層を形成する第３工程と
    を含み、
    前記第１工程においては、前記半導体領域と前記第１金属とにおいてシリサイド化させる第１の温度にて、前記第１金属層を形成し、
    前記第２工程においては、前記第１の温度より低い第２の温度にて、前記第２金属層を形成する
    金属シリサイド形成方法。
  2. 前記第２の温度は、前記半導体領域と前記第２金属とにおいてシリサイド化させない温度である
    請求項１に記載の金属シリサイド形成方法。
  3. 前記第３工程において前記半導体領域とシリサイド化されなかった前記第１金属層と前記第２金属層とをエッチング処理により前記半導体領域から除去する第４工程と、
    前記第４工程にて前記第１金属層と前記第２金属層とが除去された前記半導体領域に対して熱処理を実施する第５工程と
    を含み、
    前記第５工程においては、前記第３工程での熱処理よりも高い温度にて熱処理を実施する
    請求項２に記載の金属シリサイド形成方法。
  4. シリコンを含む半導体領域に金属シリサイド層が形成された半導体装置の製造方法であって、
    前記半導体領域に第１金属を含む第１金属層を形成する第１工程と、
    前記第１工程にて形成された前記第１金属層を被覆するように前記半導体領域に第２金属を含む第２金属層を形成する第２工程と、
    前記第２工程にて前記第２金属層が前記第１金属層を被覆するように形成された前記半導体領域に対して熱処理を実施することによって、前記第１金属層と前記第２金属層との少なくとも一方と、前記半導体領域とをシリサイド化させて、前記金属シリサイド層を形成する第３工程と
    を含み、
    前記第１工程においては、前記半導体領域と前記第１金属とがシリサイド化するような第１の温度にて、前記第１金属層を形成し、
    前記第２工程においては、前記第１の温度より低い第２の温度にて、前記第２金属層を形成する
    半導体装置の製造方法。
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