JP5430904B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置の製造方法に関し、特に、金属シリサイド層を有する半導体素子の製造に適用して有効な技術に関する。

半導体装置の高集積化が進むにつれて、電界効果トランジスタ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）はスケーリング則に従い微細化されるが、ゲートやソース・ドレインの抵抗が増大して電界効果トランジスタを微細化しても高速動作が得られないという問題が生ずる。そこで、ゲートを構成する導電膜およびソース・ドレインを構成する半導体領域の表面に自己整合により低抵抗の金属シリサイド層、例えばニッケルシリサイド層またはコバルトシリサイド層などを形成することにより、ゲートやソース・ドレインを低抵抗化するサリサイド技術が検討されている。

特開２００８−７８５５９号公報（特許文献１）には、ニッケルプラチナモノシリサイド層を形成する技術が記載されている。

特開平１１−２５１５９１号公報（特許文献２）には、２段階アニール方法により、シリコン電極のエッジに形成されるシリサイドの厚さを実質的に電極の中央の厚さと等しくできる技術が記載されている。

特開２００８−１０３６４４号公報（特許文献３）には、ニッケルシリサイド層の形成に関する技術が記載されている。
特開２００８−７８５５９号公報 特開平１１−２５１５９１号公報 特開２００８−１０３６４４号公報

本発明者の検討によれば、次のことが分かった。

ゲートを構成する導電膜およびソース・ドレインを構成する半導体領域の表面にサリサイドプロセスにより形成する金属シリサイド層は、微細化による低抵抗化の要求から、コバルトシリサイドよりも、ニッケルシリサイドからなることが好ましい。金属シリサイド層をコバルトシリサイドではなくニッケルシリサイドとすることで、金属シリサイド層の抵抗をより低くすることができ、ソース・ドレインの拡散抵抗や、コンタクト抵抗などをより低減できる。また、金属シリサイド層をコバルトシリサイドではなくニッケルシリサイドとすることで、金属シリサイド層を薄く形成することができ、ソース・ドレインの接合深さを浅くできるので、電界効果トランジスタの微細化に有利となる。

金属シリサイド層としてニッケルシリサイド層を用いる場合、ニッケルシリサイド層中にＰｔなどが添加されていると、形成された金属シリサイド層の凝集が少ないこと、形成された金属シリサイド層において、高抵抗なＮｉＳｉ_２相の異常成長を抑制できることなどの利点を得られるので、半導体装置の信頼性を向上させることができる。このため、半導体基板にＭＩＳＦＥＴを形成した後、ＮｉにＰｔを添加したＮｉ−Ｐｔ合金膜を半導体基板上に形成し、この合金膜をソース・ドレインを構成する半導体領域およびゲート電極を構成する導電膜と反応させることで、ＮｉとＰｔのシリサイドからなる金属シリサイド層を形成することが好ましい。

しかしながら、半導体基板上にＮｉ−Ｐｔ合金膜を成膜する場合、ＮｉとＰｔのスパッタ角が異なるため、Ｎｉ−Ｐｔ合金膜中のＰｔ濃度を増加させようとすると、半導体基板上にＮｉ−Ｐｔ合金膜が不均一に成膜されてしまう可能性がある。このため、半導体基板にＮｉ−Ｐｔ合金膜を均一に成膜しようとすると、Ｎｉ−Ｐｔ合金膜中のＰｔ濃度を増加させるには、蜂の巣状のコリメータなどを用いてＰｔのスパッタ角を調整してもコリメータに多く成膜されてしまい、限界がある。しかしながら、上記のようなニッケルシリサイド層中にＰｔが添加されることによって得られる効果は、ニッケルシリサイド層中のＰｔ濃度が高くなるほど高まるため、ニッケルシリサイド層中のＰｔ濃度を高めて半導体装置の信頼性をより向上させることが望まれる。

本発明の目的は、半導体装置の信頼性を向上させることができる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

代表的な実施の形態による半導体装置の製造方法は、半導体基板に半導体領域を形成してから、半導体基板上にニッケルと第１金属元素との合金膜を形成し、第１の熱処理を行って前記合金膜と前記半導体領域とを反応させてニッケルおよび前記第１金属元素のシリサイドからなる金属シリサイド層を形成する。ここで、前記金属シリサイド層を構成する金属元素に占める前記第１金属元素の割合は、前記合金膜に占める前記第１金属元素の割合よりも大きい。その後、前記半導体領域と反応しなかった前記合金膜を前記金属シリサイド層上から除去してから、前記第１の熱処理よりも高い熱処理温度で第２の熱処理を行う。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

半導体装置の信頼性を向上させることができる。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。

また、ドライクリーニング技術に関しては、二瀬らの日本国特許出願第２００６−１０７７８０号（２００６.４.１０出願）、二瀬らの日本国特許出願第２００７−８１１４７号（２００７．３．２７出願）に開示されている。

（実施の形態１）
本実施の形態の半導体装置の製造工程を図面を参照して説明する。図１〜図５は、本発明の一実施の形態である半導体装置、例えばＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）を有する半導体装置の製造工程中の要部断面図である。

まず、図１に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を準備する。それから、半導体基板１の主面に素子分離領域２を形成する。素子分離領域２は酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより形成される。例えば、半導体基板１に形成された溝（素子分離溝）２ａに埋め込まれた絶縁膜により、素子分離領域２を形成することができる。

次に、図２に示されるように、半導体基板１の主面から所定の深さに渡ってｐ型ウエル３およびｎ型ウエル４を形成する。ｐ型ウエル３は、ｐチャネル型ＭＩＳＦＥＴ形成予定領域を覆うフォトレジスト膜（図示せず）をイオン注入阻止マスクとして、ｎチャネル型ＭＩＳＦＥＴ形成予定領域の半導体基板１に例えばホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどによって形成することができる。また、ｎ型ウエル４は、ｎチャネル型ＭＩＳＦＥＴ形成予定領域を覆う他のフォトレジスト膜（図示せず）をイオン注入阻止マスクとして、ｐチャネル型ＭＩＳＦＥＴ形成予定領域の半導体基板１に例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することなどによって形成することができる。

次に、例えばフッ酸（ＨＦ）水溶液を用いたウェットエッチングなどにより半導体基板１の表面を清浄化（洗浄）した後、半導体基板１の表面（すなわちｐ型ウエル３およびｎ型ウエル４の表面）上にゲート絶縁膜５を形成する。ゲート絶縁膜５は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。

次に、半導体基板１上（すなわちｐ型ウエル３およびｎ型ウエル４のゲート絶縁膜５上）に、ゲート電極形成用の導体膜として、多結晶シリコン膜のようなシリコン膜６を形成する。シリコン膜６のうちのｎチャネル型ＭＩＳＦＥＴ形成予定領域（後述するゲート電極ＧＥ１となる領域）は、フォトレジスト膜（図示せず）をマスクとして用いてリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することなどにより、低抵抗のｎ型半導体膜（ドープトポリシリコン膜）とされている。また、シリコン膜６のうちのｐチャネル型ＭＩＳＦＥＴ形成予定領域（後述するゲート電極ＧＥ２となる領域）は、他のフォトレジスト膜（図示せず）をマスクとして用いてホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどにより、低抵抗のｐ型半導体膜（ドープトポリシリコン膜）とされている。また、シリコン膜６は、成膜時にはアモルファスシリコン膜であったものを、成膜後（イオン注入後）の熱処理により多結晶シリコン膜に変えることもできる。

次に、図３に示されるように、シリコン膜６をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより、ゲート電極ＧＥ１，ＧＥ２を形成する。

ｎチャネル型ＭＩＳＦＥＴのゲート電極となるゲート電極ＧＥ１は、ｎ型の不純物を導入した多結晶シリコン（ｎ型半導体膜、ドープトポリシリコン膜）からなり、ｐ型ウエル３上にゲート絶縁膜５を介して形成される。すなわち、ゲート電極ＧＥ１は、ｐ型ウエル３のゲート絶縁膜５上に形成される。また、ｐチャネル型ＭＩＳＦＥＴのゲート電極となるゲート電極ＧＥ２は、ｐ型の不純物を導入した多結晶シリコン（ｐ型半導体膜、ドープトポリシリコン膜）からなり、ｎ型ウエル４上にゲート絶縁膜５を介して形成される。すなわち、ゲート電極ＧＥ２は、ｎ型ウエル４のゲート絶縁膜５上に形成される。ゲート電極ＧＥ１，ＧＥ２のゲート長は、必要に応じて変更できるが、例えば５０ｎｍ程度とすることができる。

次に、図４に示されるように、ｐ型ウエル３のゲート電極ＧＥ１の両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、（一対の）ｎ⁻型半導体領域７ａを形成し、ｎ型ウエル４のゲート電極ＧＥ２の両側の領域にホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、（一対の）ｐ⁻型半導体領域８ａを形成する。ｎ⁻型半導体領域７ａおよびｐ⁻型半導体領域８ａの深さ（接合深さ）は、例えば３０ｎｍ程度とすることができる。

次に、ゲート電極ＧＥ１，ＧＥ２の側壁上に、側壁絶縁膜（絶縁膜）として、例えば酸化シリコンまたは窒化シリコンあるいはそれら絶縁膜の積層膜などからなる側壁スペーサまたはサイドウォール（側壁絶縁膜）９を形成する。サイドウォール９は、例えば、半導体基板１上に酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜を堆積し、この酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜をＲＩＥ（Reactive Ion Etching）法などにより異方性エッチングすることによって形成することができる。

サイドウォール９の形成後、（一対の）ｎ^＋型半導体領域７ｂ（ソース、ドレイン）を、例えば、ｐ型ウエル３のゲート電極ＧＥ１およびサイドウォール９の両側の領域にヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物をイオン注入することにより形成する。例えば、ヒ素（Ａｓ）を１０〜３０ｋｅＶの加速電圧で１×１０^１５／ｃｍ^２〜１×１０^１６／ｃｍ^２程度、例えば２０ｋｅＶで４×１０^１５／ｃｍ^２注入して、リン（Ｐ）を５〜２０ｋｅＶの加速電圧で１×１０^１４／ｃｍ^２〜１×１０^１５／ｃｍ^２程度、例えば１０ｋｅＶで５×１０^１４／ｃｍ^２注入して、ｎ^＋型半導体領域７ｂを形成する。また、（一対の）ｐ^＋型半導体領域８ｂ（ソース、ドレイン）を、例えば、ｎ型ウエル４のゲート電極ＧＥ２およびサイドウォール９の両側の領域にホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより形成する。例えば、ホウ素（Ｂ）を１〜３ｋｅＶの加速電圧で１×１０^１５／ｃｍ^２〜１×１０^１６／ｃｍ^２程度、例えば２ｋｅＶで４×１０^１５／ｃｍ^２注入して、ｐ^＋型半導体領域８ｂを形成する。ｎ^＋型半導体領域７ｂを先に形成しても、あるいはｐ^＋型半導体領域８ｂを先に形成してもよい。イオン注入後、導入した不純物の活性化のためのアニール処理を、例えば１０５０℃程度のスパイクアニール処理にて行うこともできる。ｎ^＋型半導体領域７ｂおよびｐ^＋型半導体領域８ｂの深さ（接合深さ）は、例えば８０ｎｍ程度とすることができる。

ｎ^＋型半導体領域７ｂは、ｎ⁻型半導体領域７ａよりも不純物濃度が高く、ｐ^＋型半導体領域８ｂは、ｐ⁻型半導体領域８ａよりも不純物濃度が高い。これにより、ｎチャネル型ＭＩＳＦＥＴのソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層）が、ｎ^＋型半導体領域（不純物拡散層）７ｂおよびｎ⁻型半導体領域７ａにより形成され、ｐチャネル型ＭＩＳＦＥＴのソースまたはドレインとして機能するｐ型の半導体領域（不純物拡散層）が、ｐ^＋型半導体領域（不純物拡散層）８ｂおよびｐ⁻型半導体領域８ａにより形成される。従って、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴのソース・ドレイン領域は、ＬＤＤ（Lightly doped Drain）構造を有している。ｎ⁻型半導体領域７ａは、ゲート電極ＧＥ１に対して自己整合的に形成され、ｎ^＋型半導体領域７ｂは、ゲート電極ＧＥ１の側壁上に形成されたサイドウォール９に対して自己整合的に形成される。ｐ⁻型半導体領域８ａは、ゲート電極ＧＥ２に対して自己整合的に形成され、ｐ^＋型半導体領域８ｂは、ゲート電極ＧＥ２の側壁上に形成されたサイドウォール９に対して自己整合的に形成される。

このようにして、ｐ型ウエル３に、電界効果トランジスタとしてｎチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）Ｑｎが形成される。また、ｎ型ウエル４に、電界効果トランジスタとしてｐチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）Ｑｐが形成される。これにより、図４の構造が得られる。ｎチャネル型ＭＩＳＦＥＴＱｎは、ｎチャネル型の電界効果トランジスタとみなすことができ、ｐチャネル型ＭＩＳＦＥＴＱｐは、ｐチャネル型の電界効果トランジスタとみなすことができる。また、ｎ^＋型半導体領域７ｂは、ｎチャネル型ＭＩＳＦＥＴＱｎのソースまたはドレイン用の半導体領域とみなすことができ、ｐ^＋型半導体領域８ｂは、ｐチャネル型ＭＩＳＦＥＴＱｐのソースまたはドレイン用の半導体領域とみなすことができる。

次に、サリサイド（Salicide：Self Aligned Silicide）技術により、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極ＧＥ１およびソース・ドレイン領域（ここではｎ^＋型半導体領域７ｂ）の表面と、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極ＧＥ２およびソース・ドレイン領域（ここではｐ^＋型半導体領域８ｂ）の表面とに、低抵抗の金属シリサイド層（後述の金属シリサイド層４１ｂに対応）を形成する。以下に、この金属シリサイド層の形成工程について説明する。

図５は、図４に続く半導体装置の製造工程中における要部断面図である。図６は、本実施の形態の半導体装置の製造工程の一部を示す製造プロセスフロー図であり、図４の構造が得られた後、サリサイドプロセスによりゲート電極ＧＥ１，ＧＥ２、ｎ^＋型半導体領域７ｂおよびｐ^＋型半導体領域８ｂの表面に金属シリサイド層（金属・半導体反応層）を形成する工程の製造プロセスフローが示されている。図７はシリサイド材料（金属シリサイド層形成用の材料膜、ここでは合金膜１１およびバリア膜１２に対応）の成膜装置の概略平面図、図８はシリサイド材料の成膜工程図（プロセスフロー図）である。図９はシリサイド材料の成膜装置に備わるドライクリーニング処理用チャンバの概略断面図、図１０はシリサイド材料の成膜装置に備わるドライクリーニング処理用チャンバにおける半導体ウエハの処理工程を説明するためのチャンバの概略断面図である。図１１〜図１５は、図５に続く半導体装置の製造工程中における要部断面図である。なお、図６は、図５、図１１および図１２の工程の製造プロセスフローに対応し、図８は図５の工程の製造プロセスフローに対応する。

上記のようにして図４の構造が得られた後、図５に示されるように、ゲート電極ＧＥ１，ＧＥ２、ｎ^＋型半導体領域７ｂおよびｐ^＋型半導体領域８ｂの表面を露出させてから、ゲート電極ＧＥ１，ＧＥ２、ｎ^＋型半導体領域７ｂおよびｐ^＋型半導体領域８ｂ上を含む半導体基板１の主面（全面）上に合金膜１１を、例えばスパッタリング法を用いて形成（堆積）する（図６のステップＳ１）。すなわち、ステップＳ１では、ｎ^＋型半導体領域７ｂおよびｐ^＋型半導体領域８ｂ上を含む半導体基板１上に、ゲート電極ＧＥ１，ＧＥ２を覆うように、合金膜１１が形成される。

それから、合金膜１１上にバリア膜（応力制御膜、酸化防止膜、キャップ膜）１２を形成（堆積）する（図６のステップＳ２）。

また、ステップＳ１（合金膜１１堆積工程）の前に、ＨＦガス、ＮＦ_３ガス、ＮＨ_３ガス又はＨ_２ガスのうち少なくともいずれか一つを用いたドライクリーニング処理（後述する工程Ｐ２に対応）を行って、ゲート電極ＧＥ１，ＧＥ２、ｎ^＋型半導体領域７ｂ及びｐ^＋型半導体領域８ｂの表面の自然酸化膜を除去した後、半導体基板１を大気中（酸素含有雰囲気中）にさらすことなく、ステップＳ１及びステップＳ２を行えば、より好ましい。

合金膜１１は、少なくともニッケル（Ｎｉ）を含有する合金膜（すなわちニッケル合金膜）であり、具体的にはニッケル（Ｎｉ）と第１金属元素Ｍとの合金膜、すなわちＮｉ−Ｍ合金膜である。この第１金属元素Ｍは、Ｐｔ（白金），Ｐｄ（パラジウム），Ｖ（バナジウム），Ｅｒ（エルビウム），Ｙｂ（イッテルビウム）からなる群から選択された少なくとも一種からなり、より好ましくはＰｔ（白金）である。第１金属元素ＭがＰｔ（白金）である場合には、合金膜１１は、ニッケル（Ｎｉ）とＰｔ（白金）の合金膜、すなわちＮｉ−Ｐｔ合金膜であるので、合金膜１１は、より好ましくはＮｉ−Ｐｔ合金膜（ＮｉとＰｔの合金膜）である。

合金膜１１におけるＮｉと第１金属元素Ｍの比（原子比）を１−ｘ：ｘとすると、合金膜１１は、Ｎｉ_１−ｘＭ_ｘ合金膜と表記することができる。ここで、Ｎｉ_１−ｘＭ_ｘにおけるＭは第１金属元素Ｍである。Ｎｉ_１−ｘＭ_ｘ合金膜におけるＮｉの割合（比率）は、（１−ｘ）×１００％であり、Ｎｉ_１−ｘＭ_ｘ合金膜における第１金属元素Ｍの割合（比率）は、ｘ×１００％である。なお、本願で元素の割合（比率、濃度）を％で示す場合には、原子％である。例えば、合金膜１１としてＮ_{ｉ０．９６３}Ｐｔ_{０．０３７}合金膜などを用いることができ、合金膜１１がＮ_{ｉ０．９６３}Ｐｔ_{０．０３７}合金膜の場合には、合金膜１１におけるＮｉの割合（比率）は９６．３原子％で、合金膜１１におけるＰｔの割合（比率）は３．７原子％となる。

バリア膜１２は、例えば窒化チタン（ＴｉＮ）膜またはチタン（Ｔｉ）膜からなり、その厚さ（堆積膜厚）は、例えば１５ｎｍ程度とすることができる。バリア膜１２は、応力制御膜（半導体基板の活性領域の応力を制御する膜）および酸素の透過を防止する膜として機能し、半導体基板１に働く応力の制御や合金膜１１の酸化防止などのために合金膜１１上に設けられる。以下に、合金膜１１およびバリア膜１２の好ましい形成方法の一例について説明する。

合金膜１１およびバリア膜１２の成膜には、図７に示されるシリサイド材料の成膜装置２０が用いられる。

図７に示されるように、成膜装置２０は、第１搬送室２１ａと第２搬送室２１ｂの２つの搬送室が配置され、第１搬送室２１ａの周囲に開閉手段であるゲートバルブ２２を介してロードロック室２３，２４および３つのチャンバ２５，２６，２７が備わり、第２搬送室２１ｂの周囲に開閉手段であるゲートバルブ２２を介して２つのチャンバ２８，２９が備わったマルチチャンバタイプである。さらに、第１搬送室２１ａと第２搬送室２１ｂとの間には２つの搬送用のチャンバ３０，３１が備わっている。第１搬送室２１ａは排気機構等により所定の真空度に保持され、その中央部には半導体ウエハＳＷを搬送するための多関節アーム構造の搬送用ロボット３２ａが設けられている。同様に、第２搬送室２１ｂは排気機構等により所定の真空度に保持され、その中央部には半導体ウエハＳＷを搬送するための多関節アーム構造の搬送用ロボット３２ｂが設けられている。

第１搬送室２１ａに備わるチャンバ２５，２６は相対的に高温の加熱処理を行う加熱処理用チャンバ、チャンバ２７はドライクリーニング処理（処置）用チャンバである。第２搬送室２１ｂに備わるチャンバ２８はスパッタリング法により合金膜１１（好ましくはＮｉ−Ｐｔ合金膜）を成膜する成膜用チャンバ、チャンバ２９はスパッタリング法によりバリア膜１２（例えば窒化チタン膜）を成膜する成膜用チャンバである。また、バリア膜１２をプラズマＣＶＤ法で成膜する場合は、チャンバ２９はプラズマＣＶＤ法によりバリア膜１２（例えばチタン膜）を成膜する成膜用チャンバとなる。

第１搬送室２１ａと第２搬送室２１ｂとの間に備わるチャンバ３０，３１は第１搬送室２１ａと第２搬送室２１ｂとの間での半導体ウエハＳＷの受け渡しを行う受渡用チャンバであり、また半導体ウエハＳＷの冷却にも用いられる冷却用チャンバである。なお、成膜装置２０では、第１搬送室２１ａのみに備わるチャンバを３つとし、第２搬送室２１ｂのみに備わるチャンバを２つとしたが、これに限定されるものではなく、同じ用途のチャンバまたは他の用途のチャンバを追加することも可能である。

まず、１枚の半導体ウエハＳＷをウエハ搬入出室３３内に設置された搬送用ロボット３６によっていずれかのフープ３４から取り出し（図８の工程Ｐ１）、いずれかのロードロック室２３または２４へ搬入する。半導体ウエハＳＷは、上記半導体基板１に対応するものである。フープ３４は半導体ウエハＳＷのバッチ搬送用の密閉収納容器であり、通常２５枚、１２枚、６枚等のバッチ単位で半導体ウエハＳＷを収納する。フープ３４の容器外壁は微細な通気フィルタ部を除いて機密構造になっており、塵埃はほぼ完全に排除される。従って、クラス１０００の雰囲気で搬送しても、内部はクラス１の清浄度が保てるようになっている。成膜装置２０とのドッキングは、フープ３４の扉をポート３５に取り付けて、ウエハ搬入出室３３の内部に引き込むことによって清浄さを保持した状態で行われる。続いてロードロック室２３内を真空引きした後、搬送用ロボット３２ａによって半導体ウエハＳＷを第１搬送室２１ａからドライクリーニング処理用のチャンバ２７へ真空搬送する（図８の工程Ｐ２）。図９にチャンバ２７の概略断面図が示されている。図９に示されるように、チャンバ２７は主としてウエハステージ２７ａ、ウエハリフトピン２７ｂ、シャワーヘッド２７ｃおよびリモートプラズマ発生装置２７ｄによって構成される。ウエハステージ２７ａおよびウエハリフトピン２７ｂは独立した昇降機構を持ち、シャワーヘッド２７ｃと半導体ウエハＳＷとの距離および半導体ウエハＳＷとウエハステージ２７ａとの距離を任意に制御することができる。また、ウエハステージ２７ａの上方に設置されたシャワーヘッド２７ｃは常に一定温度に維持されており、その温度は例えば１８０℃である。

チャンバ２７へ半導体ウエハＳＷを搬入する時は、図１０（ａ）に示されるように、ウエハステージ２７ａを下降させ、ウエハリフトピン２７ｂを上昇させて、ウエハリフトピン２７ｂ上に半導体ウエハＳＷを載せる。シャワーヘッド２７ｃと半導体ウエハＳＷとの距離は、例えば１６．５±１２．７ｍｍ、半導体ウエハＳＷとウエハステージ２７ａとの距離は、例えば２５．４±１７．８ｍｍに設定される。

続いて半導体ウエハＳＷの主面上をドライクリーニング処理する時は、図１０（ｂ）に示されるように、ウエハステージ２７ａを上昇させ、ウエハリフトピン２７ｂを下降させて、ウエハステージ２７ａ上に半導体ウエハＳＷを載せる。シャワーヘッド２７ｃと半導体ウエハＳＷとの距離は、例えば１７．８±５．１ｍｍに設定される。

ドライクリーニング処理時には、リモートプラズマ発生装置２７ｄにおいて還元ガス、例えばＮＦ_３ガスおよびＮＨ_３ガスを添加したＡｒガスを励起させてプラズマを生成し、このプラズマをチャンバ２７内へ導入する。チャンバ２７内に導入されたプラズマをシャワーヘッド２７ｃを介して半導体ウエハＳＷの主面上に供給することにより、プラズマとシリコン（ゲート電極ＧＥ１，ＧＥ２を構成する多結晶シリコンとｎ^＋型半導体領域７ｂおよびｐ^＋型半導体領域８ｂが形成された半導体基板１を構成する単結晶シリコン）の表面に形成された自然酸化膜との間で起きる、例えば式（１）に示す還元反応によって自然酸化膜が除去される。ドライクリーニング処理時におけるプロセス条件は、例えばシャワーヘッド温度１８０℃、ＮＦ_３ガス流量１４ｓｃｃｍ、ＮＨ_３ガス流量７０ｓｃｃｍ、圧力４００Ｐａ、プラズマパワー３０Ｗである。

ＳｉＯ_２＋２ＮＦ_３＋２ＮＨ_３→ （ＮＨ_４）_２ＳｉＦ_６（ｓ）＋２Ｎ_２（ｇ）＋２Ｈ_２Ｏ（ｇ） 式（１）
この時、還元反応により生成された生成物（（ＮＨ_４）_２ＳｉＦ_６）が半導体ウエハＳＷの主面上に残留する。さらに、半導体ウエハＳＷはウエハステージ２７ａ上に載せてあるだけであり、上記生成物は半導体ウエハＳＷの側面および裏面の一部にも残留する。半導体ウエハＳＷの側面および裏面の一部に残留する生成物は、半導体ウエハＳＷを他のチャンバへ搬送する場合などにおいて剥がれ、汚染や発塵の原因となる。そこで、ドライクリーニング処理（処置）に続いて、チャンバ２７内において半導体ウエハＳＷに熱処理を施すことにより、半導体ウエハＳＷの主面上に残留する生成物を除去すると同時に、半導体ウエハＳＷの側面および裏面の一部に残留する生成物を除去する。

続いて半導体ウエハＳＷを熱処理する時は、図１０（ｃ）に示されるように、ウエハステージ２７ａを下降させ、ウエハリフトピン２７ｂを上昇させて、半導体ウエハＳＷを温度１８０℃に設定されたシャワーヘッド２７ｃへ近づける。シャワーヘッド２７ｃと半導体ウエハＳＷとの距離は、例えば３．８±２．６ｍｍ、半導体ウエハＳＷとウエハステージ２７ａとの距離は、例えば５．９ｍｍ以上に設定される。

熱処理時には、シャワーヘッド２７ｃの加熱温度（１８０℃）を利用して半導体ウエハＳＷが加熱される。半導体ウエハＳＷの温度は１００から１５０℃となり、上記ドライクリーニング処理（処置）時に半導体ウエハＳＷの主面上に形成された生成物（（ＮＨ_４）_２ＳｉＦ_６）が、例えば式（２）に示す反応によって昇華し除去される。さらに、この熱処理によって半導体ウエハＳＷの側面および裏面も加熱されて、側面および裏面の一部に残留した生成物も除去される。

（ＮＨ_４）_２ＳｉＦ_６（ｓ） → (ＮＨ_４)_２ＳｉＦ_６（ｇ） 式（２）
しかしながら、上記ドライクリーニング処理時に半導体ウエハＳＷに形成された生成物の組成が（ＮＨ_４）_２ＳｉＦ_６から僅かでもずれていると、温度１００から１５０℃の熱処理では式（２）の反応が起こり難く、完全に生成物を除去することができなくなり、極微少の生成物が半導体ウエハＳＷの主面上に残留する。前述したように、半導体ウエハＳＷの主面上に微少な生成物が残留していると、その後半導体ウエハＳＷの主面上に形成される金属シリサイド層（例えばニッケルシリサイド層）の電気抵抗にばらつきが生じる。そこで、次工程において、半導体ウエハＳＷに１５０℃よりも高い温度の熱処理を施して、半導体ウエハＳＷの主面上に残留した微少の生成物を除去する。

次に、搬送用ロボット３２ａによって半導体ウエハＳＷをドライクリーニング処理用のチャンバ２７から加熱処理用のチャンバ２５（またはチャンバ２６）へ第１搬送室２１ａを介して真空搬送し、チャンバ２５（またはチャンバ２６）に備わるステージ上に載せる（図８の工程Ｐ３）。チャンバ２５（またはチャンバ２６）のステージ上に半導体ウエハＳＷを載せることにより、半導体ウエハＳＷを所定の温度で加熱し、１００から１５０℃の温度では昇華せずに半導体ウエハＳＷの主面上に残留した生成物を昇華させて除去する。半導体ウエハＳＷの主面上での温度は、例えば１５０から４００℃が適切な範囲と考えられる（他の条件によってはこの範囲に限定されないことはもとよりである）。また、量産に適した範囲としては１６５から３５０℃が考えられるが、さらに１８０から２２０℃等の２００℃を中心値とする範囲が最も好適と考えられる。

次に、搬送用ロボット３２ａによって半導体ウエハＳＷを加熱処理用のチャンバ２５（またはチャンバ２６）から冷却・受渡用のチャンバ３０（またはチャンバ３１）へ第１搬送室２１ａを介して真空搬送し、チャンバ３０（またはチャンバ３１）に備わるステージ上に載せる（図８の工程Ｐ４）。チャンバ３０（またはチャンバ３１）のステージ上に半導体ウエハＳＷを載せることにより、半導体ウエハＳＷは冷却される。

次に、搬送用ロボット３２ｂによって半導体ウエハＳＷを冷却・受渡用のチャンバ３０（またはチャンバ３１）から合金膜１１成膜用のチャンバ２８へ第２搬送室２１ｂを介して真空搬送する（図８の工程Ｐ５）。チャンバ２８内を排気機構により所定の真空度、例えば１．３３×１０^−６Ｐａ程度とした後、半導体ウエハＳＷを所定の温度に加熱し、チャンバ２８内へＡｒガスを所定の流量により導入してスパッタリング法により半導体ウエハＳＷの主面上へ合金膜１１（好ましくはＮｉ−Ｐｔ合金膜）を堆積する。この合金膜１１の堆積工程が、上記ステップＳ１（図６のステップＳ１）に対応する。合金膜１１の厚さ（堆積膜厚）は、例えば２５ｎｍであり、成膜時におけるスパッタリング条件は、例えば成膜温度２５℃、Ａｒガス流量３５ｓｃｃｍである。

次に、搬送用ロボット３２ｂによって半導体ウエハＳＷを合金膜１１成膜用のチャンバ２８からバリア膜１２成膜用のチャンバ２９へ第２搬送室２１ｂを介して真空搬送する（図８の工程Ｐ６）。チャンバ２９内を排気機構により所定の真空度とした後、半導体ウエハＳＷを所定の温度に加熱し、チャンバ２９内へＡｒガスおよびＮ_２ガスを所定の流量により導入してスパッタリング法により半導体ウエハＳＷの主面上へ窒化チタン膜などからなるバリア膜１２を堆積する。このバリア膜１２の堆積工程が、上記ステップＳ２（図６のステップＳ２）に対応する。バリア膜１２の厚さ（堆積膜厚）は、例えば１５ｎｍであり、成膜時におけるスパッタリング条件は、例えば成膜温度４０℃、Ａｒガス流量２８ｓｃｃｍ、窒素ガス流量８０ｓｃｃｍである。

次に、搬送用ロボット３２ｂによって半導体ウエハＳＷをバリア膜１２成膜用のチャンバ２９から冷却・受渡用のチャンバ３０（またはチャンバ３１）へ第２搬送室２１ｂを介して真空搬送する（図８の工程Ｐ７）。

次に、搬送用ロボット３２ａによって半導体ウエハＳＷを冷却・受渡用のチャンバ３０（またはチャンバ３１）からいずれかのロードロック室２３または２４へ真空搬出し、さらに搬送用ロボット３６によって半導体ウエハＳＷをロードロック室２３または２４からウエハ搬入出室３３を介していずれかのフープ３４へ戻す（図８の工程Ｐ８）。

なお、上記ドライクリーニング処理では、リモートプラズマ発生装置２７ｄにおいて還元ガス、例えばＮＦ_３ガスおよびＮＨ_３ガスを添加したＡｒガス（プラズマ励起用のガスとしてはＡｒガスが多用されるが、その他の希ガスまたはそれらの混合ガスでもよい）を励起させてプラズマを生成し、このプラズマをチャンバ２７内へ導入して自然酸化膜を還元反応により除去した。他の形態として、プラズマを用いずに、ＨＦガスとＮＨ_３ガスまたはＮＦ_３ガスとＮＨ_３ガス等の還元ガスをチャンバ２７内へ導入して自然酸化膜を還元反応により除去してもよい。

また、リモートプラズマ装置に限定されるものではなく、その他の特性に問題がなければ、通常のプラズマ装置を用いても問題はない。リモートプラズマは基板に損傷を与えない利点がある。

また、プラズマを用いて処理する場合は、上記ガスの組み合わせに限らず、窒素、水素、フッ素（これらの複合ラジカルを含む）のそれぞれのラジカルまたは反応種を生成するものであれば、特にこのプロセスに対して有害なものでなければ、その他のガスの組み合わせでもよい。すなわち、窒素、水素およびフッ素ラジカル生成ガス（混合ガスを含む）とプラズマ励起ガスとその他の添加ガス等との混合ガス雰囲気を適宜用いればよい。

また、還元ガス等の反応ガスは上記ガスに限らず、シリコン表面の酸化膜と比較的低温で反応して気化する反応種を生成するものであればよい。

このようにして、合金膜１１およびバリア膜１２を形成した後、半導体基板１に第１の熱処理（アニール処理）を施す（図６のステップＳ３）。ステップＳ３の第１の熱処理は、不活性ガス（例えばアルゴン（Ａｒ）ガス、ネオン（Ｎｅ）ガスまたはヘリウム（Ｈｅ）ガス）または窒素（Ｎ_２）ガスあるいはそれらの混合ガス雰囲気で満たされた常圧下で行うことができ、例えばＲＴＡ（Rapid Thermal Anneal）法を用いて行なうことができる。

ステップＳ３の第１の熱処理により、図１１に示されるように、ゲート電極ＧＥ１，ＧＥ２を構成する多結晶シリコン膜と合金膜１１、およびｎ^＋型半導体領域７ｂおよびｐ^＋型半導体領域８ｂを構成する単結晶シリコンと合金膜１１を選択的に反応させて、金属・半導体反応層である金属シリサイド層４１ａを形成する。ゲート電極ＧＥ１，ＧＥ２、ｎ^＋型半導体領域７ｂおよびｐ^＋型半導体領域８ｂの各上部（上層部）と合金膜１１とが反応することにより金属シリサイド層４１ａが形成されるので、金属シリサイド層４１ａは、ゲート電極ＧＥ１，ＧＥ２、ｎ^＋型半導体領域７ｂおよびｐ^＋型半導体領域８ｂの各表面（上層部）に形成される。

このように、ステップＳ３の第１の熱処理で、ゲート電極ＧＥ１，ＧＥ２、ｎ^＋型半導体領域７ｂおよびｐ^＋型半導体領域８ｂ（を構成するＳｉ）と合金膜１１を選択的に反応させて、ニッケルおよび第１金属元素Ｍのシリサイドからなる金属シリサイド層４１ａを形成するが、ステップＳ３の第１の熱処理を行った段階では、金属シリサイド層４１ａは、（Ｎｉ_１−ｙＭ_ｙ）_２Ｓｉ相（ここで０＜ｙ＜１）である。なお、化学式（Ｎｉ_１−ｙＭ_ｙ）_２ＳｉにおけるＭは上記第１金属元素Ｍであり、合金膜１１がＮｉ−Ｐｔ合金膜の場合（すなわち上記第１金属元素ＭがＰｔの場合）には、金属シリサイド層４１ａは、（Ｎｉ_１−ｙＰｔ_ｙ）_２Ｓｉ相（ここで０＜ｙ＜１）の白金添加ニッケルシリサイド層からなる。従って、ステップＳ３の第１の熱処理は、金属シリサイド層４１ａが（Ｎｉ_１−ｙＭ_ｙ）_２Ｓｉ相となるが、Ｎｉ_１−ｙＭ_ｙＳｉ相とはならないような熱処理温度で行なうことが好ましい。

ステップＳ３の第１の熱処理により、合金膜１１中のＮｉと第１金属元素Ｍとがｎ^＋型半導体領域７ｂ、ｐ^＋型半導体領域８ｂおよびゲート電極ＧＥ１，ＧＥ２中に拡散して金属シリサイド層４１ａが形成される。このステップＳ３では、ｎ^＋型半導体領域７ｂ、ｐ^＋型半導体領域８ｂおよびゲート電極ＧＥ１，ＧＥ２中へのＮｉの拡散係数よりも、ｎ^＋型半導体領域７ｂ、ｐ^＋型半導体領域８ｂおよびゲート電極ＧＥ１，ＧＥ２中への第１金属元素Ｍの拡散係数の方が大きくなる熱処理温度で第１の熱処理を行ない、かつ、金属シリサイド層４１ａ上に合金膜１１の未反応部分（後述の未反応部分１１ａに対応）が残存するように、第１の熱処理を行なう。これは、後述する第１の条件および第２の条件に対応し、詳細については後述する。また、形成された金属シリサイド層４１ａを構成する金属元素（Ｎｉおよび第１金属元素Ｍ）に占める第１金属元素Ｍの割合は、合金膜１１に占める第１金属元素Ｍの割合よりも大きくなっているが、これについても、後で詳述する。

また、バリア膜１２は、合金膜１１と反応しがたい膜であり、ステップＳ３の第１の熱処理を行っても合金膜１１と反応しない膜であることが望ましく、この観点から、バリア膜１３として、窒化チタン（ＴｉＮ）膜やチタン（Ｔｉ）膜は好ましい。なお、本発明においては、ｎ^＋型半導体領域７ｂおよびｐ^＋型半導体領域８ｂと反応する合金膜の厚さ（後述する反応部分１１ｂの厚みｔｎ３に対応）よりも十分に厚い合金膜１１を形成しているため、酸化防止膜としてのバリア膜１２は省略しても良い。

次に、ウェット洗浄処理を行うことにより、バリア膜１２と、未反応の合金膜１１（すなわちステップＳ３の第１の熱処理工程にてゲート電極ＧＥ１，ＧＥ２、ｎ^＋型半導体領域７ｂまたはｐ^＋型半導体領域７ｂと反応しなかった合金膜１１）とを除去する（図６のステップＳ４）。この際、未反応の合金膜１１（すなわちステップＳ３の第１の熱処理工程にてゲート電極ＧＥ１，ＧＥ２、ｎ^＋型半導体領域７ｂまたはｐ^＋型半導体領域７ｂと反応しなかった合金膜１１）が金属シリサイド層４１ａ上から除去されるが、ゲート電極ＧＥ１，ＧＥ２、ｎ^＋型半導体領域７ｂおよびｐ^＋型半導体領域８ｂの表面上に金属シリサイド層４１ａを残存させる。ステップＳ４のウェット洗浄処理は、硫酸を用いたウェット洗浄、または硫酸と過酸化水素水とを用いたウェット洗浄などにより行うことができる。図１１には、ステップＳ４のウェット洗浄処理によって、バリア膜１２および未反応の合金膜１１を除去した段階が示されている。

次に、半導体基板１に第２の熱処理（アニール処理）を施す（図６のステップＳ５）。ステップＳ５の第２の熱処理は、不活性ガス（例えばアルゴン（Ａｒ）ガス、ネオン（Ｎｅ）ガスまたはヘリウム（Ｈｅ）ガス）または窒素（Ｎ_２）ガスあるいはそれらの混合ガス雰囲気で満たされた常圧下で行うことができ、例えばＲＴＡ法を用いて行なうことができる。また、ステップＳ５の第２の熱処理は、上記ステップＳ３の第１の熱処理の熱処理温度よりも高い熱処理温度で行う。

ステップＳ５の第２の熱処理は、金属シリサイド層４１ａの低抵抗化と安定化のために行なわれる。ステップＳ５の第２の熱処理を行うことにより、図１２に示されるように、ステップＳ３の第１の熱処理で形成された（Ｎｉ_１−ｙＭ_ｙ）_２Ｓｉ相の金属シリサイド層４１ａは、Ｎｉ_１−ｙＭ_ｙＳｉ相の金属シリサイド層４１ｂに変わり、金属元素（Ｎｉと第１金属元素Ｍを足したもの）とＳｉとの組成比が１：１の化学量論比により近い、安定な金属シリサイド層４１ｂが形成される。

すなわち、（Ｎｉ_１−ｙＭ_ｙ）_２Ｓｉ相の金属シリサイド層４１ａと、ゲート電極ＧＥ１，ＧＥ２、ｎ^＋型半導体領域７ｂ及びｐ^＋型半導体領域８ｂのシリコンとを、ステップＳ５の第２の熱処理で更に反応させて、（Ｎｉ_１−ｙＭ_ｙ）_２Ｓｉ相より安定で低抵抗率のＮｉ_１−ｙＭ_ｙＳｉ相からなる金属シリサイド層４１ｂを、ゲート電極ＧＥ１，ＧＥ２、ｎ^＋型半導体領域７ｂ及びｐ^＋型半導体領域７ｂの表面上（上層部分）に形成する。ステップＳ５の第２の熱処理は、Ｎｉ_１−ｙＭ_ｙ２Ｓｉ相の金属シリサイド層４１ａをＮｉ_１−ｙＭ_ｙＳｉ相の金属シリサイド層４１ｂにすることができるような温度で行う必要があるため、ステップＳ５の第２の熱処理の熱処理温度は、少なくともステップＳ３の第１の熱処理の熱処理温度よりも高くする必要がある。また、金属シリサイド層４１ｂがＮｉ_１−ｙＭ_ｙＳｉ相よりも高抵抗率のＮｉ_１−ｙＭ_ｙＳｉ_２相にはならないようにするため、ステップＳ５の第２の熱処理は、金属シリサイド層４１ｂがＮｉ_１−ｙＭ_ｙＳｉ相となるが、Ｎｉ_１−ｙＭ_ｙＳｉ_２相とはならないような熱処理温度で行なうことが好ましい。

なお、Ｎｉ_１−ｙＭ_ｙＳｉ相は、（Ｎｉ_１−ｙＭ_ｙ）_２Ｓｉ相およびＮｉ_１−ｙＭ_ｙＳｉ_２相よりも低抵抗率であり、ステップＳ５以降も（半導体装置の製造終了まで）金属シリサイド層４１ｂは低抵抗のＮｉ_１−ｙＭ_ｙＳｉ相のまま維持され、製造された半導体装置では（例えば半導体基板１を個片化して半導体チップとなった状態でも）、金属シリサイド層４１ｂは低抵抗のＮｉ_１−ｙＭ_ｙＳｉ相となっている。

ここで、上記化学式（Ｎｉ_１−ｙＭ_ｙ）_２Ｓｉ、Ｎｉ_１−ｙＭ_ｙＳｉおよびＮｉ_１−ｙＭ_ｙＳｉ_２におけるＭは上記第１金属元素Ｍである。合金膜１１がＮｉ−Ｐｔ合金膜の場合（すなわち上記第１金属元素ＭがＰｔの場合）には、ステップＳ３の第１の熱処理で形成された金属シリサイド層４１ａは、（Ｎｉ_１−ｙＰｔ_ｙ）_２Ｓｉ相であり、これが、ステップＳ５の第２の熱処理を行うことにより、Ｎｉ_１−ｙＰｔ_ｙＳｉ相の金属シリサイド層４１ｂに変わる。この場合、Ｎｉ_１−ｙＰｔ_ｙＳｉ相は、（Ｎｉ_１−ｙＰｔ_ｙ）_２Ｓｉ相およびＮｉ_１−ｙＰｔ_ｙＳｉ_２相よりも低抵抗率であり、ステップＳ５以降も（半導体装置の製造終了まで）金属シリサイド層４１ｂは低抵抗のＮｉ_１−ｙＰｔ_ｙＳｉ相のまま維持され、製造された半導体装置では（例えば半導体基板１を個片化して半導体チップとなった状態でも）、金属シリサイド層４１ｂは低抵抗のＮｉ_１−ｙＰｔ_ｙＳｉ相となっている。

このようにして、ｎチャネル型ＭＩＳＦＥＴＱｎのＧＥ１およびソース・ドレイン領域（ｎ^＋型半導体領域７ｂ）の表面（上層部）と、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極ＧＥ２およびソース・ドレイン領域（ｐ^＋型半導体領域８ｂ）の表面（上層部）とに、Ｎｉ_１−ｙＭ_ｙＳｉ相の金属シリサイド層４１ｂが形成される。

次に、図１３に示されるように、半導体基板１の主面上に絶縁膜４２を形成する。すなわち、ゲート電極ＧＥ１，ＧＥ２およびサイドウォール９を覆うように、金属シリサイド層４１ｂ上を含む半導体基板１上に絶縁膜（第１絶縁膜）４２を形成する。絶縁膜４２は例えば窒化シリコン膜からなり、成膜温度（基板温度）４５０℃程度のプラズマＣＶＤ法などにより形成することができる。それから、絶縁膜４２上に絶縁膜４２よりも厚い絶縁膜４３を形成する。絶縁膜４３は例えば酸化シリコン膜などからなり、ＴＥＯＳ(Tetraethoxysilane：テトラエトキシシラン、またはTetra Ethyl Ortho Silicateとも言う)を用いて成膜温度４００℃程度のプラズマＣＶＤ法などにより形成することができる。これにより、絶縁膜４２，４３からなる層間絶縁膜が形成される。その後、絶縁膜４３の表面をＣＭＰ法により研磨するなどして、絶縁膜４３の上面を平坦化する。下地段差に起因して絶縁膜４２の表面に凹凸形状が形成されていても、絶縁膜４３の表面をＣＭＰ法により研磨することにより、その表面が平坦化された層間絶縁膜を得ることができる。

次に、図１４に示されるように、絶縁膜４３上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、絶縁膜４３，４２をドライエッチングすることにより、絶縁膜４２，４３にコンタクトホール（貫通孔、孔）４４を形成する。この際、まず絶縁膜４２に比較して絶縁膜４３がエッチングされやすい条件で絶縁膜４３のドライエッチングを行い、絶縁膜４２をエッチングストッパ膜として機能させることで、絶縁膜４３にコンタクトホール４４を形成してから、絶縁膜４３に比較して絶縁膜４２がエッチングされやすい条件でコンタクトホール４４の底部の絶縁膜４２をドライエッチングして除去する。コンタクトホール４４の底部では、半導体基板１の主面の一部、例えばｎ^＋型半導体領域７ｂおよびｐ^＋型半導体領域８ｂの表面上の金属シリサイド層４１ｂの一部や、ゲート電極ＧＥ１，ＧＥ２の表面上の金属シリサイド層４１ｂの一部などが露出される。

次に、コンタクトホール４４内に、タングステン（Ｗ）などからなる導電性のプラグ（接続用導体部）４５を形成する。プラグ４５を形成するには、例えば、コンタクトホール４４の内部（底部および側壁上）を含む絶縁膜４３上に、成膜温度（基板温度）４５０℃程度のプラズマＣＶＤ法によりバリア導体膜４５ａ（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、タングステン膜などからなる主導体膜４５ｂをＣＶＤ法などによってバリア導体膜４５ａ上にコンタクトホール４４を埋めるように形成し、絶縁膜４３上の不要な主導体膜４５ｂおよびバリア導体膜４５ａをＣＭＰ法またはエッチバック法などによって除去することにより、プラグ４５を形成することができる。ゲート電極ＧＥ１，ＧＥ２、ｎ^＋型半導体領域７ｂまたはｐ^＋型半導体領域８ｂ上に形成されたプラグ４５は、その底部でゲート電極ＧＥ１，ＧＥ２、ｎ^＋型半導体領域７ｂまたはｐ^＋型半導体領域８ｂの表面上の金属シリサイド層４１ｂと接して、電気的に接続される。

次に、図１５に示されるように、プラグ４５が埋め込まれた絶縁膜４３上に、ストッパ絶縁膜（エッチングストッパ用絶縁膜）５１および配線形成用の絶縁膜５２を順次形成する。ストッパ絶縁膜５１は絶縁膜５２への溝加工の際にエッチングストッパとなる膜であり、絶縁膜５２に対してエッチング選択比を有する材料を用いる。ストッパ絶縁膜５１は、例えばプラズマＣＶＤ法により形成される窒化シリコン膜とし、絶縁膜５２は、例えばプラズマＣＶＤ法により形成される酸化シリコン膜とすることができる。なお、ストッパ絶縁膜５１と絶縁膜５２には次に説明する第１層目の配線が形成される。

次に、シングルダマシン法により第１層目の配線を形成する。まず、レジストパターン（図示せず）をマスクとしたドライエッチングによって絶縁膜５２およびストッパ絶縁膜５１の所定の領域に配線溝５３を形成した後、半導体基板１の主面上（すなわち配線溝の底部および側壁上を含む絶縁膜５２上）にバリア導体膜（バリアメタル膜）５４を形成する。バリア導体膜５４は、例えば窒化チタン膜、タンタル膜または窒化タンタル膜などを用いることができる。続いて、ＣＶＤ法またはスパッタリング法などによりバリア導体膜５４上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成する。銅めっき膜により配線溝５３の内部を埋め込む。それから、配線溝５３以外の領域の銅めっき膜、シード層およびバリアメタル膜５４をＣＭＰ法により除去して、銅を主導電材料とする第１層目の配線５５を形成する。配線５５は、プラグ４５を介してｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのソースまたはドレイン用のｎ^＋型半導体領域７ｂおよびｐ^＋型半導体領域８ｂやゲート電極ＧＥ１，ＧＥ２などと電気的に接続されている。その後、デュアルダマシン法により２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。

次に、上記ステップＳ３の第１の熱処理および上記ステップＳ５の第２の熱処理について、更に詳細に説明する。

図１６〜図２１は、ステップＳ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５の各段階における半導体装置の製造工程中の要部断面図であり、シリコン（Ｓｉ）領域６１の上部近傍領域が示されている。また、図２２は、Ｓｉ領域（シリコン領域）中におけるＮｉとＰｔの拡散係数を示すグラフであり、Ｓｉ領域中におけるＮｉとＰｔの拡散係数のアレニウスプロットが示されている。図２２のグラフの縦軸は、Ｓｉ領域中におけるＮｉまたはＰｔの拡散係数に対応し、図２２の横軸は、絶対温度Ｔの逆数を１０００倍したものに対応する。また、図１６〜図２１のうち、図１６は、ステップＳ１で合金膜１１を形成する直前の段階が示され、図１７は、ステップＳ１を行って合金膜１１を形成した段階（ステップＳ２のバリア膜１２の形成前の段階）が示され、図１８は、ステップＳ２を行ってバリア膜１２を形成した段階（ステップＳ３の第１の熱処理の前の段階）が示されている。また、図１９は、ステップＳ３の第１の熱処理を行った段階（ステップＳ４のバリア膜１２および未反応の合金膜１１の除去工程を行う前の段階）が示され、図２０は、ステップＳ４のバリア膜１２および未反応の合金膜１１の除去工程を行った段階（ステップＳ５の第２の熱処理を行う前の段階）が示され、図２１は、ステップＳ５の第２の熱処理を行った段階（絶縁膜４２を形成する前の段階）が示されている。

ここで、図１６〜図２１に示されているシリコン領域６１は、ゲート電極ＧＥ１、ゲート電極ＧＥ２、ｎ^＋型半導体領域７ｂまたはｐ^＋型半導体領域８ｂのいずれかに対応する。これは、ゲート電極ＧＥ１，ＧＥ２、ｎ^＋型半導体領域７ｂおよびｐ^＋型半導体領域８ｂが、いずれもシリコン領域（具体的にはゲート電極ＧＥ１，ＧＥ２は多結晶シリコン膜、ｎ^＋型半導体領域７ｂおよびｐ^＋型半導体領域８ｂは単結晶シリコン領域）からなるためである。シリコン領域６１がゲート電極ＧＥ１またはゲート電極ＧＥ２の場合は、そのシリコン領域６１は多結晶シリコンからなり、シリコン領域６１がｎ^＋型半導体領域７ｂまたはｐ^＋型半導体領域８ｂの場合は、そのシリコン領域６１は単結晶シリコンからなる。

上述したように金属シリサイドを形成するためには、図１６および図１７に示されるように、ステップＳ１において、シリコン領域６１（すなわちゲート電極ＧＥ１，ＧＥ２、ｎ^＋型半導体領域７ｂおよびｐ^＋型半導体領域８ｂ）上を含む半導体基板１の主面（全面）上に合金膜１１を形成するが、シリコン領域６１上の合金膜１１の形成膜厚（堆積膜厚）は、厚み（膜厚、第１の厚み）ｔｎ１である。この厚みｔｎ１は、ステップＳ３の第１の熱処理の前の、シリコン領域６１上の合金膜１１の厚みに対応する。形成された合金膜１１は、Ｎｉと第１金属元素Ｍの原子比が１−ｘ：ｘの合金膜であるＮｉ_１−ｘＭ_ｘ合金膜（ここで０＜ｘ＜１）である。

それから、図１８に示されるように、ステップＳ２において、合金膜１１上にバリア膜１２が形成される。その後、ステップＳ３の第１の熱処理を行なうと、図１９に示されるように、シリコン領域６１と合金膜１１とが反応して、（Ｎｉ_１−ｙＭ_ｙ）_２Ｓｉ相（ここで０＜ｙ＜１）の金属シリサイド層４１ａが、シリコン領域６１の表面（上層部）に形成される。本実施の形態では、シリコン領域６１上の合金膜１１の全てをシリコン領域６１と反応させるのではなく、金属シリサイド層４１ａ上に合金膜１１の未反応部分１１ａが残存するように、ステップＳ３の第１の熱処理を行う。ここで、未反応部分１１ａは、ステップＳ３の第１の熱処理前にシリコン領域６１上に位置していた合金膜１１のうち、ステップＳ３の第１の熱処理でシリコン領域６１と反応しなかった部分に対応する。

シリコン領域６１上に位置していた合金膜１１のうち、ステップＳ３の第１の熱処理後（ステップＳ４のバリア膜１２および未反応の合金膜１１の除去工程前）もシリコン領域６１上に残存する未反応部分１１ａの厚みは、厚み（膜厚、第３の厚み）ｔｎ２であり、形成された金属シリサイド層４１ａの厚みは、厚みｔｎ４である。

なお、理解を簡単にするために、図１８においては、点線で示される仮想線で合金膜１１を未反応部１１ａと反応部分１１ｂとに分けている。反応部分１１ｂは、ステップＳ３の第１の熱処理前にシリコン領域６１上に位置していた合金膜１１のうち、ステップＳ３の第１の熱処理でシリコン領域６１と反応して金属シリサイド層４１ａを形成した部分に対応する。従って、反応部分１１ｂと未反応部分１１ａとを合わせたものが、ステップＳ３の第１の熱処理前にシリコン領域６１上に位置していた合金膜１１に相当する。合金膜１１は実際には単層であるが、合金膜１１の下層部分が反応部分１１ｂで、合金膜１１の上層部分が未反応部分１１ａであり、反応部分１１ｂと未反応部分１１ａは、合金膜１１を略層状に２つに分けた領域（下側が反応部分１１ｂで上側が未反応部分１１ａ）にほぼ対応する。反応部分１１ｂの厚みを厚み（第２の厚み）ｔｎ３とすると、未反応部分１１ａの厚みｔｎ２と反応部分１１ｂの厚みｔｎ３との和が、合金膜１１の厚みｔｎ１に対応する（すなわちｔｎ１＝ｔｎ２＋ｔｎ３）。

本実施の形態では、金属シリサイド層４１ａ上に合金膜１１の未反応部分１１ａが層状に残存するようにステップＳ３の第１の熱処理を行うので、合金膜１１の反応部分１１ｂの厚みｔｎ３は、第１の熱処理前のシリコン領域６１上の合金膜１１の厚みｔｎ１よりも薄く（ｔｎ３＜ｔｎ１）、かつ第１の熱処理後に金属シリサイド層４１ａ上に残存する合金膜１１の未反応部分１１ａの厚みｔｎ２は、ゼロよりも大きい（ｔｎ２＞０）。

なお、コバルトシリサイド形成の場合は、Ｓｉ（シリコン）が拡散種であり、Ｃｏ膜中へＳｉが移動することによりコバルトシリサイドが形成されるのに対して、本実施の形態のようにＮｉ_１−ｘＭ_ｘ合金膜を用いる場合は、Ｎｉ（ニッケル）および第１金属元素Ｍが拡散種であり、シリコン領域６１側にＮｉ（ニッケル）および第１金属元素Ｍが移動することによって金属シリサイド４１ａが形成される。

それから、図２０に示されるように、ステップＳ４で、バリア膜１２と、未反応の合金膜１１（すなわちステップＳ３の第１の熱処理工程にてシリコン領域６１と反応しなかった合金膜１１）とを除去する。この際、金属シリサイド層４１ａ上の未反応部分１１ａも除去される。その後、ステップＳ５の第２の熱処理を行ない、（Ｎｉ_１−ｙＭ_ｙ）_２Ｓｉ相の金属シリサイド層４１ａとシリコン領域６１とを更に反応させることで、図２１に示されるように、Ｎｉ_１−ｙＭ_ｙＳｉ相の金属シリサイド層４１ｂをシリコン領域６１の表面（上層部分）に形成する。形成された金属シリサイド層４１ｂの厚みは、厚みｔｎ５である。

本実施の形態においては、ステップＳ３の第１の熱処理は、次の２つの条件（第１の条件および第２の条件）を満たすように行なうことを特徴としている。

すなわち、第１の条件として、シリコン領域６１（ゲート電極ＧＥ１，ＧＥ２、ｎ^＋型半導体領域７ｂおよびｐ^＋型半導体領域８ｂ）中へのニッケル（Ｎｉ）の拡散係数よりも、シリコン領域６１（ゲート電極ＧＥ１，ＧＥ２、ｎ^＋型半導体領域７ｂおよびｐ^＋型半導体領域８ｂ）中への第１金属元素Ｍ（好ましくはＰｔ）の拡散係数の方が大きくなるような熱処理温度Ｔ_１で、ステップＳ３の第１の熱処理を行なう。換言すれば、合金膜１１が含有するニッケル（Ｎｉ）と第１金属元素Ｍとについて、ステップＳ３の第１の熱処理の熱処理温度Ｔ_１での、シリコン領域６１（ゲート電極ＧＥ１，ＧＥ２、ｎ^＋型半導体領域７ｂおよびｐ^＋型半導体領域８ｂ）中への拡散係数を比べると、ニッケル（Ｎｉ）よりも第１金属元素Ｍ（好ましくはＰｔ）の方が大きい。このようにすることで、ステップＳ３の第１の熱処理において、合金膜１１からシリコン領域６１中へ、Ｎｉ（ニッケル）よりも第１金属元素Ｍ（好ましくはＰｔ）の方が、拡散しやすくなる。

図２２には、Ｓｉ領域（シリコン領域）中におけるＮｉとＰｔの拡散係数の温度依存性のグラフが示されているが、この図２２のグラフに示されるように、ＮｉおよびＰｔの拡散係数は、どちらも温度が高くなるにつれて増大するが、拡散係数の温度依存性はＮｉとＰｔとで異なる。このため、図２２のグラフから分かるように、温度Ｔ_２よりも高温では、Ｓｉ領域中におけるＮｉの拡散係数が、Ｓｉ領域中におけるＰｔの拡散係数よりも大きくなり、ＰｔよりもＮｉの方がＳｉ領域に拡散しやすくなる。温度Ｔ_２では、Ｓｉ領域中におけるＮｉの拡散係数と、Ｓｉ領域中におけるＰｔの拡散係数とが同じになり、Ｓｉ領域への拡散しやすさは、ＮｉとＰｔで同じである。温度Ｔ_２よりも低温では、Ｓｉ領域中におけるＰｔの拡散係数が、Ｓｉ領域中におけるＮｉの拡散係数よりも大きくなり、ＮｉよりもＰｔの方がＳｉ領域に拡散しやすくなる。この温度Ｔ_２は、２７９℃である（すなわちＴ_２＝２７９℃）。

このため、上記第１金属元素ＭがＰｔ（白金）の場合、すなわち合金膜１１がＮｉ−Ｐｔ合金膜（Ｎｉ_１−ｘＰｔ_ｘ合金膜）の場合、上記第１の条件を満たすためには、ステップＳ３の第１の熱処理の熱処理温度Ｔ_１を上記温度Ｔ_２よりも低く（すなわちＴ_１＜Ｔ_２）する。具体的には、ステップＳ３の第１の熱処理の熱処理温度Ｔ_１を２７９℃未満（すなわちＴ_１＜２７９℃）とする。ステップＳ３の第１の熱処理の熱処理温度Ｔ_１を上記温度Ｔ_２よりも低く（Ｔ_１＜Ｔ_２、具体的にはＴ_１＜２７９℃）すれば、ステップＳ３の第１の熱処理の熱処理温度Ｔ_１において、シリコン領域６１中へのニッケル（Ｎｉ）の拡散係数よりも、シリコン領域６１中へのＰｔ（白金）の拡散係数の方が大きくなる。これにより、ステップＳ３の第１の熱処理では、合金膜１１からシリコン領域６１（ゲート電極ＧＥ１，ＧＥ２、ｎ^＋型半導体領域７ｂおよびｐ^＋型半導体領域８ｂ）中へ、Ｎｉ（ニッケル）よりもＰｔ（白金）の方が、拡散しやすくなる。

従って、上記第１の条件を満たすためには、シリコン領域６１中へのニッケル（Ｎｉ）の拡散係数と、シリコン領域６１中への第１金属元素Ｍの拡散係数とが一致する温度Ｔ_３（第１金属元素ＭがＰｔの場合はＴ_３＝Ｔ_２）よりも、第１の熱処理の熱処理温度Ｔ_１を低くする（Ｔ_１＜Ｔ_３）ことが必要である。

ステップＳ３の第１の熱処理の第２の条件として、金属シリサイド層４１ａ上に合金膜１１の未反応部分１１ａが残存するように（すなわちｔｎ１＞ｔｎ２＞０となるように）、ステップＳ３の第１の熱処理を行なう。

すなわち、ステップＳ３の第１の熱処理においては、シリコン領域６１上に位置する部分の合金膜１１の全部を、そのシリコン領域６１と反応させるのではなく、シリコン領域６１上に位置する部分の合金膜１１の一部のみを、そのシリコン領域６１と反応させる。換言すれば、ステップＳ３の第１の熱処理において、合金膜１１とシリコン領域６１との反応率Ｒ１が１００％未満になるようにする。このようにすることで、シリコン領域６１（ゲート電極ＧＥ１，ＧＥ２、ｎ^＋型半導体領域７ｂおよびｐ^＋型半導体領域８ｂ）上に位置する合金膜１１の上層部分は、ステップＳ３の第１の熱処理を行なっても、未反応のまま未反応部分１１ａとして金属シリサイド層４１ａ上に残存する。これにより、ステップＳ３の第１の熱処理を行なうと、金属シリサイド層４１ａ上に合金膜１１の未反応部分１１ａが残存することになる。

ここで、合金膜１１とシリコン領域６１との反応率Ｒ１とは、シリコン領域６１上に位置する合金膜１１のうち、ステップＳ３の第１の熱処理よって、そのシリコン領域６１と反応して金属シリサイド層４１ａを形成した部分（すなわち反応部分１１ｂ）の割合に対応する。従って、合金膜１１とシリコン領域６１との反応率Ｒ１は、ステップＳ３の第１の熱処理を行なう前の合金膜１１の厚みｔｎ１に対する、ステップＳ３の第１の熱処理中に金属膜４１ａを形成するために消費された合金膜１１の厚み、すなわち反応部分１１ｂの厚みｔｎ２の割合に対応することになる。従って、合金膜１１とシリコン領域６１との反応率Ｒ１は、Ｒ１＝ｔｎ３／ｔｎ１、すなわちＲ１＝（ｔｎ１−ｔｎ２）／ｔｎ１と表すことができる。百分率表示する場合は、Ｒ１＝ｔｎ３×１００／ｔｎ１［％］、すなわちＲ１＝（ｔｎ１−ｔｎ２）×１００／ｔｎ１［％］と表すことができる。

ステップＳ３の第１の熱処理において、上記第１の条件と上記第２の条件を両立させることが必要な理由について説明する。

ステップＳ３の第１の熱処理において、合金膜１１からシリコン領域６１に、合金膜１１を構成するＮｉと第１金属元素Ｍとが拡散して金属シリサイド層４１ａを形成するが、この第１の熱処理が上記第１の条件を満たすと、Ｎｉよりも第１金属元素Ｍ（好ましくはＰｔ）の方がシリコン領域６１に拡散しやすくなる。

上記第１の条件を満たさず、第１の熱処理において、シリコン領域６１へのＮｉと第１金属元素Ｍの拡散しやすさが同じであれば、合金膜１１からシリコン領域６１に拡散するＮｉと第１金属元素Ｍの原子数の比は、合金膜１１を構成するＮｉと第１金属元素Ｍの原子比を維持したものとなり、金属シリサイド層４１ａにおけるＮｉと第１金属元素Ｍの比も、合金膜１１を構成するＮｉと第１金属元素Ｍの原子比を維持したものとなる。

それに対して、本実施の形態のように上記第１の条件および上記第２の条件を満たすように第１の熱処理を行えば、この第１の熱処理において、シリコン領域６１へＮｉよりも第１金属元素Ｍの方が拡散しやすいため、合金膜１１からシリコン領域６１に拡散するＮｉと第１金属元素Ｍの原子数の比は、合金膜１１を構成するＮｉと第１金属元素Ｍの原子比に比べて、第１金属元素Ｍの割合が増加したものとなる。このため、金属シリサイド層４１ａにおけるＮｉと第１金属元素Ｍの比も、合金膜１１を構成するＮｉと第１金属元素Ｍの原子比に比べて、第１金属元素Ｍの割合が増加したものとなる。すなわち、合金膜１１がＮｉ_１−ｘＭ_ｘ合金膜（ここで０＜ｘ＜１）であり、かつ金属シリサイド層４１ａが、（Ｎｉ_１−ｙＭ_ｙ）_２Ｓｉ相（ここで０＜ｙ＜１）であるとすると、ｘ＜ｙとなる。

しかしながら、ステップＳ３の第１の熱処理が上記第１の条件を満たしても、本実施の形態とは異なり、上記第２の条件を満たさず、合金膜１１とシリコン領域６１との上記反応率Ｒ１が１００％であった場合には、シリコン領域６１上の合金膜１１を構成していたＮｉと第１金属元素Ｍは、拡散係数の差にかかわらず、全部がシリコン領域６１に拡散して金属シリサイド層４１ａの形成に寄与する。このため、たとえＮｉよりも第１金属元素Ｍの方がシリコン領域６１に拡散しやすかったとしても、シリコン領域６１上の合金膜１１を構成していたＮｉと第１金属元素Ｍの全量がシリコン領域６１と反応して金属シリサイド層４１ａを形成するので、金属シリサイド層４１ａにおけるＮｉと第１金属元素Ｍの比は、合金膜１１におけるＮｉと第１金属元素Ｍの比を維持したものになってしまう。すなわち、合金膜１１がＮｉ_１−ｘＭ_ｘ合金膜（ここで０＜ｘ＜１）であり、かつ金属シリサイド層４１ａが、（Ｎｉ_１−ｙＭ_ｙ）_２Ｓｉ相（ここで０＜ｙ＜１）であるとすると、ｘ＝ｙとなってしまうのである。

また、ステップＳ３の第１の熱処理が上記第２の条件を満たす場合に、本実施の形態とは異なり、上記第１の条件を満たさずに、シリコン領域６１中への第１金属元素Ｍの拡散係数よりもシリコン領域６１中へのＮｉの拡散係数の方が大きくなるような熱処理温度でステップＳ３の第１の熱処理を行なうと、第１金属元素ＭよりもＮｉが優先的にシリコン領域６１に拡散し、金属シリサイド４１ａにおける第１金属元素Ｍの割合が、かえって低減してしまう。すなわち、合金膜１１としてＮｉ_１−ｘＭ_ｘ合金膜を用いて（Ｎｉ_１−ｙＭ_ｙ）_２Ｓｉ相の金属シリサイド層４１ａを形成すると、ｙ＜ｘとなってしまうのである。

従って、上記第１の条件と上記第２の条件の両方を満たすようにステップＳ３の第１の熱処理を行うことで、はじめて、金属シリサイド層４１ａにおける第１金属元素Ｍ（好ましくはＰｔ）の比率を高めることが可能になる。すなわち、上記第１の条件と上記第２の条件を両立させることで、金属シリサイド層４１ａを構成する金属元素（Ｎｉと第１元素Ｍを足したもの）に占める第１金属元素Ｍの割合を、合金膜１１に占める第１金属元素Ｍの割合よりも大きくすることができる。換言すれば、上記第１の条件と上記第２の条件を両立させることで、合金膜１１としてＮｉ_１−ｘＭ_ｘ合金膜（Ｍは好ましくはＰｔ）を用いて（Ｎｉ_１−ｙＭ_ｙ）_２Ｓｉ相（Ｍは好ましくはＰｔ）の金属シリサイド層４１ａを形成するにあたって、ｘ＜ｙとすることができるのである。なお、Ｎｉと第１金属元素Ｍとの合金膜１１とシリコン領域６１とを反応させて金属シリサイド層４１ａを形成するので、金属シリサイド層４１ａを構成する金属元素は、合金膜１１を構成する金属元素と同じであり、Ｎｉおよび第１金属元素Ｍである。

その後、ステップＳ５の第２の熱処理によって、（Ｎｉ_１−ｙＭ_ｙ）_２Ｓｉ相の金属シリサイド層４１ａをＮｉ_１−ｙＭ_ｙＳｉ相の金属シリサイド層４１ｂに変えるが、ステップＳ５の第２の熱処理時には合金膜１１は除去されているので、（Ｎｉ_１−ｙＭ_ｙ）_２Ｓｉ相の金属シリサイド層４１ａとＮｉ_１−ｙＭ_ｙＳｉ相の金属シリサイド層４１ｂとで、Ｎｉと第１金属元素Ｍの比（すなわち１−ｙ：ｙ）は維持されて同じ値になる。すなわち、金属シリサイド層４１ａを構成する（Ｎｉ_１−ｙＭ_ｙ）_２Ｓｉのｙと、金属シリサイド層４１ｂを構成するＮｉ_１−ｙＭ_ｙＳｉのｙとが、同じ値になる。

金属シリサイド層としてニッケルシリサイド層を用いる場合、ニッケルシリサイド層中に上記第１金属元素Ｍ（特に好ましくはＰｔ）が添加されていると、形成された金属シリサイド層の凝集が少ないこと、形成された金属シリサイド層において、高抵抗なＮｉＳｉ_２相の異常成長を抑制できることなどの利点を得られるので、半導体装置の信頼性を向上させることができる。しかしながら、半導体基板上にＮｉ_１−ｘＭ_ｘ合金膜を成膜する場合、Ｎｉと第１金属元素Ｍのスパッタ角が異なるため、Ｎｉ_１−ｘＭ_ｘ合金膜中の第１金属元素Ｍの濃度を増加させようとすると、半導体基板上にＮｉ_１−ｘＭ_ｘ合金膜が不均一に成膜されてしまう可能性があり、この現象は、第１金属元素ＭがＰｔの場合に特に顕著である。

このため、半導体基板にＮｉ_１−ｘＭ_ｘ合金膜を均一に成膜しようとすると、Ｎｉ_１−ｘＭ_ｘ合金膜中の第１金属元素Ｍの濃度（すなわちＮｉ_１−ｘＭ_ｘにおけるｘ）を増加させるには、蜂の巣状のコリメータなどを用いて上記第１金属元素Ｍのスパッタ角を調整してもコリメータに多く成膜されてしまい、限界がある。しかしながら、上記のようなニッケルシリサイド層中に上記第１金属元素Ｍ（特に好ましくはＰｔ）が添加されることによって得られる効果は、ニッケルシリサイド層中の上記第１金属元素Ｍ（特に好ましくはＰｔ）の濃度が高くなるほど高まるため、ニッケルシリサイド層中の上記第１金属元素Ｍ（特に好ましくはＰｔ）の濃度を高めて半導体装置の信頼性をより向上させることが望まれる。

本実施の形態では、上記第１の条件および第２の条件を満たすようにステップＳ３の第１の熱処理を行うことで、合金膜１１に占める第１金属元素Ｍの割合（すなわち合金膜１１をＮｉ_１−ｘＭ_ｘ合金膜と表したときのｘ）よりも、金属シリサイド層４１ａを構成する金属元素に占める第１金属元素Ｍの割合（すなわち金属シリサイド層４１ａを（Ｎｉ_１−ｙＭ_ｙ）_２Ｓｉと表したときのｙ）を高める（すなわちｙ＞ｘとする）ことができる。そして、合金膜１１に占める第１金属元素Ｍの割合（すなわち合金膜１１をＮｉ_１−ｘＭ_ｘ合金膜と表したときのｘ）よりも、金属シリサイド層４１ｂを構成する金属元素に占める第１金属元素Ｍの割合（すなわち金属シリサイド層４１ｂをＮｉ_１−ｙＭ_ｙＳｉと表したときのｙ）を高める（すなわちｙ＞ｘとする）ことができる。これにより、金属シリサイド層４１ａ，４１ｂにおける凝集を抑制でき、金属シリサイド層４１ｂにおいて、高抵抗なＮｉ_１−ｙＭ_ｙＳｉ_２相の異常成長を抑制することができ、半導体装置の信頼性を向上させることができる。

図２３は、合金膜１１としてＮ_{ｉ０．９６３}Ｐｔ_{０．０３７}合金膜を用いて金属シリサイド層４１ｂを形成した場合の、金属シリサイド層４１ｂの比抵抗を示すグラフである。図２３のグラフの縦軸は、金属シリサイド層４１ｂの比抵抗に対応し、図２３のグラフの横軸は、第１の熱処理の合金膜消費率Ｒ２に対応する。

ここで、図２３のグラフの横軸に示される、第１の熱処理の合金膜消費率Ｒ２とは、第１の熱処理によって消費（シリコン領域６１と反応）し得る合金膜１１の厚みｔｎ６を、第１の熱処理前の合金膜１１の厚みｔｎ１で割った値に対応する（すなわちＲ２＝ｔｎ６／ｔｎ１）。なお、第１の熱処理によって消費（シリコン領域６１と反応）し得る合金膜１１の厚みｔｎ６とは、合金膜１１の厚みｔｎ１を十分に厚くした（厚みｔｎ６よりも厚くした）ときに、第１の熱処理によってシリコン領域６１と反応する部分の厚み（すなわち上記反応部分１１ｂの厚みｔｎ３）に対応する。従って、第１の熱処理の合金膜消費率Ｒ２が１００％以下の場合は、第１の熱処理によって消費（シリコン領域６１と反応）し得る合金膜１１の厚みｔｎ６と、第１の熱処理における合金膜１１の反応部分１１ｂの厚みｔｎ３とは、同じ（すなわちｔｎ６＝ｔｎ３）である。このため、第１の熱処理の合金膜消費率Ｒ２が１００％以下（Ｒ２≦１００％）の場合は、第１の熱処理の合金膜消費率Ｒ２は上記反応率Ｒ１と同じ（Ｒ２＝Ｒ１）である。一方、第１の熱処理の合金膜消費率Ｒ２が１００％を越える場合は、合金膜１１の厚みｔｎ１が、第１の熱処理によって消費し得る合金膜１１の厚みｔｎ６よりも薄い（ｔｎ１＜ｔｎ６）ために、第１の熱処理における合金膜１１の反応部分１１ｂの厚みｔｎ３は、合金膜１１の厚みｔｎ１と同じ（ｔｎ３＝ｔｎ１＜ｔｎ６）になる。このため、第１の熱処理の合金膜消費率Ｒ２が１００％以上（Ｒ２≧１００％）の場合は、上記反応率Ｒ１は常に１００％（Ｒ１＝１００％）であり、両者は異なる値となる。

例えば、厚みｔｎ１が２０μｍの合金膜１１を形成して第１の熱処理を行ったときに、合金膜１１の反応部分１１ｂの厚みｔｎ３が１０μｍであった場合には、ｔｎ６＝ｔｎ３＝１０μｍ、ｔｎ１＝２０μｍとなるため、その第１の熱処理の合金膜消費率Ｒ２と上記反応率Ｒ１とは、両方とも５０％となる。また、例えば、厚みｔｎ１が４０μｍの合金膜１１を形成して第１の熱処理を行ったときに、合金膜１１の反応部分１１ｂの厚みｔｎ３が２０μｍとなった場合と同じ熱処理条件で、厚みｔｎ１が１０μｍの合金膜１１を形成して第１の熱処理を行った場合には、ｔｎ６＝２０μｍ、ｔｎ１＝１０μｍとなるため、その第１の熱処理の合金膜消費率Ｒ２は２００％となり、その第１の熱処理の上記反応率Ｒ１は１００％となる。ここで、同じ熱処理条件とは、少なくとも熱処理温度と熱処理時間が同じである。

図２３のグラフにおいて、第１の熱処理の熱処理温度および熱処理時間を変えたものを混在させてプロットしているが、第１の熱処理は常に上記第１の条件を満たしているように行なっている。しかしながら、第１の熱処理の合金膜消費率Ｒ２が１００％未満の場合は、上記第２の条件が満たされているが、第１の熱処理の合金膜消費率Ｒ２が１００％以上の場合には、上記第２の条件は満たされていない。これは、第１の熱処理の合金膜消費率Ｒ２が１００％以上の場合には、シリコン領域６１上の合金膜１１の全部がシリコン領域６１と反応し（すなわち上記反応率Ｒ１が１００％となり）、第１の熱処理の合金膜消費率Ｒ２が１００％未満の場合には、シリコン領域６１上の合金膜１１の下部領域のみがシリコン領域６１と反応する（すなわち上記反応率Ｒ１が１００％未満となる）ためである。

図２３のグラフからは、次のことが分かる。第１の熱処理の合金膜消費率Ｒ２が１５０％程度以下では、金属シリサイド層４１ｂは低抵抗率であり、金属シリサイド層４１ｂはＮｉ_１−ｙＭ_ｙＳｉ相、ここではＮｉ_１−ｙＰｔ_ｙＳｉ相となっている。しかしながら、第１の熱処理の合金膜消費率Ｒ２が１５０％を越えると、金属シリサイド層４１ｂの抵抗率が増大しており、これは、金属シリサイド層４１ｂに、高抵抗率のＮｉ_１−ｙＭ_ｙＳｉ_２相、ここではＮｉ_１−ｙＰｔ_ｙＳｉ_２相の部分が異常成長してしまったためと考えられる。

一方、第１の熱処理の合金膜消費率Ｒ２が１００〜１５０％では、金属シリサイド層４１ｂの抵抗率はほぼ一定であるが、第１の熱処理の合金膜消費率Ｒ２が１００％未満になると、第１の熱処理の合金膜消費率Ｒ２が小さくなるほど金属シリサイド層４１ｂの抵抗率が低下する。これは、第１の熱処理の合金膜消費率Ｒ２が１００％未満の場合は、上述のように、第１の熱処理が上記第１の条件および上記第２の条件を満たすことにより、金属シリサイド層４１ｂにおける第１金属元素Ｍ（ここではＰｔ）の比率が高められるため、すなわち金属シリサイド層４１ａをＮｉ_１−ｙＭ_ｙＳｉ、ここではＮｉ_１−ｙＰｔ_ｙＳｉと表記したときのｙの値が高められるためと考えられる。

Ｎｉ_１−ｙＭ_ｙＳｉ、特にＮｉ_１−ｙＰｔ_ｙＳｉは、ｙの値が大きくなるほど、抵抗率が低下する。すなわち、第１の熱処理の合金膜消費率Ｒ２が１００％未満になると、第１の熱処理の合金膜消費率Ｒ２が小さくなるほど、金属シリサイド層４１ｂにおける第１金属元素Ｍ（ここではＰｔ）の比率が高くなり（すなわち（Ｎｉ_１−ｙＭ_ｙ）Ｓｉにおけるｙが大きくなり）、それによって金属シリサイド層４１ｂが低抵抗率化する。

従って、本実施の形態のように、上記第１の条件および上記第２の条件を満たすようにステップＳ３の第１の熱処理を行うことで、形成された金属シリサイド層４１ｂにおける第１金属元素Ｍ（好ましくはＰｔ）の割合を高めることができ、金属シリサイド層４１ｂを、より低抵抗化することができる。

図２４は、半導体基板の主面にシリコン領域６１に相当する半導体領域（不純物拡散層）を形成してから、その上に合金膜１１に相当するＮｉ_{０．９６３}Ｐｔ_{０．０３７}合金膜を形成し、その後、第１の熱処理および第２の熱処理に相当する熱処理を行うことで、金属シリサイド層４１ｂに相当するＮｉ_１−ｙＰｔ_ｙＳｉ層を形成した場合の、各種条件と形成されたＮｉ_１−ｙＰｔ_ｙＳｉ層の特性とをまとめた表である。すなわち、試料Ｎｏ．１〜Ｎｏ．８について、それぞれ異なる条件で金属シリサイド層４１ｂに相当するＮｉ_１−ｙＰｔ_ｙＳｉ層を形成し、試料Ｎｏ．１〜Ｎｏ．８のそれぞれでの形成条件と、形成されたＮｉ_１−ｙＰｔ_ｙＳｉ層の特性を図２４の表にまとめてある。

試料Ｎｏ．１〜Ｎｏ．８のいずれの場合も、合金膜１１としてはＮｉ_{０．９６３}Ｐｔ_{０．０３７}合金膜を用い、第１の熱処理の熱処理温度は２７０℃である。このため、試料Ｎｏ．１〜Ｎｏ．８のいずれの場合も、第１の熱処理は、上記第１の条件を満たしている。また、試料Ｎｏ．１〜Ｎｏ．８のいずれの場合も、第２の熱処理の熱処理条件は同じであり、第２の熱処理の熱処理温度は５００℃で、熱処理時間は後述するスパイクアニール処理である。

しかしながら、他の条件は試料Ｎｏ．１〜Ｎｏ．８で異なっている。すなわち、試料Ｎｏ．１〜Ｎｏ．４では、半導体基板（シリコン単結晶基板）にｎ型不純物を導入してｎ^＋半導体領域（シリコン領域６１に相当）を形成してから、その上にＮｉ_{０．９６３}Ｐｔ_{０．０３７}合金膜（合金膜１１に相当）を形成している。一方、試料Ｎｏ．５〜Ｎｏ．８では、半導体基板（シリコン単結晶基板）にｐ型不純物を導入してｐ^＋半導体領域（シリコン領域６１に相当）を形成してから、その上にＮｉ_{０．９６３}Ｐｔ_{０．０３７}合金膜（合金膜１１に相当）を形成している。また、Ｎｉ_{０．９６３}Ｐｔ_{０．０３７}合金膜（合金膜１１に相当）の成膜時の厚みｔｎ１は、試料Ｎｏ．１〜Ｎｏ．８において、それぞれ１０ｎｍ，２０ｎｍ，１０ｎｍ，１００ｎｍ，１０ｎｍ，２０ｎｍ，１０ｎｍ，１００ｎｍである。また、第１の熱処理の熱処理時間は、試料Ｎｏ．１〜Ｎｏ．８において、それぞれ５９秒，５９秒，６００秒，５９秒，５９秒，５９秒，６００秒，５９秒である。試料Ｎｏ．１，Ｎｏ．２，Ｎｏ．４においては、第１の熱処理の熱処理温度および熱処理時間が同じであるため、第１の熱処理によって消費し得るＮｉ_{０．９６３}Ｐｔ_{０．０３７}合金膜（合金膜１１に相当）の厚みｔｎ６は、同じ値の１０ｎｍである。試料Ｎｏ．３においては、第１の熱処理の熱処理時間を６００秒と長くしたため、第１の熱処理によって消費し得るＮｉ_{０．９６３}Ｐｔ_{０．０３７}合金膜（合金膜１１に相当）の厚みｔｎ６は、１８．５ｎｍと、試料Ｎｏ．１，Ｎｏ．２，Ｎｏ．４の場合よりも大きい。また、試料Ｎｏ．５，Ｎｏ．６，Ｎｏ．８においては、第１の熱処理の熱処理温度および熱処理時間が同じであるため、第１の熱処理によって消費し得るＮｉ_{０．９６３}Ｐｔ_{０．０３７}合金膜（合金膜１１に相当）の厚みｔｎ６は、同じ値の１２．３ｎｍである。試料Ｎｏ．７においては、第１の熱処理の熱処理時間を６００秒と長くしたため、第１の熱処理によって消費し得るＮｉ_{０．９６３}Ｐｔ_{０．０３７}合金膜（合金膜１１に相当）の厚みｔｎ６は、２２．３ｎｍと、試料Ｎｏ．５，Ｎｏ．６，Ｎｏ．８の場合よりも大きい。また、ｎ型シリコン領域よりもｐ型シリコン領域の方が合金膜１１と反応しやすいため、第１の熱処理の熱処理温度と熱処理時間が同じであっても、シリコン領域６１がｎ^＋型である試料Ｎｏ．１，Ｎｏ．２，Ｎｏ．４よりも、シリコン領域６１がｐ^＋型である試料Ｎｏ．５，Ｎｏ．６，Ｎｏ．８の方が、ｔｎ６が大きくなっており、この関係は、試料Ｎｏ．３と試料Ｎｏ．７についても同様である。

第１の熱処理の合金膜消費率Ｒ２は、上述したように、厚みｔｎ６を厚みｔｎ１で割った値（すなわちｔｎ６／ｔｎ１）に対応し、これが図２４の表に記載されている。第１の熱処理の合金膜消費率Ｒ２が１００％以上の場合には、上記第２の条件は満たしていないが、第１の熱処理の合金膜消費率Ｒ２が１００％未満の場合は、上記第２の条件を満たしている。このため、試料Ｎｏ．２，Ｎｏ．４，Ｎｏ．６，Ｎｏ．８の場合は、第１の熱処理が上記第１の条件および上記第２の条件の両方を満たし、試料Ｎｏ．１，Ｎｏ．３，Ｎｏ．５，Ｎｏ．７の場合は、第１の熱処理は、上記第１の条件は満たすが、上記第２の条件を満たしていない。

また、図２４の表には、各試料Ｎｏ．１〜Ｎｏ．８において、第１の熱処理を行った際のＮｉ_{０．９６３}Ｐｔ_{０．０３７}合金膜（合金膜１１に相当）の未反応部分１１ａの厚みｔｎ２と、反応部分１１ｂの厚みｔｎ３と、上記反応率Ｒ１とを記載してある。厚みｔｎ６が厚みｔｎ１以下の値の場合は、厚みｔｎ３は厚みｔｎ６と同じ値になり、厚みｔｎ６が厚みｔｎ１よりも大きい場合は、厚みｔｎ３は厚みｔｎ１と同じ値になる。厚みｔｎ２は、厚みｔｎ１と厚みｔｎ３ｔの差であり、反応率Ｒ１は、上述のように、Ｒ１＝ｔｎ３／ｔｎ１である（百分率表示の場合は１００倍する）。

また、第１の熱処理および第２の熱処理によって形成されたＮｉ_１−ｙＰｔ_ｙＳｉ層（金属シリサイド層４１ｂに相当）を構成する金属元素に占めるＰｔの割合を「Ｐｔ濃度」として図２４の表に記載しており、この「Ｐｔ濃度」は、Ｎｉ_１−ｙＰｔ_ｙＳｉにおけるｙを１００倍した値（％表示のため１００倍している）に対応する。この「Ｐｔ濃度」は、ＩＣＰ−ＡＥＳ（Inductively Coupled Plasma−Atomic Emission Spectrometry）によって測定した値である。また、第１の熱処理および第２の熱処理によって形成されたＮｉ_１−ｙＰｔ_ｙＳｉ層（金属シリサイド層４１ｂに相当）の粒径（結晶粒径）を、図２４の表に記載している。この粒径は、Ｎｉ_１−ｙＰｔ_ｙＳｉ層（金属シリサイド層４１ｂに相当）を撮影した写真（ここでは図２５〜図３２のＳＥＭ写真に対応）を用意し、その写真の対角線を横切る粒界の数で、その写真の対角線の長さを割った値により算出したものであり、平均粒径（結晶粒径の平均値）に相当する値である。

図２５〜図３２は、図２４の表に示される試料Ｎｏ．１〜Ｎｏ．８において第１の熱処理および第２の熱処理によって形成されたＮｉ_１−ｙＰｔ_ｙＳｉ層（金属シリサイド層４１ｂに相当）のＳＥＭ（Scanning Electron Microscope：走査型電子顕微鏡）写真を示す説明図である。図２５は試料Ｎｏ．４に対応し、図２６は試料Ｎｏ．２に対応し、図２７は試料Ｎｏ．１に対応し、図２８は試料Ｎｏ．３に対応しており、図２５（試料Ｎｏ．４）、図２６（試料Ｎｏ．２）、図２７（試料Ｎｏ．１）、図２８（試料Ｎｏ．３）の順に、第１の熱処理の合金膜消費率Ｒ２が大きくなっている。また、図２９は試料Ｎｏ．８に対応し、図３０は試料Ｎｏ．６に対応し、図３１は試料Ｎｏ．５に対応し、図３２は試料Ｎｏ．７に対応しており、図２９（試料Ｎｏ．８）、図３０（試料Ｎｏ．６）、図３１（試料Ｎｏ．５）、図３２（試料Ｎｏ．７）の順に、第１の熱処理の合金膜消費率Ｒ２が大きくなっている。

図３３は、図２４の表に示される試料Ｎｏ．１〜Ｎｏ．８について、横軸に「第１の熱処理の合金膜消費率Ｒ２」、縦軸に「Ｐｔ濃度」をとってプロットしたグラフである。また、図３４は、図２４の表に示される試料Ｎｏ．１〜Ｎｏ．８について、横軸に「第１の熱処理の合金膜消費率Ｒ２」、縦軸に「粒径」をとってプロットしたグラフである。

図２４の表および図３３のグラフからも分かるように、第１の熱処理の合金膜消費率Ｒ２が１００％以上の場合（試料Ｎｏ．１，Ｎｏ．３，Ｎｏ．５，Ｎｏ．７）は、形成されたＮｉ_１−ｙＰｔ_ｙＳｉ層におけるＰｔ濃度（Ｎｉ_１−ｙＰｔ_ｙＳｉにおけるｙを１００倍した値）が、合金膜１１として形成したＮｉ_{０．９６３}Ｐｔ_{０．０３７}合金膜中のＰｔ濃度（すなわち３．７％、図３３のグラフで点線で示してある）とほぼ同じである。それに対して、第１の熱処理の合金膜消費率Ｒ２が１００％未満の場合（試料Ｎｏ．２，Ｎｏ．４，Ｎｏ．６，Ｎｏ．８）は、形成されたＮｉ_１−ｙＰｔ_ｙＳｉ層におけるＰｔ濃度（Ｎｉ_１−ｙＰｔ_ｙＳｉにおけるｙを１００倍した値）が、合金膜１１として形成したＮｉ_{０．９６３}Ｐｔ_{０．０３７}合金膜中のＰｔ濃度（すなわち３．７％）よりも大きくなっている。そして、第１の熱処理の合金膜消費率Ｒ２が１００％未満の場合には、第１の熱処理の合金膜消費率Ｒ２が小さくなるほど、形成されたＮｉ_１−ｙＰｔ_ｙＳｉ層におけるＰｔ濃度が大きくなっていることが分かる。第１の熱処理の合金膜消費率Ｒ２が１００％未満の場合（試料Ｎｏ．２，Ｎｏ．４，Ｎｏ．６，Ｎｏ．８）には、第１の熱処理が上記第１の条件および上記第２の条件の両方を満たしているので、形成されたＮｉ_１−ｙＰｔ_ｙＳｉ層におけるＰｔ濃度が、合金膜１１として形成したＮｉ_{０．９６３}Ｐｔ_{０．０３７}合金膜中のＰｔ濃度（すなわち３．７％）よりも大きくなったものと考えられる。

従って、本実施の形態のように、上記第１の条件および上記第２の条件を満たすようにステップＳ３の第１の熱処理を行うことで、金属シリサイド層４１ｂを構成する金属元素に占める第１金属元素Ｍ（好ましくはＰｔ）の割合を、合金膜１１に占める第１金属元素Ｍ（好ましくはＰｔ）の割合よりも大きくすることができる。

また、図２４の表、図２５〜図３３のＳＥＭ写真および図３４のグラフからも分かるように、第１の熱処理の合金膜消費率Ｒ２が１００％以上の場合は、第１の熱処理におけるＮｉ_{０．９６３}Ｐｔ_{０．０３７}合金膜を全て消費した後の過剰熱処理により、金属シリサイドの結晶粒径が大きく成長する。それに対して、第１の熱処理の合金膜消費率Ｒ２が１００％未満の場合（すなわち上記第２の条件を満たす場合）には、そのような過剰熱処理がないため、金属シリサイドの結晶粒の成長が抑制され、金属シリサイド層の結晶粒径はほぼ一定の値となる。これにより、金属シリサイド層の抵抗のばらつきを抑制することができる。

図３５および図３６は、図２４の表に示される試料Ｎｏ．１〜Ｎｏ．８について、横軸に「余剰合金膜比Ｒ３」、縦軸に「Ｐｔ濃度」をとってプロットしたグラフである。なお、図３６は、図３５のグラフの一部（余剰合金膜比が０〜２の領域）を拡大したものである。このため、金属シリサイド層４１ｂを（Ｎｉ_１−ｙＰｔ_ｙ）Ｓｉと表記したときのｙを１００倍したもの（百分率表示にするために１００倍している）が、図３５および図３６のグラフの縦軸に対応する。

ここで、図３５および図３６のグラフの横軸に示される、余剰合金膜比Ｒ３とは、第１の熱処理を行なった際の合金膜１１の未反応部分１１ａの厚みｔｎ２を、合金膜１１の反応部分１１ｂの厚みｔｎ３で割った値に対応する（すなわちＲ３＝ｔｎ２／ｔｎ３）。Ｒ１＝ｔｎ３／ｔｎ１とＲ３＝ｔｎ２／ｔｎ３とｔｎ１＝ｔｎ２＋ｔｎ３とから、Ｒ３＝（１／Ｒ１）−１と表すこともできる。

図３５および図３６の横軸の余剰合金膜比Ｒ３がゼロの場合（Ｒ３＝０の場合）が、上記反応率Ｒ１＝１００％の場合（すなわちシリコン領域６１上の合金膜１１の全部が第１の熱処理でシリコン領域６１と反応して金属シリサイド層４１ａが形成された場合）に対応する。図３５および図３６の横軸の余剰合金膜比Ｒ３（すなわちｔｎ２／ｔｎ３）が大きくなることは、第１の熱処理における上記反応率Ｒ１が低くなることに対応する。

図３５および図３６のグラフからも分かるように、余剰合金膜比Ｒ３がゼロ（Ｒ３＝０）の場合（すなわち上記反応率Ｒ１＝１００％の場合）は、形成されたＮｉ_１−ｙＰｔ_ｙＳｉ層（金属シリサイド層４１ｂに相当）におけるＰｔ濃度（Ｎｉ_１−ｙＰｔ_ｙＳｉにおけるｙを１００倍した値）が、合金膜１１として形成したＮｉ_{０．９６３}Ｐｔ_{０．０３７}合金膜中のＰｔ濃度（すなわち３．７％）とほぼ同じになる。そして、余剰合金膜比Ｒ３が大きくなるほど、形成されたＮｉ_１−ｙＰｔ_ｙＳｉ層におけるＰｔ濃度が大きくなる。この現象は、図３７および図３８を参照して説明するモデルで、理解することができる。

図３７および図３８は、Ｐｔ濃度の増加を説明するための説明図である。図３７は、ステップＳ３の第１の熱処理の直前の状態が模式的に示され、図３８は、ステップＳ３の第１の熱処理の直後の状態が模式的に示されている。図３７の（ａ）においてシリコン領域６１上に形成した合金膜１１の厚みｔｎ８を基準にして、図３７の（ｂ）では厚みｔｎ８の２倍、図３７の（ｃ）では厚みｔｎ８の４倍、図３７の（ｄ）では厚みｔｎ８の８倍の厚みで、合金膜１１をシリコン領域６１上に形成している。図３７で形成している合金膜１１は、Ｎｉ_０．９６Ｐｔ_０．０４合金膜であるため、Ｐｔ濃度は４％であり、図３７の合金膜１１には、Ｐｔ濃度が４％であることを示すために「Ｐｔ：４％」と記載されている。図３８の（ａ），（ｂ），（ｃ），（ｄ）は、それぞれ図３７の（ａ），（ｂ），（ｃ），（ｄ）に対して第１の熱処理を施した後の状態である。行なった第１の熱処理は、上記第１の条件を満たしている。図３８の（ａ），（ｂ），（ｃ），（ｄ）のそれぞれの場合において、上述した合金膜１１の反応部分１１ｂの厚みｔｎ３は同じであり、合金膜１１の反応部分１１ｂの厚みｔｎ３が上記厚みｔｎ８と同じ（すなわちｔｎ３＝ｔｎ８）となるような熱処理条件で、第１の熱処理を行っている。従って、図３８の（ａ）の場合は、上記反応率Ｒ１＝１００％で、上記余剰合金膜比Ｒ３＝０である。また、図３８の（ｂ）の場合は、厚みｔｎ８の２倍の厚みで合金膜１１を形成していたことから、合金膜１１の未反応部分１１ａの厚みｔｎ２は上記厚みｔｎ８の１倍となり、上記反応率Ｒ１＝５０％で、上記余剰合金膜比Ｒ３＝１である。また、図３８の（ｃ）の場合は、厚みｔｎ８の４倍の厚みで合金膜１１を形成していたことから、合金膜１１の未反応部分１１ａの厚みｔｎ２は上記厚みｔｎ８の３倍となり、上記反応率Ｒ１＝２５％で、上記余剰合金膜比Ｒ３＝３である。また、図３８の（ｂ）の場合は、厚みｔｎ８の２倍の厚みで合金膜１１を形成していたことから、合金膜１１の未反応部分１１ａの厚みｔｎ２は上記厚みｔｎ８の７倍となり、上記反応率Ｒ１＝１２．５％で、上記余剰合金膜比Ｒ３＝７である。従って、図３８の（ａ）の場合は、上記第２の条件は満たしていないが、図３８の（ｂ），（ｃ），（ｄ）の場合は、上記第２の条件を満たしている。

図３８の（ａ）の場合は、合金膜１１の全部がシリコン領域６１と反応するため、合金膜１１におけるＰｔ濃度が４％であれば、金属シリサイド層４１ａにおけるＰｔ濃度も同じく４％である。ここで、金属シリサイド層４１ａにおけるＰｔ濃度とは、金属シリサイド層４１ａを構成する金属元素に占めるＰｔの割合であり、金属シリサイド層４１ａを（Ｎｉ_１−ｙＰｔ_ｙ）_２Ｓｉと表記したときのｙの値（百分率表示の場合はｙを１００倍した値）に対応する。

一方、図３８の（ｂ）の場合は、合金膜１１の未反応部分１１ａが、上記厚みｔｎ８と同じ厚みで存在するが、第１の熱処理が上記第１の条件を満たすことにより、第１の熱処理中に合金膜１１からシリコン領域６１にＮｉよりもＰｔが優先的に拡散する。これにより、合金膜１１の未反応部分１１ａのＰｔ濃度は、成膜時（４％）よりも減少して例えば３％となり、その分、金属シリサイド層４１ａにおけるＰｔ濃度が増加（例えば１％増加）して例えば５％となる。これは、合金膜１１の未反応部分１１ａのＰｔ減少量（１％）が、金属シリサイド層４１ａにおけるＰｔ増加量（＋１％）となるためである。

図３８の（ｃ）の場合は、合金膜１１の未反応部分１１ａが、上記厚みｔｎ８の３倍の厚みで存在し、第１の熱処理が上記第１の条件を満たすことにより、第１の熱処理中に合金膜１１からシリコン領域６１にＮｉよりもＰｔが優先的に拡散する。これにより、合金膜１１の未反応部分１１ａのＰｔ濃度は、成膜時（４％）よりも減少して例えば３％となり、その分、金属シリサイド層４１ａにおけるＰｔ濃度が増加（例えば３％増加）して例えば７％となる。これは、合金膜１１の未反応部分１１ａ全体のＰｔ減少量（１％×３）が、金属シリサイド層４１ａにおけるＰｔ増加量（＋３％）となるためである。図３８の（ｂ）の場合よりも図３８の（ｃ）の場合の方が、合金膜１１の未反応部分１１ａの厚みが厚いため、未反応部分１１ａ全体のＰｔ減少量が多くなり、その分、金属シリサイド層４１ａにおけるＰｔ濃度の増加量が多くなる。

図３８の（ｄ）の場合は、合金膜１１の未反応部分１１ａが、上記厚みｔｎ８の７倍の厚みで存在し、第１の熱処理が上記第１の条件を満たすことにより、第１の熱処理中に合金膜１１からシリコン領域６１にＮｉよりもＰｔが優先的に拡散する。これにより、合金膜１１の未反応部分１１ａのＰｔ濃度は、成膜時（４％）よりも減少して例えば３％となり、その分、金属シリサイド層４１ａにおけるＰｔ濃度が増加（例えば７％増加）して例えば１１％となる。これは、合金膜１１の未反応部分１１ａ全体のＰｔ減少量（１％×７）が、金属シリサイド層４１ａにおけるＰｔ増加量（＋７％）となるためである。図３８の（ａ），（ｂ）の場合よりも図３８の（ｄ）の場合の方が、合金膜１１の未反応部分１１ａの厚みが厚いため、未反応部分１１ａ全体のＰｔ減少量が多くなり、その分、金属シリサイド層４１ａにおけるＰｔ濃度の増加量が多くなる。

図３７および図３８で説明したモデルでは、上記余剰合金膜比Ｒ３が、０，１，３，７のときに、金属シリサイド層４１ａにおけるＰｔ濃度は、それぞれ４％，５％，７％，１１％となる。第２の熱処理後の４１ｂにおけるＰｔ濃度は、金属シリサイド層４１ａにおけるＰｔ濃度と同じであるため、図３７および図３８で説明したモデルでは、上記余剰合金膜比Ｒ３が、０，１，３，７のときに、金属シリサイド層４１ｂにおけるＰｔ濃度は、それぞれ４％，５％，７％，１１％となる。このため、上記図３５のグラフは、図３７および図３８で説明したモデルで得られるこの結果と近似しており、図３７および図３８で説明したモデルでほぼ説明することができる。なお、金属シリサイド層４１ｂにおけるＰｔ濃度とは、金属シリサイド層４１ｂを構成する金属元素に占めるＰｔの割合であり、金属シリサイド層４１ｂをＮｉ_１−ｙＰｔ_ｙＳｉと表記したときのｙの値（百分率表示の場合はｙを１００倍した値）に対応する。

従って、図３５〜図３８からも分かるように、第１の熱処理における上記余剰合金膜比Ｒ３を大きくするほど（すなわち上記反応率Ｒ１を小さくするほど）、金属シリサイド層４１ｂを構成する金属元素（Ｎｉと第１金属元素Ｍを足したもの）に占める第１金属元素Ｍの割合（金属シリサイド層４１ｂをＮｉ_１−ｙＭ_ｙＳｉと表したときのｙ）を高めることができる。このため、金属シリサイド層４１ｂを構成する金属元素に占める第１金属元素Ｍの割合を高めるためには、ステップＳ３の第１の熱処理を上記第１の条件および第２の条件を満たすように行なうだけでなく、第１の熱処理における上記余剰合金膜比Ｒ３（または上記反応率Ｒ１）を制御することが好ましい。

すなわち、本実施の形態では、ステップＳ３の第１の熱処理を上記第１の条件および第２の条件を満たすように行なうため、第１の熱処理における上記余剰合金膜比Ｒ３はゼロより大きく（Ｒ３＞０）なり、上記反応率Ｒ１は１００％未満（Ｒ１≦１００％）となる。これにより、合金膜１１に占める第１金属元素Ｍの割合（合金膜１１をＮｉ_１−ｘＭ_ｘ合金膜と表したときのｘ）よりも、金属シリサイド層４１ｂを構成する金属（Ｎｉと第１金属元素Ｍを足したもの）に占める第１金属元素Ｍの割合（金属シリサイド層４１ｂをＮｉ_１−ｙＭ_ｙＳｉと表したときのｙ）を高める（ｙ＞ｘとする）ことができる。

更に、本実施の形態では、第１の熱処理における上記余剰合金膜比Ｒ３が０．２５以上（Ｒ３≧０．２５）となるように（すなわち上記反応率Ｒ１が８０％以下となるように）、ステップＳ３の第１の熱処理を行うことが好ましく、第１の熱処理における上記余剰合金膜比Ｒ３が１以上（Ｒ３≧１）となるように（すなわち上記反応率Ｒ１が５０％以下となるように）、ステップＳ３の第１の熱処理を行うことが、より好ましい。これにより、金属シリサイド層４１ｂを構成する金属元素に占める第１金属元素Ｍの割合（金属シリサイド層４１ｂをＮｉ_１−ｙＭ_ｙＳｉと表したときのｙ）を、的確に高めることができる。

なお、第１の熱処理における上記余剰合金膜比Ｒ３が０．２５以上（Ｒ３≧０．２５）というのは、Ｒ３＝ｔｎ２／ｔｎ３の関係から、第１の熱処理を行なった際の合金膜１１の未反応部分１１ａの厚みｔｎ２が、合金膜１１の反応部分１１ｂの厚みｔｎ３の０．２５倍以上（すなわちｔｎ２≧ｔｎ３×０．２５）であることを意味する。この場合、合金膜１１の厚みｔｎ１は、合金膜１１の反応部分１１ｂの厚みｔｎ３の１．２５倍以上（すなわちｔｎ１＝ｔｎ２＋ｔｎ３≧ｔｎ３×１．２５）となる。また、第１の熱処理における上記余剰合金膜比Ｒ３が１以上（Ｒ３≧１）というのは、Ｒ３＝ｔｎ２／ｔｎ３の関係から、第１の熱処理を行なった際の合金膜１１の未反応部分１１ａの厚みｔｎ２が、合金膜１１の反応部分１１ｂの厚みｔｎ３以上（すなわちｔｎ２≧ｔｎ３）であることを意味する。この場合、合金膜１１の厚みｔｎ１は、合金膜１１の反応部分１１ｂの厚みｔｎ３の２倍以上（すなわちｔｎ１＝ｔｎ２＋ｔｎ３≧ｔｎ３×２）となる。

従って、本実施の形態では、上記第１の条件および第２の条件を満たすだけでなく、更に、合金膜１１の厚みｔｎ１が、合金膜１１の反応部分１１ｂの厚みｔｎ３の好ましくは１．２５倍以上（すなわちｔｎ１≧ｔｎ３×１．２５）、より好ましくは２倍以上（すなわちｔｎ１≧ｔｎ３×２）となることが好適であり、これにより、金属シリサイド層４１ｂを構成する金属元素に占める第１金属元素Ｍの割合を的確に高めることができる。

例えば、図３５および図３６のグラフなどからも分かるように、合金膜１１としてＮｉ_{０．９６３}Ｐｔ_{０．０３７}合金膜を用いた場合には、第１の熱処理における上記余剰合金膜比Ｒ３が０．２５以上となるようにステップＳ３の第１の熱処理を行うことで（この場合合金膜１１の厚みｔｎ１が合金膜１１の反応部分１１ｂの厚みｔｎ３の１．２５倍以上となる）、金属シリサイド層４１ｂにおけるＰｔ濃度を４％以上とすることができる。換言すれば、金属シリサイド層４１ｂをＮｉ_１−ｙＰｔ_ｙＳｉと表したときにｙ≧０．０４とすることができる。また、合金膜１１としてＮｉ_{０．９６３}Ｐｔ_{０．０３７}合金膜を用いた場合に、上記余剰合金膜比Ｒ３が１以上（Ｒ３≧１）となるようにステップＳ３の第１の熱処理を行うことで（この場合合金膜１１の厚みｔｎ１が合金膜１１の反応部分１１ｂの厚みｔｎ３の２倍以上となる）、金属シリサイド層４１ｂにおけるＰｔ濃度を５％以上とすることができる。換言すれば、金属シリサイド層４１ｂをＮｉ_１−ｙＰｔ_ｙＳｉと表したときにｙ≧０．０５とすることができる。

また、形成した金属シリサイド層４１ｂの厚みｔｎ５が薄すぎると、金属シリサイド層４１ｂの抵抗が大きくなるため、第１の熱処理を行なった際の合金膜１１の反応部分１１ｂの厚みｔｎ３は、５ｎｍ以上（ｔｎ３≧５ｎｍ）であることが好ましく、７ｎｍ以上（ｔｎ３≧７ｎｍ）であれば更に好ましい。これにより、形成した金属シリサイド層４１ｂの厚みｔｎ５の厚みを確保することができるため、ソース・ドレイン上やゲート電極上に低抵抗率の金属シリサイド層４１ｂを形成した効果を十分に享受することができる。

また、第１の熱処理を行なった際の合金膜１１の反応部分１１ｂの厚みｔｎ３が同じであれば、合金膜１１の未反応部分１１ａの厚みｔｎ２を厚くするほど、金属シリサイド層４１ｂを構成する金属に占める第１金属元素Ｍの割合（金属シリサイド層４１ｂを（Ｎｉ_１−ｙＭ_ｙ）Ｓｉと表したときのｙ）を高めることができる。しかしながら、合金膜１１の未反応部分１１ａの厚みｔｎ２を厚くしすぎると、合金膜１１の厚みｔｎ１が厚くなりすぎて、ステップＳ１で合金膜１１を成膜するのに要する時間が長くなり、また、半導体装置の製造コストの増加を招いてしまう。特にＰｔ（白金）は高価であるため、合金膜１１がＮｉ−Ｐｔ合金膜である場合には、合金膜１１の未反応部分１１ａの厚みｔｎ２を厚くしすぎると、製造コストの上昇を招きやすい。このため、第１の熱処理を行なった際の合金膜１１の未反応部分１１ａの厚みｔｎ２は、２００ｎｍ以下（ｔｎ２≦２００ｎｍ）であることが好ましく、１００ｎｍ以下（ｔｎ２≦１００ｎｍ）であれば、更に好ましい。これにより、合金膜１１を成膜するのに要する時間を抑制でき、また、半導体装置の製造コストを抑制できる。

また、上述したように、金属シリサイド層４１ａ，４１ｂ中に上記第１金属元素Ｍ（特に好ましくはＰｔ）が添加されていると、形成された金属シリサイド層４１ａ，４１ｂの凝集が少ないことや、金属シリサイド層４１ａ，４１ｂにおいて高抵抗な（Ｎｉ_１−ｙＭ_ｙ）Ｓｉ_２相の異常成長を抑制できることなどの利点を得られる。このため、金属シリサイド層４１ａ，４１ｂを構成する金属元素に占める第１金属元素Ｍの割合（金属シリサイド層４１ａ，４１ｂをそれぞれ（Ｎｉ_１−ｙＭ_ｙ）_２Ｓｉ，Ｎｉ_１−ｙＭ_ｙＳｉと表したときのｙの値、百分率表示ではｙの値を１００倍したもの）が、好ましくは４％以上（ｙ≧０．０４）、より好ましくは５％以上（ｙ≧０．０５）となるように、ステップＳ３の第１の熱処理を行うことが効果的である。これにより、上記利点を、より的確に得ることができる。

また、本実施の形態では、このように高濃度に第１金属元素Ｍを含有する金属シリサイド層４１ｂを形成するのに、第１金属元素Ｍの含有率が４％（４原子％）未満の合金膜１１（すなわち合金膜１１をＮｉ_１−ｙＭ_ｙ合金膜と表したときにｘ≦０．０４）を用いることができる。従って、合金膜１１として第１金属元素Ｍの含有率が４％（４原子％）未満の合金膜を用いる場合に、本実施の形態を適用すれば、その効果は極めて大きい。なお、合金膜１１における第１金属元素Ｍの含有率は、合金膜１１に占める第１金属元素Ｍの割合と同義である。

また、ステップＳ３の第１の熱処理において、第１の熱処理における上記余剰合金膜比Ｒ３を制御するには、Ｒ３＝ｔｎ２／ｔｎ３の関係から、第１の熱処理を行なった際の合金膜１１の反応部分１１ｂの厚みｔｎ３を制御することが必要である。合金膜１１の未反応部分１１ａの厚みｔｎ２は、合金膜１１の成膜時の厚みｔｎ１から合金膜１１の反応部分１１ｂの厚みｔｎ３を引いた値（すなわちｔｎ２＝ｔｎ１−ｔｎ３）であるため、合金膜１１の成膜時の厚みｔｎ１と、第１の熱処理を行なった際の合金膜１１の反応部分１１ｂの厚みｔｎ３とを制御することで、第１の熱処理における上記余剰合金膜比Ｒ３を制御することができる。

図３９〜図４１は、半導体基板の主面にシリコン領域６１に相当する半導体領域（不純物拡散層）を形成してから、その上に合金膜１１に相当するＮｉ_{０．９６３}Ｐｔ_{０．０３７}合金膜を形成し、その後、第１の熱処理に相当する熱処理を行ったときの、合金膜１１の反応部分１１ｂの厚みｔｎ３を示すグラフである。図３９〜図４１のグラフの縦軸は、第１の熱処理を行なった際の合金膜１１（ここではＮｉ_{０．９６３}Ｐｔ_{０．０３７}合金膜）の反応部分１１ｂの厚みｔｎ３に対応し、図３９〜図４１のグラフの横軸は、第１の熱処理を行った際の熱処理時間の１／２乗に対応する。なお、図３９のグラフは、第１の熱処理の熱処理温度が２７０℃の場合、図４０のグラフは、第１の熱処理の熱処理温度が２６０℃の場合、図４１のグラフは、第１の熱処理の熱処理温度が２５０℃の場合である。図３９〜図４１のいずれの場合も、合金膜１１としてはＮ_{ｉ０．９６３}Ｐｔ_{０．０３７}合金膜を用いるが、Ｎ_{ｉ０．９６３}Ｐｔ_{０．０３７}合金膜の成膜時の厚みｔｎ１は、図３９および図４０の場合は１５ｎｍであるが、図４１の場合は１１ｎｍである。また、シリコン領域６１に相当する半導体領域がＮ^＋型の半導体領域の場合と、シリコン領域６１に相当する半導体領域がＰ^＋型の半導体領域の場合とについて、合金膜１１の反応部分１１ｂの厚みｔｎ３を調べ、図３９〜図４１のそれぞれにプロットしてある。

図３９〜図４１を比較すると分かるように、第１の熱処理の熱処理時間が同じであれば、熱処理温度を高くするほど、合金膜１１の反応部分１１ｂの厚みｔｎ３が厚くなり、熱処理温度を低くするほど、合金膜１１の反応部分１１ｂの厚みｔｎ３が薄くなる。また、第１の熱処理の熱処理温度が同じであれば、熱処理温度時間を長くするほど、合金膜１１の反応部分１１ｂの厚みｔｎ３が厚くなり、熱処理温度時間を短くするほど、合金膜１１の反応部分１１ｂの厚みｔｎ３が薄くなる。このため、第１の熱処理の熱処理温度と熱処理時間を調整することで、合金膜１１の反応部分１１ｂの厚みｔｎ３を制御することができる。従って、合金膜１１の成膜時の厚みｔｎ１と、第１の熱処理の熱処理温度および熱処理時間を調整することで、第１の熱処理における上記余剰合金膜比Ｒ３を制御することができる。

但し、ステップＳ３の第１の熱処理の熱処理温度Ｔ_１が低すぎると、第１の熱処理に要する時間が長くなって、半導体装置の製造時間が長くなり、半導体装置のスループットが低下してしまう。このため、本実施の形態では、上記第１の条件および上記第２の条件を満たした上で、更に、ステップＳ３の第１の熱処理の熱処理温度Ｔ_１を２００℃以上（Ｔ_１≧２００℃）とすることがより好ましい。これにより、ステップＳ３の第１の熱処理に要する時間を抑制でき、半導体装置の製造時間を抑制して、半導体装置のスループットの低下を防止することができる。

また、上述したように、シリコン領域６１中へのＮｉの拡散係数と、シリコン領域６１中への第１金属元素Ｍの拡散係数とが一致する温度Ｔ_３（第１金属元素ＭがＰｔの場合はＴ_３＝Ｔ_２）よりも、第１の熱処理の熱処理温度Ｔ_１を低く（Ｔ_１＜Ｔ_３）し、それによって、第１の熱処理中に合金膜１１からシリコン領域６１にＮｉよりも第１金属元素Ｍが優先的に拡散するようになる。しかしながら、第１の熱処理中に合金膜１１からシリコン領域６１に、Ｎｉよりも第１金属元素Ｍをできるだけ優先的に拡散させるためには、上記温度Ｔ_３（第１金属元素ＭがＰｔの場合はＴ_３＝Ｔ_２）とステップＳ３の第１の熱処理の処理温度Ｔ_１との差（Ｔ_３−Ｔ_１）を、ある程度確保することが、より好ましい。このため、ステップＳ３の第１の熱処理の処理温度Ｔ_１を上記温度Ｔ_３よりも５℃以上低くする（Ｔ_１≦Ｔ_３−５℃）ことが好ましく、ステップＳ３の第１の熱処理の処理温度Ｔ_１を上記温度Ｔ_３よりも９℃以上低くすれば（Ｔ_１≦Ｔ_３−９℃）、更に好ましい。合金膜１１がＮｉ−Ｐｔ合金膜の場合には、ステップＳ３の第１の熱処理の処理温度Ｔ_１を上記温度Ｔ_２よりも５℃以上低くする（Ｔ_１≦Ｔ_２−５℃）ことが好ましく、ステップＳ３の第１の熱処理の処理温度Ｔ_１を上記温度Ｔ_２よりも９℃以上低くすれば（Ｔ_１≦Ｔ_２−９℃）、更に好ましい。このようにすることで、第１の熱処理において、合金膜１１からシリコン領域６１へ、Ｎｉよりも第１金属元素Ｍを、より優先的に拡散させることができる。

図４２は、上記図４０と同様のグラフであり、上記図４０におけるシリコン領域６１がＮ^＋型の半導体領域の場合が、図４２に黒四角でプロットされている。また、図４２では、半導体ウエハの主面全面に大面積でＮ^＋型の半導体領域を形成し、その上にＮｉ_{０．９６３}Ｐｔ_{０．０３７}合金膜（合金膜１１に相当するもの）を１５ｎｍの厚みで成膜してから第１の熱処理に相当する熱処理を２６０℃で行った場合が、白抜きの丸で示されている。

図４２では、Ｎ_{ｉ０．９６３}Ｐｔ_{０．０３７}合金膜の消費量（反応部分１１ｂの厚みｔｎ３に相当）が少ない熱処理時間が２０秒未満の領域では、界面反応が律速（界面拡散律速）し、拡散係数が大きい（図４１のグラフの傾きが大きいと拡散係数が大きいと言うことができる）。一方、Ｎ_{ｉ０．９６３}Ｐｔ_{０．０３７}合金膜の消費量（反応部分１１ｂの厚みｔｎ３に相当）が多い熱処理時間が２０秒以上の領域では、バルク拡散律速し、拡散係数が小さい（図４１のグラフの傾きが小さいと拡散係数が小さいと言うことができる）。第１の熱処理の熱処理時間としては、界面拡散律速ではなく、バルク拡散律速となる時間（図４２の場合は２０秒以上）が好ましい。

また、ステップＳ３の第１の熱処理が、上記第１の条件および上記第２の条件を満たすように行なうことで、図４３に関連して説明する、次のような効果も得られる。図４３は、ステップＳ１で合金膜１１を形成した段階を示す要部断面図である。

ニッケル合金膜である合金膜１１の形成膜厚（上記厚みｔｎ１に対応するもの）には、下地のパターン依存性があり、隣り合うパターンの間隔が広い広ピッチパターンに比べて、隣り合うパターンの間隔が狭い狭ピッチパターンでは、合金膜１１のカバレッジが悪く、合金膜１１が薄く成膜されてしまう。例えば、図４３に示されるように、狭い間隔で隣り合うゲート電極ＧＥ１の間の領域では、合金膜１１の形成膜厚（堆積膜厚）ｔｎ１ｂが、他の領域での合金膜１１の形成膜厚（堆積膜厚）ｔｎ１ａよりも薄く（すなわちｔｎ１ｂ＜ｔｎ１ａ）なってしまう。このような状態で熱処理を行い、合金膜１１とｎ^＋型半導体領域７ｂとの反応率Ｒ１が１００％となるようなシリサイド化反応を生じさせると、形成される金属シリサイド層も、合金膜１１の形成膜厚を反映したものとなり、合金膜１１の形成膜厚が厚かった領域では、金属シリサイド層も厚く形成され、合金膜１１の形成膜厚が薄かった領域では、金属シリサイド層も薄く形成される。例えば、狭い間隔で隣り合うゲート電極ＧＥ１の間の領域では、他の領域に比べて、合金膜１１の形成膜厚が薄かったことに起因して、金属シリサイド層が薄く形成されてしまう。金属シリサイド層の厚みがばらつくと、ＭＩＳＦＥＴの特性がばらついてしまう可能性があるため、金属シリサイド層の厚みは、できるだけ同じにすることが望ましい。また、金属シリサイド層の厚みが薄いと、Ｎｉ_１−ｙＭ_ｙＳｉ_２相が異常成長しやすいため、金属シリサイド層の抵抗のばらつきやリーク電流の増大を招く可能性があり、この観点からも、金属シリサイド層の厚みのばらつきを低減することが望まれる。

それに対して、本実施の形態では、ステップＳ３の第１の熱処理が、上記第２の条件を満たすように行なうため、合金膜１１の反応部分１１ｂの厚みｔｎ３は、合金膜１１の形成膜厚（堆積膜厚）の違いを反映せず、合金膜１１の形成膜厚が厚い領域と薄い領域とで、合金膜１１の反応部分１１ｂの厚みｔｎ３は同じになる。すなわち、狭い間隔で隣り合うゲート電極の間の領域とでは、他の領域に比べて、合金膜１１の形成膜厚が薄いが、合金膜１１の全厚みを反応させるわけではないため、狭い間隔で隣り合うゲート電極の間の領域と他の領域とで、ステップＳ３の第１の熱処理における合金膜１１の反応部分１１ｂの厚みｔｎ３は同じになる。

但し、このようにするためには、合金膜１１が薄く形成される領域でも、合金膜１１の形成膜厚（堆積膜厚）がステップＳ３の第１の熱処理での合金膜１１の反応部分１１ｂの厚みｔｎ３よりも厚く（すなわち、ｔｎ１ｂ＞ｔｎ３）なるように、ステップＳ１で合金膜１１を厚めに成膜する必要がある。換言すれば、半導体基板１の主面のいずれの領域においても、上記シリコン領域６１上での合金膜１１の厚みｔｎ１が、ステップＳ３の第１の熱処理における合金膜１１の反応部分１１ｂの厚みｔｎ３よりも厚くなる（ｔｎ１＞ｔｎ３）ように、ステップＳ１で合金膜１１を成膜するのである。具体的には、合金膜１１が薄く形成されやすい狭ピッチパターン（狭い間隔で隣り合うゲート電極の間の領域）においても、合金膜１１の厚みｔｎ１（例えば上記ｔｎ１ｂ）が、ステップＳ３の第１の熱処理での合金膜１１の反応部分１１ｂの厚みｔｎ３よりも厚く（ｔｎ１＞ｔｎ３、例えばｔｎ１ｂ＞ｔｎ３）なるように、ステップＳ１で合金膜１１を成膜する。これにより、半導体基板１の主面のいずれの領域においても、ステッップＳ３の第１の熱処理での合金膜１１とシリコン領域６１との反応率Ｒ１が１００％未満（Ｒ１＜１００％）となる。

このように、本実施の形態では、たとえ合金膜１１の形成膜厚が場所によって異なっていても、ステップＳ３の第１の熱処理が、上記第１の条件および第２の条件を満たすように行なうため、合金膜１１の形成膜厚が厚い領域と薄い領域とで、形成される金属シリサイド層４１ａの厚みｔｎ４を同じにすることができ、それによって、金属シリサイド層４１ｂの厚みｔｎ５を同じにすることができる。このため、金属シリサイド層４１ｂの厚みのばらつきを低減することができ、ＭＩＳＦＥＴの特性のばらつきを低減することができる。また、金属シリサイド層４１ｂの厚みのばらつきを低減して、できるだけ同じにすることができるため、Ｎｉ_１−ｙＭ_ｙＳｉ_２相の異常成長を抑制でき、金属シリサイド層４１ｂの抵抗のばらつきやリーク電流の増大を抑制することができる。従って、半導体装置の信頼性を向上させることができる。

また、本実施の形態では、ステップＳ２で、合金膜１１上にバリア膜１２を形成しているが、ステップＳ３の第１の熱処理の際に、合金膜１１の未反応部分１１ａが金属シリサイド層４１ａ上に残存し、この未反応部分１１ａが保護膜（酸化防止膜）として機能することができる。すなわち、第１の熱処理時に合金膜１１の未反応部分１１ａが残存するため、第１の熱処理の際に合金膜１１の表面が露出していたとしても、合金膜１１とシリコン領域６１との反応に悪影響は生じない。このため、ステップＳ２のバリア膜１２の形成工程を省略することもできる。この場合、ステップＳ１で合金膜１１を形成した後、バリア膜１２を形成することなく、ステップＳ３の第１の熱処理が行われ、その後、ステップＳ４で未反応の合金膜１１が除去されてから、ステップＳ５で第２の熱処理が行われる。

図４４は、金属シリサイド層４１ｂに相当する金属シリサイド層を形成した際の、金属シリサイド層の抵抗のばらつきを示すグラフである。図４４のグラフの横軸は、第１の熱処理の上記合金膜消費率Ｒ２に対応する。図４４のグラフの縦軸は、形成された金属シリサイド層（金属シリサイド層４１ｂに相当するもの）の抵抗のばらつきに対応し、任意単位（arbitrary unit）で示してある。なお、図４４の場合、合金膜１１としてはＮｉ−Ｐｔ合金膜を用い、第１の熱処理は、上記第１の条件を満たすように行っている。

図４４のグラフからも分かるように、第１の熱処理の上記合金膜消費率Ｒ２が１００％以上であると、形成された金属シリサイド層の抵抗のばらつきが大きいが、本実施の形態のように第１の熱処理の上記合金膜消費率Ｒ２を小さくする（１００％未満とする）ことで、形成された金属シリサイド層の抵抗のばらつきを低減することができる。これは、第１の熱処理の上記合金膜消費率Ｒ２を小さくして１００％未満とすると、第１の熱処理が上記第１の条件および上記第２の条件を満たすことで金属シリサイド層におけるＰｔ濃度が増加して高抵抗なＮｉ_１−ｙＭ_ｙＳｉ_２相の異常成長を抑制できたためと考えられる。また、第１の熱処理の上記合金膜消費率Ｒ２を小さくする（１００％未満とする）と、過剰な熱量が印加されないことで金属シリサイド層の結晶粒の過剰な成長が抑制され（例えば上記図２５〜図３３のＳＥＭ写真および図３４参照）、これも、形成された金属シリサイド層の抵抗のばらつきを低減するよう作用する。

従って、本実施の形態のように、上記第１の条件および上記第２の条件を満たすようにステップＳ３の第１の熱処理を行うことで、形成された金属シリサイド層４１ｂの抵抗のばらつきを低減することができる。従って、半導体装置の信頼性を向上させることができる。

図４５および図４６は、金属シリサイド層４１ｂに相当する金属シリサイド層をＭＩＳＦＥＴのソース・ドレイン領域上に形成したときの、リーク発生数を示すグラフである。図４５および図４６のグラフの横軸は、形成した金属シリサイド層（金属シリサイド層４１ｂに相当）の厚みｔｎ５に対応する。図４５および図４６のグラフの縦軸のリーク発生数は、規定値以上の接合リークが発生したＭＩＳＦＥＴの数に対応し、任意単位（arbitrary unit）で示してある。なお、図４４の場合、合金膜１１としてはＮｉ−Ｐｔ合金膜を用い、第１の熱処理は、上記第１の条件を満たすように行っている。また、図４５のグラフは、ＭＩＳＦＥＴがｐチャネル型である場合であり、図４６のグラフは、ＭＩＳＦＥＴがｎチャネル型である場合である。また、第１の熱処理における上記反応率Ｒ１が１００％の場合を白丸（○）で、第１の熱処理における上記反応率Ｒ１が１００％未満の場合を黒四角（■）で示してあり、上記第２の条件を満たすのは、上記反応率Ｒ１が１００％未満である黒四角（■）である。

図４５および図４６のグラフからも分かるように、第１の熱処理における上記反応率Ｒ１が１００％の場合には、形成された金属シリサイド層の厚みｔｎ５が薄くなると、リーク発生数が増加する。これは、金属シリサイド層の厚みが薄いと、Ｎｉ_１−ｙＭ_ｙＳｉ_２相が異常成長しやすくなり、リーク電流の増大を招きやすくなるためと考えられる。

それに対して、本実施の形態のように、第１の熱処理における上記反応率Ｒ１が１００％未満の場合には、図４５および図４６のグラフからも分かるように、形成された金属シリサイド層（金属シリサイド層４１ｂ）の厚みｔｎ５を薄くしても、リーク発生数は増加しない。すなわち、金属シリサイド層（金属シリサイド層４１ｂ）の厚みｔｎ５にかかわらず、リーク発生を抑制できる。これは、第１の熱処理の上記反応率Ｒ１を１００％未満とすると、第１の熱処理が上記第１の条件および上記第２の条件を満たすことで金属シリサイド層におけるＰｔ濃度が増加して、Ｎｉ_１−ｙＭ_ｙＳｉ_２相の異常成長を抑制できたことで、Ｎｉ_１−ｙＭ_ｙＳｉ_２相の異常成長に起因したリーク電流の増大を防止できるためと考えられる。従って、本実施の形態のように、上記第１の条件および上記第２の条件を満たすようにステップＳ３の第１の熱処理を行うことで、リーク電流の増大を防止することができる。従って、半導体装置の信頼性を向上させることができる。

また、ステップＳ３の第１の熱処理が上記第１の条件を満たすためには、合金膜１１を例えばＮｉ−Ｐｔ合金膜とした場合で２７９℃未満とする必要がある。このため、ステップＳ３の第１の熱処理には、ヒータ加熱装置が用いることがより好ましく、これにより、このような温度における温度制御が可能となり、第１の熱処理によって金属シリサイド層４１ａをより的確に形成することができる。

また、ステップＳ３の第１の熱処理においては、昇温速度を１０℃以上／秒に設定することが好ましく、３０〜２５０℃／秒に設定すれば更に好ましい。ステップＳ３の第１の熱処理の昇温速度を、好ましくは１０℃以上／秒、より好ましくは３０〜２５０℃／秒として急速に温度を上げることにより、ウエハ面内において均一にシリサイド反応が生じ、また、シリサイド反応の昇温過程における過剰な熱量の印加を抑制することができる。これにより、Ｎｉ_１−ｙＭ_ｙＳｉ_２相、Ｎｉ_１−ｙＭ_ｙＳｉ相、（Ｎｉ_１−ｙＭ_ｙ）_３Ｓｉ相、（Ｎｉ_１−ｙＭ_ｙ）_５Ｓｉ相等を含まない（Ｎｉ_１−ｙＭ_ｙ）_２Ｓｉ相のみの金属シリサイド層４１ａを、より的確に形成することができる。すなわち、組成のばらつきを抑えた（Ｎｉ_１−ｙＭ_ｙ）_２Ｓｉ相の金属シリサイド層４１ａを形成することができる。

更に、ステップＳ３の第１の熱処理の雰囲気の熱伝導率を向上させるために、熱伝導率が窒素よりも大きい不活性ガス、例えばヘリウム（Ｈｅ）ガスまたはネオン（Ｎｅ）ガス、もしくは窒素ガスに窒素ガスよりも熱伝導率が大きい不活性ガスを添加した雰囲気ガスで満たされた常圧下で第１の熱処理を施すことが好ましい。例えば１００℃における窒素ガス、ネオンガスおよびヘリウムガスの熱伝導率は、それぞれ３．０９×１０^−２Ｗｍ^−１Ｋ^−１、５．６６×１０^−２Ｗｍ^−１Ｋ^−１および１７．７７×１０^−２Ｗｍ^−１Ｋ^−１である。ステップＳ３の第１の熱処理の雰囲気の熱伝導率を向上させることで、上記昇温速度の実現が容易になる。

図４７は、ステップＳ３の第１の熱処理に用いられる熱処理装置（ここではヒータ加熱装置７１）の一例を示す説明図であり、図４７の（ａ）に熱処理装置の全体構成平面図および図４７の（ｂ）にチャンバ内の要部断面図が示されている。

ステップＳ３の第１の熱処理を行う際、ウエハＳＷはヒータ加熱装置（熱処理装置）７１の処理用のチャンバ７２内のサセプタ７３上に設置される。半導体ウエハＳＷは、上記半導体基板１に対応するものである。チャンバ７２内は不活性ガス（例えばネオンガスを添加した窒素ガス雰囲気）により絶えず満たされている。ウエハＳＷの上下（表面と裏面）に抵抗ヒータ７４が設置されており、ウエハＳＷを所定の距離を空けて挟む抵抗ヒータ７４からの熱伝導によってウエハＳＷは加熱される。ウエハＳＷと抵抗ヒータ７４との間の距離は、例えば１ｍｍ以下である。抵抗ヒータ７４の温度は熱電対を用いて測定されており、抵抗ヒータ７４が所定の温度になるように制御されている。また、抵抗ヒータ７４にガス導入用の穴が形成されており、第１の熱処理の雰囲気ガスはこの穴を通過してウエハＳＷの上下（表面と裏面）に供給される。第１の熱処理の雰囲気ガスの流れおよびチャンバ７２内の圧力はそれぞれ調整されて、ウエハＳＷの表面および裏面にかかる圧力を等しくすることでウエハＳＷを浮揚させ、さらにウエハＳＷへ伝わる熱量を一定とすることでウエハＳＷ面内の温度バラツキを抑制している。

図４８は、ヒータ加熱装置７１に備わるサセプタ７３の説明図であり、図４８の（ａ）および（ｂ）に、ヒータ加熱装置７１に備わるサセプタ７３の要部平面図および要部断面図がそれぞれ示されている。図４８（ａ）のＡ−Ａ´線の断面が図４８（ｂ）にほぼ対応する。図４８（ａ）および（ｂ）中、符号７３ａはキャリアプレート、符号７３ｂはガードリング、符号７３ｃはサポートピンを示している。サセプタ７３は、サセプタ７３に設けられた４本のサポートピン７３ｃを用いてウエハＳＷと４点のみで接触しており、サセプタ７３とウエハＳＷとの接触点が少ないことから、サセプタ７３によるウエハ面内の温度低下を抑制することができる。

ヒータ加熱装置７１を用いたステップＳ３の第１の熱処理の手順を以下に説明する。まず、フープ７５をヒータ加熱装置７１にドッキングした後、ウエハ受け渡し用チャンバ７６を経由してウエハＳＷをフープ７５から処理用のチャンバ７２内のロードロック７７上へ搬送する。処理用のチャンバ７２への外気（主に酸素）の混入を避けるために、ロードロック７７内において不活性ガス（例えば窒素ガス）を大気圧状態で流すことにより外気の排斥を行っている。続いて、ウエハＳＷをロードロック７７から搬送して、サセプタ７３上へ載せる。続いて、ウエハＳＷを抵抗ヒータ７４により挟み、加熱する。その後、冷却されたウエハＳＷは、ロードロック７７へ戻され、それからウエハ受け渡し用チャンバ７６を経由してフープ７５へ戻される。

ヒータ加熱装置７１では、ウエハＳＷと抵抗ヒータ７４との間の気体を媒体にして熱伝導により加熱を行っており、ウエハＳＷの温度を１０℃以上／秒（例えば３０〜２５０℃／秒）の昇温速度で抵抗ヒータ７４と同じ温度まで上げることが可能であり、ウエハＳＷへの過剰な熱量の印加を抑制することができる。

また、上述のステップＳ５の第２の熱処理では、金属シリサイド層４１ａ，４１ｂへの過剰な熱量の印加を防ぐために、昇温速度を１０℃／秒以上の設定することが好ましく、１０〜２５０℃／秒に設定すれば更に好ましく、かつステップ３の第１の熱処理により形成された（Ｎｉ_１−ｙＭ_ｙ）_２Ｓｉ相の金属シリサイド層４１ａをＮｉ_１−ｙＭ_ｙＳｉ相の金属シリサイド層４１ｂとするために必要な熱量が第２の熱処理で印加される。これにより、ウエハへの過剰な熱量の印加を抑制することができるため、均一なシリサイド反応と安定化反応が起こり、表面に欠陥が少なく、かつ組成のばらつきを抑えたＮｉ_１−ｙＭ_ｙＳｉ相の金属シリサイド層４１ｂを形成することができる。なお、ステップＳ５の第２の熱処理では、１０℃／秒以上の昇温速度を実現できれば、ランプ加熱装置またはヒータ加熱装置のいずれも用いることができる。ステップＳ５の第２の熱処理の熱処理温度は、ステップＳ３の第１の熱処理の熱処理温度よりも高く、ランプ加熱装置において温度制御が困難である２８０℃以下の温度範囲は使用しないので、ステップＳ５の第２の熱処理には、ランプ加熱装置も用いることができる。

また、ステップＳ５の第２の熱処理の熱処理雰囲気の熱伝導率を向上させるために、熱伝導率が窒素よりも大きい不活性ガス、例えばヘリウム（Ｈｅ）ガスまたはネオン（Ｎｅ）ガス、もしくは窒素ガスに窒素ガスよりも熱伝導率が大きい不活性ガス（ＨｅまたはＮｅ）を添加した雰囲気ガスで満たされた常圧下で第２の熱処理を施すことが好ましい。ステップＳ５の第２の熱処理の雰囲気の熱伝導率を向上させることで、上記昇温速度の実現が容易になる。

また、ステップＳ５の第２の熱処理では、ＲＴＡ処理を用いることができ、ソークアニール（Soak Anneal）処理またはスパイクアニール（Spike Anneal）処理のいずれかを用いることができる。ここで、ソークアニール処理は、ウエハを熱処理温度まで昇温させた後、ウエハを熱処理温度で一定時間保持した後に降温させる熱処理方法である。スパイクアニール処理は、ウエハを短時間で熱処理温度まで昇温させた後、ウエハを熱処理温度で保持せず（保持時間は０秒）に降温させる熱処理であり、ソークアニール処理よりもウエハにかかる熱量を削減することが可能である。ステップＳ５の第２の熱処理としてスパイクアニールを行なえば、第２の熱処理による金属シリサイド層４１ａ，４１ｂの結晶粒の過剰な成長を抑制でき、金属シリサイド層４１ｂの抵抗のばらつきを、より低減することができる。一方、ステップＳ３の第１の熱処理は、熱処理時間によって合金膜１１の反応部分１１ｂの厚みｔｎ３を制御できるので、ソークアニール処理が、より好ましい。

また、本実施の形態において、ｎ^＋型半導体領域７ｂおよびｐ^＋型半導体領域８ｂを形成する前に、ｎ^＋型半導体領域７ｂ形成予定領域に炭素（Ｃ）を、ｐ^＋型半導体領域８ｂ形成予定領域にゲルマニウム（Ｇｅ）をそれぞれイオン注入しておき、その後、ｎ^＋型半導体領域７ｂ形成用のｎ型不純物（例えばリン（Ｐ）またはヒ素（Ａｓ））とｐ^＋型半導体領域８ｂ形成用のｐ型不純物（例えばホウ素（Ｂ））をイオン注入することもできる。予め炭素（Ｃ）やゲルマニウム（Ｇｅ）をイオン注入しておくことで、後からイオン注入するｎ^＋型半導体領域７ｂ形成用のｎ型不純物とｐ^＋型半導体領域８ｂ形成用のｐ型不純物の拡がりを抑制できる。

図４９〜図５１は、半導体基板の主面にシリコン領域６１に相当する半導体領域（不純物拡散層）を形成してから、その上に合金膜１１に相当するＮｉ_{０．９６３}Ｐｔ_{０．０３７}合金膜を形成し、その後、第１の熱処理に相当する熱処理を行ったときの、合金膜１１の反応部分１１ｂの厚みｔｎ３を示すグラフであり、上記図３９〜図４１のグラフに対応するものである。図４９〜図５１のグラフの縦軸は、第１の熱処理を行なった際の合金膜１１（ここではＮｉ_{０．９６３}Ｐｔ_{０．０３７}合金膜）の反応部分１１ｂの厚みｔｎ３に対応し、図４９〜図５１のグラフの横軸は、第１の熱処理を行った際の熱処理時間の１／２乗に対応する。シリコン領域６１に相当する半導体領域がＮ^＋型の半導体領域の場合と、シリコン領域６１に相当する半導体領域がＰ^＋型の半導体領域の場合とについて、合金膜１１の反応部分１１ｂの厚みｔｎ３を調べ、図４９〜図５１のそれぞれにプロットしてある。但し、図４９〜図５１の場合は、半導体基板に炭素（Ｃ）をイオン注入してからｎ型不純物をイオン注入してシリコン領域６１に相当するｎ^＋型の半導体領域を形成し、また、半導体基板にゲルマニウム（Ｇｅ）をイオン注入してからｐ型不純物をイオン注入してシリコン領域６１に相当するｐ^＋型の半導体領域を形成してある。一方、上記図３９〜図４１の場合は、炭素（Ｃ）やゲルマニウム（Ｇｅ）のイオン注入は行なっていない。また、図４９のグラフは、第１の熱処理の熱処理温度が２７０℃の場合、図５０のグラフは、第１の熱処理の熱処理温度が２６０℃の場合、図５１のグラフは、第１の熱処理の熱処理温度が２５０℃の場合である。また、図４９〜図５１のいずれの場合も、Ｎ_{ｉ０．９６３}Ｐｔ_{０．０３７}合金膜（合金膜１１に相当）の成膜時の厚みｔｎ１は、１５ｎｍである。

図３９〜図４１のグラフと図４９〜図５１のグラフを比較すると分かるように、シリコン領域６１に炭素（Ｃ）やゲルマニウム（Ｇｅ）のイオン注入を行なっていたかどうかで、合金膜１１の反応部分１１ｂの厚みｔｎ３の第１の熱処理の熱処理条件に対する依存性は若干異なるが、その傾向は同様である。すなわち、シリコン領域６１に炭素（Ｃ）やゲルマニウム（Ｇｅ）のイオン注入を行なっていた場合でも、図４９〜図５１を比較すると分かるように、第１の熱処理の熱処理時間が同じであれば、熱処理温度を高くするほど、合金膜１１の反応部分１１ｂの厚みｔｎ３が厚くなり、熱処理温度を低くするほど、合金膜１１の反応部分１１ｂの厚みｔｎ３が薄くなる。また、第１の熱処理の熱処理温度が同じであれば、熱処理温度時間を長くするほど、合金膜１１の反応部分１１ｂの厚みｔｎ３が厚くなり、熱処理温度時間を短くするほど、合金膜１１の反応部分１１ｂの厚みｔｎ３が薄くなる。このため、シリコン領域６１に炭素（Ｃ）やゲルマニウム（Ｇｅ）のイオン注入を行なっていた場合であっても、第１の熱処理の熱処理温度と熱処理時間を調整することで、合金膜１１の反応部分１１ｂの厚みｔｎ３を制御することができる。従って、合金膜１１の成膜時の厚みｔｎ１と、第１の熱処理の熱処理温度および熱処理時間を調整することで、第１の熱処理における上記余剰合金膜比Ｒ３を制御することができる。

また、本実施の形態では、ソースまたはドレイン用の半導体領域（７ｂ，８ｂ）上とゲート電極（ＧＥ１，ＧＥ２）上とに金属シリサイド層４１ａ，４１ｂを形成する場合について説明した。他の形態として、ゲート電極ＧＥ１，ＧＥ２上には金属シリサイド層４１ａ，４１ｂを形成せずに、ソースまたはドレイン用の半導体領域（ここではｎ^＋型半導体領域７ｂ、ｐ^＋型半導体領域８ｂ）上に金属シリサイド層４１ａ，４１ｂを形成することもできる。

また、上述のように半導体基板１にＣＭＩＳＦＥＴを形成する場合には、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐの両方に対して、上記第１の条件および上記第２の条件が満たされれば、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐに形成される金属シリサイド層４１ｂについて、上述の種々の効果を得られるので最も望ましい。しかしながら、少なくともｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐの一方に対して、上記第１の条件および上記第２の条件が満たされれば、そのＭＩＳＦＥＴに形成される金属シリサイド層４１ｂについて、上述の種々の効果を得られるので、有効である。

また、本実施の形態では、最良の形態として、半導体基板１に形成したソースまたはドレイン用の半導体領域（ここではｎ^＋型半導体領域７ｂ、ｐ^＋型半導体領域８ｂ）上に金属シリサイド層４１ａ，４１ｂを形成する場合について説明したが、他の形態として、半導体基板１に形成したソースまたはドレイン用以外の半導体領域上に、本実施の形態と同様の手法で金属シリサイド層４１ａ，４１ｂを形成することもできる。その場合にも、本実施の形態のような金属シリサイド層４１ａ，４１ｂの形成法を用いたことにより、形成した金属シリサイド層中にＮｉ_１−ｙＭ_ｙＳｉ_２部分が形成されるのを防止でき、金属シリサイド層の抵抗低減や抵抗のばらつき低減効果などを得ることができる。但し、本実施の形態のように、半導体基板１に形成したソースまたはドレイン用の半導体領域（ここではｎ^＋型半導体領域７ｂ、ｐ^＋型半導体領域８ｂ）上に金属シリサイド層４１ａ，４１ｂを形成する場合であれば、金属シリサイド層４１ｂの抵抗低減や抵抗のばらつき低減効果に加えて、更に、チャネル領域へのＮｉ_１−ｙＭ_ｙＳｉ_２の異常成長防止効果やリーク電流の抑制効果などを得ることができるので、効果が極めて大きい。

（実施の形態２）
図５２〜図５６は、本実施の形態の半導体装置の製造工程中の要部断面図である。図５２は、上記図４と同じ工程段階に対応し、図５６は、上記図１２と同じ工程段階に対応する。

上記実施の形態１の図１〜図４で説明したのと同様の工程を行って、上記図４に相当する図５２の構造が得られる。ここで、図５２に示されるｎチャネル型ＭＩＳＦＥＴＱｎの構造は、上記実施の形態１で説明したのとほぼ同様であるので、ここではその説明は省略する。なお、本実施の形態においても、ｎチャネル型ＭＩＳＦＥＴＱｎだけでなく、上記実施の形態１と同様に上記ｐチャネル型ＭＩＳＦＥＴＱｐを形成することもできるが、簡略化のために、ここでは上記ｐチャネル型ＭＩＳＦＥＴＱｐについての図示および説明は省略する。

また、本実施の形態では、上記シリコン膜６をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより、ゲート電極ＧＥ１だけでなく、抵抗素子（ポリシリコン抵抗素子）用のシリコン膜パターン８１も形成している。従って、シリコン膜パターン８１は、ゲート電極ＧＥ１と同層のシリコン膜からなる。シリコン膜パターン８１は、例えば素子分離領域４上に形成され、半導体基板１と電気的に絶縁されている。また、サイドウォール９は、半導体基板１上にゲート電極ＧＥ１およびシリコン膜パターン８１を覆うように酸化シリコン膜９ａおよび窒化シリコン膜９ｂを順に形成し、酸化シリコン膜９ａおよび窒化シリコン膜９ｂの積層膜（酸化シリコン膜９ａが下層側で窒化シリコン膜９ｂが上層側）をＲＩＥ法などにより異方性エッチングすることによって形成されている。サイドウォール９は、ゲート電極ＧＥ１の側壁上だけでなく、シリコン膜パターン８１の側壁上にも形成されている。

図４の構造が得られた後、本実施の形態では、図５３に示されるように、半導体基板１上に、ゲート電極ＧＥ１およびシリコン膜パターン８１とそれらの側壁上のサイドウォール９とを覆うように、絶縁膜（第２絶縁膜）８２を形成する。絶縁膜８２は、酸化シリコン膜からなり、例えばＴＥＯＳを用いて形成することができる。絶縁膜８２の膜厚（堆積厚み）は、例えば１０〜５０ｎｍ程度とすることができる。この絶縁膜８２は、金属シリサイド層４１ａ，４１ｂを必要としない領域に、サリサイド工程で金属シリサイド層４１ａ，４１ｂが形成されないようにするために形成される。

絶縁膜８２の形成後、絶縁膜８２上に、フォトリソグラフィ技術によりフォトレジストパターン（レジストパターン、フォトレジスト膜、レジスト膜）ＰＲ１を形成する。フォトレジストパターンＰＲ１は、サリサイド工程で金属シリサイド層４１ａ，４１ｂが形成されるのを防止する領域に形成される。サリサイド工程で金属シリサイド層４１ａ，４１ｂが形成されるのを防止する領域は、例えば、シリコン膜パターン８１のうち、金属シリサイド層４１ａ，４１ｂを形成しない領域である。ゲート電極ＧＥ１，ＧＥ２、ｎ^＋型半導体領域７ｂおよびｐ^＋型半導体領域８ｂ上には、後で金属シリサイド層４１ａ，４１ｂが形成されるので、ゲート電極ＧＥ１，ＧＥ２上と、ゲート電極ＧＥ１，ＧＥ２の側壁上に設けられたサイドウォール９上と、ｎ^＋型半導体領域７ｂ上と、ｐ^＋型半導体領域８ｂ上には、フォトレジストパターンＰＲ１は形成（配置）されない。

次に、図５４に示されるように、フォトレジストパターンＰＲ１をエッチングマスクとして用いて、絶縁膜８２をドライエッチングする。これにより、フォトレジストパターンＰＲ１で覆われた領域の絶縁膜８２はエッチングされずに残存し、フォトレジストパターンＰＲ１で覆われていない領域の絶縁膜８２は除去される。しかしながら、絶縁膜８２のエッチングが異法性のエッチングであることから、サイドウォール９の側面９ｃの下部上に、絶縁膜８２の一部がサイドウォール（側壁絶縁膜、サイドウォールスペーサ）状に少量残存して、サイドウォール９よりも小さなサイドウォール（側壁絶縁膜、サイドウォールスペーサ）８２ａが形成される。サイドウォール８２ａは、絶縁膜８２の残存部分（絶縁膜８２の一部）からなる。ここで、サイドウォール９の側面９ｃは、ゲート電極ＧＥ１やシリコン膜パターン８１と対向している側とは反対側の側面である。

次に、図５５に示されるように、フォトレジストパターンＰＲ１をアッシングなどにより除去する。この段階では、サイドウォール９の側面９ｃの下部に、残存する絶縁膜８２ａからなる小さなサイドウォール８２ａが存在している。

以降の工程は、上記実施の形態１と同様である。すなわち、サイドウォール９の側面９ｃの下部にサイドウォール８２ａが存在している状態で、上記ステップＳ１で合金膜１１を形成する。それから、上記ステップＳ２でバリア膜１２を形成し、上記ステップＳ３で第１の熱処理を行い、上記ステップＳ４でバリア膜１２および未反応の合金膜１１を除去し、上記ステップＳ５で第２の熱処理を行う。本実施の形態で行なうステップＳ１〜Ｓ５も、上記実施の形態１と同様であり、上記実施の形態１で詳細に説明したので、ここではその図示および説明は省略する。これにより、図５６に示されるように、金属シリサイド層４１ｂが、ゲート電極ＧＥ１、ｎ^＋型半導体領域７ｂおよびシリコン膜パターン８１上に形成される。

シリコン膜パターン８１の上面においては、上記プラグ４５と接続する領域には、金属シリサイド層４１ｂを形成するが、それ以外の領域は絶縁膜８２で覆うことで金属シリサイド層４１ｂが形成されないようにして、シリコン膜パターン８１を抵抗素子として機能させる。

また、サイドウォール９の側壁上にサイドウォール８２ａが存在していたことにより、サイドウォール８２ａの下部での金属シリサイド層４１ｂの形成を抑制または防止することができる。これにより、金属シリサイド層４１ｂをｎ⁻型半導体領域７ａから離間させることができるので、接合リークを低減することができ、半導体装置の信頼性を更に向上させることができる。

また、サイドウォール８２ａが残っていると、サイドウォール８２ａが合金膜１１と反応して、Ｎｉ_１−ｙＭ_ｙＳｉ_２の異常成長を促進する可能性があるが、本実施の形態では、上記実施の形態１と同様、上記ステップＳ３の第１の熱処理が上記第１の条件および第２の条件を満たすことでＮｉ_１−ｙＭ_ｙＳｉ_２の異常成長を抑制できるため、サイドウォール８２ａが残っていることによる悪影響を抑制または防止できる。従って、サイドウォール８２ａが残っていることによる悪影響を抑制または防止しながら、サイドウォール８２ａが残っていることによる上記利点（接合リークの低減効果）を享受することができる。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

本発明は、金属シリサイド層を有する半導体素子を備えた半導体装置の製造技術に適用して有効である。

本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。 図１に続く半導体装置の製造工程中の要部断面図である。 図２に続く半導体装置の製造工程中の要部断面図である。 図３に続く半導体装置の製造工程中の要部断面図である。 図４に続く半導体装置の製造工程中の要部断面図である。 本発明の一実施の形態である半導体装置の製造工程の一部を示す製造プロセスフロー図である。 本発明の一実施の形態によるシリサイド材料の成膜装置の概略平面図である。 本発明の一実施の形態によるシリサイド材料の成膜工程図である。 本発明の一実施の形態によるシリサイド材料の成膜装置に備わるドライクリーニング処理用チャンバの概略断面図である。 （ａ）、（ｂ）および（ｃ）は、それぞれ本発明の実施の形態１によるシリサイド材料の成膜装置に備わるドライクリーニング処理用チャンバにおける半導体ウエハの処理工程を説明するためのチャンバの概略断面図である。 図５に続く半導体装置の製造工程中の要部断面図である。 図１１に続く半導体装置の製造工程中の要部断面図である。 図１２に続く半導体装置の製造工程中の要部断面図である。 図１３に続く半導体装置の製造工程中の要部断面図である。 図１４に続く半導体装置の製造工程中の要部断面図である。 本発明の一実施の形態の半導体装置の製造工程中（合金膜形成前の段階）の要部断面図である。 本発明の一実施の形態の半導体装置の製造工程中（合金膜を形成した段階）の要部断面図である。 本発明の一実施の形態の半導体装置の製造工程中（バリア膜を形成した段階）の要部断面図である。 本発明の一実施の形態の半導体装置の製造工程中（第１の熱処理を行った段階）の要部断面図である。 本発明の一実施の形態の半導体装置の製造工程中（バリア膜および未反応合金膜の除去工程を行った段階）の要部断面図である。 本発明の一実施の形態の半導体装置の製造工程中（第２の熱処理を行った段階）の要部断面図である。 Ｓｉ領域中におけるＮｉとＰｔの拡散係数を示すグラフである。 金属シリサイド層の比抵抗を示すグラフである。 Ｎｉ_１−ｙＰｔ_ｙＳｉ層を形成した場合の、各種形成条件と形成されたＮｉ_１−ｙＰｔ_ｙＳｉ層の特性とをまとめた表である。 図２４に示される試料Ｎｏ．４におけるＮｉ_１−ｙＰｔ_ｙＳｉ層のＳＥＭ写真を示す説明図である。 図２４に示される試料Ｎｏ．２におけるＮｉ_１−ｙＰｔ_ｙＳｉ層のＳＥＭ写真を示す説明図である。 図２４に示される試料Ｎｏ．１におけるＮｉ_１−ｙＰｔ_ｙＳｉ層のＳＥＭ写真を示す説明図である。 図２４に示される試料Ｎｏ．３におけるＮｉ_１−ｙＰｔ_ｙＳｉ層のＳＥＭ写真を示す説明図である。 図２４に示される試料Ｎｏ．８におけるＮｉ_１−ｙＰｔ_ｙＳｉ層のＳＥＭ写真を示す説明図である。 図２４に示される試料Ｎｏ．６におけるＮｉ_１−ｙＰｔ_ｙＳｉ層のＳＥＭ写真を示す説明図である。 図２４に示される試料Ｎｏ．５におけるＮｉ_１−ｙＰｔ_ｙＳｉ層のＳＥＭ写真を示す説明図である。 図２４に示される試料Ｎｏ．７におけるＮｉ_１−ｙＰｔ_ｙＳｉ層のＳＥＭ写真を示す説明図である。 図２４の表に示される試料について、横軸に第１の熱処理の合金膜消費率、縦軸に「Ｐｔ濃度」をとってプロットしたグラフである。 図２４の表に示される試料について、横軸に第１の熱処理の合金膜消費率、縦軸に粒径をとってプロットしたグラフである。 図２４の表に示される試料について、横軸に余剰合金膜比、縦軸にＰｔ濃度をとってプロットしたグラフである。 図２４の表に示される試料について、横軸に余剰合金膜比、縦軸にＰｔ濃度をとってプロットしたグラフである。 Ｐｔ濃度の増加を説明するための説明図である。 Ｐｔ濃度の増加を説明するための説明図である。 第１の熱処理に相当する熱処理を行ったときの、合金膜の反応部分の厚みを示すグラフである。 第１の熱処理に相当する熱処理を行ったときの、合金膜の反応部分の厚みを示すグラフである。 第１の熱処理に相当する熱処理を行ったときの、合金膜の反応部分の厚みを示すグラフである。 第１の熱処理に相当する熱処理を行ったときの、合金膜の反応部分の厚みを示すグラフである。 本発明の一実施の形態の半導体装置の製造工程中（合金膜を形成した段階）の要部断面図である。 金属シリサイド層を形成した際の、金属シリサイド層の抵抗のばらつきを示すグラフである。 金属シリサイド層をＭＩＳＦＥＴのソース・ドレイン領域上に形成したときの、リーク発生数を示すグラフである。 金属シリサイド層をＭＩＳＦＥＴのソース・ドレイン領域上に形成したときの、リーク発生数を示すグラフである。 本発明の一実施の形態の半導体装置の製造工程で用いられる熱処理装置の一例を示す説明図である。 図４７の熱処理装置に備わるサセプタの説明図である。 第１の熱処理に相当する熱処理を行ったときの、合金膜の反応部分の厚みを示すグラフである。 第１の熱処理に相当する熱処理を行ったときの、合金膜の反応部分の厚みを示すグラフである。 第１の熱処理に相当する熱処理を行ったときの、合金膜の反応部分の厚みを示すグラフである。 本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。 図５２に続く半導体装置の製造工程中の要部断面図である。 図５３に続く半導体装置の製造工程中の要部断面図である。 図５４に続く半導体装置の製造工程中の要部断面図である。 図５５に続く半導体装置の製造工程中の要部断面図である。

符号の説明

１ 半導体基板
２ 素子分離領域
２ａ 溝
３ ｐ型ウエル
４ ｎ型ウエル
５ ゲート絶縁膜
６ シリコン膜
７ａ ｎ⁻型半導体領域
７ｂ ｎ^＋型半導体領域
８ａ ｐ⁻型半導体領域
８ｂ ｐ^＋型半導体領域
９ サイドウォール
９ａ 酸化シリコン膜
９ｂ 窒化シリコン膜
９ｃ 側面
１１ 合金膜
１１ａ 未反応部分
１１ｂ 反応部分
１２ バリア膜
２０ 成膜装置
２１ａ 第１搬送室
２１ｂ 第２搬送室
２２ ゲートバルブ
２３ ロードロック室
２４ ロードロック室
２５，２６，２７ チャンバ
２７ａ ウエハステージ
２７ｂ ウエハリフトピン
２７ｃ，２７ＣＨ シャワーヘッド
２７ｄ リモートプラズマ発生装置
２７ｅ シーリング
２７ｆ シャドウリング
２７ｇ 排気室
２８，２９，３０，３１ チャンバ
３２ａ，３２ｂ 搬送用ロボット
３３ ウエハ搬入出室
３４ フープ
３５ ポート
３６ 搬送用ロボット
４１ａ，４１ｂ 金属シリサイド層
４２，４３ 絶縁膜
４４ コンタクトホール
４５ プラグ
４５ａ バリア導体膜
４５ｂ 主導体膜
５１ ストッパ絶縁膜
５２ 絶縁膜
５３ 配線溝
５４ バリア導体膜
５５ 配線
６１ シリコン領域
７１ ヒータ加熱装置
７２ チャンバ
７３ サセプタ
７３ａ キャリアプレート
７３ｂ ガードリング
７３ｃ サポートピン
７４ 抵抗ヒータ
７５ フープ
７６ ウエハ受け渡し用チャンバ
７７ ロードロック
８１ シリコン膜パターン
８２ 絶縁膜
８２ａ サイドウォール
ＧＥ１，ＧＥ２ ゲート電極
ＰＲ１ フォトレジストパターン
Ｑｎ，Ｑｐ ＭＩＳＦＥＴ
ｔｎ１，ｔｎ１ａ，ｔｎ１ｂ，ｔｎ２，ｔｎ３，ｔｎ４，ｔｎ５ 厚み
ＳＷ 半導体ウエハ

Claims (17)

1. （ａ）半導体基板を準備する工程、
   （ｂ）前記半導体基板に半導体領域を形成する工程、
   （ｃ）前記半導体領域上を含む前記半導体基板上に、ニッケルと白金との合金膜を形成する工程、
   （ｄ）第１の熱処理を行って前記合金膜と前記半導体領域とを反応させて、ニッケルおよび白金のシリサイドからなる金属シリサイド層を形成する工程、
   （ｅ）前記（ｄ）工程後に、前記（ｄ）工程にて前記半導体領域と反応しなかった前記合金膜を前記金属シリサイド層上から除去する工程、
   （ｆ）前記（ｅ）工程後に、前記第１の熱処理よりも高い熱処理温度で第２の熱処理を行う工程、
   （ｇ）前記（ｆ）工程後に、前記金属シリサイド層上を含む前記半導体基板上に第１絶縁膜を形成する工程、
   を有し、
   前記（ｄ）工程では、前記半導体領域中へのニッケルの拡散係数よりも、前記半導体領域中への白金の拡散係数の方が大きくなる熱処理温度で前記第１の熱処理を行ない、かつ、前記金属シリサイド層上に前記合金膜の未反応部分が残存するように、前記第１の熱処理を行ない、
   前記金属シリサイド層を構成する金属元素に占めるＰｔ元素の割合は、前記合金膜に占めるＰｔ元素の割合よりも大きい、半導体装置の製造方法。
2. 請求項１記載の半導体装置の製造方法において、
   前記第１の熱処理の前記熱処理温度は、２７９℃未満である、半導体装置の製造方法。
3. 請求項２記載の半導体装置の製造方法において、
   前記第１の熱処理の前記熱処理温度は、２００℃以上である、半導体装置の製造方法。
4. 請求項３記載の半導体装置の製造方法において、
   前記（ｃ）工程では、前記半導体領域上の前記合金膜を第１の厚みで形成し、
   前記（ｃ）工程で形成された前記半導体領域上の前記合金膜のうち、前記（ｄ）工程で前記半導体領域と反応した部分の厚みは、前記第１の厚みよりも薄い第２の厚みである、半導体装置の製造方法。
5. 請求項４記載の半導体装置の製造方法において、
   前記（ｄ）工程では、前記第１の熱処理により（Ｎｉ_１−ｙＰｔ_ｙ）_２Ｓｉ相の前記金属シリサイド層が形成され、ここで０＜ｙ＜１である、半導体装置の製造方法。
6. 請求項５記載の半導体装置の製造方法において、
   前記（ｆ）工程では、前記第２の熱処理によりＮｉ_１−ｙＰｔ_ｙＳｉ相の前記金属シリサイド層が形成され、ここで０＜ｙ＜１である、半導体装置の製造方法。
7. 請求項５記載の半導体装置の製造方法において、
   前記（ｃ）工程で形成された前記合金膜は、Ｎｉ_１−ｘＰｔ_ｘ合金膜であり、ここで、０＜ｘ＜１であり、
   前記Ｎｉ_１−ｘＰｔ_ｘにおける前記ｘよりも、前記（Ｎｉ_１−ｙＰｔ_ｙ）_２Ｓｉにおける前記ｙが大きい、半導体装置の製造方法。
8. 請求項４記載の半導体装置の製造方法において、
   前記第１の厚みは、前記第２の厚みの１．２５倍以上である、半導体装置の製造方法。
9. 請求項８記載の半導体装置の製造方法において、
   前記第２の厚みは、５ｎｍ以上である、半導体装置の製造方法。
10. 請求項９記載の半導体装置の製造方法において、
    前記（ｄ）工程で前記金属シリサイド層上に残存した前記合金膜の前記未反応部分の厚みである第３の厚みは、２００ｎｍ以下である、半導体装置の製造方法。
11. 請求項８記載の半導体装置の製造方法において、
    前記第１の厚みは、前記第２の厚みの２倍以上である、半導体装置の製造方法。
12. 請求項１記載の半導体装置の製造方法において、
    前記金属シリサイド層における金属元素に占めるＰｔ元素の割合は、４原子％以上である、半導体装置の製造方法。
13. 請求項１２記載の半導体装置の製造方法において、
    前記金属シリサイド層における金属元素に占めるＰｔ元素の割合は、５原子％以上である、半導体装置の製造方法。
14. 請求項１３記載の半導体装置の製造方法において、
    前記合金膜に占めるＰｔ元素の割合は、４原子％未満である、半導体装置の製造方法。
15. 請求項１４記載の半導体装置の製造方法において、
    前記半導体領域は、ソースまたはドレイン用の半導体領域である、半導体装置の製造方法。
16. 請求項１記載の半導体装置の製造方法において、
    前記（ａ）工程後に、
    （ａ１）前記半導体基板上にゲート絶縁膜を形成する工程、
    （ａ２）前記ゲート絶縁膜上にゲート電極を形成する工程、
    を更に有し、
    前記（ｃ）工程では、前記半導体領域上を含む前記半導体基板上に、前記ゲート電極を覆うように、前記合金膜が形成される、半導体装置の製造方法。
17. 請求項１６記載の半導体装置の製造方法において、
    前記（ａ２）工程後に、
    （ａ３）前記ゲート電極の側壁上に側壁絶縁膜を形成する工程、
    を更に有し、
    前記（ａ３）工程後に、前記（ｂ）工程が行なわれ、
    前記（ｂ）工程後に、
    （ｂ１）前記半導体基板上に、前記ゲート電極および前記側壁絶縁膜を覆うように、第２絶縁膜を形成する工程、
    （ｂ２）前記第２絶縁膜上にレジストパターンを形成する工程、
    （ｂ３）前記レジストパターンをエッチングマスクとして用いて、前記第２絶縁膜をドライエッチングする工程、
    （ｂ４）前記レジストパターンを除去する工程、
    を更に有し、
    前記（ｂ２）工程では、前記レジストパターンは、前記半導体領域、前記ゲート電極および前記側壁絶縁膜上には形成されず、
    前記（ｂ３）工程では、前記側壁絶縁膜の前記ゲート電極と対向する側とは反対側の側面の下部に、前記第２絶縁膜の一部が残存し、
    前記（ｂ４）工程後に、前記（ｃ）工程が行なわれ、
    前記（ｃ）工程では、前記側壁絶縁膜の前記ゲート電極と対向する側とは反対側の側面の下部に前記第２絶縁膜の前記一部が残存した状態で、前記合金膜が形成される、半導体装置の製造方法。

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