CN103094229A - 埋层引出结构及其制造方法 - Google Patents

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Abstract

本发明公开了一种埋层引出结构，包括衬底、外延层以及位于两者之间的埋层；在外延层中具有隔离区，在隔离区中具有接触孔电极，所述接触孔电极的底部在埋层中。本发明还公开了所述埋层引出结构的制造方法。本发明的埋层引出结构制作在隔离区，没有占据任何有源区，接触孔电极的尺寸远小于常规的沉淀层，大量地节约了器件面积，而且接触孔电极是通过金属接触并引出埋层，串联电阻远小于常规的沉淀层。本发明的埋层引出结构的制造方法由于不需要沉淀区，因而省略了现有方法中的高温退火工艺，进一步降低了工艺成本和时间。

Description

埋层引出结构及其制造方法
技术领域
本发明涉及一种埋层(buried layer)的引出结构。
背景技术
埋层工艺是双极工艺或高压工艺中经常采用的技术手段，请参阅图1，通常是在硅衬底11上通过离子注入形成n型或p型埋层12，然后生长外延层13，再在外延层13上制作器件和电路。
以双极晶体管为例，埋层12的作用主要有两个：其一是用来隔离外延层13与衬底11，这样外延层13中的电路可独立于衬底施加偏置；其二是作为双极晶体管的外集电区，降低集电区的串联电阻，从而降低双极晶体管的饱和压降。
无论埋层用作什么功能，都需要将其引出至电极，这样才可将其接地或加偏置电压。常规的埋层引出结构如图1所示，在外延层13中制作隔离区14，在两隔离区14之间的有源区高浓度掺杂与埋层12相同类型的杂质形成沉淀区(sinker)15，然后长时间退火，直至沉淀区15接触埋层12。
上述埋层引出结构有四个问题：一是埋层12经过长时间退火，纵向和横向的扩散范围很广，造成埋层12与衬底11的寄生电容很大；二是沉淀区15虽然重掺杂，但还是有较大的串联电阻；三是沉淀区15经过长时间高温退火，纵向和横向都有很多扩散，造成器件面积同时增大；四是沉淀区15需长时间退火，工艺复杂性高，周期长，成本很高。
发明内容
本发明所要解决的技术问题是提供一种新的埋层引出结构，不仅可以减小器件面积，还能降低寄生电阻。为此，本发明还要提供所述埋层引出结构的制造方法，其具有简化的工艺流程。
为解决上述技术问题，本发明埋层引出结构包括衬底、外延层以及位于两者之间的埋层；在外延层中具有隔离区，在隔离区中具有接触孔电极，所述接触孔电极的底部在埋层中。
所述埋层引出结构的制造方法包括如下步骤：
第1步，在衬底上通过离子注入工艺形成掺杂区；
第2步，在掺杂区上方通过外延工艺生长一层单晶外延层，此时掺杂区就成为了埋层；
第3步，在外延层中制作隔离区；
第4步，在隔离区中刻蚀通孔，所述通孔的底部与埋层相接触；接着在所述通孔中填充金属以形成接触孔电极。
本发明的埋层引出结构制作在隔离区，没有占据任何有源区，接触孔电极的尺寸远小于常规的沉淀层，大量地节约了器件面积，而且接触孔电极是通过金属接触并引出埋层，串联电阻远小于常规的沉淀层。
本发明的埋层引出结构的制造方法由于不需要沉淀区，因而省略了现有方法中的高温退火工艺，进一步降低了工艺成本和时间。
附图说明
图1是现有的埋层引出结构的示意图；
图2是本发明的埋层引出结构的示意图；
图3a～图3d为本发明埋层引出结构的制造方法的各步骤示意图。
图中附图标记说明：
11为衬底；12为埋层；13为外延层；14为隔离区；15为沉淀区；21为衬底；22为埋层；23为外延层；24为隔离区；25为接触孔电极。
具体实施方式
请参阅图2，本发明埋层引出结构包括衬底21、外延层23，以及位于两者之间的埋层22。在外延层23中具有隔离区24，在隔离区24中具有接触孔电极25，所述接触孔电极25的底部在埋层22中。
所述埋层22为重掺杂的n型或p型埋层，掺杂浓度在1×1018原子每立方厘米以上，以满足接触孔电极25与埋层22的良好欧姆接触。
优选地，所述接触孔电极25为钨(W)。
优选地，所述接触孔电极25和埋层22接触的底部还具有钛(Ti)和/或氮化钛(TiN)作为阻挡层。
本发明埋层引出结构的制造方法包括如下步骤：
第1步，请参阅图3a，在半导体衬底(通常为硅衬底)21上通过离子注入工艺形成掺杂区22。掺杂区22的掺杂类型与衬底21相反。
第2步，请参阅图3b，在掺杂区22上方通过外延工艺生长一层单晶外延层23，此时掺杂区22就成为了埋层22。外延层23的掺杂类型与衬底21相同。优选地，采用原位掺杂(在位掺杂)工艺。
第3步，请参阅图3c，在外延层23中制作隔离区24。隔离区24为介质材料，优选为氧化硅。制作隔离区24可以采用局部氧化(LOCOS)工艺，也可以采用浅槽隔离(STI)工艺。
第4步，请参阅图3d，在隔离区24中刻蚀通孔，所述通孔的底部与埋层22相接触。接着在所述通孔中填充金属以形成接触孔电极25。
优选地，刻蚀通孔包括两步，首先刻蚀隔离区24以形成通孔的一部分，此时所形成的通孔底部停止在隔离区24与外延层23的分界面上；接着刻蚀外延层23以形成通孔的另一部分，直到所述通孔接触埋层22。
优选地，所述接触孔电极25为钨，其制造采用钨塞工艺，即以化学气相淀积(CVD)工艺在硅片上淀积钨，钨填满所述通孔形成钨塞即接触孔电极25。接着通过干法反刻工艺或化学机械研磨(CMP)工艺将硅片上方的钨去除。
优选地，在所述通孔底部先形成钛和/或氮化钛的阻挡层，再在所述通孔中填充金属形成接触孔电极25。例如，首先采用物理气相淀积(PVD)工艺在硅片上淀积一层钛，钛衬垫于所述通孔的底部及侧壁上；接着可选地在所述钛的表面再以化学气相淀积工艺淀积一层氮化钛，氮化钛衬垫于所述通孔的底部及侧壁的钛上。然后再采用钨塞工艺填充所述通孔形成接触孔电极25。
本发明的埋层引出结构以位于隔离区24中的、穿越隔离区24和外延层23的接触孔电极25来引出埋层22，具有器件尺寸小、占用面积小的优点。所述接触孔电极25优选为金属钨，其具有电阻率低，串联电阻小的优点。
本发明的埋层引出结构的制造方法省略了现有方法中的高温退火工艺，因而工艺流程简单。
以上仅为本发明的优选实施例，并不用于限定本发明。对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种埋层引出结构，包括衬底、外延层以及位于两者之间的埋层；在外延层中具有隔离区，其特征是，在隔离区中具有接触孔电极，所述接触孔电极的底部在埋层中。
2.根据权利要求1所述的埋层引出结构，其特征是，所述接触孔电极为钨。
3.根据权利要求1所述的埋层引出结构，其特征是，所述接触孔电极与埋层相接触的底部还具有钛和/或氮化钛作为阻挡层。
4.根据权利要求1所述的埋层引出结构，其特征是，所述埋层的掺杂浓度在1×1018原子每立方厘米以上。
5.如权利要求1所述的埋层引出结构的制造方法，其特征是，包括如下步骤：
第1步，在衬底上通过离子注入工艺形成掺杂区；
第2步，在掺杂区上方通过外延工艺生长一层单晶外延层，此时掺杂区就成为了埋层；
第3步，在外延层中制作隔离区；
第4步，在隔离区中刻蚀通孔，所述通孔的底部与埋层相接触；接着在所述通孔中填充金属以形成接触孔电极。
6.根据权利要求5所述的埋层引出结构的制造方法，其特征是，所述方法第3步中，以局部氧化工艺或浅槽隔离工艺制作隔离区。
7.根据权利要求5所述的埋层引出结构的制造方法，其特征是，所述方法第4步中，刻蚀通孔包括两步，首先刻蚀隔离区以形成通孔的一部分，此时所形成的通孔底部停止在隔离区与外延层的分界面上；接着刻蚀外延层以形成通孔的另一部分，直到所述通孔接触埋层。
8.根据权利要求5所述的埋层引出结构的制造方法，其特征是，所述方法第4步中，在所述通孔中填充金属以形成接触孔电极包括：先以化学气相淀积工艺在硅片上淀积钨，钨填满所述通孔形成钨塞即接触孔电极，接着通过干法反刻工艺或化学机械研磨工艺将硅片上方的钨去除。
9.根据权利要求5所述的埋层引出结构的制造方法，其特征是，所述方法第4步中，先在所述通孔底部形成钛和/或氮化钛的阻挡层，再在所述通孔中填充金属形成接触孔电极。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110832617B (zh) * 2017-03-13 2024-04-16 德克萨斯仪器股份有限公司 具有下沉接触件的晶体管器件及其制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080308837A1 (en) * 2007-06-14 2008-12-18 Gauthier Jr Robert J Vertical current controlled silicon on insulator (soi) device such as a silicon controlled rectifier and method of forming vertical soi current controlled devices
CN102097464A (zh) * 2009-12-15 2011-06-15 上海华虹Nec电子有限公司 高压双极晶体管
CN102104062A (zh) * 2009-12-21 2011-06-22 上海华虹Nec电子有限公司 双极晶体管
CN102117794A (zh) * 2009-12-31 2011-07-06 上海华虹Nec电子有限公司 浅沟槽隔离工艺中的电极引出结构

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5430904B2 (ja) * 2008-10-15 2014-03-05 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080308837A1 (en) * 2007-06-14 2008-12-18 Gauthier Jr Robert J Vertical current controlled silicon on insulator (soi) device such as a silicon controlled rectifier and method of forming vertical soi current controlled devices
CN102097464A (zh) * 2009-12-15 2011-06-15 上海华虹Nec电子有限公司 高压双极晶体管
CN102104062A (zh) * 2009-12-21 2011-06-22 上海华虹Nec电子有限公司 双极晶体管
CN102117794A (zh) * 2009-12-31 2011-07-06 上海华虹Nec电子有限公司 浅沟槽隔离工艺中的电极引出结构

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