CN105280631B - 瞬时电压抑制元件及其制造方法 - Google Patents

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Abstract

本发明提出一种瞬时电压抑制(transient voltage suppression,TVS)元件及其制造方法。TVS元件限制其中的两端点间的压差不超过一限制电压。TVS元件形成于半导体基板、P型第一外延层、与第二外延层依序堆叠所形成的堆叠基板中。在TVS元件中，第一PN二极管与齐纳二极管串联，并由第一浅沟槽隔绝区环绕；且第二PN二极管与串联的第一PN二极管及齐纳二极管并联，并由第二浅沟槽隔绝区环绕。其中，第一浅沟槽隔绝区与第二浅沟槽隔绝区自上表面延伸至第二外延层中，且未延伸至第一外延层。

Description

瞬时电压抑制元件及其制造方法
技术领域
本发明涉及一种瞬时电压抑制(transient voltage suppression,TVS)元件及其制造方法，特别是指一种用以改善侧面电容效应以及寄生晶体管效应的瞬时电压抑制元件及其制造方法。
背景技术
现有的TVS元件是一种静电放电(electro-static discharge,ESD)保护元件，包含一齐纳(Zener)二极管与至少一PN二极管的电路。相关的技术请参阅美国专利US 5,880,511以及美国专利申请案2007/0073807。在现有技术中，TVS元件通常具有高电容，此高电容限制了反应时间。尤其在当限制电压(clamp voltage)相对较低的状况下，高电容不仅会限制TVS元件的反应时间，同时也使得限制电压不稳定。
有鉴于此，为改善此高电容的状况，本发明即针对上述现有技术的不足，提出一种瞬时电压抑制元件及其制造方法，用以改善侧面电容效应以及寄生晶体管效应。
发明内容
本发明的目的在于克服现有技术的不足与缺陷，提出一种瞬时电压抑制元件及其制造方法，用以改善侧面电容效应以及寄生晶体管效应。
为达上述目的，就其中一个观点言，本发明提供了一种瞬时电压抑制(transientvoltage suppression,TVS)元件，具有一第一端点与一第二端点的一双端点元件，用以限制该第一端点与该第二端点间的电压不超过一限制电压(clamp voltage)，该TVS元件包含：一半导体基板，具有P型导电型，用以电连接该第二端点；一第一外延层，形成于该半导体基板上，并与该半导体基板连接，该第一外延层具有P型导电型；一第二外延层，形成于该第一外延层上，并与该第一外延层连接，该第二外延层具有一上表面；一覆盖层，形成于该第一外延层中，具有P型导电型，用以电连接该第二端点；一第一埋层，形成于该覆盖层上，具有N型导电型；一第一N型区，形成于该第一埋层上的该第二外延层中，具有N型导电型；一第一P型区，形成于该第一N型区上的该第二外延层中，具有P型导电型，用以电连接该第一端点；一第一浅沟槽隔绝(shallow trench isolation,STI)区，自该上表面延伸至该第二外延层中，并与该第一埋层连接，且该第一浅沟槽隔绝区未延伸至该第一外延层，由俯视图视之，该第一浅沟槽隔绝区环绕该第一N型区与该第一P型区；一第二P型区，形成于该半导体基板上的该第一外延层或该第二外延层中，具有P型导电型，用以电连接该第二端点；一第二N型区，形成于该第二P型区上的该第二外延层中，并与该第二P型区连接，具有N型导电型，用以电连接该第一端点；以及一第二浅沟槽隔绝区，自该上表面延伸至该第二外延层中，且该第二浅沟槽隔绝区未延伸至该第一外延层，由俯视图视之，其中该第二浅沟槽隔绝区环绕该第二N型区与该第二P型区；其中，一齐纳(Zener)二极管包括该覆盖层与该第一埋层，一第一PN二极管包括该第一P型区与该第一N型区，一第二PN二极管包括该第二P型区与该第二N型区；其中，该第一PN二极管与该齐纳二极管串联，该第一N型区与该第一埋层电连接，该第二PN二极管与串联的该第一PN二极管及该齐纳二极管并联，且该第二PN二极管与串联的该第一PN二极管及该齐纳二极管在一横向上由该第一浅沟槽隔绝区及该第二浅沟槽隔绝区隔开。
为达上述目的，就另一个观点言，本发明提供了一种瞬时电压抑制(transientvoltage suppression,TVS)元件的制造方法，该TVS元件具有一第一端点与一第二端点的一双端点元件，用以限制该第一端点与该第二端点间的电压不超过一限制电压(clampvoltage)，该TVS元件的制造方法包含：提供一半导体基板，具有P型导电型，用以电连接该第二端点；形成一第一外延层于该半导体基板上，并与该半导体基板连接，该第一外延层具有P型导电型；形成一第二外延层于该第一外延层上，并与该第一外延层连接，该第二外延层具有一上表面；形成一覆盖层于该第一外延层中，具有P型导电型，用以电连接该第二端点；形成一第一埋层于该覆盖层上，具有N型导电型；形成一第一N型区于该第一埋层上的该第二外延层中，具有N型导电型；形成一第一P型区于该第一N型区上的该第二外延层中，具有P型导电型，用以电连接该第一端点；形成一第一浅沟槽隔绝区自该上表面延伸至该第二外延层中，并与该第一埋层连接，且该第一浅沟槽隔绝区未延伸至该第一外延层，由俯视图视之，该第一浅沟槽隔绝区环绕该第一N型区与该第一P型区；形成一第二P型区于该半导体基板上的该第一外延层或该第二外延层中，具有P型导电型，用以电连接该第二端点；形成一第二N型区于该第二P型区上的该第二外延层中，并与该第二P型区连接，具有N型导电型，用以电连接该第一端点；以及形成一第二浅沟槽隔绝区自该上表面延伸至该第二外延层中，且该第二浅沟槽隔绝区未延伸至该第一外延层，由俯视图视之，其中该第二浅沟槽隔绝区环绕该第二N型区与该第二P型区；其中，一齐纳(Zener)二极管包括该覆盖层与该第一埋层，一第一PN二极管包括该第一P型区与该第一N型区，一第二PN二极管包括该第二P型区与该第二N型区；其中，该第一PN二极管与该齐纳二极管串联，该第一N型区与该第一埋层电连接，该第二PN二极管与串联的该第一PN二极管及该齐纳二极管并联，且该第二PN二极管与串联的该第一PN二极管及该齐纳二极管在一横向上由该第一浅沟槽隔绝区及该第二浅沟槽隔绝区隔开。
在其中一种较佳的实施例中，该瞬时电压抑制元件还包含一第二埋层，具有P型导电型，形成于该第二浅沟槽隔绝区下方，并延伸至该第一外延层中，且该第二埋层环绕该第二N型区与该第二P型区。
在其中一种较佳的实施例中，该第一浅沟槽隔绝区与该第二浅沟槽隔绝区共享一共享浅沟槽隔绝区，且该第二PN二极管与串联的该第一PN二极管及该齐纳二极管在该横向上仅由该共享浅沟槽隔绝区隔开。
在其中一种较佳的实施例中，该第二外延层具有P型或N型导电型。
在其中一种较佳的实施例中，该瞬时电压抑制元件还包含：一P型欧姆接触区，形成于该第一P型区上的该第二外延层中，具有P型导电型，用以电连接该第一端点与该第一P型区；以及一N型欧姆接触区，形成于该第二N型区上的该第二外延层中，具有N型导电型，用以电连接该第一端点与该第二N型区。
下面通过具体实施例详加说明，当更容易了解本发明的目的、技术内容、特点及其所达成的功效。
附图说明
图1A-1C显示本发明的第一个实施例；
图2显示本发明的第二个实施例；
图3显示本发明的第三个实施例；
图4显示本发明第四个实施例；
图5A-5B显示本发明第五个实施例；
图6显示本发明第六个实施例；
图7A-7H显示本发明TVS元件10的制造方法实施例。
图中符号说明
2 齐纳二极管
3,4 PN二极管
10 TVS元件
11 半导体基板
12,13 外延层
13a,13b,13c N型区
14a,14b STI区
14c 共享STI区
15 覆盖层
16,17 埋层
18 P型区
19a P型欧姆接触区
19b N型欧姆接触区
131 上表面
T1,T2 端点
具体实施方式
本发明中的图式均属示意，主要意在表示制程步骤以及各层之间的上下次序关系，至于形状、厚度与宽度则并未依照比例绘制。
请参阅图1A-1C，显示本发明的第一个实施例。图1A显示瞬时电压抑制(transientvoltage suppression,TVS)元件10的电路示意图，如图1A所示，TVS元件10具有端点T1与端点T2的双端点元件，用以限制端点T1与端点T2间的电压不超过限制电压(clamp voltage)，以保护与TVS元件10并联的电路(未示出，此为本领域技术人员所熟知，在此不予赘述)。TVS元件10包含齐纳(Zener)二极管2、PN二极管3、与PN二极管4。其中，PN二极管3与齐纳二极管2串联，且PN二极管4与串联的PN二极管3及齐纳二极管2并联。
图1B与1C分别显示TVS元件10的剖视示意图与俯视示意图，如图1B所示，TVS元件10包含：半导体基板11、外延层12、外延层13、浅沟槽隔绝(shallow trench isolation,STI)区14a、STI区14b、覆盖层15、埋层16、埋层17、P型区18、P型欧姆接触区19a、与N型欧姆接触区19b。其中，齐纳二极管2包括覆盖层15与埋层16；PN二极管3包括P型区18与外延层13作为其N型区；PN二极管4包括外延层12作为其P型区与外延层13作为其N型区。在本实施例中，半导体基板11具有P型导电型，用以电连接端点T2；外延层12形成于半导体基板11上，并与半导体基板11连接，外延层12具有P型导电型；外延层13形成于外延层12上，并与外延层12连接，外延层13具有上表面131，在本实施例中，并例如具有N型导电型；覆盖层15形成于外延层12中，具有P型导电型，用以电连接端点T2；埋层16形成于覆盖层15上，具有N型导电型，例如部分形成于外延层12且部分形成于外延层13；PN二极管3的N型区，形成于埋层16上的外延层13中，具有N型导电型，例如以部分外延层13作为PN二极管3的N型区；P型区18形成于PN二极管3的N型区上的外延层13中，具有P型导电型，用以电连接端点T1；PN二极管4的P型区，形成于半导体基板11上的外延层12中，具有P型导电型，用以电连接端点T2，例如以部分外延层12作为PN二极管4的P型区；PN二极管4的N型区，形成于PN二极管4的P型区上的外延层13中，并与PN二极管4的P型区连接，具有N型导电型，用以电连接端点T1，例如以部分外延层13作为PN二极管4的N型区；STI区14a自上表面131延伸至外延层13中，并与埋层16连接，且STI区14a未延伸至外延层12，由俯视示意图图1C视之，并参照图1B，STI区14a环绕PN二极管3的N型区与P型区18；STI区14b，自上表面131延伸至外延层13中，且STI区14b未延伸至外延层12，由俯视示意图图1C视之，并参照图1B，其中STI区14b环绕PN二极管4的N型区与PN二极管4的P型区。其中，PN二极管3与齐纳二极管2串联，PN二极管3的N型区与埋层16电连接，PN二极管4与串联的PN二极管3及齐纳二极管2并联，且PN二极管4与串联的PN二极管3及齐纳二极管2在横向上(如图1B中箭号所示)由浅沟槽隔绝区14a及浅沟槽隔绝区14b隔开。
请继续参阅图1B与1C，埋层17形成于浅沟槽隔绝区14b下方，具有P型导电型，并延伸至外延层12中，且由俯视图图1C视之，并参照图1B，埋层17环绕PN二极管4的N型区与PN二极管4的P型区。P型欧姆接触区19a形成于P型区18上的外延层13中，具有P型导电型，用以电连接端点T1与P型区18。N型欧姆接触区19b形成于PN二极管4的N型区上的外延层13中，具有N型导电型，用以电连接端点T1与PN二极管4的N型区。
需说明的是，由于STI区14a与具有相对较高浓度N型杂质的埋层16连接，相对于现有技术，降低了PN二极管3中的N型区与外延层12间的PN接面电容，也就是改善了PN二极管3的侧面电容效应；另一方面，也降低了现有技术中寄生晶体管效应。此为本发明优于现有技术的技术特征之一。进一步说明，由于STI区14b与具有相对较高浓度P型杂质的埋层17连接，相对于现有技术，降低了PN二极管4中的N型区与STI区14b所环绕的区域之外的外延层13(在本实施例为P型)间的PN接面电容，也就是改善了PN二极管4的侧面电容效应。
请参阅图2，显示本发明的第二个实施例。本实施例与第一个实施例不同之处在于：在本实施例中，外延层13例如但不限于具有P型导电型，且PN二极管3的N型区13a，形成于埋层16上的外延层13中，例如以离子植入制程步骤所形成，具有N型导电型；P型区18形成于PN二极管3的N型区13a上的外延层13中，具有P型导电型，用以电连接端点T1；且本实施例中，省略了第一个实施例中的埋层17；此外，在本实施例中，PN二极管4以部分的外延层13作为P型区，而在外延层13中，形成PN二极管4的N型区13b。
请参阅图3，显示本发明的第三个实施例。本实施例与第二个实施例不同之处在于：在本实施例中，PN二极管3的N型区13c，虽也形成于埋层16上的外延层13中，具有N型导电型，但与埋层16连接。
请参阅图4，显示本发明的第四个实施例。本实施例与第三个实施例不同之处在于：在本实施例中，相较于第三个实施例，还包含埋层17，形成于浅沟槽隔绝区14b下方，具有P型导电型，并延伸至外延层12中，且请参考第一个实施例中图1B与1C，由俯视图图1C视之，并参照图1B，埋层17环绕PN二极管4的N型区与PN二极管4的P型区。
请参阅图5A-5B，显示本发明的第五个实施例。本实施例与第二个实施例不同之处在于：在本实施例中，相较于第二个实施例，浅沟槽隔绝区14a与浅沟槽隔绝区14b共享一个共享浅沟槽隔绝区14c，且PN二极管4与串联的PN二极管3及齐纳二极管2在横向上(如图中箭号所示)仅由共享浅沟槽隔绝区隔开14c。
请参阅第6图，显示本发明的第六个实施例。本实施例与第四个实施例不同之处在于：在本实施例中，相较于第四个实施例，浅沟槽隔绝区14a与浅沟槽隔绝区14b共享一个共享浅沟槽隔绝区14c，且PN二极管4与串联的PN二极管3及齐纳二极管2在横向上(如图中箭号所示)仅由共享浅沟槽隔绝区隔开14c。且本实施中，省略了埋层17。
请参阅图7A-7H，显示本发明TVS元件10如前所述第一个实施例的制造方法实施例。首先，如图7A所示，提供半导体基板11，其具有P型导电型。接着，如图7B所示，形成外延层12于半导体基板11上，并与半导体基板11连接，外延层12具有P型导电型。接着，如图7C所示，形成外延层13于外延层12上，并与外延层12连接，外延层13具有上表面131，在本实施例中，外延层13例如具有N型导电型。接着，如图7D所示，形成覆盖层15形成于外延层12中，具有P型导电型，用以电连接端点T2。接着，如图7E所示，形成埋层16形成于覆盖层15上，具有N型导电型，例如部分形成于外延层12且部分形成于外延层13；另外，形成埋层17于后续制程所形成的浅沟槽隔绝区14b下方(参阅图7F)，具有P型导电型，并延伸至外延层12中，且由俯视图图1C视之，并参照图1B，埋层17环绕PN二极管4的N型区与PN二极管4的P型区。接着，如图7F所示，形成STI区14a与14b，STI区14a自上表面131延伸至外延层13中，并与埋层16连接，且STI区14a未延伸至外延层12，由俯视示意图图1C视之，并参照图1B，STI区14a环绕PN二极管3的N型区与P型区18；STI区14b，自上表面131延伸至外延层13中，且STI区14b未延伸至外延层12，由俯视示意图图1C视之，并参照图1B，其中STI区14b环绕PN二极管4的N型区与PN二极管4的P型区。
接着，如图7G所示，以部分外延层13作为PN二极管3的N型区，并形成P型区18于PN二极管3的N型区上的外延层13中，具有P型导电型，用以电连接端点T1。其中，以部分外延层12作为PN二极管4的P型区，以部分外延层13作为PN二极管4的N型区。其中，PN二极管3与齐纳二极管2串联，PN二极管3的N型区与埋层16电连接，PN二极管4与串联的PN二极管3及齐纳二极管2并联，且PN二极管4与串联的PN二极管3及齐纳二极管2在横向上(如图7G中箭号所示)由浅沟槽隔绝区14a及浅沟槽隔绝区14b隔开。接着，如图7H所示，形成P型欧姆接触区19a于P型区18上的外延层13中，具有P型导电型，用以电连接端点T1与P型区18；并且形成N型欧姆接触区19b于PN二极管4的N型区上的外延层13中，具有N型导电型，用以电连接端点T1与PN二极管4的N型区。
以上已针对较佳实施例来说明本发明，只是以上所述，仅为使本领域技术人员易于了解本发明的内容，并非用来限定本发明的权利范围。在本发明的相同精神下，本领域技术人员可以思及各种等效变化。例如，在不影响元件主要的特性下，可加入其它制程步骤或结构，如电压调整区等；又如，离子植入制程步骤可以为其它制程步骤所取代，例如扩散制程步骤等。本发明的范围应涵盖上述及其它所有等效变化。

Claims (10)

1.一种瞬时电压抑制元件，具有一第一端点与一第二端点的一双端点元件，用以限制该第一端点与该第二端点间的电压不超过一限制电压，其特征在于，该瞬时电压抑制元件包含：
一半导体基板，具有P型导电型，用以电连接该第二端点；
一第一外延层，形成于该半导体基板上，并与该半导体基板连接，该第一外延层具有P型导电型；
一第二外延层，形成于该第一外延层上，并与该第一外延层连接，该第二外延层具有一上表面；
一覆盖层，形成于该第一外延层中，具有P型导电型，用以电连接该第二端点；
一第一埋层，形成于该覆盖层上，具有N型导电型；
一第一N型区，形成于该第一埋层上的该第二外延层中，具有N型导电型；
一第一P型区，形成于该第一N型区上的该第二外延层中，具有P型导电型，用以电连接该第一端点；
一第一浅沟槽隔绝区，自该上表面延伸至该第二外延层中，并与该第一埋层连接，且该第一浅沟槽隔绝区未延伸至该第一外延层，从俯视的视角看，该第一浅沟槽隔绝区环绕该第一N型区与该第一P型区；
一第二P型区，形成于该半导体基板上的该第一外延层或该第二外延层中，具有P型导电型，用以电连接该第二端点；
一第二N型区，形成于该第二P型区上的该第二外延层中，并与该第二P型区连接，具有N型导电型，用以电连接该第一端点；以及
一第二浅沟槽隔绝区，自该上表面延伸至该第二外延层中，且该第二浅沟槽隔绝区未延伸至该第一外延层，从俯视的视角看，其中该第二浅沟槽隔绝区环绕该第二N型区与该第二P型区；
其中，一齐纳二极管包括该覆盖层与该第一埋层，一第一PN二极管包括该第一P型区与该第一N型区，一第二PN二极管包括该第二P型区与该第二N型区；
其中，该第一PN二极管与该齐纳二极管串联，该第一N型区与该第一埋层电连接，该第二PN二极管与串联的该第一PN二极管及该齐纳二极管并联，且该第二PN二极管与串联的该第一PN二极管及该齐纳二极管在一横向上由该第一浅沟槽隔绝区及该第二浅沟槽隔绝区隔开。
2.如权利要求1所述的瞬时电压抑制元件，其中，还包含一第二埋层，具有P型导电型，形成于该第二浅沟槽隔绝区下方，并延伸至该第一外延层中，且该第二埋层环绕该第二N型区与该第二P型区。
3.如权利要求1所述的瞬时电压抑制元件，其中，该第一浅沟槽隔绝区与该第二浅沟槽隔绝区共享一共享浅沟槽隔绝区，且该第二PN二极管与串联的该第一PN二极管及该齐纳二极管在该横向上仅由该共享浅沟槽隔绝区隔开。
4.如权利要求1所述的瞬时电压抑制元件，其中，该第二外延层具有P型或N型导电型。
5.如权利要求1所述的瞬时电压抑制元件，其中，还包含：
一P型欧姆接触区，形成于该第一P型区上的该第二外延层中，具有P型导电型，用以电连接该第一端点与该第一P型区；以及
一N型欧姆接触区，形成于该第二N型区上的该第二外延层中，具有N型导电型，用以电连接该第一端点与该第二N型区。
6.一种瞬时电压抑制元件的制造方法，该瞬时电压抑制元件具有一第一端点与一第二端点的一双端点元件，用以限制该第一端点与该第二端点间的电压不超过一限制电压，其特征在于，该瞬时电压抑制元件的制造方法包含：
提供一半导体基板，具有P型导电型，用以电连接该第二端点；
形成一第一外延层于该半导体基板上，并与该半导体基板连接，该第一外延层具有P型导电型；
形成一第二外延层于该第一外延层上，并与该第一外延层连接，该第二外延层具有一上表面；
形成一覆盖层于该第一外延层中，具有P型导电型，用以电连接该第二端点；
形成一第一埋层于该覆盖层上，具有N型导电型；
形成一第一N型区于该第一埋层上的该第二外延层中，具有N型导电型；
形成一第一P型区于该第一N型区上的该第二外延层中，具有P型导电型，用以电连接该第一端点；
形成一第一浅沟槽隔绝区自该上表面延伸至该第二外延层中，并与该第一埋层连接，且该第一浅沟槽隔绝区未延伸至该第一外延层，从俯视的视角看，该第一浅沟槽隔绝区环绕该第一N型区与该第一P型区；
形成一第二P型区于该半导体基板上的该第一外延层或该第二外延层中，具有P型导电型，用以电连接该第二端点；
形成一第二N型区于该第二P型区上的该第二外延层中，并与该第二P型区连接，具有N型导电型，用以电连接该第一端点；以及
形成一第二浅沟槽隔绝区自该上表面延伸至该第二外延层中，且该第二浅沟槽隔绝区未延伸至该第一外延层，从俯视的视角看，其中该第二浅沟槽隔绝区环绕该第二N型区与该第二P型区；
其中，一齐纳二极管包括该覆盖层与该第一埋层，一第一PN二极管包括该第一P型区与该第一N型区，一第二PN二极管包括该第二P型区与该第二N型区；
其中，该第一PN二极管与该齐纳二极管串联，该第一N型区与该第一埋层电连接，该第二PN二极管与串联的该第一PN二极管及该齐纳二极管并联，且该第二PN二极管与串联的该第一PN二极管及该齐纳二极管在一横向上由该第一浅沟槽隔绝区及该第二浅沟槽隔绝区隔开。
7.如权利要求6所述的瞬时电压抑制元件的制造方法，其中，还包含：形成一第二埋层于该第二浅沟槽隔绝区下方，具有P型导电型，并延伸至该第一外延层中，且该第二埋层环绕该第二N型区与该第二P型区。
8.如权利要求6所述的瞬时电压抑制元件的制造方法，其中，该第一浅沟槽隔绝区与该第二浅沟槽隔绝区共享一共享浅沟槽隔绝区，且该第二PN二极管与串联的该第一PN二极管及该齐纳二极管在该横向上仅由该共享浅沟槽隔绝区隔开。
9.如权利要求6所述的瞬时电压抑制元件的制造方法，其中，该第二外延层具有P型或N型导电型。
10.如权利要求6所述的瞬时电压抑制元件的制造方法，其中，还包含：
形成一P型欧姆接触区于该第一P型区上的该第二外延层中，具有P型导电型，用以电连接该第一端点与该第一P型区；以及
形成一N型欧姆接触区于该第二N型区上的该第二外延层中，具有N型导电型，用以电连接该第一端点与该第二N型区。
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