CN108109964A - 瞬态电压抑制器及其制作方法 - Google Patents
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- 230000001052 transient effect Effects 0.000 title claims abstract description 50
- 238000002360 preparation method Methods 0.000 title abstract description 5
- 238000002347 injection Methods 0.000 claims abstract description 108
- 239000007924 injection Substances 0.000 claims abstract description 108
- 229920005591 polysilicon Polymers 0.000 claims abstract description 74
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 71
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 238000002955 isolation Methods 0.000 claims description 56
- 238000004519 manufacturing process Methods 0.000 claims description 25
- 238000000034 method Methods 0.000 claims description 16
- 239000000463 material Substances 0.000 claims description 8
- 239000002184 metal Substances 0.000 claims description 7
- 229910052710 silicon Inorganic materials 0.000 claims description 5
- 239000010703 silicon Substances 0.000 claims description 5
- 229920002120 photoresistant polymer Polymers 0.000 claims description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 3
- 229910052760 oxygen Inorganic materials 0.000 claims description 3
- 239000001301 oxygen Substances 0.000 claims description 3
- 230000008859 change Effects 0.000 claims description 2
- 239000013078 crystal Substances 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 claims 2
- 238000005516 engineering process Methods 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 208000027418 Wounds and injury Diseases 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 208000014674 injury Diseases 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000003032 molecular docking Methods 0.000 description 1
- 230000037361 pathway Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0296—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices involving a specific disposition of the protective devices
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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Abstract
本发明提供一种瞬态电压抑制器及其制作方法。所述瞬态电压抑制器包括N型衬底、形成于所述N型衬底上的第一P型外延层、形成于第一P型外延层上的第二P型外延层，所述第一P型外延层被分割为第一部分、第二部分、及第三部分，所述第二P型外延层被分割为设置于第一部分上的第四部分、设置于第二部分上的第五部分及设置于第三部分上的第六部分，所述第一部分表面形成有第一N型注入区，所述第三部分表面形成有第二N型注入区，所述第四部分包括贯穿设置且与所述第一N型注入区连接第一多晶硅，所述第六部分包括贯穿设置且与所述第二N型注入区连接的第二多晶硅，所述第五部分表面设置有第三N型注入区。
Description
【技术领域】
本发明涉及半导体芯片制造技术领域，特别地，涉及一种瞬态电压抑制器及其制作方法。
【背景技术】
瞬态电压抑制器(TVS)是一种用来保护敏感半导体器件，使其免遭瞬态电压浪涌破坏而特别设计的固态半导体器件，它具有箝位系数小、体积小、响应快、漏电流小和可靠性高等优点，因而在电压瞬变和浪涌防护上得到了广泛的应用。静电放电(ESD)以及其他一些电压浪涌形式随机出现的瞬态电压，通常存在于各种电子器件中。随着半导体器件日益趋向小型化、高密度和多功能，电子器件越来越容易受到电压浪涌的影响，甚至导致致命的伤害。从静电放电到闪电等各种电压浪涌都能诱导瞬态电流尖峰，瞬态电压抑制器通常用来保护敏感电路受到浪涌的冲击。基于不同的应用，瞬态电压抑制器可以通过改变浪涌放电通路和自身的箝位电压来起到电路保护作用。
低电容瞬态电压抑制器适用于高频电路的保护器件，因为它可以减少寄生电容对电路的干扰，降低高频电路信号的衰减。为了改善瞬态电压抑制器的反向特性，提高器件可靠性。通常采用保护环结构和金属场板结构。但是这两种结构引入的附加电容大，而且器件面积大，降低了器件性能，提高了器件制造成本。特别是，一种目前常用的瞬态电压抑制器的结构的输入/输出电容就相当于一个齐纳二极管的电容，容易存在附加电容较大、器件面积较大、低了器件性能、提高器件制造成本等技术问题。
【发明内容】
针对现有方法的不足，提出了一种具有较小电容的瞬态电压抑制器，且提高了器件性能，降低了器件制造成本。
一种瞬态电压抑制器，其包括N型衬底、形成于所述N型衬底上的第一P型外延层、形成于第一P型外延层上的第二P型外延层，所述第一P型外延层被第一隔离槽与第二隔离槽分割为第一部分、第二部分、及第三部分，所述第二P型外延层被所述第一隔离槽与所述第二隔离槽分割为设置于第一部分上的第四部分、设置于第二部分上的第五部分及设置于第三部分上的第六部分，所述第一部分表面形成有第一N型注入区，所述第三部分表面形成有第二N型注入区，所述第四部分包括贯穿设置且与所述第一N型注入区连接第一多晶硅，所述第六部分包括贯穿设置且与所述第二N型注入区连接的第二多晶硅，所述第五部分表面设置有第三N型注入区，所述瞬态电压抑制器还包括连接所述第一多晶硅的第一接线端、连接所述第二多晶硅的第二接线端、及连接所述第三N型注入区的第三接线端。
在一种实施方式中，所述第一接线端形成于所述第一多晶硅上，所述第二接线端形成于所述第二多晶硅上，所述第三接线端形成于所述第三N型注入区上，所述第一接线端、第二接线端及第三接线端的材料包括金属且在同一道掩膜制程中形成。
在一种实施方式中，所述瞬态电压抑制器还包括介质层，所述第一隔离槽、所述第二隔离槽还贯穿所述介质层，所述介质层形成于所述第二P型外延层上，所述介质层包括对应所述第三接线端的开口，所述第三接线端通过所述开口连接所述第三N型注入区。
在一种实施方式中，所述第一多晶硅的侧面及所述第二多晶硅的侧面、所述第一隔离槽中与所述第二隔离槽中还具有氧化层。
在一种实施方式中，所述第一隔离槽中包括位于所述第一部分与所述第二部分之间、所述第四部分及所述第五部分之间的氧化层及设置于所述氧化层上多晶硅，所述第二隔离槽中包括位于所述第二部分与所述第三部分之间、所述第五部分及所述第六部分之间的氧化层及设置于所述氧化层上多晶硅。
一种瞬态电压抑制器的制作方法，其包括如下步骤：
提供N型衬底，在所述N型衬底制作第一P型外延层，在所述第一P型外延层表面形成第一注入槽与第二注入槽；
利用第一光刻胶作为掩膜对所述第一注入槽与第二注入槽对所述第一P型外延层进行N型注入，从而在所述第一注入槽的第一P型外延层表面形成第一N型注入区以及在所述第二注入槽的第一P型外延层表面形成第二N型注入区；
在所述第一P型外延层表面、所述第一N型注入区及第二N型注入区表面形成第二P型外延层；
在所述第二P型外延层表面形成介质层，所述介质层具有贯穿所述介质层的开口，通过所述开口进行N型离子注入，从而在所述第二P型外延层表面形成对应所述开口的第三N型注入区；及
形成贯穿所述介质层、所述第二P型外延层并延伸至所述第一N型注入区的第一沟槽，形成贯穿所述介质层、所述第二P型外延层并延伸至所述第二N型注入区的第二沟槽；
形成贯穿所述介质层、所述第二P型外延层及所述第一P型外延层并延伸至所述N型衬底的第一隔离槽与第二隔离槽，所述第一隔离槽位于所述第一N型注入区与第三N型注入区之间，所述第二隔离槽位于所述第三N型注入区与第二N型注入区之间；及
在所述第一沟槽中形成连接所述第一N型注入区的第一多晶硅，在所述第二沟槽中形成连接所述第二N型注入区的第二多晶硅。
在一种实施方式中，所述制作方法还包括如下步骤：
在所述第一多晶硅上形成第一接线端，在所述第二多晶硅上形成第二接线端，在所述第三N型注入区表面形成第三接线端，所述第三接线端通过所述开口连接所述第三N型注入区，其中，所述第一接线端、第二接线端及第三接线端的材料包括金属且在同一道掩膜制程中形成。
在一种实施方式中，在形成所述第一多晶硅与所述第二多晶硅之前，所述制作方法还包括：在所述第一沟槽中、所述第二沟槽中、所述第一隔离槽中与所述第二隔离槽中形成氧化层的步骤。
在一种实施方式中，在形成所述第一多晶硅与所述第二多晶硅之前，所述制作方法还包括：去除所述第一沟槽与第二沟槽底部的氧化层使得所述第一N型注入区与所述第二N型注入区暴露的步骤。
在一种实施方式中，在形成所述第一多晶硅与所述第二多晶硅之前且形成所述氧化层之后，所述制作方法还包括如下步骤：
在所述第一沟槽中、所述第二沟槽中、所述第一隔离槽的氧化层上方、所述第二隔离槽的氧化层上方及所述介质层上形成多晶硅层，去除所述介质层上方、所述第一及第二沟槽的介质层之间的多晶硅、所述第三N型注入区上方的多晶硅、所述介质层上方的多晶硅，从而获得位于所述第一沟槽与第二沟槽中的第一、第二多晶硅、及位于所述第一及第二隔离槽的氧化层上方的多晶硅。
本发明提出了一种瞬态电压抑制器及其制作方法中，所述瞬态电压抑制器通过引入埋层工艺(如第一、第二N型注入区工艺)，降低了器件寄生电容，使得器件面积小，工艺难度低，减小了器件制造成本。
【附图说明】
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图，其中：
图1是本发明瞬态电压抑制器的结构示意图。
图2是图1所示瞬态电压抑制器的等效电路示意图。
图3是图1所示瞬态电压抑制器的制作方法的流程图。
图4-图13是图3所示制作方法的各步骤的结构示意图。
【主要元件符号说明】
瞬态电压抑制器100；N型衬底110；第一P型外延层111；第二P型外延层112；介质层113；第一隔离槽121；第二隔离槽12；第一部分A；第二部分B；第三部分C；第四部分D；第五部分E；第六部分F；第一N型注入区114；第二N型注入区115；第一多晶硅119；第二多晶硅120；第三N型注入区116；第一接线端107；第二接线端109；第三接线端108；开口125；氧化层123；多晶硅124；第一二极管101；第二二极管102；第三二极管103；第四二极管104；第五二极管105；第六二极管106；步骤S1～S10
【具体实施方式】
下面将对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
为解决现有技术瞬态电压抑制器面积大，工艺难度高，器件制造成本高等技术问题，本发明提供一种改进后的瞬态电压抑制器100，请参阅图1，图1是本发明瞬态电压抑制器100的结构示意图。所述瞬态电压抑制器100包括N型衬底110、形成于所述N型衬底110上的第一P型外延层111、形成于第一P型外延层111上的第二P型外延层112、形成于所述第二P型外延层112上的介质层113。
所述第一P型外延层111被第一隔离槽121与第二隔离槽122分割为第一部分A、第二部分B、及第三部分C，所述第二P型外延层112被所述第一隔离槽121与所述第二隔离槽122分割为设置于第一部分A上的第四部分D、设置于第二部分B上的第五部分E及设置于第三部分C上的第六部分F。
所述第一部分A表面形成有第一N型注入区114，所述第三部分C表面形成有第二N型注入区115，所述第四部分D包括贯穿设置且与所述第一N型注入区114连接第一多晶硅119，所述第六部分F包括贯穿设置且与所述第二N型注入区115连接的第二多晶硅120，所述第五部分E表面设置有第三N型注入区116。
所述瞬态电压抑制器100还包括连接所述第一多晶硅119的第一接线端107、连接所述第二多晶硅120的第二接线端109、及连接所述第三N型注入区116的第三接线端108。具体地，所述第一接线端107形成于所述第一多晶硅119上，所述第二接线端109形成于所述第二多晶硅120上，所述第三接线端108形成于所述第三N型注入区116上，所述第一接线端107、第二接线端109及第三接线端108的材料包括金属且在同一道掩膜制程中形成。
可以理解，所述介质层113包括对应所述第三接线端108的开口125，所述第三接线端108通过所述开口125连接所述第三N型注入区116。
进一步地，本实施方式中，所述第一多晶硅119的侧面及所述第二多晶硅120的侧面、所述第一隔离槽121中与所述第二隔离槽122中还具有氧化层123。更进一步地，所述第一隔离槽121中包括位于所述第一部分A与所述第二部分B之间、所述第四部分E及所述第五部分F之间的氧化层123及设置于所述氧化层123上多晶硅124，所述第二隔离槽122中包括位于所述第二部分B与所述第三部分C之间、所述第五部分E及所述第六部分F之间的氧化层123及设置于所述氧化层123上多晶硅124。其中所述氧化层123的材料可以为二氧化硅。
进一步地，请参阅图2，图2是图1所示瞬态电压抑制器100的等效电路示意图。所述第一N型注入区114所述第一部分A的第一P型外延层111可以形成第一二极管101，所述第一部分A的第一P型外延层111与所述N型衬底110可以形成于所述第一二极管101阳极对接的第二二极管102，所述第二N型注入区115所述第三部分C的第一P型外延层111可以形成第三二极管103，所述第三部分C的第一P型外延层111与所述N型衬底110可以形成于所述第三二极管103阳极对接的第四二极管104，所述N型衬底110还与所述第二部分B的第一P型外延层111形成与所述第二及第四二极管102、104均阴极相接的第五二极管105，所述第五部分E的第二P型外延层E与所述第三N型注入区116还形成与所述第五二极管105的阳极对接的第六二极管106。所述第一二极管101的阴极经由所述第一多晶硅119与所述第一接线端107连接，所述第三二极管103的阴极经由所述第二多晶硅120与所述第二接线端109连接，所述第六二极管106的阴极与所述第三接线端108连接。其中，所述第一接线端107与所述第二接线端109可以作为输入端，所述第三接线端108可以作为输出端。
请参阅图3-图13，图3是图1所示瞬态电压抑制器100的制作方法的流程图，图4-图13是图3所示制作方法的各步骤的结构示意图。所述瞬态电压抑制器100的制作方法包括以下步骤S1～S7。
步骤S1，请参阅图4，提供N型衬底110，在所述N型衬底110制作第一P型外延层111，在所述第一P型外延层111表面形成第一注入槽131与第二注入槽132。其中所述第一注入槽131与第二注入槽132可以采用干法蚀刻形成。
步骤S2，请参阅图5，利用光刻胶作为掩膜对所述第一注入槽131与第二注入槽132对所述第一P型外延层111进行N型离子注入，从而在所述第一注入槽131的第一P型外延层111表面形成第一N型注入区114以及在所述第二注入槽132的第一P型外延层111表面形成第二N型注入区115，去除光刻胶。
步骤S3，请参阅图6，在所述第一P型外延层111表面、所述第一N型注入区114及第二N型注入区115表面形成第二P型外延层112。
步骤S4，请参阅图7，在所述第二P型外延层112表面形成介质层113，所述介质层113具有贯穿所述介质层113的开口125，通过所述开口125进行N型离子注入，从而在所述第二P型外延层112表面形成对应所述开口125的第三N型注入区116。所述开口也可以采用干法蚀刻形成。
步骤S5，请参阅图8，形成贯穿所述介质层113、所述第二P型外延层112并延伸至所述第一N型注入区114的第一沟槽133，形成贯穿所述介质层113、所述第二P型外延层112并延伸至所述第二N型注入区115的第二沟槽134。所述第一沟槽133与所述第二沟槽134也可以采用干法刻蚀形成。
步骤S6，请参阅图9，形成贯穿所述介质层113、所述第二P型外延层112及所述第一P型外延层111并延伸至所述N型衬底110的第一隔离槽121与第二隔离槽122，所述第一隔离槽121位于所述第一N型注入区114与第三N型注入区116之间，所述第二隔离槽122位于所述第三N型注入区116与第二N型注入区115之间。所述第一隔离槽121与所述第二隔离槽122也可以采用干法刻蚀形成。
步骤S7，请参阅图10，在所述第一沟槽133中、所述第二沟槽134中、所述第一隔离槽121中与所述第二隔离槽122中形成氧化层123。所述氧化层123材料为二氧化硅。所述氧化层123可以通热氧化形成。
步骤S8，请参阅图11，采用干法刻蚀去除所述第一沟槽133与第二沟槽134底部的氧化层123使得所述第一N型注入区114与所述第二N型注入区115暴露。
步骤S9，在所述第一沟槽133中形成连接所述第一N型注入区114的第一多晶硅119，在所述第二沟槽134中形成连接所述第二N型注入区115的第二多晶硅120。
具体地，所述步骤S9中，请参阅图12及图13，在所述第一沟槽133中、所述第二沟槽134中、所述第一隔离槽121的氧化层123上方、所述第二隔离槽122的氧化层123上方、所述开口125及所述介质层113上形成多晶硅层135，可以采用干法刻蚀去除所述介质层113上方、所述第一及第二沟槽133、134的介质层113之间的多晶硅、所述第三N型注入区116上方(即所述开口125中)的多晶硅，从而获得位于所述第一沟槽133中且连接第一N型注入区114的第一多晶硅119、以及位于所述第二沟槽134中且连接第二N型注入区115的第二多晶硅120、及位于所述第一及第二隔离槽121、122的氧化层123上方的多晶硅124。
步骤S10，请参阅图1，在所述第一多晶硅119上形成第一接线端107、在所述第二多晶硅120上形成第二接线端109及在所述第三N型注入区116表面上形成第三接线端108，其中，所述第一接线端107、第二接线端109及第三接线端108的材料包括金属且在同一道掩膜制程中形成。
相较于现有技术，本发明提出了一种瞬态电压抑制器100及其制作方法中，所述瞬态电压抑制器100通过引入埋层工艺(如第一、第二N型注入区工艺)，降低了器件寄生电容，使得器件面积小，工艺难度低，减小了器件制造成本。进一步地，所述瞬态电压抑制器100通过工艺改进，其等效电路相当于六支二极管101-106集成到一起，降低了器件寄生电容，器件面积小，工艺难度低，减小了器件制造成本，并且改进后的瞬态电压抑制器100的保护特性和可靠性都得到了提升。
以上所述的仅是本发明的实施方式，在此应当指出，对于本领域的普通技术人员来说，在不脱离本发明创造构思的前提下，还可以做出改进，但这些均属于本发明的保护范围。
Claims (10)
1.一种瞬态电压抑制器，其特征在于：所述瞬态电压抑制器包括N型衬底、形成于所述N型衬底上的第一P型外延层、形成于第一P型外延层上的第二P型外延层，所述第一P型外延层被第一隔离槽与第二隔离槽分割为第一部分、第二部分、及第三部分，所述第二P型外延层被所述第一隔离槽与所述第二隔离槽分割为设置于第一部分上的第四部分、设置于第二部分上的第五部分及设置于第三部分上的第六部分，所述第一部分表面形成有第一N型注入区，所述第三部分表面形成有第二N型注入区，所述第四部分包括贯穿设置且与所述第一N型注入区连接第一多晶硅，所述第六部分包括贯穿设置且与所述第二N型注入区连接的第二多晶硅，所述第五部分表面设置有第三N型注入区，所述瞬态电压抑制器还包括连接所述第一多晶硅的第一接线端、连接所述第二多晶硅的第二接线端、及连接所述第三N型注入区的第三接线端。
2.如权利要求1所述的瞬态电压抑制器，其特征在于：所述第一接线端形成于所述第一多晶硅上，所述第二接线端形成于所述第二多晶硅上，所述第三接线端形成于所述第三N型注入区上，所述第一接线端、第二接线端及第三接线端的材料包括金属且在同一道掩膜制程中形成。
3.如权利要求1所述的瞬态电压抑制器，其特征在于：所述瞬态电压抑制器还包括介质层，所述第一隔离槽、所述第二隔离槽还贯穿所述介质层，所述介质层形成于所述第二P型外延层上，所述介质层包括对应所述第三接线端的开口，所述第三接线端通过所述开口连接所述第三N型注入区。
4.如权利要求3所述的瞬态电压抑制器，其特征在于：所述第一多晶硅的侧面及所述第二多晶硅的侧面、所述第一隔离槽中与所述第二隔离槽中还具有氧化层。
5.如权利要求1所述的瞬态电压抑制器，其特征在于：所述第一隔离槽中包括位于所述第一部分与所述第二部分之间、所述第四部分及所述第五部分之间的氧化层及设置于所述氧化层上多晶硅，所述第二隔离槽中包括位于所述第二部分与所述第三部分之间与所述第五部分及所述第六部分之间的氧化层、及设置于所述氧化层上多晶硅。
6.一种瞬态电压抑制器的制作方法，其包括如下步骤：
提供N型衬底，在所述N型衬底制作第一P型外延层，在所述第一P型外延层表面形成第一注入槽与第二注入槽；
利用第一光刻胶作为掩膜对所述第一注入槽与第二注入槽对所述第一P型外延层进行N型注入，从而在所述第一注入槽的第一P型外延层表面形成第一N型注入区以及在所述第二注入槽的第一P型外延层表面形成第二N型注入区；
在所述第一P型外延层表面、所述第一N型注入区及第二N型注入区表面形成第二P型外延层；
在所述第二P型外延层表面形成介质层，所述介质层具有贯穿所述介质层的开口，通过所述开口进行N型离子注入，从而在所述第二P型外延层表面形成对应所述开口的第三N型注入区；及
形成贯穿所述介质层、所述第二P型外延层并延伸至所述第一N型注入区的第一沟槽，形成贯穿所述介质层、所述第二P型外延层并延伸至所述第二N型注入区的第二沟槽；
形成贯穿所述介质层、所述第二P型外延层及所述第一P型外延层并延伸至所述N型衬底的第一隔离槽与第二隔离槽，所述第一隔离槽位于所述第一N型注入区与第三N型注入区之间，所述第二隔离槽位于所述第三N型注入区与第二N型注入区之间；及
在所述第一沟槽中形成连接所述第一N型注入区的第一多晶硅，在所述第二沟槽中形成连接所述第二N型注入区的第二多晶硅。
7.如权利要求6所述的瞬态电压抑制器的制作方法，其特征在于：所述制作方法还包括如下步骤：
在所述第一多晶硅上形成第一接线端，在所述第二多晶硅上形成第二接线端，在所述第三N型注入区表面形成第三接线端，所述第三接线端通过所述开口连接所述第三N型注入区，其中，所述第一接线端、第二接线端及第三接线端的材料包括金属且在同一道掩膜制程中形成。
8.如权利要求6所述的瞬态电压抑制器的制作方法，其特征在于：在形成所述第一多晶硅与所述第二多晶硅之前，所述制作方法还包括：在所述第一沟槽中、所述第二沟槽中、所述第一隔离槽中与所述第二隔离槽中形成氧化层的步骤。
9.如权利要求8所述的瞬态电压抑制器的制作方法，其特征在于：在形成所述第一多晶硅与所述第二多晶硅之前，所述制作方法还包括：去除所述第一沟槽与第二沟槽底部的氧化层使得所述第一N型注入区与所述第二N型注入区暴露的步骤。
10.如权利要求9所述的瞬态电压抑制器的制作方法，其特征在于：在形成所述第一多晶硅与所述第二多晶硅之前且形成所述氧化层之后，所述制作方法还包括如下步骤：
在所述第一沟槽中、所述第二沟槽中、所述第一隔离槽的氧化层上方、所述第二隔离槽的氧化层上方及所述介质层上形成多晶硅层，去除所述介质层上方、所述第一及第二沟槽的介质层之间的多晶硅、所述第三N型注入区上方的多晶硅、所述介质层上方的多晶硅，从而获得位于所述第一沟槽与第二沟槽中的第一、第二多晶硅、及位于所述第一及第二隔离槽的氧化层上方的多晶硅。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711345313.0A CN108109964B (zh) | 2017-12-14 | 2017-12-14 | 瞬态电压抑制器及其制作方法 |
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| CN201711345313.0A CN108109964B (zh) | 2017-12-14 | 2017-12-14 | 瞬态电压抑制器及其制作方法 |
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|---|---|
| CN108109964A true CN108109964A (zh) | 2018-06-01 |
| CN108109964B CN108109964B (zh) | 2020-08-28 |
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| Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN108109964B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN109950326A (zh) * | 2019-04-15 | 2019-06-28 | 深圳市槟城电子有限公司 | 一种双向二极管及其制作方法、过电压保护装置 |
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|---|---|
| CN108109964B (zh) | 2020-08-28 |
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
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|
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